[go: up one dir, main page]

WO2009101904A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2009101904A1
WO2009101904A1 PCT/JP2009/052067 JP2009052067W WO2009101904A1 WO 2009101904 A1 WO2009101904 A1 WO 2009101904A1 JP 2009052067 W JP2009052067 W JP 2009052067W WO 2009101904 A1 WO2009101904 A1 WO 2009101904A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
semiconductor device
resist layer
insulating layer
layer
Prior art date
Application number
PCT/JP2009/052067
Other languages
English (en)
French (fr)
Inventor
Hideya Murai
Kentaro Mori
Shintaro Yamamichi
Masaya Kawano
Yasushi Soejima
Original Assignee
Nec Corporation
Nec Electronics Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation, Nec Electronics Corporation filed Critical Nec Corporation
Priority to US12/867,721 priority Critical patent/US20100314778A1/en
Priority to JP2009553407A priority patent/JPWO2009101904A1/ja
Publication of WO2009101904A1 publication Critical patent/WO2009101904A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention is based on the priority claim of Japanese patent application: Japanese Patent Application No. 2008-033305 (filed on Feb. 14, 2008), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device in which a semiconductor chip is embedded in a wiring board and a manufacturing method thereof, and more particularly to a semiconductor device suitable for connection at a narrow pitch and a manufacturing method thereof.
  • a semiconductor device called a “chip-embedded substrate” in which a semiconductor chip such as a separated LSI chip is embedded in a wiring board, or an insulating resin layer and a wiring layer directly (without a bump) are provided on the semiconductor chip.
  • the formed semiconductor device has attracted attention. For example, after the semiconductor chip is embedded in an insulating layer, a via is formed in the insulating layer, and a wiring electrically connected to an external terminal of the semiconductor chip through the via is formed on the insulating layer by plating or the like. To do.
  • a land 106a larger than the diameter of the upper portion of the via is formed at the tip of the wiring 106 so as to cover the entire via 105a. Is generally formed (see FIG. 12).
  • the performance of semiconductor chips has been increasing, the number of external terminals of the semiconductor chip has been increasing, and the pitch of external terminals has been narrowing.
  • the chip-embedded substrate it is required to incorporate and mount such a narrow-pitch semiconductor chip.
  • the interval between the vias 105a needs to be larger than the diameter of the lands 106a plus the distance between lands that can ensure sufficient insulation, when the land size is large, the pitch of the external terminals 104 is narrow. There is a problem that it is difficult to incorporate a chip (see FIG. 13).
  • connection structure in which the land terminal wiring 206 is connected to the external terminal 204 at the bottom of the via as shown in FIG.
  • connection with a narrow pitch limited only to the diameter of the via 205a is possible.
  • Patent Document 1 As another structure that does not require a land, in Patent Document 1, a via-hole conductor 304 filled with metal powder and a conductor wiring layer 303 made of a metal foil connected to the via-hole conductor 304 are formed.
  • Patent Document 1 Note that the entire disclosure of Patent Document 1 is incorporated herein by reference. The following analysis is given by the present invention. However, the above prior art has the following problems.
  • connection area between the wiring 206 and the external terminal 204 of the semiconductor chip 201 is reduced, so that the probability of connection failure is increased and the yield is reduced. There is a problem.
  • the connection area is small, there is also a problem that tolerance for misalignment between the wiring 206 and the external terminal 204 of the semiconductor chip 201 is small. Further, even when the wiring 206 and the external terminal 204 of the semiconductor chip 201 are connected at the initial stage, the wiring is caused by temperature fluctuations caused by the subsequent driving of the semiconductor chip 201, stress generated by a thermal cycle test, or the like.
  • the LSI layer 203 is not sufficiently protected. Since the LSI layer 203 in the semiconductor chip 201 has low resistance to metal impurities such as copper atoms and ionic impurities such as sodium ions, when the external terminal 204 of the semiconductor chip 201 is exposed, these foreign substances are generated in the LSI layer. It becomes easy to enter the inside of the 203 and the LSI layer 203 is damaged. This is because impurities are touched not only when the external terminals 204 of the semiconductor chip 201 are exposed in the final product, but also when they are not exposed in the final product but are exposed in the middle of the process. The reliability of the final product becomes a problem.
  • the chip-embedded substrate is often manufactured using an inexpensive printed wiring board that does not have a high degree of cleanliness, in this case, the probability of intrusion of impurities is further increased, and the semiconductor chip 201 as shown in FIG.
  • the problem of impurities entering the LSI layer 203 is further increased.
  • impurities that may affect the LSI layer 203 include an etching solution for etching the wiring seed layer and a chemical solution such as a desmear solution that roughens the surface of the insulating resin layer.
  • the via-hole conductor 304 since metal powder is used in the via-hole conductor 304, it is difficult to reduce the resistance of the via-hole conductor 304 itself and the interface between the via-hole conductor 304 and the conductor wiring layer 303. There is a problem that a drive failure occurs when a semiconductor chip driven at a high frequency is embedded for high resistance. Further, since the insulating layer 302 is formed by pressing the via-hole conductor 304 containing the metal powder from above with a strong force such as a press, the semiconductor chip uses a fragile material such as a low-k material. There is a problem that the probability of occurrence of a defect is increased due to stress generated in an embedding process or a subsequent reliability test.
  • the main problem of the present invention is to provide a semiconductor device that can be connected at a narrow pitch, has a high yield, and is highly reliable, and a method for manufacturing the same.
  • an insulating layer is formed on a semiconductor chip having a plurality of external terminals, a plurality of wirings are formed on the insulating layer, and a plurality of vias formed in the insulating layer
  • the corresponding external terminal and the wiring are electrically connected to each other through the via, and are formed so as to cover the entire bottom surface of the via and the via sidewall in the via, and are formed integrally with the wiring.
  • the wiring is configured to be smaller than the via upper diameter on the via.
  • a step of forming an insulating layer on a semiconductor chip having a plurality of external terminals, and a plurality of vias communicating with the external terminals are formed in the insulating layer.
  • a step of forming a resist layer on the insulating layer having a wiring opening and a width of the wiring opening on the via being smaller than a via upper diameter.
  • the present invention it is possible to reduce a connection pitch with a semiconductor chip, use a semiconductor chip having an external terminal with a narrow pitch, and obtain a semiconductor device with high yield and excellent reliability. There is. Further, by adopting such a structure, a stress applied to a via or the like is further relaxed, and a semiconductor device having excellent reliability can be obtained.
  • FIG. 1A is a cross-sectional view schematically showing a configuration of a semiconductor device according to Example 1 of the present invention
  • FIG. It is the top view which showed typically an example of the wiring pattern of the semiconductor device which concerns on Example 1 of this invention. It is the top view which showed typically the modification of the wiring pattern of the semiconductor device which concerns on Example 1 of this invention.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a modification of the semiconductor device according to the first embodiment of the present invention and a top view of wiring. It is sectional drawing which showed typically the structure of the modification of the semiconductor device which concerns on Example 1 of this invention. It is the 1st process sectional view showing the manufacturing method of the semiconductor device concerning Example 1 of the present invention.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Conventional Example 1, and a top view of wiring.
  • FIG. 10 is a top view schematically showing the arrangement of wirings, lands, and vias in a semiconductor device according to Conventional Example 1.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Conventional Example 2, and a top view of wiring. It is sectional drawing which showed typically the structure of the multilayer wiring board semiconductor device which concerns on the prior art example 3.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Conventional Example 2, and a top view of wiring. It is sectional drawing which showed typically the structure of the multilayer wiring board semiconductor device which concerns on the prior art example 3.
  • an insulating layer (5 in FIG. 1) is formed on a semiconductor chip (1 in FIG. 1) having a plurality of external terminals (4 in FIG. 1).
  • a plurality of wirings (6 in FIG. 1) are formed on (5 in FIG. 1), and the corresponding external terminals (5a in FIG. 1) are formed through a plurality of vias (5a in FIG. 1) formed in the insulating layer (5 in FIG. 1).
  • 4 is a semiconductor device in which the wiring (6 in FIG. 1) is electrically connected, and is formed so as to cover the bottom surface of the via and the entire via sidewall in the via (5a in FIG. 1).
  • a via conductive portion (6a in FIG. 1) formed integrally with the wiring (6 in FIG.
  • the wiring (6 in FIG. 1) is smaller than the via upper diameter on the via. Composed. Furthermore, the following forms are also possible. It is preferable that the peripheral edge of the via on the insulating layer does not have a land. Preferably, the via conductive portion is completely embedded in the via. It is preferable that the wiring has a circular or elliptical shape on the via, and a diameter or a long diameter thereof is smaller than a via upper diameter. The circular diameter or the major axis of the ellipse is preferably 1/3 or more and 2/3 or less of the via upper diameter. It is preferable that the tip of the wiring on the via does not extend to the center of the via.
  • the via conductive portion has one or a plurality of convex portions separated from a tip portion of the wiring on the via and integrated with the via conductive portion.
  • the planar shape of the via is preferably an ellipse, an ellipse, or a shape in which a plurality of circles are connected.
  • an insulating layer (FIG. 6B) is formed on a semiconductor chip (1 in FIG. 6B) having a plurality of external terminals (4 in FIG. 6B). 5) and a plurality of vias (5a in FIG. 6C) communicating with the external terminals (4 in FIG. 6C) are formed in the insulating layer (5 in FIG. 6C). And forming a wiring opening on the insulating layer (6 in FIG. 7A) and the width of the wiring opening on the via (5a in FIG. 7A). Forming a resist layer (9 in FIG. 7A) configured to be smaller than the via upper diameter, and using the resist layer (9 in FIG.
  • the insulating layer (FIG. 7 (B) 5), via conductive portion (6a in FIG. 7B) covering the via bottom and via side wall and wiring (6 in FIG. 7B) are integrated with each other.
  • a step of forming the. Furthermore, the following forms are also possible.
  • the step of forming the resist layer it is preferable to form the resist layer using a film-like resist. It is preferable that the wiring opening on the via of the resist layer is circular or elliptical and has a diameter or major axis smaller than the via upper diameter.
  • the opening for the wiring on the via of the resist layer has a circular diameter or an elliptical major axis that is 1/3 or more and 2/3 or less of the via upper diameter. It is preferable to be formed so that In the step of forming the resist layer, the wiring opening on the via of the resist layer is preferably formed so as not to extend to the center of the via. In the step of forming the resist layer, the wiring opening on the via of the resist layer is formed so as to be separated from an opening connected to the wiring opening on the insulating layer of the resist layer. It is preferred that In the step of forming the resist layer, the wiring openings on the vias of the resist layer are preferably formed to be a plurality of regions. In the step of forming the via, the planar shape of the via is preferably formed in an elliptical shape, an oval shape, or a shape in which a plurality of circles are connected.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a semiconductor device according to Example 1 of the present invention, and a top view of wiring.
  • FIG. 2 is a plan view schematically showing an example of a wiring pattern of the semiconductor device according to the first embodiment of the present invention. Although there are a considerable number of vias 5a on the semiconductor chip 1, only one is shown in FIG.
  • the insulating layer 5 is formed on the semiconductor chip 1 having the external terminals 4, and the wiring 6 is formed on the insulating layer 5.
  • a plurality of vias 5a are formed in an insulating layer 5, and a via conductive portion 6a made of a conductive material that electrically connects the external terminal 4 and the wiring 6 of the semiconductor chip 1 is filled in the via 5a.
  • the via conductive portion 6a is formed so as to cover the entire bottom surface of the via and almost the entire sidewall of the via.
  • the width of the wiring 6 is smaller than the via upper diameter, and is formed integrally with the via conductive portion 6a.
  • the via upper diameter means the diameter of the upper part of the via 5a, and is generally larger than the bottom of the via when formed by laser or exposure / development, but is not limited thereto.
  • the integral formation means that there is no interface between the wiring 6 and the via conductive portion 6a by being formed in one step by plating or the like.
  • a semiconductor element such as an LSI (LSI layer 3) is formed on the semiconductor layer 2, and an external terminal 4 is formed at a predetermined position on the LSI layer 3.
  • the semiconductor chip 1 is a semiconductor wafer in which LSI layers 3 are collectively formed and separated into individual pieces by dicing or the like.
  • the external terminals 4 are generally formed before dicing or the like, but can also be formed after dicing.
  • the external terminal 4 is a terminal for electrically connecting the LSI layer 3 formed near the chip surface and the outside, and is also called a semiconductor pad or the like.
  • the external terminal 4 is connected to any one of a power source, a ground, a signal, and the like.
  • the external terminal 4 may be made of a material mainly containing Al, a material mainly containing Cu, or the like, but is not limited thereto.
  • the insulating layer 5 for example, either a non-photosensitive resin or a photosensitive resin can be used, and a ceramic material can also be used.
  • Most of the sheet-like resin materials used for the insulating layer 5 are non-photosensitive resins, and the non-photosensitive resin is widely used as a sheet-like insulating material used for printed wiring boards and the like, so the production amount is also large. Many costs can be reduced.
  • the non-photosensitive resin and the photosensitive resin may contain an inorganic filler such as a silica filler or an organic filler.
  • the via 5a can be formed by laser light irradiation when the insulating layer 5 is a non-photosensitive resin.
  • the via 5a can be formed by a drill.
  • a laser is generally used for forming the via 5a.
  • an excimer laser or the like can be used in addition to the Nd-YAG laser and the CO 2 laser. Since the via 5a formed on the semiconductor chip 1 is smaller than the via used in the printed wiring board, an Nd-YAG laser (third harmonic) or excimer laser capable of forming a via of several tens of microns or less is particularly desirable.
  • the via 5a can be formed by an exposure / development process. Even in the case of the exposure / development process, the fine via 5a can be formed.
  • Examples of the wiring 6 include a plating material such as copper plating.
  • the wiring 6 may be a single layer or a plurality of layers. Further, a resin layer may be formed on the uppermost layer so as to cover at least a part of the wiring.
  • the conductive material in the via 5a is formed so as to cover the entire bottom surface of the via and the side wall of the via, so that the thin wiring as in the conventional example 2 (see FIG. 14).
  • the external terminals 4 etc. of the semiconductor chip 1 are not exposed at the bottom of the vias, so that the chemical liquid etc. do not touch the external terminals 4 etc. of the semiconductor chip 1 in the subsequent process.
  • a semiconductor device excellent in the above can be obtained.
  • the wiring 6 on the via is smaller than the diameter of the upper portion of the via 5a, and there is no land structure as in the conventional example 1 (see FIG. 13).
  • the diameter of the via Therefore, the via pitch can be reduced to the limit of the via diameter and the minimum via interval, and vias with a narrow pitch can be connected (see FIG. 2).
  • the semiconductor chip 1 having a small pitch of the external terminals 4 can be incorporated in the semiconductor device. That is, since a pitch interval is generally small in a semiconductor chip having a large number of terminals, this means that even a multi-pin type semiconductor chip that has been difficult to incorporate in the past can be incorporated without any problem.
  • the wiring 6 is narrower than the via 5a and the via conductive portion 6a is filled or close to the structure, the wiring 6 is positioned at the position of the via 5a as shown in FIG. Even when formed with a deviation from the above, there is an advantage that the external terminal 4 of the semiconductor chip 1 is electrically connected without any problem and a short circuit does not occur between the adjacent vias 5a.
  • the wiring 6 and the via conductive portion 6a are integrally formed, there is no interface between the wiring 6 and the via conductive portion 6a, and the connection strength is high. The connection strength in this part does not become a problem.
  • the via conductive portion 6a is formed first and then the wiring 6 is formed (comparative example), an interface is formed between the via conductive portion 6a and the wiring 6, so that peeling or the like occurs. Becomes lower.
  • the stress on the wiring 6 is difficult to reach the bottom of the via. There is an effect that peeling at the interface of the external terminal 4 hardly occurs.
  • the via 5a may be completely filled with the via conductive portion 6a as shown in FIG. 1 as long as the entire bottom surface of the via and the entire side wall of the via are covered. As shown in FIG. 4, the via conductive portion 6a may not be completely filled in the via 5a.
  • FIG. 1 shows only a single-layer wiring structure, but there may be a plurality of wirings 6 and insulating layers 5 on the wiring 6 as shown in FIG. May be.
  • a stacked via with stacked vias can be formed, so that a semiconductor device having a stacked via with a narrow pitch and high reliability can be obtained.
  • FIGS. 6 and 7 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
  • the semiconductor chip 1 having the external terminals 4 (there are actually many, but only one is shown in the figure) is mounted on, for example, the support plate 8 (step A1; see FIG. 6A).
  • the semiconductor chip 1 is embedded in the insulating layer 5 by forming the insulating layer 5 such as resin on the support plate 8 including the semiconductor chip 1 (step A2; see FIG. 6B).
  • the insulating layer 5 made of a non-photosensitive resin is formed on the semiconductor chip 1, the insulating layer 5 is not necessarily formed on the active surface (LSI layer 3) of the semiconductor chip 1. Also included is a method of mounting the semiconductor chip 1 with the active surface facing downward on the insulating layer 5 prepared in advance. In this case, the support plate 8 is not required.
  • vias 5a communicating with the external terminals 4 of the semiconductor chip 1 are formed in the insulating layer 5 by a laser or the like (step A3; see FIG. 6C).
  • a resist layer 9 is formed on the insulating layer 5 for forming a wiring and forming a conductive material in the via (step A4; see FIG. 6D).
  • the resist layer 9 is a plating resist.
  • a seed layer (not shown) is required in the plating step of FIG. 7B, the seed layer is formed before the resist layer 9 is formed.
  • the seed layer may be formed by sputtering or the like, or may be formed by electroless plating or the like.
  • the resist layer 9 can also be a film resist.
  • the resist includes a varnish resist and a film resist.
  • the film-like resist is a resist that has been processed into a film shape in advance, and is stuck on the insulating layer 5 with a laminator or the like.
  • An example of a film-like resist is a so-called dry film resist.
  • the via 5a can be prevented from being filled with the resist, and the via 5a can be left in the plating process while being hollow. Thus, the cavity is filled with plating in the plating step.
  • the varnish-like resist when the varnish is formed on the insulating layer, the varnish droops and fills the inside of the via, so that it cannot be used in the semiconductor device manufacturing method according to the first embodiment in principle.
  • the semiconductor device according to the first embodiment it can be used in the manufacturing method.
  • the resist layer 9 is patterned (step A5; see FIG. 7A).
  • the opening of the resist layer 9 is formed in accordance with the shape of the wiring (6 in FIG. 7B) and the position of the via 5a, but the wiring on the via 5a (6 in FIG. 7B) is formed.
  • the width of the opening is set to be smaller than the via upper diameter.
  • the opening refers to a vacant portion of the resist layer 9 and can be formed by exposing and developing the resist layer 9.
  • the opening may be circular or elliptical at the tip of the wiring.
  • the wiring 6 and the via conductive portion 6a are integrally formed by a plating process or the like (step A6; see FIG. 7B).
  • the integral formation means that the conductive layer of the wiring 6 and the via conductive portion 6a is formed in one process by plating or the like, thereby reducing the number of processes.
  • the interface is not formed between the wiring 6 and the via conductive portion 6a by being formed integrally, a semiconductor device having excellent reliability can be obtained without causing peeling at the interface.
  • the via bottom surface and the via sidewall are covered with the via conductive portion 6a.
  • the resist layer (9 in FIG. 7B) is removed (step A7; see FIG. 7C).
  • the seed layer is removed after the resist layer (9 in FIG. 7B) is peeled off. Perform removal. Thereafter, by removing the support plate 8, a semiconductor device similar to that shown in FIG. 1 can be obtained.
  • a semiconductor chip (Specific example 1) using an FR4 substrate as a support plate (8 in FIG. 6A) and having external terminals (4 in FIG. 6A) on the support plate (8 in FIG. 6A). 1) was mounted and fixed. The number of external terminals 4 of the semiconductor chip 1 was about 800.
  • Vias (5a in FIG. 6C) were opened at a pitch of 60 ⁇ m using a UV-YAG laser. After the desmear process, when the size of the via (5a in FIG. 6C) was measured, the upper part was 50 ⁇ m and the lower part was 30 ⁇ m.
  • a resist layer (9 in FIG. 6D) made of a dry film was attached with a laminator. Exposure is performed using a mask (not shown) formed in advance with a wiring pattern having a width of 20 ⁇ m (the tip portion remains 20 ⁇ m) at a pitch of 60 ⁇ m, followed by development, and wiring made of copper plating (FIG.
  • the semiconductor chip (1 in FIG. 6A) is mounted on the support plate (8 in FIG. 6A), the insulating layer (5 in FIG. 6B) is formed, and the vias are formed. (5a in FIG. 6C) was formed, and a resist layer (9 in FIG. 6D) made of a dry film was attached.
  • this time intentionally shifting the mask by about 15 ⁇ m, developing, developing, wiring (6 in FIG. 7B) and via conductive layer (FIG. 7 ( B) 6a) was formed, and then the resist layer (9 in FIG. 7B) was removed to form a wiring 6 shifted as shown in FIG.
  • the wiring 6 was considerably displaced from the center of the via 5a, but there was no short circuit between the adjacent wirings 6. Further, when a cross-sectional sample was prepared and observed, it was confirmed that the entire via 5a was filled with the via conductive portion 6a.
  • Example 1 Similar to Example 1, the semiconductor chip was mounted on a support plate, an insulating layer was formed, a via was formed, and a resist layer made of a dry film was attached. As an exposure mask, exposure is performed using a mask (not shown) in which a 50 ⁇ m land (106a in FIG. 12) is formed at the tip of the wiring (106 in FIG. 12) as shown in FIG. 12) and lands (106a in FIG. 12) were formed, and then the resist layer was removed to form wiring (106 in FIG. 12) having lands (106a in FIG. 12) as shown in FIG. . When the fabricated semiconductor device was observed, it was observed that the land (106a in FIG. 12) and the adjacent wiring (106a in FIG. 12) were short-circuited depending on the location.
  • Example 2 A semiconductor device was fabricated in the same manner as in Example 1 except that a varnish resist was used as the plating resist. When the manufactured semiconductor device was observed, the wiring passed almost through the center of the via, but it was confirmed that the external terminals of the semiconductor chip were exposed.
  • the connection can be made with the minimum pitch limited by the via size, As shown in FIG. 2, the wiring 6 can be connected to the narrow pitch vias 5a.
  • the opening is formed in the plating resist layer so as to be wider than the region of the via 105a as shown in FIG. 13, this opening limits the pitch of the via. It is difficult to connect wiring to vias with a narrow pitch.
  • the via conductive portion 6a is filled in the entire via 5a, even when the position of the opening of the resist layer 9 is displaced, as shown in FIG. There is an advantage that the connection between the wiring 6 and the via conductive portion 6a is secured.
  • the wiring 6 and the via conductive portion 6a are integrally formed by a plating process or the like, and therefore, compared with the method of forming the wiring and the via conductive portion separately, In addition to simplification, there is no interface between the wiring and the via conductive part, no peeling occurs between the wiring and the via conductive part, the connection strength between the wiring and the via conductive part is strong, and connection reliability It is possible to manufacture an excellent semiconductor device.
  • the semiconductor chip 1 at the bottom of the via is not exposed and the semiconductor chip 1 is exposed.
  • the surface is not touched by a chemical solution and the reliability is excellent.
  • the via conductive portion 6a is completely filled in the via.
  • a highly reliable stacked via can be formed at a pitch.
  • the entire surface of the via bottom and the side wall surface is covered, so that the external terminal 4 of the semiconductor chip 1 is not exposed and the interface is not exposed. The penetration of the liquid through is also suppressed.
  • FIG. 8 is a plan view schematically showing the positional relationship between wirings and vias of the semiconductor device according to the second embodiment of the present invention.
  • the tip shape of the wiring 6 on the via conductive portion 6a is circular (see FIG. 8A) or elliptical (see FIG. 8B), and the diameter or long diameter thereof is a via. It is configured to be smaller than the upper diameter. Further, the circular diameter or elliptical major axis of the tip shape of the wiring 6 is not less than 1/3 and not more than 2/3 of the via upper diameter. Other configurations are the same as those of the first embodiment (see FIG. 1).
  • step A5 of the first embodiment vias (FIG. 7A) corresponding to openings in the resist layer (corresponding to 9 in FIG. 7A) are formed.
  • the upper shape is circular or elliptical, and the diameter or major axis is smaller than the via upper diameter. Further, the circular diameter or the elliptical major axis of the opening of the resist layer (corresponding to 9 in FIG. 7A) is set to 1/3 or more and 2/3 or less of the via upper part diameter.
  • Other steps are the same as those in the first embodiment (see FIGS. 6 and 7).
  • the shape of the tip of the wiring 6 being circular or elliptical means that the shape of the tip of the wiring 6 on the via conductive portion 6a is circular or elliptical.
  • the same effects as those of the first embodiment can be obtained, and since the wiring 6 is smaller than the via upper diameter, the connection at a narrow pitch is possible, and the connection area is increased with a high yield. Since it is large, a highly reliable semiconductor device can be obtained. Further, the symmetry is better than the wiring having a rectangular tip, and the stress is evenly distributed and the reliability is improved.
  • the same effects as those of the first embodiment are obtained, and the circular or elliptical diameter or long diameter of the opening of the resist layer (corresponding to 9 in FIG. 7A) is obtained.
  • the diameter By making the diameter smaller than the via upper diameter, it becomes possible to connect at a narrow pitch as far as the via size is limited as shown in FIG. 2, and even if an exposure deviation occurs as shown in FIG. And short circuit with vias are suppressed. Further, there is an advantage that the inside of the via is not filled by reducing the opening.
  • the shape of the opening of the resist layer (corresponding to 9 in FIG.
  • the distance from the opening to the via sidewall is shortened, and plating on the via sidewall is performed. Will be better. Furthermore, when the opening is elliptical, the connection with the adjacent wiring can be reduced while increasing the area of the opening.
  • FIG. 9 is a plan view schematically showing the positional relationship between wirings and vias in the semiconductor device according to Example 3 of the present invention.
  • the semiconductor device according to Example 3 is configured such that the wiring 6 does not extend to the center of the via 5a.
  • Other configurations are the same as those of the first embodiment (see FIG. 1).
  • step A5 in the method of manufacturing a semiconductor device according to the third embodiment, a via (see FIG. 7A) in the opening of the resist layer (corresponding to 9 in FIG. 7A). 7 (A) corresponding to 5a) is not extended to the center of the via 5a. Other steps are the same as those in the first embodiment (see FIGS. 6 and 7).
  • the same effects as those of the first embodiment can be obtained, and connection at a narrow pitch is possible. Further, according to the method of manufacturing a semiconductor device according to the third embodiment, the same effects as those of the first embodiment can be obtained, and the via 5a can be suppressed from being filled with the resist layer (corresponding to 9 in FIG. 7A).
  • FIG. 10 is a plan view schematically showing the positional relationship between wirings and vias in a semiconductor device according to Example 4 of the present invention.
  • one or a plurality of convex portions 6b that are separated from the tip end portion of the wiring 6 and integrated with the via conductive portion 6a are formed on the via conductive portion 6a.
  • the wiring 6 may be connected to some of the convex portions 6b (see FIG. 10B).
  • Other configurations are the same as those of the first embodiment (see FIG. 1).
  • vias (see FIG. 7A) of the resist layer (corresponding to 9 in FIG. 7A) are obtained in step A5 of the first embodiment (see FIG. 7A).
  • 7 (A) is equivalent to 5a) in which the pattern for the convex portion 6b is separated from the pattern for the wiring 6.
  • Other steps are the same as those in the first embodiment (see FIGS. 6 and 7).
  • the stress applied to the vias is alleviated and a semiconductor device having excellent reliability can be obtained.
  • the shape of the opening in the resist layer (corresponding to 9 in FIG. 7A) on the via (corresponding to 5a in FIG. 7A) is By making the pattern for the convex portion 6b separated from the pattern for the wiring 6, the resist layer (corresponding to 9 in FIG. 7A) works to support each other, and the resist enters the via 5a. Is suppressed.
  • FIG. 11 is a plan view schematically showing the positional relationship between wirings and vias in a semiconductor device according to Example 5 of the present invention.
  • the planar shape of the via 5a is an ellipse (see FIG. 11A), an ellipse, or a shape in which a plurality of circles are connected (see FIG. 11B). It is composed.
  • the tip shape of the wiring 6 on the via conductive portion 6a is made circular or elliptical, and is equal to or less than the circular diameter or elliptical major axis. As long as a part of the tip shape of the wiring 6 is within the range of the width (width in the short direction) of the via conductive portion 6a, the region of the via conductive portion 6a may protrude.
  • a plurality of convex portions (6b in FIG. 4) may be formed on the via conductive portion 6a so as to be separated from the tip portion of the wiring 6.
  • Other configurations are the same as those of the first embodiment (see FIG. 1).
  • the planar shape of the via 5a is elliptical (see FIG. 11A) in Step A3 of the first embodiment (see FIG. 6C), or a plurality of vias are formed.
  • the circles are connected to each other (see FIG. 11B).
  • step A5 of Example 1 see FIG. 7A
  • Other steps are the same as those in the first embodiment (see FIGS. 6 and 7).
  • a semiconductor device having a high tolerance with respect to a positional shift in the wiring direction and an excellent yield can be obtained. Further, by forming a plurality of convex portions (6b in FIG. 10) separately from the tip portion of the wiring 6, a semiconductor device having a moderately distributed stress and excellent reliability can be obtained.
  • the tip end portion of the wiring 6 refers to a portion existing on the via 5a of the wiring. Since this portion is small, connection at a narrow pitch is possible up to the point where the via size is limited.
  • the via 5a is formed of an ellipse, an ellipse, or a plurality of circles, there is an advantage that the tolerance for the deviation in the wiring direction is increased.
  • a semiconductor device in which a multi-pin semiconductor chip used for a mobile phone, an electric device or the like is built in a substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　狭ピッチでの接続が可能で、高歩留まりで信頼性に優れた半導体装置及びその製造方法を提供する。複数の外部端子を有する半導体チップ上に絶縁層が形成されるとともに、絶縁層上に複数の配線が形成され、絶縁層に形成された複数のビアを通じて対応する外部端子と配線が電気的に接続された半導体装置であって、ビア内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、配線と一体的に形成されるビア導電部を備え、前記配線は、ビア上においてビア上部径よりも小さく構成される。

Description

半導体装置及びその製造方法
［関連出願の記載］
　本発明は、日本国特許出願：特願２００８－０３３３０５号（２００８年２月１４日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体チップを配線基板に埋め込んだ半導体装置及びその製造方法に関し、特に、狭ピッチでの接続に適した半導体装置及びその製造方法に関する。
　近年、個片化されたＬＳＩチップ等の半導体チップを配線基板に埋め込んだ「チップ内蔵基板」と呼ばれる半導体装置や、半導体チップ上に直接（バンプを介さずに直接）絶縁樹脂層および配線層を形成した半導体装置が注目されている。チップ内蔵基板は、例えば、半導体チップを絶縁層に埋め込んだ後、絶縁層にビアを形成し、絶縁層上に、ビアを通じて半導体チップの外部端子と電気的に接続される配線をめっき等により形成する。ビア形成後に配線を形成する方法では、配線の形成時に用いられるレジストマスクのずれ等の問題を解決するため、配線１０６の先端部にはビア１０５ａ全体を覆うようにビア上部の径より大きなランド１０６ａを形成するのが一般的である（図１２参照）。
　一方、近年、半導体チップは益々高性能化してきており、半導体チップの外部端子数は増加する傾向にあり、外部端子のピッチは益々狭くなってきている。チップ内蔵基板についても、このような狭ピッチの半導体チップの内蔵や搭載が求められている。しかし、ビア１０５ａの間隔はランド１０６ａの直径に十分な絶縁性が確保できるランド間距離を加えたものよりも大きくする必要があるため、ランドサイズが大きい場合には外部端子１０４のピッチが狭い半導体チップを内蔵等することが難しいという問題がある（図１３参照）。このようなランドに伴う問題を解決する方法として、図１４に示すようなランドレスの配線２０６のみによってビア底の外部端子２０４と接続する接続構造がある。この構造においては、配線２０６にランドがないため、ビア２０５ａの径のみに制限された狭いピッチでの接続が可能である。
　また、ランド不要な別の構造として、特許文献１では、金属粉末を充填してなるバイアホール導体３０４と、バイアホール導体３０４と接続する金属箔からなる導体配線層３０３が形成されてなり、導体配線層３０３がバイアホール導体３０４のホール径よりも狭い線幅をもってバイアホール導体３０４中に埋設する多層配線基板３０１が開示されている（図１５参照）。
特開平１１－１０３１６５号公報（図１）
　なお、上記特許文献１の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
　しかしながら、上記従来技術においては、以下のような課題がある。
　図１４に示すようなランドレスの配線２０６のみの接続構造では、配線２０６と半導体チップ２０１の外部端子２０４との接続面積が小さくなるため、接続不良が発生する確率が大きくなり、歩留まりが低下するという問題がある。また、接続面積が小さいため、配線２０６と半導体チップ２０１の外部端子２０４との位置ずれに対する許容度も小さくなるという問題もある。また、初期において配線２０６と半導体チップ２０１の外部端子２０４とが接続している場合であっても、その後の半導体チップ２０１の駆動に伴う温度の変動や熱サイクル試験等により発生する応力等により配線２０６と半導体チップ２０１の外部端子２０４との界面において剥がれ（断線）が生じる可能性が高くなり、十分な接続信頼性が得られないことになる。このような界面における剥がれは、半導体装置（例えば、ＬＳＩパッケージ）を他の装置（例えば、マザーボード）の一部として接続した場合、発生する応力が大きくなるため、顕著になる。
　さらに、図１４のようにビア底でのみ配線２０６と半導体チップ２０１の外部端子２０４とが接続する構造の場合、半導体チップ２０１の外部端子２０４の一部が露出し、ビア底部の半導体素子を有するＬＳＩ層２０３が十分に保護されないという問題がある。半導体チップ２０１内のＬＳＩ層２０３は銅原子等の金属不純物やナトリウムイオン等のイオン性不純物に対する耐性が小さいため、半導体チップ２０１の外部端子２０４が露出している場合にはこれらの異物がＬＳＩ層２０３の内部に侵入することが容易になり、ＬＳＩ層２０３がダメージを受けることになる。これは、最終製品において半導体チップ２０１の外部端子２０４が露出している場合はもちろんのこと、最終製品においては露出していないが途中の工程で露出している場合においても、不純物が触れることにより最終製品の信頼性が問題となる。
　さらに、チップ内蔵基板においては、クリーン度が高くない安価なプリント配線基板を用いて製造される場合が多いため、この場合はさらに不純物の浸入の確率が高くなり、図１４のように半導体チップ２０１の外部端子２０４が露出している構成ではＬＳＩ層２０３の内部に不純物が浸入する問題がさらに大きくなる。このようなＬＳＩ層２０３に影響を与える可能性のある不純物として、例えば、配線シード層エッチングのためのエッチング液や、絶縁樹脂層の表面を粗化するデスミア液等の薬液が挙げられる。なお、図１４の構成において配線幅等がやや太く半導体チップ２０１の外部端子２０４が完全には露出していない場合であっても、図１２のようにビア全体がランド１０６ａで覆われている場合と比べ、絶縁層２０５と配線２０６の界面を通ってＬＳＩ層２０３に影響を与える不純物が浸入する確率が高くなり、歩留まり低下等の問題が生じる。
　一方、特許文献１の構成（図１５参照）では、金属粉体を充填してなるバイアホール導体３０４上に後から導体配線層３０３を形成する工程であるため、バイアホール導体３０４と導体配線層３０３の接続強度が不十分であり、バイアホール導体３０４と導体配線層３０３の界面で剥がれ等の不良が発生し易いという問題がある。特に、温度サイクル試験等での熱応力や、外部との接続により応力が発生する場合においては、バイアホール導体３０４と導体配線層３０３の界面の接着力不足が問題となる。また、この構造においては、バイアホール導体３０４において金属粉体を使用しているためにバイアホール導体３０４自体、及びバイアホール導体３０４と導体配線層３０３との界面の低抵抗化が困難であり、高抵抗化のために高周波数駆動の半導体チップを埋め込んだ場合に駆動不良となるという問題がある。さらに、金属粉体を含むバイアホール導体３０４をプレス等の強い力で上から押さえて絶縁層３０２を形成するため、半導体チップがｌｏｗ－ｋ材料等の脆弱な材料を使用している場合には、埋め込み工程やその後の信頼性試験等で発生する応力等により不良が発生する確率が高くなるという問題がある。
　本発明の主な課題は、狭ピッチでの接続が可能で、高歩留まりで信頼性に優れた半導体装置及びその製造方法を提供することである。
　本発明の第１の視点においては、複数の外部端子を有する半導体チップ上に絶縁層が形成されるとともに、前記絶縁層上に複数の配線が形成され、前記絶縁層に形成された複数のビアを通じて対応する前記外部端子と前記配線が電気的に接続された半導体装置であって、前記ビア内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、前記配線と一体的に形成されるビア導電部を備え、前記配線は、前記ビア上においてビア上部径よりも小さく構成されていることを特徴とする。
　本発明の第２の視点においては、半導体装置の製造方法において、複数の外部端子を有する半導体チップ上に絶縁層を形成する工程と、前記絶縁層に、前記外部端子に通ずる複数のビアを形成する工程と、前記絶縁層上に、配線用の開口部を有するとともに、前記ビア上の前記配線用の開口部の幅がビア上部径より小さくなるように構成されたレジスト層を形成する工程と、前記レジスト層をマスクとして、前記絶縁層上にビア底面およびビア側壁を覆うビアと、配線とを一体的に形成する工程と、を含むことを特徴とする。
　本発明によれば、半導体チップとの接続ピッチを狭くすることができ、狭ピッチの外部端子を有する半導体チップを用いることができると共に、高歩留まりで信頼性に優れた半導体装置が得られるという効果がある。また、このような構造とすることで、ビア等に掛かる応力がさらに緩和され信頼性に優れた半導体装置が得られる。
本発明の実施例１に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。 本発明の実施例１に係る半導体装置の配線パターンの一例を模式的に示した平面図である。 本発明の実施例１に係る半導体装置の配線パターンの変形例を模式的に示した平面図である。 本発明の実施例１に係る半導体装置の変形例の構成を模式的に示した断面図、及び配線の上面図である。 本発明の実施例１に係る半導体装置の変形例の構成を模式的に示した断面図である。 本発明の実施例１に係る半導体装置の製造方法を示した第１の工程断面図である。 本発明の実施例１に係る半導体装置の製造方法を示した第２の工程断面図である。 本発明の実施例２に係る半導体装置の配線とビアの関係を示す上面図である。 本発明の実施例３に係る半導体装置の配線とビアの関係を示す上面図である。 本発明の実施例４に係る半導体装置の配線とビアの関係を示す上面図である。 本発明の実施例５に係る半導体装置の配線とビアの関係を示す上面図である。 従来例１に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。 従来例１に係る半導体装置における配線、ランド、及びビアの配置を模式的に示した上面図である。 従来例２に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。 従来例３に係る多層配線基板半導体装置の構成を模式的に示した断面図である。
符号の説明
　１、１０１、２０１　半導体チップ
　２、１０２、２０２　半導体層
　３、１０３、２０３　ＬＳＩ層
　４、１０４、２０４　外部端子
　５、１０５、２０５　絶縁層
　５ａ、１０５ａ、２０５ａ　ビア
　６、１０６、２０６　配線
　６ａ　ビア導電部
　６ｂ　凸部
　８　支持板
　９　レジスト層
　１０６ａ　ランド
　３０１　多層配線基板
　３０２　絶縁層
　３０３　導体配線層
　３０４　バイアホール導体
　本発明の実施形態に係る半導体装置では、複数の外部端子（図１の４）を有する半導体チップ（図１の１）上に絶縁層（図１の５）が形成されるとともに、前記絶縁層（図１の５）上に複数の配線（図１の６）が形成され、前記絶縁層（図１の５）に形成された複数のビア（図１の５ａ）を通じて対応する前記外部端子（図１の４）と前記配線（図１の６）が電気的に接続された半導体装置であって、前記ビア（図１の５ａ）内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、前記配線（図１の６）と一体的に形成されるビア導電部（図１の６ａ）を備え、前記配線（図１の６）は、前記ビア上においてビア上部径よりも小さく構成される。
　さらに、以下の形態も可能である。
　前記絶縁層上の前記ビアの周縁部にランドを有さないことが好ましい。
　前記ビア導電部は、前記ビア内に完全に埋め込まれていることが好ましい。
　前記配線は、前記ビア上の形状が円形または楕円形であり、その直径または長径がビア上部径よりも小さいことが好ましい。
　前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下であることが好ましい。
　前記配線の前記ビア上の先端部は、前記ビアの中央まで延在していないことが好ましい。
　前記ビア導電部上において前記配線の前記ビア上の先端部と分離して前記ビア導電部と一体となった１又は複数の凸部を有することが好ましい。
　前記ビアの平面形状は、楕円状又は長円状もしくは複数の円が繋がった形状になっていることが好ましい。
　本発明の実施形態に係る半導体装置の製造方法では、複数の外部端子（図６（Ｂ）の４）を有する半導体チップ（図６（Ｂ）の１）上に絶縁層（図６（Ｂ）の５）を形成する工程と、前記絶縁層（図６（Ｃ）の５）に、前記外部端子（図６（Ｃ）の４）に通ずる複数のビア（図６（Ｃ）の５ａ）を形成する工程と、前記絶縁層（図７（Ａ）の６）上に、配線用の開口部を有するとともに、前記ビア（図７（Ａ）の５ａ）上の前記配線用の開口部の幅がビア上部径より小さくなるように構成されたレジスト層（図７（Ａ）の９）を形成する工程と、前記レジスト層（図７（Ｂ）の９）をマスクとして、前記絶縁層（図７（Ｂ）の５）上にビア底面およびビア側壁を覆うビア導電部（図７（Ｂ）の６ａ）と、配線（図７（Ｂ）の６）とを一体的に形成する工程と、を含む。
　さらに、以下の形態も可能である。
　前記レジスト層を形成する工程において、フィルム状のレジストを用いて前記レジスト層を形成することが好ましい。
　前記レジスト層の前記ビア上の前記配線用の開口部は、円形または楕円形であり、かつ、その直径または長径がビア上部径よりも小さくなるように形成されることが好ましい。
　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下となるように形成されることが好ましい。
　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記ビアの中央まで延在しないように形成されることが好ましい。
　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記レジスト層の前記絶縁層上の前記配線用の開口部と繋がる開口部と分離するように形成されることが好ましい。
　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、複数の領域となるように形成されることが好ましい。
　前記ビアを形成する工程において、前記ビアの平面形状が楕円状、又は長円状、若しくは複数の円が繋がった形状に形成されることが好ましい。
　本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した断面図、及び配線の上面図である。図２は、本発明の実施例１に係る半導体装置の配線パターンの一例を模式的に示した平面図である。なお、半導体チップ１上にはビア５ａが相当の数あるが、図１では１個のみ示している。
　実施例１に係る半導体装置は、外部端子４を有する半導体チップ１上に絶縁層５が形成され、絶縁層５上に配線６が形成されている。半導体装置は、絶縁層５に複数個のビア５ａが形成され、ビア５ａ内に半導体チップ１の外部端子４と配線６を電気的に接続する導電性材料よりなるビア導電部６ａが充填されており、ビア導電部６ａがビア底面全面およびビア側壁のほぼ全面を覆うように形成されている。半導体装置は、配線６の幅がビア上部径よりも小さく、かつ、ビア導電部６ａと一体的に形成されている。
　ここで、ビア上部径とはビア５ａの上部の直径をいい、レーザや露光・現像等形成した場合はビア底部より大きいのが一般的であるがこれに限定されるわけではない。一体的に形成とは、めっき等により一工程で形成されることにより、配線６とビア導電部６ａの間に界面がないことをいう。
　半導体チップ１は、半導体層２上にＬＳＩ等の半導体素子（ＬＳＩ層３）が形成され、ＬＳＩ層３上の所定の位置に外部端子４が形成されている。半導体チップ１は、半導体ウエハ上でＬＳＩ層３が一括で形成されたものをダイシング等により個片化したものである。なお、外部端子４もダイシング等をする前に形成するのが一般的であるが、ダイシング後に形成することもできる。外部端子４は、チップ表面近傍に作り込まれたＬＳＩ層３と外部を電気的に接続するための端子であり、半導体パッド等とも呼ばれる。外部端子４は、電源、グランド、信号等のいずれかに接続されている。外部端子４は、例えば、Ａｌを主成分とする材料、Ｃｕを主成分とする材料等を用いることができるが、これらに限定されるものではない。
　絶縁層５には、例えば、非感光性樹脂、感光性樹脂のいずれでも使用することができ、セラミックス材料の使用も可能である。絶縁層５に使用するシート状の樹脂材料の多くは非感光性樹脂であり、非感光性樹脂はプリント配線板等で使用されるシート状絶縁材料として汎用的に使用されているため生産量も多くコストダウンが図れる。また、非感光性樹脂、感光性樹脂はシリカフィラー等の無機フィラーや有機フィラーを含んでいてもよい。
　ビア５ａは、絶縁層５が非感光性樹脂の場合はレーザ光照射により形成することができる。また、ビア５ａは、ドリルにより形成することも可能である。特に、絶縁層５が非感光性樹脂の場合は、ビア５ａの形成にレーザが用いられることが一般的である。ビア形成に使用するレーザとしては、Ｎｄ-ＹＡＧレーザ、ＣＯ２レーザの他、エキシマレーザ等も使用することができる。半導体チップ１上に形成するビア５ａは、プリント配線板で使用されるビアと比較して小さいため、数十ミクロン以下のビアが形成できるＮｄ-ＹＡＧレーザ（三次高調波）やエキシマレーザが特に望ましい。絶縁層５が感光性樹脂の場合は、露光・現像工程によりビア５ａを形成することができる。露光・現像工程による場合も微細なビア５ａを形成することができる。
　配線６（ビア導電層６ａを含む）には、銅めっき等のめっき材料を挙げることができる。配線６は、単層であっても、複数層であってもよい。また、最上層に配線の少なくとも一部を覆うように樹脂層が形成されていてもよい。
　実施例１に係る半導体装置によれば、ビア５ａ内の導電性材料がビア底面およびビア側壁の全面を覆うように形成されているため、従来例２（図１４参照）のように細い配線の場合とは異なり、ビア底で半導体チップ１の外部端子４等が露出する構造となっていないため、その後の工程において半導体チップ１の外部端子４等に薬液等が触れることがないため、信頼性に優れた半導体装置が得られる。また、ビア５ａの底面、側壁面のほぼ全面がめっき等の導電性材料で覆われているため、外部から湿気等の浸入を防ぐことができ、信頼性の優れた半導体装置が得られる。
　また、実施例１に係る半導体装置では、ビア上の配線６がビア５ａ上部の径よりも小さくなっており、従来例１（図１３参照）のようにランド構造がないためビアピッチを決めるのはビアの径である。従って、ビア径と最低ビア間隔の限界までビアピッチを小さくすることができ、狭ピッチのビアの接続が可能となる（図２参照）。このことは、半導体装置において外部端子４のピッチの小さい半導体チップ１を内蔵することができることを意味する。つまり、端子数の多い半導体チップにおいては一般的にピッチ間隔が小さくなるから、このことは従来において内蔵等が困難であった多ピン型の半導体チップでも問題なく内蔵できることを意味する。
　また、実施例１に係る半導体装置は、ビア５ａに対して配線６が細く、なおかつビア導電部６ａが充填またはそれに近い構造となっているため、図３のように配線６がビア５ａの位置に対してずれて形成された場合でも、問題なく半導体チップ１の外部端子４と電気的に接続するとともに、隣り合うビア５ａとの間で短絡を生じることがないという利点がある。
　また、実施例１に係る半導体装置では、配線６とビア導電部６ａが一体的に形成されているため、配線６とビア導電部６ａの間には、界面が存在せず、接続強度は強く、この部分での接続強度が問題となることはない。なお、はじめにビア導電部６ａを形成し、その後、配線６を作成する場合（比較例）には、ビア導電部６ａと配線６の間に界面が形成されるため、剥がれ等が生じる等信頼性が低くなる。
　また、実施例１に係る半導体装置では、ビア側壁とビア底面の全面がビア導電部６ａで覆われているため、配線６上の応力等がビア底部に届きにくく、この点からも半導体チップ１の外部端子４の界面での剥がれが生じにくいという効果がある。
　なお、実施例１に係る半導体装置は、図１のようにビア５ａ内にビア導電部６ａで完全に充填されていてもよいが、ビア底面全面およびビア側壁のほぼ全面が覆われていれば、図４のようにビア導電部６ａがビア５ａ内に完全に充填されていなくてもいい。
　また、図１では単層配線構造のみを示しているが、図５のように配線６上にさらに複数の配線６、絶縁層５があってもよく、これらの配線６間がビア接続されていてもよい。この場合、ビア全面が導電性材料で全面が充填されていれば、ビアを重ねたスタックドビアを形成することができるため、狭ピッチで信頼性の高いスタックドビアを有する半導体装置が得られる。
　次に、本発明の実施例１に係る半導体装置の製造方法について図面を用いて説明する。図６、図７は、本発明の実施例１に係る半導体装置の製造方法を示した工程断面図である。
　まず、外部端子４（実際は多数個存在するが図では１個のみ示してある）を有する半導体チップ１を、例えば、支持板８に搭載する（ステップＡ１；図６（Ａ）参照）。
　次に、半導体チップ１を含む支持板８上に樹脂等の絶縁層５を形成することにより、絶縁層５中に半導体チップ１を埋め込む（ステップＡ２；図６（Ｂ）参照）。
　ここで、半導体チップ１上に非感光性樹脂からなる絶縁層５を形成する場合、必ずしも半導体チップ１の活性面（ＬＳＩ層３）を上にしてその上に絶縁層５を形成するのみでなく、予め準備しておいた絶縁層５に半導体チップ１の活性面を下向きにして搭載する方法も含まれる。この場合、支持板８は必要とされない。
　次に、絶縁層５に、レーザ等によって、半導体チップ１の外部端子４に通ずるビア５ａを形成する（ステップＡ３；図６（Ｃ）参照）。
　次に、絶縁層５上に配線形成およびビア内導電性材料形成のためのレジスト層９を形成する（ステップＡ４；図６（Ｄ）参照）。ここで、レジスト層９はめっきレジストである。また、レジスト層９の形成時にビア５ａの内部がレジストにより埋められないことが重要である。空洞となったビア５ａの内部にビア底面およびビア側壁とを覆うように導電層を形成するためである。また、図７（Ｂ）のめっき工程においてシード層（図示せず）が必要である場合は、レジスト層９の形成前にシード層を形成する。シード層はスパッタ等で形成してもいいし、無電解めっき等で形成してもよい。
　また、レジスト層９には、フィルム状のレジストを用いることもできる。なお、レジストには、ワニス状のレジストとフィルム状のレジストがある。フィルム状のレジストとは、あらかじめフィルム形状に加工されたレジストであり、ラミネータ等で絶縁層５上に貼り付けられる。フィルム状のレジストには、例えば、ドライフィルムレジストと呼ばれるものがある。フィルム状のレジストにおいては、フィルム状のレジストのラミネート条件等を適切に制御することにより、ビア５ａ内にレジストが充填されないようにすることができ、ビア５ａ内が空洞のままめっき工程にすすむことになり、めっき工程において空洞部がめっきで充填される。一方、ワニス状のレジストを使用すると絶縁層上にワニスを形成したときにワニスが垂れビア内部を埋めてしまうため、原則として実施例１に係る半導体装置の製造方法には使用できない。但し、ワニス状のレジストを用いた場合でも、レジストの粘度を高くする等ビアに気泡が残り、ビアが埋まらない条件下でレジスト層を形成するような場合には、実施例１に係る半導体装置の製造方法において用いることができる。
　次に、レジスト層９のパターニングを行う（ステップＡ５；図７（Ａ）参照）。この際、配線（図７（Ｂ）の６）の形状、ビア５ａの位置に合わせてレジスト層９の開口部の形成を行うが、ビア５ａ上の配線（図７（Ｂ）の６）に係る開口部の幅がビア上部径より小さくなるように行う。レジスト層９形成時にビア５ａ内が埋まらないようにすることによりレジスト層９の開口部を形成したときにビア５ａ内に空間が形成される。
　ここで、開口部とは、レジスト層９の空いている部分をいい、レジスト層９を露光、現像することにより形成することができる。開口部は、配線形状のままのほか、配線部の先端が円形や楕円形になっている場合が挙げられる。
　次に、めっき工程等により配線６とビア導電部６ａを一体的に形成する（ステップＡ６；図７（Ｂ）参照）。ここで、一体的に形成とは、めっき等により一工程で配線６とビア導電部６ａの導電層が形成されることをいい、これにより工程数の削減が図られる。また、一体的に形成することにより配線６とビア導電部６ａの間に界面が存在しないため、界面での剥離等が生じることがなく信頼性に優れる半導体装置が得られる。また、この際、ビア底面およびビア側壁がビア導電部６ａで覆われる。
　その後、レジスト層（図７（Ｂ）の９）を除去する（ステップＡ７；図７（Ｃ）参照）。なお、図６（Ｄ）のレジスト層９の形成工程の前にシード層（図示せず）を形成している場合には、レジスト層（図７（Ｂ）の９）の剥離後にシード層の除去を行う。その後、支持板８を除去することで、図１と同様な半導体装置ができる。
　次に、本発明の実施例１に係る半導体装置の具体例を用いて説明する。なお、本発明は以下の具体例に限定されるものではなく、本発明の技術的思想の範囲内で種々の変形、変更が可能である。
（具体例１）
　支持板（図６（Ａ）の８）としてＦＲ４基板を用い、支持板（図６（Ａ）の８）上に外部端子（図６（Ａ）の４）を有する半導体チップ（図６（Ａ）の１）を搭載して固定した。半導体チップ１の外部端子４の数は約８００であった。半導体チップ（図６（Ｂ）の１）を搭載した支持板（図６（Ｂ）の８）上にＢステージの非感光性樹脂フィルムよりなる絶縁層（図６（Ｂ）の５）を貼り合わせ、熱硬化させた。絶縁層（図６（Ａ）の５）に埋もれた半導体チップ（図６（Ｃ）の１）の外部端子（図６（Ｃ）の４）の位置にビア（図６（Ｃ）の５ａ）が形成されるようＵＶ-ＹＡＧレーザを用いて６０μｍピッチでビア（図６（Ｃ）の５ａ）を開口した。デスミア処理後、ビア（図６（Ｃ）の５ａ）のサイズを計測すると上部５０μｍ、下部３０μｍであった。スパッタでＣｕシード層（図示せず）を形成した後、ドライフィルムよりなるレジスト層（図６（Ｄ）の９）をラミネータで貼り付けた。予め作製しておいた６０μｍピッチで幅２０μｍの配線パターン（先端部も２０μｍのまま）が形成されたマスク（図示せず）を用いて露光し、その後、現像し、銅めっきよりなる配線（図７（Ｂ）の６）及びビア導電層（図７（Ｂ）の６ａ）を形成し、その後、レジスト層（図７（Ｂ）の９）の除去を行った。作製した半導体装置を観察すると配線６の先端部がビア５ａのほぼ中央まで伸びており、半導体チップ１の外部端子４はビア導電部６ａの下に隠れて見えなかった。断面サンプルを作製して観察すると、ビア５ａ全体がビア導電部６ａで充填されているのが確認できた。また、電気試験より隣り合う配線間では短絡が起きていないことを確認した。
（具体例２）
　具体例１と同様に、半導体チップ（図６（Ａ）の１）を支持板（図６（Ａ）の８）に搭載し、絶縁層（図６（Ｂ）の５）を形成し、ビア（図６（Ｃ）の５ａ）を形成し、ドライフィルムよりなるレジスト層（図６（Ｄ）の９）を貼り付けた。具体例１と同じマスク（図示せず）を用いて、今回は意図的に約１５μｍマスクをずらして露光し、現像し、配線（図７（Ｂ）の６）及びビア導電層（図７（Ｂ）の６ａ）を形成し、その後、レジスト層（図７（Ｂ）の９）の除去を行い、図３のようにずれた配線６を形成した。作製した半導体装置１を観察すると配線６がビア５ａの中央からかなりずれていたが、隣り合う配線６間での短絡はなかった。また断面サンプルを作製して観察するとビア５ａ全体がビア導電部６ａで充填されているのが確認できた。
（比較例１）
　具体例１と同様に半導体チップを支持板に搭載し、絶縁層を形成し、ビアを形成し、ドライフィルムよりなるレジスト層を貼り付けた。露光マスクとして図１２のように配線（図１２の１０６）の先端に５０μｍのランド（図１２の１０６ａ）を形成するようにしたマスク（図示せず）を用いて露光し、現像し、配線（図１２の１０６）及びランド（図１２の１０６ａ）を形成し、その後、レジスト層の除去を行い、図１２のようにランド（図１２の１０６ａ）を有する配線（図１２の１０６）を形成した。作製した半導体装置を観察すると場所によりランド（図１２の１０６ａ）と隣の配線（図１２の１０６ａ）が短絡しているのが観察できた。
（比較例２）
　めっきレジストとしてワニスのレジストを使用する以外は、具体例１と同様に半導体装置を作製した。作製した半導体装置を観察すると配線はビアのほぼ中央を通っていたが、半導体チップの外部端子が露出しているのが確認できた。
　実施例１に係る半導体装置の製造方法によれば、ビアの上部径よりも開口部が小さいめっきレジスト層を形成しているため、ビアサイズで制限される最小限のピッチで接続することができ、図２のように狭ピッチなビア５ａに対する配線６の接続が可能となる。なお、従来の半導体装置の製造方法では、図１３のようにビア１０５ａの領域よりも広くなるようにめっきレジスト層に開口部を形成することになるため、この開口部がビアのピッチを制限し、狭ピッチなビアに対する配線の接続は困難である。
　また、実施例１に係る半導体装置の製造方法では、ビア５ａ内全体にビア導電部６ａが充填されているため、レジスト層９の開口部の位置ずれが生じた場合でも、図３のように配線６とビア導電部６ａの接続が確保されるという利点がある。
　また、実施例１に係る半導体装置の製造方法では、配線６とビア導電部６ａをめっき工程等により一体的に形成するので、配線とビア導電部を別に形成する方法と比較して、工程の簡略化ができると共に、配線とビア導電部の間に界面がなく、配線とビア導電部の間で剥離等が発生することがなく、配線とビア導電部との接続強度が強く、接続信頼性に優れた半導体装置が製造できる。
　また、実施例１に係る半導体装置の製造方法では、ビア５ａの底面と側壁面の全体がビア導電部６ａで覆われる構造となるため、ビア底の半導体チップ１が露出せず、半導体チップ１の表面に薬液等が触れることがなく、信頼性に優れるという利点がある。
　また、実施例１に係る半導体装置の製造方法では、図５のように絶縁層５と配線６を複数層形成する場合においてビア内にビア導電部６ａが完全に充填されている場合には狭ピッチで高信頼性のスタックドビアの形成が可能である。また、図４のようにビア内にビア導電部６ａが完全に充填されない場合においても、ビア底および側壁面の全面が覆われるため、半導体チップ１の外部端子４が露出することなく、また界面を通しての液の染み込みも抑えられる。
　本発明の実施例２に係る半導体装置について図面を用いて説明する。図８は、本発明の実施例２に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
　実施例２に係る半導体装置は、ビア導電部６ａ上の配線６の先端形状が円形（図８（Ａ）参照）または楕円形（図８（Ｂ）参照）であり、その直径または長径がビア上部径よりも小さく構成したものである。また、配線６の先端形状の円形の直径または楕円形の長径が、ビア上部径の１/３以上２/３以下である。その他の構成は、実施例１（図１参照）と同様である。
　実施例２に係る半導体装置の製造方法では、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を円形または楕円形にし、かつ、その直径または長径がビア上部径よりも小さくする。また、レジスト層（図７（Ａ）の９に相当）の開口部の円形の直径または楕円形の長径が、ビア上部径の１/３以上２/３以下とする。その他の工程は、実施例１（図６、図７参照）と同様である。
　ここで、配線６の先端形状が円形または楕円形とは、配線６の先端部のビア導電部６ａ上の形状が円形または楕円形であることを意味する。
　実施例２に係る半導体装置によれば、実施例１と同様な効果を奏するとともに、ビア上部径よりも配線６が小さいため、狭ピッチでの接続が可能となり、また、高歩留まりで接続面積が大きいため、信頼性に優れた半導体装置が得られる。さらに、先端部が矩形形状の配線よりも対称性がよくなり応力が均一に分散され信頼性がよくなる。
　実施例２に係る半導体装置の製造方法によれば、実施例１と同様な効果を奏するとともに、レジスト層（図７（Ａ）の９に相当）の開口部の円形または楕円形の直径または長径をビア上部径よりも小さくすることにより、図２のようにビアサイズに制限されるところまで狭ピッチでの接続が可能になり、また、図３のように露光ずれが生じた場合でも隣接する配線やビアとの短絡が押さえられる。また、開口部を小さくすることによりビア内部が埋まらないという利点がある。また、レジスト層（図７（Ａ）の９に相当）の開口部の形状が円形または楕円形であることにより、開口部からビア側壁までの距離が短くなり、ビア側壁へのめっきの付周りがよくなる。さらに、開口部が楕円形の場合には開口部の面積を広くしつつ隣接する配線との接続を小さくすることができる。
　本発明の実施例３に係る半導体装置について図面を用いて説明する。図９は、本発明の実施例３に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
　実施例３に係る半導体装置は、配線６がビア５ａの中央まで延在しないように構成したものである。その他の構成は、実施例１（図１参照）と同様である。
　また、実施例３に係る半導体装置の製造方法では、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状をビア５ａの中央まで延在しないようにしたものである。その他の工程は、実施例１（図６、図７参照）と同様である。
　実施例３に係る半導体装置によれば、実施例１と同様な効果を奏するとともに、狭ピッチでの接続が可能となる。また、実施例３に係る半導体装置の製造方法によれば、実施例１と同様な効果を奏するとともに、ビア５ａがレジスト層（図７（Ａ）の９に相当）で埋まることを抑えられる。
　本発明の実施例４に係る半導体装置について図面を用いて説明する。図１０は、本発明の実施例４に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
　実施例４に係る半導体装置では、ビア導電部６ａ上において配線６の先端部と分離してビア導電部６ａと一体となった１又は複数の凸部６ｂを形成したものである。配線６は、一部の凸部６ｂと繋がっていてもよい（図１０（Ｂ）参照）。その他の構成は、実施例１（図１参照）と同様である。
　また、実施例４に係る半導体装置の製造方法では、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を、凸部６ｂ用のパターンを配線６用のパターンと分離した形状にしたものである。その他の工程は、実施例１（図６、図７参照）と同様である。
　実施例４に係る半導体装置によれば、ビア等に掛かる応力が緩和され信頼性に優れた半導体装置が得られる。また、実施例４に係る半導体装置の製造方法によれば、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を、凸部６ｂ用のパターンを配線６用のパターンと分離した形状にすることによって、レジスト層（図７（Ａ）の９に相当）が支え合うように働き、ビア５ａの内部にレジストが入ることが抑えられる。
　本発明の実施例５に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施例５に係る半導体装置の配線とビアの位置関係を模式的に示した平面図である。
　実施例５に係る半導体装置では、ビア５ａの平面形状が楕円状（図１１（Ａ）参照）、又は、長円状、若しくは、複数の円が繋がった形状（図１１（Ｂ）参照）に構成したものである。また、ビア導電部６ａ上の配線６の先端形状を円形または楕円形にし、かつ、円形の直径または楕円形の長径と同等又はそれ以下にする。なお、配線６の先端形状の一部は、ビア導電部６ａの幅（短手方向の幅）の範囲内にある限り、ビア導電部６ａの領域をはみ出してもよい。さらに、実施例４（図１０参照）のようにビア導電部６ａ上において配線６の先端部と分離して複数の凸部（図４の６ｂ）を形成してもよい。その他の構成は、実施例１（図１参照）と同様である。
　また、実施例５に係る半導体装置の製造方法では、実施例１のステップＡ３（図６（Ｃ）参照）において、ビア５ａの平面形状を楕円状（図１１（Ａ）参照）、又は、複数の円が繋がった形状（図１１（Ｂ）参照）に形成したものである。また、実施例１のステップＡ５（図７（Ａ）参照）において、レジスト層（図７（Ａ）の９に相当）の開口部のビア（図７（Ａ）の５ａに相当）上の形状を円形または楕円形にし、かつ、円形の直径または楕円形の短径と同等又はそれ以下にする。その他の工程は、実施例１（図６、図７参照）と同様である。
　実施例５に係る半導体装置によれば、配線方向への位置ずれに対する許容度が大きく、歩留まりに優れた半導体装置が得られる。また、配線６の先端部と分離して複数の凸部（図１０の６ｂ）を形成することによって、応力が適度に分散され信頼性に優れた半導体装置が得られる。ここで、配線６の先端部とは、配線のビア５ａ上に存在する部分をいう。この部分が小さいことによりビアサイズに制限されるところまで狭ピッチでの接続が可能になる。さらに、実施例５に係る半導体装置の製造方法によれば、ビア５ａが楕円、長円または複数の円からなっている場合には、配線方向のずれに対する許容度が大きくなるという利点がある。
　本発明の活用例として、携帯電話、電気機器等に使用される多ピンの半導体チップを基板に内蔵した半導体装置が挙げられる。
　本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

Claims (16)

  1. 　複数の外部端子を有する半導体チップ上に絶縁層が形成されるとともに、前記絶縁層上に複数の配線が形成され、前記絶縁層に形成された複数のビアを通じて対応する前記外部端子と前記配線が電気的に接続された半導体装置であって、
    　前記ビア内においてビア底面およびビア側壁の全面を覆うように形成されるとともに、前記配線と一体的に形成されるビア導電部を備え、
    　前記配線は、前記ビア上においてビア上部径よりも小さく構成されていることを特徴とする半導体装置。
  2. 　前記絶縁層上の前記ビアの周縁部にランドを有さないことを特徴とする請求項１記載の半導体装置。
  3. 　前記ビア導電部は、前記ビア内に完全に埋め込まれていることを特徴とする請求項１又は２記載の半導体装置。
  4. 　前記配線は、前記ビア上の形状が円形または楕円形であり、その直径または長径がビア上部径よりも小さいことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
  5. 　前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下であることを特徴とする請求項４記載の半導体装置。
  6. 　前記配線の前記ビア上の先端部は、前記ビアの中央まで延在していないことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
  7. 　前記ビア導電部上において前記配線の前記ビア上の先端部と分離して前記ビア導電部と一体となった１又は複数の凸部を有することを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
  8. 　前記ビアの平面形状は、楕円状又は長円状もしくは複数の円が繋がった形状になっていることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
  9. 　複数の外部端子を有する半導体チップ上に絶縁層を形成する工程と、
    　前記絶縁層に、前記外部端子に通ずる複数のビアを形成する工程と、
    　前記絶縁層上に、配線用の開口部を有するとともに、前記ビア上の前記配線用の開口部の幅がビア上部径より小さくなるように構成されたレジスト層を形成する工程と、
    　前記レジスト層をマスクとして、前記絶縁層上にビア底面およびビア側壁を覆うビア導電部と、配線とを一体的に形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 　前記レジスト層を形成する工程において、フィルム状のレジストを用いて前記レジスト層を形成することを特徴とする請求項９記載の半導体装置の製造方法。
  11. 　前記レジスト層の前記ビア上の前記配線用の開口部は、円形または楕円形であり、かつ、その直径または長径がビア上部径よりも小さくなるように形成されることを特徴とする請求項９又は１０記載の半導体装置の製造方法。
  12. 　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記円形の直径または前記楕円形の長径が、前記ビア上部径の１／３以上２／３以下となるように形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記ビアの中央まで延在しないように形成されることを特徴とする請求項９乃至１２のいずれか一に記載の半導体装置の製造方法。
  14. 　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、前記レジスト層の前記絶縁層上の前記配線用の開口部と繋がる開口部と分離するように形成されることを特徴とする請求項９乃至１３のいずれか一に記載の半導体装置の製造方法。
  15. 　前記レジスト層を形成する工程において、前記レジスト層の前記ビア上の前記配線用の開口部は、複数の領域となるように形成されることを特徴とする請求項９乃至１４のいずれか一に記載の半導体装置の製造方法。
  16. 　前記ビアを形成する工程において、前記ビアの平面形状が楕円状、又は長円状、若しくは複数の円が繋がった形状に形成されることを特徴とする請求項９乃至１５のいずれか一に記載の半導体装置の製造方法。
PCT/JP2009/052067 2008-02-14 2009-02-06 半導体装置及びその製造方法 WO2009101904A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/867,721 US20100314778A1 (en) 2008-02-14 2009-02-06 Semiconductor device and method for producing the same
JP2009553407A JPWO2009101904A1 (ja) 2008-02-14 2009-02-06 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008033305 2008-02-14
JP2008-033305 2008-02-14

Publications (1)

Publication Number Publication Date
WO2009101904A1 true WO2009101904A1 (ja) 2009-08-20

Family

ID=40956936

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/052067 WO2009101904A1 (ja) 2008-02-14 2009-02-06 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US20100314778A1 (ja)
JP (1) JPWO2009101904A1 (ja)
WO (1) WO2009101904A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110074041A1 (en) * 2009-09-30 2011-03-31 Leung Andrew Kw Circuit Board with Oval Micro Via
JP2011176209A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010103435A (ja) * 2008-10-27 2010-05-06 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2010199318A (ja) * 2009-02-25 2010-09-09 Kyocera Corp 配線基板及びそれを備えた実装構造体
US20120153501A1 (en) * 2009-08-28 2012-06-21 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
JP5923326B2 (ja) * 2012-02-08 2016-05-24 株式会社ジャパンディスプレイ 回路基板およびその製造方法、ならびに電気光学装置
EP3935923A1 (en) * 2019-03-06 2022-01-12 TTM Technologies, Inc. Methods for fabricating printed circuit board assemblies with high density via array

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003198085A (ja) * 2001-12-25 2003-07-11 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2003218278A (ja) * 2002-01-28 2003-07-31 Nec Corp ウェーハレベル・チップスケール・パッケージの製造方法
JP2007165497A (ja) * 2005-12-13 2007-06-28 Dainippon Printing Co Ltd 多層配線基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0480580A3 (en) * 1990-09-10 1992-09-02 Canon Kabushiki Kaisha Electrode structure of semiconductor device and method for manufacturing the same
US5578526A (en) * 1992-03-06 1996-11-26 Micron Technology, Inc. Method for forming a multi chip module (MCM)
US6976238B1 (en) * 2001-06-03 2005-12-13 Cadence Design Systems, Inc. Circular vias and interconnect-line ends

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003198085A (ja) * 2001-12-25 2003-07-11 Shinko Electric Ind Co Ltd 回路基板およびその製造方法
JP2003218278A (ja) * 2002-01-28 2003-07-31 Nec Corp ウェーハレベル・チップスケール・パッケージの製造方法
JP2007165497A (ja) * 2005-12-13 2007-06-28 Dainippon Printing Co Ltd 多層配線基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110074041A1 (en) * 2009-09-30 2011-03-31 Leung Andrew Kw Circuit Board with Oval Micro Via
US8445329B2 (en) * 2009-09-30 2013-05-21 Ati Technologies Ulc Circuit board with oval micro via
JP2011176209A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20100314778A1 (en) 2010-12-16
JPWO2009101904A1 (ja) 2011-06-09

Similar Documents

Publication Publication Date Title
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
JP6373574B2 (ja) 回路基板及びその製造方法
CN102789991B (zh) 封装结构及其制作方法
US7906850B2 (en) Structure of circuit board and method for fabricating same
US9899235B2 (en) Fabrication method of packaging substrate
WO2009101904A1 (ja) 半導体装置及びその製造方法
KR20110003453A (ko) 회로판 및 그 제조방법
JP2008047917A (ja) 電子部品内蔵型多層印刷配線基板及びその製造方法
US7751202B2 (en) Multi-layered printed circuit board having integrated circuit embedded therein
JP2002026187A (ja) 半導体パッケージ及び半導体パッケージの製造方法
CN104576596A (zh) 半导体基板及其制造方法
JP5017872B2 (ja) 半導体装置及びその製造方法
JP2009289802A (ja) 電子部品内蔵モジュール及びその製造方法
JP2008124247A (ja) 部品内蔵基板及びその製造方法
JP5479638B2 (ja) 配線基板
JP5183893B2 (ja) 配線基板及びその製造方法、及び半導体装置
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
JP2011187912A (ja) 電子素子内蔵型印刷回路基板及びその製造方法
CN101777548A (zh) 内埋芯片基板及其制作方法
JP2007214568A (ja) 回路基板構造
JP2007324232A (ja) Ｂｇａ型多層配線板及びｂｇａ型半導体パッケージ
JP2009129933A (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP5545779B2 (ja) 配線基板及びその製造方法、及び半導体装置
KR101480557B1 (ko) 인쇄회로기판 및 그 제조방법
TW202422803A (zh) 電子封裝結構及其製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09710191

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009553407

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12867721

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09710191

Country of ref document: EP

Kind code of ref document: A1