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WO2007007670A1 - 半導体装置および電気機器 - Google Patents

半導体装置および電気機器 Download PDF

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Publication number
WO2007007670A1
WO2007007670A1 PCT/JP2006/313575 JP2006313575W WO2007007670A1 WO 2007007670 A1 WO2007007670 A1 WO 2007007670A1 JP 2006313575 W JP2006313575 W JP 2006313575W WO 2007007670 A1 WO2007007670 A1 WO 2007007670A1
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WO
WIPO (PCT)
Prior art keywords
diode
semiconductor device
semiconductor
schottky
sic
Prior art date
Application number
PCT/JP2006/313575
Other languages
English (en)
French (fr)
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WO2007007670B1 (ja
Inventor
Makoto Kitabatake
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to JP2007524626A priority Critical patent/JP4125363B2/ja
Priority to US11/995,072 priority patent/US7751215B2/en
Priority to EP06767985A priority patent/EP1906449A4/en
Publication of WO2007007670A1 publication Critical patent/WO2007007670A1/ja
Publication of WO2007007670B1 publication Critical patent/WO2007007670B1/ja

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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
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    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Definitions

  • the present invention relates to a semiconductor device and an electric device, and more particularly to an improved technique of a power semiconductor device used for inverter control of various electric devices.
  • Si Si power field effect transistors
  • Wide band gap semiconductors for example, silicon carbide; SiC
  • SiC silicon carbide
  • the drift region of the power field effect transistor (hereinafter referred to as "SiC-MISFETJ"), which is a SiC semiconductor, has a high band-gap performance because of its high band gap. It is possible to make a thin film in the drift region that plays an important role in improving conduction loss due to a decrease in the on-resistance (Ron) per unit area of the semiconductor device while ensuring a breakdown voltage.
  • the on-resistance of the SiC-MISFET is much smaller than the on-resistance of the Si-MISFET because it uses a wide bandgap semiconductor, and the on-resistance of the Si-MISFET is more than an order of magnitude.
  • the resistance is expected to be lower than the on-resistance of the Si-IGBT, which makes it possible for the SiC-MISFET to suppress the heat generation during its on-operation and keep the conduction loss low compared to these existing switching elements. .
  • SiC-MISFET Since the switching performance of such SiC-MISFET is a bipolar device, it is advantageous in speeding up compared to a bipolar device (eg, IGBT).
  • the parasitic diode composed of the PN junction force in the P-type region and the n-type region in the semiconductor device can cause the SiC-MISFET to change from the on-state of the parasitic diode during reverse bias. There may be a delay in reverse recovery time when switching to the off state.
  • a positive voltage force as a back electromotive force generated by an inductance load when the switching element is turned off is applied to the source electrode via a parasitic diode.
  • holes as minority carriers are injected into the n-type region, causing a delay in reverse recovery time of parasitic diode operation.
  • Patent Document 1 the semiconductor device described in Patent Document 1 (hereinafter referred to as “conventional semiconductor device”), the surface of the n-type epitaxial growth layer existing between the P-type tools of adjacent MISFETs A metal electrode for Schottky junction with the n- type epitaxial growth layer is disposed.
  • this conventional semiconductor device even when a positive voltage is applied to the source electrode and holes as minority carriers are injected into the n-type region, the moment when the negative voltage is applied to the source electrode.
  • the Schottky diode can quickly absorb minority carriers (holes), and the reverse recovery time due to the parasitic diode can be shortened.
  • the forward rise voltage (about IV) of the Schottky diode is lower than the forward rise voltage (3 V) of the parasitic diode (PN junction).
  • PN junction the forward rise voltage of the parasitic diode
  • this conventional semiconductor device can integrate the Schottky diode and the MISFET on one chip, the space of the semiconductor device can be saved.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-203967 (Figs. 1 and 2)
  • the layout area of the metal electrode (Schottky electrode) of the Schottky junction does not cause a major obstacle to the switching speed of the semiconductor device, but the parasitic die existing in the MISFET. Considering the situation in which forward voltage is applied to the diode and the Schottky diode and current flows through both, it can be said that this is an important consideration from the viewpoint of securing an appropriate current-carrying capacity.
  • Patent Document 1 when the technology described in Patent Document 1 is applied to an inverter power supply circuit for a three-phase motor, a counter electromotive force based on an inductance load at the time of switching element turn-off is used as a trigger to apply to the Schottky electrode. We found the possibility of destruction of the device due to the concentrated current.
  • the Schottky electrode shown in FIG. 2 of Patent Document 1 is arranged in an orthogonal lattice shape connected to fine wiring so as to surround the field-effect transistor region in a plan view. For this reason, the disconnection of the fine wiring is easily induced during the manufacture of the semiconductor device, which can be a cause of bad manufacturing yield of the semiconductor device.
  • the present invention has been made in view of such circumstances, and can achieve both high-speed switching operation and reduction of energy loss, and can withstand current concentration based on counter electromotive force caused by an inductance load of an electric device.
  • the object is to provide excellent semiconductor devices and electrical equipment.
  • a semiconductor device includes a semiconductor layer made of a wide band gap semiconductor of a first conductivity type, and a vertical electric field that moves charge carriers in the thickness direction of the semiconductor layer.
  • a plurality of quadrangular sub-regions are defined on the basis of a line, and the device includes the sub-region as the transistor cell and the sub-region as the diode cell.
  • the plurality of sub-regions may be arranged in a matrix in two directions orthogonal to each other.
  • a field effect transistor switching element having a wide band gap semiconductor power and a Schottky diode (internal diode) using a wide band gap semiconductor are used.
  • a field effect transistor switching element
  • a Schottky diode internal diode
  • the on-resistance of the field effect transistor which is a wide band gap semiconductor power, is sufficiently smaller than that of existing switching elements (Si-MISFET and IGBT).
  • the conduction loss can be kept low by suppressing the heat generation.
  • the Schottky electrode force can occupy almost the entire area of the transistor cell, and, for example, when the switching element is turned off, the back electromotive force based on the inductance load of the three-phase motor is used as a trigger. It is possible to appropriately deal with device destruction caused by the current concentrated on the electrode of the key diode.
  • the field effect transistor includes a second conductivity type well provided on a surface of the semiconductor layer, a first conductivity type region provided on the inner side of the well, the well and A drift region as the semiconductor layer excluding the region, a first source Z drain electrode provided so as to be in contact with the region and the wall, and a gate disposed on the well via an insulating layer It may have an electrode and a second source Z drain electrode that is ohmic connected to the back surface of the drift region.
  • source Z drain electrode means that such an electrode can function as a source electrode or a drain electrode of a transistor.
  • the diode cell may be disposed so as to be surrounded by the transistor cell.
  • the diode cells are appropriately arranged on the surface of the drift region so that the area ratio of the surface area of all the diode cells to the surface area of all the sub-regions is maintained in an appropriate range. be able to.
  • the ratio of the area in the plan view of all the transistor cells to the area in the plan view of all the sub-regions may be more than 0.5 and not more than 0.99.
  • the ratio of the area of all the diode cells in plan view to the area of all the sub-regions in plan view may be more than 0.01 and not more than 0.5.
  • the ratio of the surface area of all diode cells to the surface area of all sub-regions is set to 0.01 (1%) and 0.5 (50%), the conventional PN junction It is proved that loss can be reduced as compared with a semiconductor device employing a diode.
  • the area ratio is less than 0.01, the current value flowing through the Schottky diode is likely to exceed the allowable current value. If the area ratio exceeds 0.5, the area occupancy ratio of the field effect transistor is high. There is a tendency for the on-resistance to increase due to a decrease in.
  • the diode cell includes a surface area in plan view of the tool included in the transistor cell from the viewpoint of ensuring space for allowing a drift current to flow vertically along the sidewall surface of the second conductivity type well.
  • the surface area of the Schottky electrode in plan view may be smaller.
  • the present invention can be applied to a semiconductor device constituting an inverter power supply circuit of an AC drive device, for example, a device in which the semiconductor device is incorporated as an arm module.
  • the conduction loss of the semiconductor device corresponds to the value obtained by multiplying the current by the voltage (current X voltage), so that the Schottky is higher than the forward voltage of the conventional PN junction diode. Since the forward voltage of the diode can be kept low, the loss of the semiconductor device is improved as compared with the existing semiconductor device employing the PN junction diode.
  • the switching speed of the semiconductor device from the on state to the off state is increased, thereby reducing the switching loss.
  • the voltage applied to the built-in parasitic diode of the field-effect transistor and the Schottky diode is the same as that of the Schottky diode. It may be configured to be larger than the rising voltage in the forward direction and smaller than the rising voltage in the forward direction of the internal parasitic diode.
  • An example of the AC driving device is an AC motor driven by the inverter power supply circuit, and, for example, a compressor of an air conditioner is driven by the AC motor.
  • the invention's effect it is possible to obtain a semiconductor device and an electrical device that can achieve both high-speed switching operation and energy loss reduction and have excellent current concentration resistance based on counter electromotive force caused by an inductance load of the electrical device.
  • FIG. 1 is a plan view showing a configuration example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor device taken along line AA in FIG.
  • FIG. 3 is a diagram showing a configuration example of an inverter motor drive system in which the semiconductor device according to the present embodiment is applied to drive a three-phase motor.
  • FIG. 4 is a diagram for explaining a specific example of a virtual boundary line according to the present embodiment. Explanation of symbols
  • FIG. 1 is a plan view showing a configuration example of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor device taken along the line AA in FIG.
  • n or “” indicates a conductivity type, and the layer or region in which these are described means that an electron or a hole is a carrier, respectively.
  • “+” Means that the impurity concentration is high, and “one” means that the impurity concentration is low.
  • the 3 ⁇ layer 3 is composed of a plurality of boundary lines 30 including virtual horizontal boundary lines 30a and vertical boundary lines 30b.
  • a plurality of quadrangular (here square) sub-regions 101T and 101S that are equally spaced (equal area) in two directions intersecting each other (in this case orthogonal) are arranged. ing.
  • the vertical field-effect transistor 102 moves electrons in the thickness direction of the SiC layer 3. MISFET102J)) and a subregion corresponding to the diode cell 101S formed with a Schottky electrode 9 formed with a Schottky junction to the SiC layer 3 (drift region 3a). is there.
  • each of the adjacent sub-regions 101T and 101S is an imaginary line extending in the vertical or horizontal direction so that the central forces of the sub-regions 101T and 101S are also equidistant.
  • the illustration of the boundary line 30 is also changed as appropriate.
  • the SiC-MISFET 102 is abbreviated as an element “T”, and the Schottky diode 103 is abbreviated as an element “S”.
  • the direction in which the horizontal boundary line 30a extends is referred to as the “X direction”, and the arrangement of the elements arranged in the X direction (but may be one) may be referred to as the row direction arrangement.
  • the direction in which 30b extends is referred to as the “Y direction”, and the array of elements arranged in the Y direction (but may be one) is the column direction array.
  • FIG. 4 (a) illustrates a square element T and an element S arranged in a matrix of 3 rows and 3 columns. The arrangement pattern of such elements T and S is shown in FIG. This is the same type of arrangement pattern as SiC—MISFET102 and Schottky diode 103 shown in FIG.
  • a force is shown in which an example in which the square element S exists only in the second row X second column portion in the center. It is only set appropriately for the purpose of explaining a specific example of the boundary line 30.
  • the specific forms of the elements T and S are not necessarily square but may be circular, triangular, or pentagonal or more polygons as long as their centers are appropriately determined.
  • the horizontal boundary line 30a shown in FIG. 4 (a) indicates that the centers P and P forces of a pair of elements T adjacent to each other in the column direction are also equidistant and elements adjacent to each other in the column direction.
  • the center P of the element S and the center P force are also equidistant and a pair of adjacent rows in the column direction
  • the vertical boundary line 30b shown in FIG. 4 (a) includes the center P and the P force of a pair of elements adjacent to each other in the row direction at equal distances, and the elements T and elements adjacent to each other in the row direction.
  • Center P, P force is also equidistant, and the center of a pair of elements T adjacent to each other in the row direction
  • P and P are imaginary lines extending in the Y direction so that the P forces are equidistant.
  • Fig. 4 (b) shows square elements T and elements arranged in a zigzag pattern. Child S is illustrated. That is, the element T or element S constituting the second row array is different from the element T constituting the first row and third row with respect to each element T constituting the first row and third row arrangement. Half of the pitch of T, it is biased in the X direction, and the arrangement pattern of each element T, S is 6 rows as shown in Fig. 4 (b). As a result, elements T and S are not arranged in a part (for example, a portion of 2 rows ⁇ 3 columns) of each portion consisting of 3 rows and 6 columns.
  • FIG. 4 (b) an example in which the square element S exists only in the second row X fourth column region is shown.
  • shape examples and arrangement examples are only for the boundary line 30. They are only set appropriately for the purpose of explaining specific examples.
  • the specific forms of the elements T and S may be circular, triangular, or pentagonal or more polygons as long as their centers are not necessarily required to be square.
  • the total number of sub-regions 101T and The area ratio described below, which is obtained from the ratio of the total number of regions 101S, may need to be corrected based on an appropriate correction factor.
  • the horizontal boundary line 30a shown in FIG. 4 (b) (in FIG. 4 (b), shown by a thin, two-dot chain line) is an element in the first row and the first column adjacent to each other in the matrix direction (diagonal direction).
  • the vertical boundary line 30b shown in FIG. 4 (b) (shown in bold and two-dot chain line in FIG. 4 (b)) is equidistant from the centers P and P of a pair of elements T adjacent in the row direction, and , Each other
  • the center P and P force of a pair of elements T adjacent in the direction are also equidistant so that the Y direction
  • Three Y portions 30Y extending in the direction of X, two X portions 30X extending in the X direction by connecting the ends of these Y portions, and a virtual imaginary line.
  • the virtual boundary lines 30 other than the horizontal boundary line 30a and the vertical boundary line 30b shown in FIG. 4 (b) can be easily identified by referring to the above description and FIG. 4 (b). Omits a detailed description of these boundary lines 30.
  • FIG. 4 (c) illustrates a rectangular element T and element S, which are arranged four in the X direction. That is, each element T, S is configured in a stripe shape that is continuous in the heel direction.
  • FIG. 4 (c) shows an example in which the rectangular element S is present only in the third row region.
  • Examples of such shapes and arrangements are only specific examples of the boundary line 30. It is only set appropriately for the purpose of explaining.
  • the specific forms of the elements T and S are not necessarily rectangular, and may be oval or triangular as long as their centers are appropriately determined.
  • the vertical boundary line 30b shown in FIG. 4 (c) extends in the Y direction so that the centers P and P forces of a pair of elements T adjacent to each other in the row direction are also equidistant. It is a virtual line.
  • boundary lines 30 other than the horizontal boundary line 30a and the vertical boundary line 30b shown in FIG. 4 (c) can be easily identified with reference to the above description and FIG. 4 (c).
  • the detailed description of the boundary line 30 is omitted.
  • FIG. 4 (d) shows an example of square elements T and rectangular elements S arranged in a matrix.
  • the arrangement pattern of the elements T and S shown in FIG. 4 (d) is such that the element S occupies two sub-regions and extends in the vertical direction so as to intersect the horizontal boundary line 30a. This is the same as the arrangement pattern of the elements T and S illustrated in FIG.
  • the horizontal boundary line 30a intersecting with the element S shown in FIG. 4 (d) is a pair of the centers P and P of the pair of elements T adjacent to each other in the column direction at equal distances, and a pair adjacent to each other in the column direction.
  • the center P of the element T, and the P force are equidistant so that they are virtual lines extending in the X direction.
  • the horizontal boundary line 30a may be determined based on a pair of elements existing on both sides of the element S in the X direction.
  • the arrangement pattern and shape are often not manufactured according to the design drawing due to various disturbances.
  • the boundary line may not be kept strictly equidistant from the center between the elements T and S in consideration of, for example, the displacement of the elements T and S in manufacturing.
  • each of the sub-regions 101T and 101S has a virtual horizontal boundary line 30a and a vertical length so that the areas of the quadrangular sub-regions 101 ⁇ and 10IS arranged in two directions intersecting each other are equal.
  • the boundary line 30b This is appropriately determined by the ratio of the total number of regions 101T and the total number of subregions 101S.
  • each of the diode cells 101S functioning as the Schottky diode 103 is appropriately distributed so as to be surrounded by the transistor cells 101T functioning as the SiC-MISFETs 102, so that the number of the diode cells 101S can be reduced. Properly adjusted for the number of 101T! Speak.
  • the total number of diode cells 101S (subregion 101S) that function as Schottky diodes 103 is A
  • transistor cell 101T (subregion) that functions as SiC-MISFET 102 When the total number of 101T) is B, the value of the area ratio is obtained by dividing the total number A of diode cells 101S functioning as the Schottky key diode 103 by the total number of sub-areas 101S and 101T (A + B). (AZ (A + B)) is set within a numerical range exceeding “0.01” and not exceeding “0.5” in consideration of the conduction loss of the semiconductor device 100 described later.
  • This area ratio (AZ (A + B)) is simply the ratio of the area of all the diode cells 101S (sub-region 101S) in plan view to the area of all of the sub-regions 101S and 101T in plan view. It will correspond to the ratio.
  • the area ratio value ( ⁇ ( ⁇ + ⁇ ) is obtained by dividing the total number B of transistor cells 101T functioning as SiC—MISFET102 by the total number of subregions 101T and 101S (A + B). )) Is set within the numerical range exceeding “0.5” and not exceeding “0.99”.
  • This area ratio ( ⁇ ( ⁇ + ⁇ )) is simply the ratio of the area in the plan view of all the transistor cells 101T (sub-region 101T) to the area in the plan view of all the sub-regions 101S and 101T. It will correspond to the ratio.
  • the planar type (planar type) SiC-MISFET 102 includes an n + type semiconductor substrate 2 made of a SiC semiconductor as shown in FIG. An n_-type SiC layer 3 formed to a predetermined thickness (for example, 10 ⁇ m) by the epitaxial growth method on the surface of the semiconductor substrate 2 and an aluminum ion or the like provided immediately below the surface of the SiC layer 3
  • the p-well 4 and the p-well 4 are implanted with a donor such as nitrogen ions in a plan view (see the partially enlarged view in FIG. 1).
  • the n + type source region 5 that is square and annular in plan view (see the partially enlarged view of FIG.
  • the channel region 4c which is a portion located around the outer periphery of the source region 5 of the p-type uel 4 and has a square and annular shape (see a partially enlarged view in FIG. 1) in plan view, and covers the channel region 4c and the source region 5
  • the gate insulating film 7 having a SiO material force and deposited on the source region 5 so as to extend inside the source region 5 so as to straddle the outer periphery of the source region 5 and the gate insulation.
  • the gate electrode 8 made of aluminum (A1) force formed on the entire surface of the edge film 7 so as to face the channel region 4c, and the central portion of the p-type well 4 (the portion located in the central opening of the source region 5) ) And covers a part of the source region 5 in a square and annular shape so as to extend inside the source region 5 across the inner periphery of the source region 5, and in a plan view, the square (part of FIG. 1) Source electrode 6 and a drain electrode 10 formed over the entire back surface of the semiconductor substrate 2 so as to be ohmic connected to the back surface of the drain region 3a.
  • nickel (Ni) is used as the material of the drain electrode 10 and the source electrode 6, for example.
  • SiC-MISFETs 102 are arranged in parallel in a single chip sharing the drift region 3a and the drain electrode 10. .
  • the directional electrons from the n + type source region 5 to the drain electrode 10 move in the lateral direction (horizontal direction) in the vicinity of the p-type well 4 as indicated by the dotted arrow 201 in FIG.
  • the surface area of the p-type well 4 is configured to be smaller than the surface area of the transistor cell 101T (subregion 101T).
  • the gate insulating film 7 and the gate electrode 8 are formed over the entire surface of the SiC layer 3 except for the contact holes Hl and H2.
  • the contact hole HI is formed in the gate insulating film 7 so as to be located in the transistor cell 101T, and the source electrode 6 is provided therein.
  • the source electrode 6 and the drain electrode 10 and the semiconductor are ohmic-connected by the source region 5, the p-type well 4 and the semiconductor substrate 2, respectively.
  • SiC layer 3 SiC band gap: 3.02 eV
  • band gap: 1. l leV silicon semiconductor
  • GaAs semiconductor band gap: 1.43 eV
  • a wide band gap semiconductor is a semiconductor whose energy band gap, which is a material parameter that characterizes the properties of a semiconductor, is larger than that of a silicon semiconductor or GaAs semiconductor. In this specification, for example, 2 eV or more The semiconductor materials having a band gap of 1 are collectively referred to.
  • Examples of wide band gap semiconductor materials include GaN (band gap: 3) in addition to SiC.
  • the Schottky diode 103 is formed in the gate insulating film 7 so that the contact hole H2 as shown in FIG. 2 is located in the diode cell 101S, and the SiC layer of the diode cell 101S is formed therein.
  • 3 drift region 3a
  • a Schottky electrode 9 anode side
  • the rectangular Schottky electrode 9 may have rounded corners from the viewpoint of avoiding electric field concentration.
  • the surface area of the Schottky electrode 9 is the diode cell.
  • the surface area of 101S (sub-region 101S) is almost equal to that of the sub-region 101S so that a sufficient amount of current can flow.
  • drain electrode 10 is provided to extend from the back surface of the semiconductor substrate 2 facing the diode cell 101S so as to straddle the diode cell 101S from the transistor cell 101T. A voltage is applied to the semiconductor (SiC layer 3) on the force sword side of the Schottky diode 103 via the drain electrode 10.
  • the electrical connection between the source electrodes 6 and the electrical connection between the source electrode 6 and the Schottky electrode 9 are performed by connecting the first wiring 11 (for example, an appropriate interlayer insulating layer (not shown) and an appropriate contact).
  • the source electrode 6 and the Schottky electrode 9 are provided with source terminals S provided at appropriate positions on the semiconductor package (not shown). Is connected to the ground potential (negative voltage) side of the power supply.
  • the Schottky electrode 9 is electrically connected to the source electrode 6 by the first wiring 11.
  • the gate electrode 8 formed in an orthogonal lattice pattern over almost the entire surface of the SiC layer 3 except for the regions of the contact holes Hl and H2 includes the gate wiring 12 (for example, For example, a predetermined control signal voltage is connected to the source electrode 6 via the interlayer insulating layer and an appropriate contact hole (not shown) and a gate terminal G provided at an appropriate position of the semiconductor package. Applied between
  • drain electrode 10 is connected to the switching voltage (plus voltage) side of the power supply via the drain terminal D provided at an appropriate position of the semiconductor package.
  • a (based on a PN junction diode between the p-type Weru 4 and n _ type SiC layer 3 of) and Schottky diode 103 (the source terminal S and the drain terminal D parasitic Diodo present in SiC-MISFET 102
  • the forward rise voltage (about IV) of the Schottky diode 103 is the forward direction of the parasitic diode (PN junction). Since it is lower than the rising voltage (3V), it becomes possible to appropriately prevent minority carriers (holes) from being injected into the SiC layer 3 by flowing a forward current preferentially through the Schottky diode 103.
  • the overvoltage can be mitigated by preferentially causing a leakage current due to the overvoltage to flow through the Schottky diode 103.
  • insulation breakdown of the SiC-MISFET 102 can be prevented in advance.
  • Schottky electrode 9 and PZN junction diode are connected in parallel. Due to the connected structure, a certain level of power f corresponding to the low forward voltage V region
  • the Schottky diode 103 flows at high speed, and it corresponds to the region where the forward voltage V is high f
  • the PZN junction diode causes a large current to flow, and the Schottky diode
  • Breakdown due to 103 current concentration can also be suppressed.
  • the semiconductor device 100 of the present embodiment is an element that is highly resistant to surge voltage and surge current.
  • SiC-MISFET structures include a planar type in which a p-layer and an n-layer are formed in a planar shape on a semiconductor layer, and a trench type in which narrow and deep grooves are formed and a gate electrode and a gate insulating film are embedded.
  • the SiC-MISFET 102 of the present embodiment has a planar structure in consideration of various reasons such as the relevance to the Schottky diode 103 described below.
  • a Schottky diode is formed by forming a Schottky junction between a semiconductor and a metal on the bottom surface of a trench (excavated groove or hole).
  • the trench portion is a portion that originally constitutes a gap between the transistor unit element portions, and the transistor unit element (a plurality of quadrangular subregions 1101S, 10 IT partitioned based on the virtual boundary line of the present embodiment) Is different.
  • the Schottky diode 103 portion of the present embodiment is a partial sub-region 101S among a plurality of quadrangular sub-regions 101S and 101T partitioned based on a virtual boundary line. Occupies almost the whole area, and Schottky is in the gap (trench part) of the previous example. This is completely different from the structure in which one electrode is embedded.
  • the SiC-MISFET 102 is installed in a plurality of quadrangular sub-regions 101S and 101T partitioned based on virtual boundary lines or Schottky. It has a structural flexibility in which it is possible to arbitrarily select whether to install the diode 103, and is superior to a semiconductor device employing a trench structure as in the preceding example. That is, the design philosophy of the present embodiment that allows the area ratio of the SiC-MISFET 102 and the Schottky diode 103 to be arbitrarily set can be realized for the first time with such a structural freedom.
  • the Schottky electrode when the Schottky electrode is formed on the bottom surface of the trench in the preceding example, the Schottky electrode has a structure near the drain electrode on the back surface, and electric field concentration occurs in the Schottky electrode.
  • the Schottky electrode 9 is formed on the surface of the SiC layer 9, whereas the P-well 4 in the adjacent SiC C MISFET 102 portion. Is deeply formed, and electric field concentration does not occur in the portion of the Schottky electrode 9, so that the withstand voltage is appropriately secured.
  • the semiconductor device 100 according to the present embodiment adopting the planar structure is capable of arbitrarily setting the area ratio of the SiC-MISFET 102 and the Schottky diode 103, and can ensure an adequate breakdown voltage.
  • the semiconductor device 100 is advantageous for the semiconductor device having the trench structure shown in the preceding example in that the process for forming the semiconductor device 100 can be simplified.
  • the Schottky diode 103 of the present embodiment has the Schottky electrode 9 that also has N as an anode.
  • a wide band gap semiconductor in this case, SiC layer 3 is used as a force sword.
  • a Schottky diode is configured using Ni as the anode and silicon as the force sword, it becomes difficult to pass a large current through the Schottky diode.
  • a silicide layer is easily formed at the interface between silicon and Ni, and as a result, both of them are connected ohmicly and may not function as a diode.
  • the silicide layer I is preferable from the viewpoint of high current resistance and high voltage resistance of the diode.
  • the difference in configuration of the force sword of Schottky diode 103 is not just a design matter by those skilled in the art. This is directly related to the solution principle.
  • Ni is used as the anode and silicon is used as the force sword.
  • a Schottky diode that employs SiC as the anode and SiC as the power sword has superior withstand voltage characteristics and is advantageous.
  • the PN junction diode is superior in both high current resistance and high voltage breakdown voltage.
  • a SiC layer as a nitrogen-doped n_-type epitaxial growth layer adjusted to a concentration of 1.3 X 10 16 cm _ 3 is formed on the off-cut surface. 3 is formed by adjusting the thickness to 10 ⁇ m by the CVD method.
  • a mask (not shown) that opens an appropriate position on the surface of the SiC layer 3 is arranged, and multistage ion energy within a range of 30 to 700 keV is appropriately selected toward the surface of the SiC layer 3.
  • Aluminum ions are implanted through the opening at a dose of 2 ⁇ 10 14 cm— 2 concentration.
  • a p-type well 4 having a depth of about 0.8 m is formed in an island shape on the surface layer of the SiC layer 3.
  • the semiconductor substrate 2 is exposed to an Ar atmosphere and kept at a temperature of 1700 ° C. and subjected to heat treatment for about 1 hour, and the ion implantation region is activated.
  • the semiconductor substrate 2 is wet-oxidized for 3 hours while maintaining a temperature of 1100 ° C. in an acid-treatment furnace.
  • a silicon oxide film having a thickness of 40 nm (finally, this film functions as the gate insulating film 7) is formed on the entire surface of the SiC layer 3.
  • Contact holes HI and H2 are formed in this silicon oxide film by patterning using photolithography technology and etching technology.
  • a source electrode 6 made of N is provided on the surface of the SiC layer 3 inside the contact hole HI, and a drain electrode 10 made of Ni is provided on the back surface of the semiconductor substrate 2.
  • an appropriate heat treatment is performed, whereby the source region 5 and the p-type well 4 and the electrodes 6 and 10 and the semiconductor (SiC layer 3) are separated from each other. Ohmic connection is made via the semiconductor substrate 2.
  • the gate electrode 8 and the gate wiring 12 made of A1 are selected on the surface of the silicon oxide film. It is selectively patterned.
  • a Schottky electrode 9 that also includes N is selectively formed on the surface of the SiC layer 3 exposed at the bottom of the contact hole H2.
  • the semiconductor device 100 according to the present embodiment is applied to an inverter power supply circuit as a power electronics control device of an electric device.
  • FIG. 3 shows a semiconductor device according to the present embodiment of an air conditioner compressor.
  • the inverter motor drive system 105 includes a three-phase inverter power supply circuit 106 and a three-phase (AC) motor 107 (AC drive device).
  • the three-phase inverter power supply circuit 106 is composed of six upper and lower arms formed by integrating a circuit formed by connecting the SiC-MISFET 102 and the Schottky diode 103 in antiparallel to one chip.
  • Module 100H, L semiconductor device
  • the three-phase inverter power supply circuit 106 includes a source terminal S (see Fig. 2) of the upper arm module 100H and a drain terminal D (see Fig. 2) of the lower arm module 100L in two upper and lower stages.
  • a pair of arm modules 108 connected in series (hereinafter referred to as “phase switching circuit 108”) are connected in parallel.
  • each of the phase switching circuits 108 the drain terminal D of the upper arm module 100H is connected to the high voltage power supply terminal 21, and the source terminal S of the lower arm module 100L is connected to the ground terminal 22. Has been.
  • connection portions (middle points) 110 connecting the source terminal S of the upper arm module 100H and the drain terminal D of the lower arm module 100L is connected to each of the three input terminals 20 of the three-phase motor 107 Has been.
  • control circuit (not shown) including an appropriate inverter microcomputer.
  • the upper and lower arm modules 100H and 100L provided in each of the phase switching circuits 108 are turned on and off. By adjusting the imming, it is possible to modulate the voltage of the connection portion 110 corresponding to the midpoint of each of the phase switching circuits 108.
  • the voltage at the connection part 110 becomes the ground potential when the lower arm module 100L is turned on and the upper arm module 100H is turned off, and the lower arm module 100L is turned off and the upper arm arm is turned off.
  • the module 100H is turned on, a predetermined high voltage is obtained.
  • the power supply frequency can be changed, and the motor rotation speed of the three-phase motor 107 can be changed freely and continuously, and the force can be changed efficiently.
  • the upper and lower arm modules 100H and 100L are switched from on to off in a short time, thereby eliminating the restriction on the upper frequency limit of the three-phase inverter power supply circuit 106 and the three-phase inverter.
  • the switching loss of the power circuit 106 is improved.
  • the on-resistance of the SiC-MISFET102 formation region is sufficiently small compared to existing switching elements (Si-MISFETs and IGBTs), which makes it possible to turn on the SiC-MISFET102 in the inverter motor drive system 105.
  • the heat loss at the time is suppressed and the conduction loss is kept low.
  • the Schottky diode 103 built in the upper and lower arm modules 100H and 100L can occupy almost the entire area of the Schottky electrode 9-power diode cell 101S.
  • the electric power concentrated on the Schottky electrode 9 is triggered by the counter electromotive force based on the inductance load of the three-phase motor 107. It is possible to appropriately cope with the destruction of the element caused by the flow.
  • On-resistance per unit area of the Schottky diode 103 formation area in the upper and lower arm modules 100H, 100L (600V pressure, 3mm X 3mm square current rating 20A) is about lm Q cm 2 .
  • the SiC layer 3 located directly under the p-type wall 4 of the SiC-MISFET 102 does not function sufficiently as a current-carrying region as indicated by the dotted arrow 201 in FIG.
  • the SiC layer 3 located immediately below 9 functions as a current-carrying region over the entire area. For this reason, the averaged on-resistance in terms of unit area of the formation region of the SiC-MISFET 102 shows a value (10 m ⁇ cm 2 ) that is about an order of magnitude larger than that of the Schottky diode 103.
  • the contact resistance between the Schottky electrode 9 and the SiC layer 3 is negligible by about two orders of magnitude compared to the on-resistance of the region where the Schottky diode 103 is formed.
  • the above voltage value (3V) is due to the lowest forward voltage (ie, the voltage drop due to the junction barrier of the PN junction) when a forward current flows through the PN junction parasitic diode built in the SiC-MISFET102. Equivalent to stuff.) For this reason, the forward direction is applied to the Schottky diode 103. If the forward voltage V is maintained at 3V or less when the current is applied, the Schottky diode 103 has f
  • the conduction loss of the upper and lower arm modules 100H and 100L corresponds to the value obtained by multiplying the current by the voltage (current X voltage). Therefore, the forward voltage of the conventional PN junction diode
  • the area ratio ( ⁇ ( ⁇ + ⁇ )) is set to 0.01 (1%)
  • the switching speed is reduced because the off-speed increases, and a ⁇ junction diode is used.
  • the loss reduction of about 2% was confirmed compared with the existing arm module, and the loss improvement effect of the inverter motor drive system 105 was demonstrated even if the Schottky diode 103 accounted for a small percentage (1%). .
  • the averaged on-resistance in terms of unit area of the formation region of the SiC—MISFET 102 is 10 m ⁇ cm 2 . Therefore, the current density when the SiC-MISFET102 is turned on (hereinafter abbreviated as “on current density”) is estimated to be 200 AZcm 2 with a forward voltage V rise of 2 V. f
  • the current when the SiC-MISFET 102 is turned on flows in the opposite direction to the current flowing through the Schottky diode 103.
  • the area ratio (AZ (A + B)) is 0. Setting to 01 (1%) is preferable.
  • the on-resistance in terms of unit area averaged over the formation region of the SiC-MISFET 102 is 10 m ⁇ cm 2 .
  • the on-current density of SiC-MISFET102 is estimated to be 200 A / cm 2 with a forward voltage V rise of 2 V. Note that the SiC-MISFET102 on f
  • the current flows in the opposite direction to the current flowing through the Schottky diode 103.
  • the area ratio (AZ (A + B)) is set to 0.1 (10) when a current having the same current density as that of the SiC-MISFET 102 is passed through the Schottky diode 103 in the opposite direction to the on-current. %) Is preferable.
  • the on-resistance in terms of unit area in the formation area of SiC—MISFET102 is about lOm Q cm 2 as described above.
  • the formation of SiC—MISFET102 The on-resistance of the region can be reduced, and as a result, the on-resistance approaches the on-resistance (lm ⁇ cm 2 ) of the formation region of the Schottky diode 103.
  • the on-resistance of the formation region of the SiC-MISFET 102 cannot be smaller than the on-resistance of the formation region of the Schottky diode 103, but the on-resistances of both may be approximately the same.
  • the surface area (A) of all diode cells 101A of the upper and lower arm modules 100H, 100L is equal to the surface area ( ⁇ + ⁇ ) of all subregions 101T, 101S of the upper and lower arm modules 100H, 100L. If the area ratio ( ⁇ ( ⁇ + ⁇ )) is set to 0.5 (50%), the loss can be reduced by about 1% compared to the existing arm module using a ⁇ junction diode. It was confirmed that the loss improvement effect of the inverter motor drive system 105 was exhibited even when the Schottky diode 103 accounted for a large proportion (50%).
  • this area ratio (AZ (A + B)) is desired.
  • the range is from 0.1 to 0.3.
  • the N-channel MISFET is taken as an example, and the SiC-MISFET is described as an example.
  • the P-channel MISFET in which the source electrode and the drain electrode are reversed depends on the present embodiment.
  • a semiconductor device 100 (arm module) can be constructed.
  • the gate electrode may be made of polysilicon. Absent. Even in the case of using a polysilicon gate electrode, the same effect as described above can be obtained.
  • the materials for these electrodes 6, 9, and 10 are not limited thereto.
  • metals such as titanium (Ti), aluminum (A1), and molybdenum (Mo) may be used.
  • the semiconductor device according to the present invention can achieve both high-speed switching operation and energy loss reduction, and has excellent current concentration resistance based on counter electromotive force caused by an inductance load of an electric device, for example, a high-speed inverter power supply circuit for an electric device. It can be used for any purpose.

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Abstract

　高速スイッチング動作とエネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた半導体装置および電気機器を提供する。本発明の半導体装置（１００）は、第１導電型のワイドバンドギャップ半導体からなる半導体層（３）と、半導体層（３）の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタ１０２が形成されたトランジスタセル（１０１Ｔ）と、半導体層（３）にショットキー電極（９）がショットキー接合されてなるショットキーダイオード（１０３）が形成されたダイオードセル（１０１Ｓ）と、を備え、半導体層３に、平面視において、仮想の境界ライン（３０）に基づいて４角形の複数のサブ領域（１０１Ｔ、１０１Ｓ）が区画され、かつトランジスタセルとしてのサブ領域（１０１Ｔ）と、ダイオードセルとしてのサブ領域（１０１Ｓ）とを有する。

Description

明 細 書
半導体装置および電気機器
技術分野
[0001] 本発明は、半導体装置および電気機器に係り、更に詳しくは、各種の電気機器の インバータ制御に用いるパワー半導体装置の改良技術に関する。
背景技術
[0002] エネルギー損失低減の観点から既存の Siパワー電界効果トランジスタ（以下、「Si
-MISFET)という。）の限界を打破する半導体材料として、ワイドバンドギャップ半導 体 (例えば、炭化珪素； SiC)が注目されて 、る。
[0003] SiC半導体力 なるパワー電界効果トランジスタ（以下、「SiC— MISFETJという。） のドリフト領域は、高バンドギャップであることから優れた高耐圧性能を有しており、こ のことが、一定耐圧を確保しつつ半導体装置の単位面積当たりのオン抵抗 (Ron)の 低下による導通損失の改善に重要な役割を果たすドリフト領域の薄膜ィ匕を可能なら しめている。
[0004] 即ち、 SiC— MISFETのオン抵抗は、ワイドバンドギャップ半導体を用いていること から、 Si—MISFETのオン抵抗より遥かに小さぐまたこの Si—MISFETのオン抵 抗ょり一桁以上も抵抗値を下げた Si— IGBTのオン抵抗より下回ると期待され、これ により、これらの既存のスイッチング素子に比較して SiC— MISFETは、そのオン動 作時の発熱を抑えて導通損失を低く保てる。
[0005] また、こうした SiC— MISFETのスイッチング性能は、ュ-ポーラデバイスであるの で、バイポーラデバイス (例えば、 IGBT)に比べて、高速化に有利である。
[0006] しかしながら、 SiC— MISFETであっても、半導体装置内の P型領域と n型領域の P N接合力 構成される寄生ダイオードにより、逆バイアス時の寄生ダイオードのオン状 態から SiC— MISFETのオフ状態への切り替えにおける逆回復時間の遅れを伴う可 能性がある。
[0007] 例えば、スイッチング素子のターンオフ時にインダクタンス負荷により発生する逆起 電力としてのプラス電圧力 ソース電極に印加された場合には、寄生ダイオードを介 して少数キャリアとしての正孔が n型領域に注入され、寄生ダイオード動作の逆回復 時間の遅れをきたすことになる。
[0008] そこで、本件発明者等は以前に、ショットキーダイオードの半導体領域および MIS FETのドリフト領域を SiC材料により構成した上で、ショットキーダイオードおよび MIS FETをワンチップとして組み込んだ半導体装置を開発した (特許文献 1参照)。
[0009] この特許文献 1に記載の半導体装置 (以下、「従来の半導体装置」という。 )によれ ば、隣接する MISFETの P型ゥヱルの間に存在する n型ェピタキシャル成長層の表 面に、 n型ェピタキシャル成長層とショットキー接合する金属電極が配置されている。 この従来の半導体装置は、ソース電極にプラス電圧が印加され、仮に少数キャリアと しての正孔が n型領域に注入される状況を想定しても、ソース電極にマイナス電圧が 印加された瞬間にショットキーダイオードが速やかに少数キャリア (正孔）を吸い上げ ることができて、上記寄生ダイオードによる逆回復時間を短縮できる。
[0010] また、この従来の半導体装置では、ショットキーダイオードの順方向の立ち上がり電 圧（IV程度）は、寄生ダイオード (PN接合)の順方向の立ち上がり電圧（3V)より低 い。これにより、ソース電極にプラス電圧が印加された場合に、ショットキーダイオード (ショットキー電極はソース電極と同電圧）に優先的に順方向電流が流れ、その結果 として、寄生ダイオードを介した少数キャリアの注入が発生しに《なる。
[0011] 更には、この従来の半導体装置は、ショットキーダイオードおよび MISFETをワン チップに集積可能であることから半導体装置の省スペース化も図れる。
特許文献 1 :特開 2002— 203967号公報（図 1、図 2)
発明の開示
発明が解決しょうとする課題
[0012] ところで、上記従来の半導体装置を、具体的なインバータ電源回路 (例えば、エア コンディショナーコンプレッサ等の 3相モータ用のインバータ電源回路）を構成するス イッチング素子として使用する場合、こうしたスイッチング素子の実用化に向けて以下 のような課題が顕在化してきた。
[0013] ショットキー接合の金属電極 (ショットキー電極）の配置面積は、半導体装置のスイツ チング高速ィ匕に大きな障害をもたらしはしないが、 MISFET内に存在する寄生ダイ オードおよびショットキーダイオードに順電圧が印加され両者に電流を流すような状 況を勘案すれば、適切な通電能力確保の観点から重要な考慮すべき内容であると 言える。
[0014] 実際に、 3相モータ用のインバータ電源回路に特許文献 1に記載された技術を適 用したところ、スイッチング素子ターンオフ時におけるインダクタンス負荷に基づく逆 起電力をトリガーにして、ショットキー電極に集中する電流に起因した素子の破壊に 至る可能性を見出した。
[0015] また、特許文献 1の図 2に示されたショットキー電極は、平面視において電界効果ト ランジスタ領域を囲むように細配線に結ばれた直交格子状に配置されて ヽる。このた め、半導体装置の製造途中において細配線の断線が誘発され易ぐこれが半導体 装置の製造歩留の悪ィ匕要因となり得る。
[0016] 本発明は、このような事情に鑑みてなされたものであり、高速スイッチング動作とェ ネルギー損失低減の両立が図れ、かつ電気機器のインダクタンス負荷等による逆起 電力に基づく電流集中耐性に優れた半導体装置および電気機器を提供することを 目的とする。
課題を解決するための手段
[0017] 上記課題を解決するため、本発明に係る半導体装置は、第 1導電型のワイドバンド ギャップ半導体からなる半導体層と、前記半導体層の厚み方向に電荷キャリアを移 動させる縦型の電界効果トランジスタが形成されたトランジスタセルと、前記半導体層 にショットキー電極がショットキー接合されてなるショットキーダイオードが形成された ダイオードセルと、を備え、前記半導体層に、平面視において、仮想の境界ラインに 基づ 、て 4角形の複数のサブ領域が区画され、かつ前記トランジスタセルとしての前 記サブ領域と、前記ダイオードセルとしての前記サブ領域とを有してなる装置である。
[0018] なお、前記複数のサブ領域は、互いに直交する 2方向にマトリクス状に配列されて も良い。
[0019] こうして構成された半導体装置によれば、ワイドバンドギャップ半導体力もなる電界 効果トランジスタ (スイッチング素子）およびワイドバンドギャップ半導体を用いたショッ トキ一ダイオード（内蔵ダイオード)を使用して 、ることから、既存のバイポーラデバイ ス (IGBT)に比べて高速ィ匕を実現できる。
[0020] また、ワイドバンドギャップ半導体力 なる電界効果トランジスタのオン抵抗は、既存 のスイッチング素子（Si— MISFETや IGBT)に比較して充分に小さぐこれにより、こ の電界効果トランジスタのオン動作時の発熱を抑えて導通損失を低く保てる。
[0021] 更に、ショットキー電極力 トランジスタセルのほぼ全域を幅広に占有可能であるこ と力ら、例えば、スイッチング素子ターンオフ時における、 3相モータのインダクタンス 負荷に基づく逆起電力をトリガーにして、ショットキーダイオードの電極に集中する電 流に起因した素子の破壊に適切に対応可能である。
[0022] ここで、前記電界効果トランジスタは、前記半導体層の表面に設けられた第 2導電 型のゥエルと、前記ゥエルの内側に設けられた第 1導電型の領域と、前記ゥエルおよ び前記領域を除いた前記半導体層としてのドリフト領域と、前記領域および前記ゥ ルに接するように設けられた第 1のソース Zドレイン電極と、前記ゥエルに絶縁層を介 して配設されたゲート電極と、前記ドリフト領域の裏面にォーミックに接続された第 2 のソース Zドレイン電極と、を有してなるものであっても良い。
[0023] なお、この「ソース Zドレイン電極」との表記は、こうした電極をトランジスタのソース 電極として機能させることもドレイン電極として機能させることも可能であることを意味 するものである。
[0024] また、前記ダイオードセルは、前記トランジスタセルに囲まれて配置されても良!、。
[0025] これにより、全てのダイオードセルの表面積の、全てのサブ領域の表面積に対して 占める面積割合が、適正な範囲に保たれるように、ダイオードセルをドリフト領域の表 面に適宜配置することができる。
[0026] 具体的には、全ての前記サブ領域の平面視における面積に対する全ての前記トラ ンジスタセルの平面視における面積の割合が 0. 5を超え、かつ 0. 99以下であっても 良い。言い換えると、全ての前記サブ領域の平面視における面積に対する全ての前 記ダイオードセルの平面視における面積の割合が 0. 01を超え、かつ 0. 5以下であ つても良い。
全てのダイオードセルの表面積の、全てのサブ領域の表面積に対して占める面積 割合を、 0. 01 (1%)および 0. 5 (50%)に設定した場合であっても、従来の PN接合 ダイオードを採用した半導体装置に比較して損失低減を図れることが実証される。一 方、この面積割合が 0. 01以下の範囲では、ショットキーダイオードを流れる電流値 がその許容電流値を超える可能性が高ぐ 0. 5を超える範囲では、電界効果トランジ スタの面積占有率の減少によるオン抵抗増加の傾向が見られる。
また、第 2導電型のゥエルの側壁表面に沿って縦にドリフト電流を流すスペース確 保の兼ね合いから、前記トランジスタセルに含まれた前記ゥヱルの平面視における表 面積を、前記ダイオードセルに含まれた前記ショットキー電極の平面視における表面 積より小さく構成させても良い。
[0027] また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体装置、例 えば、前記半導体装置がアームモジュールとして組み込まれて 、る機器に適用する ことができる。
[0028] このような電気機器によれば、半導体装置の導通損失は電流に電圧を乗じた値 (電 流 X電圧）に対応することから、従来の PN接合ダイオードの順電圧に比べてショット キーダイオードの順電圧を低く保てることができることによって、半導体装置の損失が 、PN接合ダイオードを採用した既存の半導体装置に比較して改善する。
[0029] 更に、半導体装置のオン状態からオフ状態への切り替え速度が速くなり、これにより 、スイッチング損失が低減可能である。
[0030] 前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づ!/、て 、前記電界効果トランジスタの内蔵寄生ダイオードおよび前記ショットキーダイオード に印加される電圧は、前記ショットキーダイオードの順方向に立ち上がり電圧よりも大 きぐかつ前記内蔵寄生ダイオードの順方向の立ち上がり電圧より小さくして構成さ れても良い。
[0031] 前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モー タであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動さ れる。
[0032] 本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好 適な実施態様の詳細な説明から明らかにされる。
発明の効果 [0033] 本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、か つ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れた 半導体装置および電気機器が得られる。 図面の簡単な説明
[0034] [図 1]図 1は本発明の実施の形態による半導体装置の一構成例を示した平面図であ る。
[図 2]図 2は図 1の A— A線に沿った部分の半導体装置の断面図である。
[図 3]図 3は本実施の形態による半導体装置を、 3相モータの駆動に適用したインバ ータモータ駆動系の一構成例を示した図である。
[図 4]図 4は、本実施の形態の仮想の境界ラインの特定例を説明する図である。 符号の説明
[0035] 2 半導体基板
3 SiC層
4 p型ゥヱル
4c チャネル領域
5 ソース領域
6 ソース電極
7 ゲート絶縁膜
8 ゲート電極
9 ショットキー電極
10 ドレイン電極
11 第 1配線
12 ゲート配線
20 入力端子
21 高電圧給電端子
22 接地端子
30 境界ライン
30a 横境界ライン 30b 縦境界ライン
100 半導体装置
100H 上段アームモジュール
100L 下段アームモジュール
101T トランジスタセル
101S ダイオードセル
102 SiC-MISFET
103 ショットキーダイオード
105 インバータモータ駆動系
106 3相インバータ電源回路
107 3相モータ
108 相スイッチング回路
110 結線部分
G ゲート端子
S ソース端子
D ドレイン端子
H1、H2 コンタクトホール
発明を実施するための最良の形態
[0036] 以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
[0037] 図 1は、本発明の実施の形態による半導体装置の一構成例を示した平面図である 。また、図 2は、図 1の A— A線に沿った部分の半導体装置の断面図である。以下の 説明において、「n」または 」は導電型を示し、これらを記した層や領域は、それぞ れ電子または正孔がキャリアであることを意味する。また、「 +」は不純物濃度が高い ことを、「一」は不純物濃度が低いことを意味する。
[0038] 図 1および図 2に示す如ぐ半導体装置 100の平面視において、 3^層3 (半導体 層）は、仮想の横境界ライン 30aおよび縦境界ライン 30bからなる複数の境界ライン 3 0により互いに交差 (ここでは直交)する 2方向にマトリクス状に均等 (等面積）に区画 された複数の 4角形 (ここでは正方形)のサブ領域 101T、 101Sを配列して構成され ている。
[0039] この様な境界ライン 30により分割されたサブ領域 101T、 101Sには、 SiC層 3の厚 み方向に電子を移動させる縦型の電界効果トランジスタ 102 (図 2参照；以下、「SiC -MISFET102Jという。 )が形成されたトランジスタセル 101Tに対応するサブ領域 と、 SiC層 3 (ドリフト領域 3a)にショットキー接合するショットキー電極 9が形成されたダ ィオードセル 101Sに対応するサブ領域と、がある。
[0040] なお、図 1に 2点鎖線を付して示した境界ライン 30は、請求の範囲や明細書の内容 を説明し易くする趣旨から、隣接する各々のサブ領域 101Tの中心から等距離に、お よび、隣接するサブ領域 101T、 101Sの各々の中心力も等距離になるようにして、縦 方向または横方向に延びる仮想線であって、本技術を具現ィ匕した製品に実在するも のでは無い。また、 SiC— MISFET102やショットキーダイオード 103の形状に依存 して、こうした境界ライン 30の図示も適宜、変更される。
[0041] 但し、この様な仮想線でサブ領域 101T、 101Sが区画されていたとしても、このサ ブ領域 101T、 101Sは、サブ領域 101T、 101S毎に SiC— MISFET102またはシ ヨットキー電極 9が形成されている。このため、図 1および後記の図 4に関連する説明 から容易に理解されるとおり、ゲート電極 8やショットキー電極 9の形状により、これら の電極 8、 9の中心を定めれば仮想の境界ライン 30が決まり、その結果として、これら のサブ領域 101T、 101Sの外延を特定可能である。
[0042] なおここで、 SiC— MISFET102およびショットキーダイオード 103の実際の配列と して、図 4に示す如ぐ各種の配置パターンが想定される。このため、図 4の各配置パ ターンに対応する、上記仮想の境界ライン 30を特定する例を、図 4を用いて説明する
[0043] 但し、図 4の図示および以下の説明を簡略化する目的で、 SiC— MISFET102を 素子「T」と略記し、ショットキーダイオード 103を素子「S」と略記する。また、ここでの 説明の便宜上、横境界ライン 30aの延びる方向を「X方向」としてこの X方向に並んだ 各素子 (但し 1個の場合もある）の配列を行方向配列とし、縦境界ライン 30bの延びる 方向を「Y方向」としてこの Y方向に並んだ各素子 (但し 1個の場合もある）の配列を列 方向配列とする。 [0044] 図 4 (a)には、 3行および 3列のマトリクス状に配置された正方形の素子 Tおよび素 子 Sが例示され、このような素子 T、 Sの配置パターンは、図 1および図 2に示した SiC — MISFET102やショットキーダイオード 103と同じ類の配置パターンである。
[0045] 図 4 (a)では、正方形の素子 Sが、中央の 2行目 X 2列目の部位のみに存在する例 が示されている力 このような形状例や配置例は、あくまで、境界ライン 30の特定例 を説明する目的で適当に設定されたものに過ぎない。例えば、素子 T、 Sの具体的な 形態は、必ずしも正方形である必要はなぐそれらの中心が適切に定まれば、円形、 三角形、または 5角形以上の多角形であっても良い。
[0046] 但し、素子 Τを正方形にして、素子 Sを三角形にするように、素子 T、 Sの形状が大 幅に異なるものを、半導体装置中に混在させる場合には、サブ領域 101Tの総個数 およびサブ領域 101Sの総個数の割合により求める後記の面積割合に対し、適宜の 補正係数に基づく修正が必要な場合がある。
[0047] 3行および 3列力 なる各部位に存在する素子 T、 Sは正方形であることから、これら の素子の中心 Pij (i= l〜3、 j = l〜3)は、図 4 (a)に示す如ぐ当該正方形の対角線 の交点として一意に定まる。
[0048] ここで、図 4 (a)に示した横境界ライン 30aは、互いに列方向に隣接する一対の素 子 Tの中心 P 、P 力も等距離に、および、互いに列方向に隣接する素子 Tおよび
11 21
素子 Sの中心 P 、中心 P 力も等距離に、並びに、互いに列方向に隣接する一対の
12 22
素子 Tの中心 P 、中心 P 力も等距離に、なるようにして、 X方向に延びる仮想線で
13 23
ある。
[0049] 図 4 (a)に示した縦境界ライン 30bは、互いに行方向に隣接する一対の素子丁の中 心 P 、P 力も等距離に、および、互いに行方向に隣接する素子 Tおよび素子 Sの
11 12
中心 P 、P 力も等距離に、並びに、互いに行方向に隣接する一対の素子 Tの中心
21 22
P 、P 力も等距離に、なるようにして、 Y方向に延びる仮想線である。
31 32
[0050] なお、図 4 (a)に示した横境界ライン 30aおよび縦境界ライン 30b以外の仮想の境 界ライン 30は、上記説明および図 4 (a)を参照すれば容易に特定可能なため、ここで は、これらの境界ライン 30の詳細な説明を省く。
[0051] 図 4 (b)には、千鳥状 (ジグザグァライメント）に配置された正方形の素子 Tおよび素 子 Sが例示されている。すなわち、 2行目の配列を構成する素子 Tまたは素子 Sは、 1 行目および 3行目の配列を構成する各素子 Tに対し、 1行目および 3行目の配列を構 成する各素子 Tのピッチの半分、 X方向に偏倚しており、各素子 T、 Sの配置パターン は、図 4 (b)に示す如ぐ 6列になる。その結果、 3行および 6列からなる各部位のうち の一部（例えば、 2行 X 3列の部位）には、素子 T、 Sが配置されていない。
図 4 (b)では、正方形の素子 Sが、 2行目 X 4列目の部位のみに存在する例が示さ れているが、このような形状例や配置例は、あくまで、境界ライン 30の特定例を説明 する目的で適当に設定されたものに過ぎない。例えば、素子 T、 Sの具体的な形態は 、必ずしも正方形ある必要はなぐそれらの中心が適切に定まれば、円形、三角形、 または 5角形以上の多角形であっても良い。
但し、素子 Τを正方形にして、素子 Sを三角形にするように、素子 T、 Sの形状が大 幅に異なるものを、半導体装置中に混在させる場合には、サブ領域 101Tの総個数 およびサブ領域 101Sの総個数の割合により求める後記の面積割合に対し、適宜の 補正係数に基づく修正が必要な場合がある。
3行および 6列力 なる各部位の適所に存在する素子 T、 Sは正方形であることから 、これらの素子の中心 Pij (i= l〜3、 j = l〜6、但し、 P 、P 、P 、P 、P 、P 、P
12 14 16 21 23 25
、P 、P
32 34 36は除く）は、当該正方形の対角線の交点として一意に定まる。
ここで、図 4 (b)に示した横境界ライン 30a (図 4 (b)では細 、二点鎖線で図示）は、 互いに行列方向（斜め方向）に隣接する 1行 X 1列目の素子 Tおよび 2行 X 2列目の 素子 Tの中心 P 、 P 間の点線のジグザグライン 200上の中点（図 4 (b)中に黒丸で
11 22
図示；以下、同じ）と、互いに行列方向に隣接する 2行 X 2列目の素子および 1行 X 3 列目の素子 Tの中心 P 、P 間のジグザグライン 200上の中点と、互いに行列方向
22 13
に隣接する 1行 X 3列目の素子 Tおよび 2行 X 4列目の素子 Sの中心 P 、P 間のジ
13 24 グザグライン 200上の中点と、互いに行列方向に隣接する 2行 X 4列目の素子 Sおよ び 1行 X 5列目の素子 Tの中心 P 、P 間のジグザグライン 200上の中点と、互いに
24 15
行列方向に隣接する 1行 X 5列目の素子 Tおよび 2行 X 6列目の素子 Tの中心 P 、
15
P 間のジグザグライン 200上の中点と、を通るようにして X方向に延びる仮想線であ
26
る。 図 4 (b)に示した縦境界ライン 30b (図 4 (b)では太 、二点鎖線で図示）は、互いに 行方向に隣接する一対の素子 Tの中心 P 、P から等距離に、および、互いに行方
11 13
向に隣接する素子 Tおよび素子 Sの中心 P 、P 力も等距離に、並びに、互いに行
22 24
方向に隣接する一対の素子 Tの中心 P 、P 力も等距離に、なるようにして、 Y方向
31 33
に延びる 3つの Y部分 30Yと、これらの Y部分の端同士をつないで X方向に延びる 2 つの X部分 30Xと、力 なる仮想線である。
なお、図 4 (b)に示した横境界ライン 30aおよび縦境界ライン 30b以外の仮想の境 界ライン 30は、上記説明および図 4 (b)を参照すれば容易に特定可能なため、ここで は、これらの境界ライン 30の詳細な説明を省く。
[0053] 図 4 (c)には、 X方向に 4個、並ぶように配置された、長方形の素子 Tおよび素子 S が例示されている。すなわち、各素子 T、 Sは、 Υ方向に切れ目無く連なるストライプ 状に構成されている。
[0054] 図 4 (c)では、長方形の素子 Sが、 3列目の部位のみに存在する例が示されている 力 このような形状例や配置例は、あくまで、境界ライン 30の特定例を説明する目的 で適当に設定されたものに過ぎない。例えば、素子 T、 Sの具体的な形態は、必ずし も長方形である必要はなぐそれらの中心が適切に定まれば、長円形や三角形であ つても良い。
[0055] 但し、素子 Τを長方形にして、素子 Sを三角形にするように、素子 T、 Sの形状が大 幅に異なるものを、半導体装置中に混在させる場合には、サブ領域 101Tの総個数 およびサブ領域 101Sの総個数の割合により求める後記の面積割合に対し、適宜の 補正係数に基づく修正が必要な場合がある。
[0056] 素子 T、 Sは長方形であることから、これらの素子の中心 Pij (i= l、 j = l〜4)は、当 該長方形の対角線の交点として一意に定まる。
[0057] ここで、図 4 (c)に示した縦境界ライン 30bは、互いに行方向に隣接する一対の素 子 Tの中心 P 、P 力も等距離に、なるようにして、 Y方向に延びる仮想線である。
11 12
[0058] なお、図 4 (c)では、互いに列方向に隣接する素子 T、 Sは存在しない。このため、 横境界ラインとして、行方向に隣接して並んだ複数 (ここでは 4個）の各素子 Τの中心 Ρ 、Ρ 、Ρ 、Ρ から Υ方向に等距離になるような、一対の仮想線が選ばれる。ここ では、このような仮想線の例として、各素子 T、 Sの両端面を通る一対の横境界ライン 30aが示されている。
なお、図 4 (c)に示した横境界ライン 30aおよび縦境界ライン 30b以外の境界ライン 30は、上記説明および図 4 (c)を参照すれば容易に特定可能なため、ここでは、これ らの境界ライン 30の詳細な説明を省く。
[0059] 図 4 (d)には、マトリクス状に配置された正方形の素子 Tおよび長方形の素子 Sが例 示されている。図 4 (d)に示した素子 T、 Sの配置パターンは、素子 Sが 2個のサブ領 域を占めるようにして、横境界ライン 30aと交差するよう Υ方向に延びて 、る構成を除 き、図 4 (a)に例示した素子 T、 Sの配置パターンと同じである。
[0060] よってここでは、この素子 Sと交差する横境界ライン 30a以外の境界ライン 30の説明 は省く。
図 4 (d)に示した、素子 Sと交差する横境界ライン 30aは、互いに列方向に隣接する 一対の素子 Tの中心 P 、P 力も等距離に、および、互いに列方向に隣接する一対
21 31
の素子 Tの中心 P 、P 力も等距離に、なるようにして、 X方向に延びる仮想線である
23 33
。つまり、当該横境界ライン 30aは、素子 Sの X方向両側に存在する一対の素子丁に 基づいて定めれば良い。
[0061] ところで、各素子 T、 Sを具現ィ匕した製品レベルでは、各種の外乱により、その配置 パターンや形状が設計図面通りに製造されない場合が多い。例えば、素子 T、 sの製 造工程におけるマスク位置ずれに起因して、各素子 T、 S間の中心力 等距離に位 置するような、以上に述べた境界ラインの特定が困難な場合もあり得る。
[0062] この場合、当該境界ラインは、例えば、製造上の素子 T、 Sの配置ずれを勘案して、 各素子 T、 S間の中心から厳密に等距離に保たれなくても良い。
つまり、以上に述べた境界ラインの特定例は、各素子 T、 Sが設計通りの理想状態に 形成された場合を想定したものであり、素子 T、 Sを具現化した製品毎に、当該製品 に合わせて境界ラインの特定は適宜修正される。
[0063] このようにして、互いに交差する 2方向に配列された 4角形の各サブ領域 101Τ、 10 ISの面積が等しくなるように、各サブ領域 101T、 101Sが仮想の横境界ライン 30a および縦境界ライン 30bにより区画され、その結果として、後記の面積割合が、サブ 領域 101Tの総個数およびサブ領域 101Sの総個数の割合により求める適切に求ま る。
[0064] そして、ショットキーダイオード 103として機能するダイオードセル 101Sの各々は、 SiC— MISFET102として機能するトランジスタセル 101Tに囲まれるように適宜分 散配置され、これにより、ダイオードセル 101Sの個数がトランジスタセル 101Tの個 数に対して適正に調整されて！ヽる。
[0065] より詳しくは、この半導体装置 100では、ショットキーダイオード 103として機能する ダイオードセル 101S (サブ領域 101S)の総個数を A個とし、 SiC— MISFET102と して機能するトランジスタセル 101T (サブ領域 101T)の総個数を B個とした場合、シ ヨットキーダイオード 103として機能するダイオードセル 101Sの総個数 Aを、サブ領 域 101S、 101Tの総個数 (A+B)で除した面積割合の値 (AZ (A+B) )は、後程述 ベる半導体装置 100の導通損失との兼ね合いから「0. 01」を超え、かつ「0. 5」以下 の数値範囲内に設定されて 、る。
[0066] この面積割合 (AZ (A+B) )は端的には、全てのサブ領域 101S、 101Tの平面視 における面積に対する全てのダイオードセル 101S (サブ領域 101S)の平面視にお ける面積の割合に相当することになる。
[0067] また同趣旨から、 SiC— MISFET102として機能するトランジスタセル 101Tの総個 数 Bを、サブ領域 101T、 101Sの総個数 (A+B)で除した面積割合の値 (ΒΖ (Α+ Β) )は、「0. 5」を超え、かつ「0. 99」以下の数値範囲内に設定されている。
[0068] この面積割合 (ΒΖ (Α+Β) )は端的には、全てのサブ領域 101S、 101Tの平面視 における面積に対する全てのトランジスタセル 101T (サブ領域 101T)の平面視にお ける面積の割合に相当することになる。
[0069] 平面型 (プレーナ型)の SiC— MISFET102は、トランジスタセル 101Tの内部にお いて、図 1の部分拡大図および図 2に示す如ぐ SiC半導体からなる n+型の半導体 基板 2と、この半導体基板 2の表面にェピタキシャル成長法により、所定の厚み (例え ば 10 μ m)に形成された n_型の SiC層 3と、この SiC層 3の表面の直下に設けられ、 アルミニウムイオン等のァクセプタを注入した、平面視において正方形（図 1の部分拡 大図参照）の p型ゥエル 4と、 p型ゥエル 4の領域内に、窒素イオン等のドナーを注入し た、平面視において正方形かつ環状（図 1の部分拡大図参照）の n+型のソース領域 5と、 SiC層 3のソース領域 5および p型ゥエル領域 4以外の部分力 なるドリフト領域 3 aと、 p型ゥエル 4のソース領域 5の外周の周囲に位置する部分である、平面視におい て正方形かつ環状（図 1の部分拡大図参照）のチャネル領域 4cと、チャネル領域 4c を覆うと共にソース領域 5の外周を跨ぎソース領域 5の内側に延びるようにしてソース 領域 5の一部を覆って堆積された、 SiO材料力もなるゲート絶縁膜 7と、このゲート絶
2
縁膜 7の表面全域にチャネル領域 4cに対向するように形成された、アルミニウム (A1) 力 なるゲート電極 8と、 p型ゥエル 4の中央部分 (ソース領域 5の中央開口部内に位 置する部分)を覆うと共に、ソース領域 5の内周を跨ぎソース領域 5の内側に延びるよ うにしてソース領域 5の一部を正方形かつ環状に覆 、、平面視にお 、て正方形（図 1 の部分拡大図参照）のソース電極 6と、ドレイン領域 3aの裏面にォーミックに接続する ように半導体基板 2の裏面全域に形成されたドレイン電極 10と、を有して構成されて いる。
[0070] ドレイン電極 10およびソース電極 6の材料としては、例えばニッケル (Ni)が用いら れる。
[0071] なお、図 1および図 2から容易に理解されるとおり、多数の SiC— MISFET102が、 ドリフト領域 3aおよびドレイン電極 10を共有してワンチップに集積ィ匕して並列配置さ れている。
[0072] ここで、 n+型のソース領域 5からドレイン電極 10に向力 電子は、図 2の点線矢印 2 01で示す如ぐ p型ゥエル 4の近傍においては横方向（水平方向）に移動する箇所が 存在することから、こうした電子の移動スペース確保のため、 p型ゥエル 4の表面積は 、トランジスタセル 101T (サブ領域 101T)の表面積よりも小さく構成されている。
[0073] また、ゲート絶縁膜 7およびゲート電極 8は、コンタクトホール Hl、 H2を除いて SiC 層 3の表面全域に形成される。一方、コンタクトホール HIは、トランジスタセル 101T 内に位置するようにゲート絶縁膜 7に形成され、その中にソース電極 6が設けられて いる。
[0074] ソース電極 6およびドレイン電極 10と半導体（SiC層 3)との間は各々、ソース領域 5 および p型ゥエル 4並びに半導体基板 2によってォーミック接続されている。 [0075] ここで、 SiC層 3 (SiCのバンドギャップ： 3. 02eV)は、シリコン半導体（バンドギヤッ プ： 1. l leV)や GaAs半導体（バンドギャップ： 1. 43eV)のバンドキャップよりも広い ワイドバンドキャップ半導体力も構成されて 、る。
[0076] ワイドバンドギャップ半導体とは、半導体の性質を特徴づける材料パラメータである エネルギーバンドギャップがシリコン半導体や GaAs半導体などのそれに比べて大き い半導体のことであり、本明細書においては例えば 2eV以上のバンドギャップを有す る半導体材料のことを総称していうこととする。
[0077] ワイドバンドギャップ半導体材料の例としては、 SiCの他に、 GaN (バンドギャップ： 3
. 39eV)または A1N (バンドギャップ： 6. 30eV)等の III族窒化物、ダイヤモンドが挙 げられる。
[0078] また、ショットキーダイオード 103は、図 2に示す如ぐコンタクトホール H2は、ダイォ ードセル 101S内に位置するようにゲート絶縁膜 7に形成され、その中に、このダイォ ードセル 101Sの SiC層 3 (ドリフト領域 3a)の表面全域を覆うように、図 1に示した平 面視にお 、て矩形 (ここでは正方形）の Niからなるショットキー電極 9 (アノード側）を 有して構成されている。なお、矩形のショットキー電極 9は、電界集中回避の観点から 角を丸めても良い。
[0079] ここで、ショットキー電極 9からドレイン電極 10に向力 電流は、ダイオードセル 101 Sの全域に亘つて縦方向（垂直方向）に流れることから、ショットキー電極 9の表面積 は、ダイオードセル 101S (サブ領域 101S)の表面積とほぼ等しく構成され、電流を 充分に多く流せるようになって 、る。
[0080] なお、上記ドレイン電極 10は、トランジスタセル 101Tからダイオードセル 101Sを跨 ぐようにしてダイオードセル 101Sに対向する半導体基板 2の裏面に延びて設けられ ている。このドレイン電極 10を介して、ショットキーダイオード 103の力ソード側の半導 体 (SiC層 3)に電圧が印加される。
[0081] また、各ソース電極 6同士の電気接続およびソース電極 6とショットキー電極 9との間 の電気接続は、第 1配線 11 (例えば、適宜の層間絶縁層（不図示）と適宜のコンタクト ホール (不図示）により構築される配線)を介してなされ、これらのソース電極 6および ショットキー電極 9には、半導体パッケージ (不図示)の適所に設けたソース端子 Sを 介して電源の接地電位 (マイナス電圧)側に結線される。
[0082] 即ち、ショットキー電極 9は、この第 1配線 11によりソース電極 6と電気接続されてい る。
[0083] また、平面視において、コンタクトホール Hl、 H2 (図 2参照）の領域を除いて SiC層 3の表面のほぼ全域に直交格子状に形成されたゲート電極 8は、ゲート配線 12 (例え ば、上記層間絶縁層と適宜のコンタクトホール (不図示）により構築される配線）と半 導体パッケージの適所に設けたゲート端子 Gと、を介して所定の制御信号電圧がソ ース電極 6との間に印加される。
[0084] また、ドレイン電極 10は、半導体パッケージの適所に設けたドレイン端子 Dを介して 電源のスイッチング電圧 (プラス電圧)側に結線される。
[0085] このような半導体装置 100の SiC— MISFET102においては、ゲート電極 8にソー ス電極 6に対してプラス電圧を印加することにより、チャネル領域 4cに電子が引きつ けられてその部分が n型に反転して、その結果、チャネルが形成され、これにより SiC — MISFET102がオンする。ソース領域 5力もチャネル領域 4cおよび SiC層 3を経て ドレイン電極 10に向力 電子は、主に図 2の点線矢印 201で示した経路を移動する ことになり、その結果として、ドリフト電流が SiC層 3の内部を縦方向に流れる。
[0086] また、 SiC— MISFET102に存在する寄生ダィォード（p型ゥェル4とn_型のSiC層 3との間の PN接合に基づくダイオード）およびショットキーダイオード 103 (ソース端子 Sとドレイン端子 Dとの間）に、例えば 3相モータのインダクタンス負荷による逆起電力 に基づく順電圧が印加された場合、ショットキーダイオード 103の順方向立ち上がり 電圧（IV程度）は、寄生ダイオード (PN接合)の順方向立ち上がり電圧 (3V)より低 いことから、ショットキーダイオード 103に優先的に順方向電流を流して SiC層 3への 少数キャリア (正孔）注入を適切に回避可能になる。
[0087] 同様の理由により、半導体装置 100にサージ電圧等の瞬間的過電圧が印加された 際に、ショットキーダイオード 103に過電圧によるリーク電流を優先的に流すことでこ の過電圧を緩和させることが可能であり、その結果、 SiC— MISFET102の絶縁破 壊を未然に防げる。
更に、サージ電流に関しては、ショットキー電極 9と PZN接合ダイオードが並列に 接続された構造になっているため、順電圧 Vの低い領域に対応する一定程度の電 f
流を、ショットキーダイオード 103が高速に流し、さらに、順電圧 Vの高い領域に対応 f
する大電流を、 PZN接合ダイオードが電流を流すこととなり、ショットキーダイオード
103の電流集中による破壊も抑制することができる。
[0088] つまり、本実施の形態の半導体装置 100は、サージ電圧に対してもサージ電流に 対しても耐性の高 、素子である。
[0089] また、 PZN接合ダイオードがオンの時に、マイノリティーキャリアが p型ゥエル 4領域 、ソース領域 5にそれぞれ注入されても、逆ノ ィァスが印可された直後、ショットキー 電極 9にマイノリティーキャリアが吸い込まれて、すばやく PZN接合ダイオードをオフ 状態とすることができる。このため、本実施の形態の半導体装置 100では、従来の P ZN接合ダイオードのみを有する FETにお 、て懸念される、すばやくオフ動作を図 れな 、と 、つた所謂ラッチアップの状態になることを抑制できる。
また、 SiC— MISFETの構造例として、半導体層上に平面状に p層と n層を形成し ていくプレーナ型と、細くて深い溝を作り、ゲート電極とゲート絶縁膜を埋め込んだト レンチ型とがある力 本実施の形態の SiC— MISFET102は、以下に述べる、ショッ トキ一ダイオード 103との関連性等の各種の理由を考慮して、プレーナ構造を有して いる。
[0090] トレンチ型の MISFETおよびショットキーダイオードを一体に作り込んだ構造を示し た公知公報として、例えば、特表 2005— 501408号公報（以下、「先行例」という）が ある。
この先行例においては、トレンチ (掘られた溝または穴）の底面に、半導体と金属の ショットキー接合部分を形成してショットキーダイオードを構成する。トレンチ部分は、 本来トランジスタ単位素子部分の間隙を構成する部分であり、トランジスタ単位素子（ 本実施の形態の仮想の境界ラインに基づいて区画された 4角形の複数のサブ領域 1 01S、 10 IT)とは異なる。
[0091] これに対し、本実施の形態のショットキーダイオード 103の部分は、仮想の境界ライ ンに基づいて区画された 4角形の複数のサブ領域 101S、 101Tのうちの一部のサブ 領域 101Sの略全域を占めており、上記先行例の間隙（のトレンチ部分）にショットキ 一電極を埋め込む構造とは全く異なる。
[0092] 更に、本実施の形態のプレーナ構造の半導体装置 100は、仮想の境界ラインに基 づいて区画された 4角形の複数のサブ領域 101S、 101Tに、 SiC— MISFET102を 設置するかショットキーダイオード 103を設置するかを任意に選択できる構造的な自 由度を有し、上記先行例の如くトレンチ構造を採用した半導体装置に対して優位性 がある。つまり、このような構造上の自由度により、 SiC— MISFET102とショットキー ダイオード 103の部分の面積比を任意に設定できるという本実施の形態の設計思想 がはじめて具体化され得る。
[0093] また、先行例においては、トレンチの壁面にゲート絶縁膜を介してゲート電極を形 成し、更に層間絶縁膜で絶縁を確保し、その上にショットキー電極を形成する必要が ある。トレンチ壁面に上記のように多層の絶縁/電極/絶縁膜を形成した場合、上記 多層膜部分によって覆われてしまうトレンチの底面部分に、大面積のショットキー電 極を形成することは困難であり、トレンチ底面の一部しかショットキーダイオードとして 機能しない。このため、ダイオードの形成面積力 、さく制限され問題である。これに対 し、本実施の形態のようなプレーナ構造の半導体装置 100においては、このような面 積制約の問題を適切に解消できる。
[0094] また、先行例のトレンチ底面にショットキー電極を形成すると、裏面のドレイン電極 に近い位置にショットキー電極がある構造となり、ショットキー電極に電界集中が起こ り耐圧に不安が残るが、本実施の形態のようなプレーナ構造の半導体装置 100にお いては、ショットキー電極 9は、 SiC層 9の表面に形成されているのに対して、隣の Si C MISFET102の部分の Pゥエル 4は深く形成されており、ショットキー電極 9の部 分に電界集中が起こらず、耐圧が適切に確保される。
以上に述べたとおり、プレーナ構造を採用した本実施の形態の半導体装置 100は 、 SiC— MISFET102とショットキーダイオード 103の面積比を任意に設定可能であ る点、耐圧を適切に確保できる点、および半導体装置 100の形成プロセスを単純ィ匕 できる点において、先行例に示されたトレンチ構造の半導体装置に対し有益である。
[0095] また、以下に述べる、ダイオードの高電流耐性および高電圧耐性の観点から、本実 施の形態のショットキーダイオード 103は、 N もなるショットキー電極 9をアノードとし て用い、かつワイドバンドギャップ半導体（ここではその一例として SiC層 3)を力ソード として用いている。
[0096] 仮に、 Niをアノードとし、シリコンを力ソードとして、ショットキーダイオードを構成した 場合には、ショットキーダイオードに大電流を流すことが困難になる。すなわち、この ようなショットキーダイオードに大電流を流すと、シリコンと Niとの界面にシリサイド層 が形成され易ぐその結果、両者がォーミックに接続され、ダイオードとしての機能を 果たさなくなる場合がある。
そしてそうなれば、ショットキー電極に優先的に過電圧によるリーク電流を流すこと により、 SiC— MISFETの絶縁破壊を防止できるという本実施の形態の課題解決原 理に反する可能性がある。
[0097] これに対して、 Niをアノードとし、ワイドバンドギャップ半導体（一例として SiC層 3)を 力ソードとして、ショットキーダイオードを構成した場合には、通常使用の通電動作に よっては、シリサイド層が形成され難くダイオードの高電流耐性および高電圧耐性の 観点から好適である。
[0098] つまり本実施の形態においては、ショットキーダイオード 103の力ソードの構成上の 差異 (シリコンおよび SiCのうちの何れかという差異）は、当業者による単なる設計事 項の類ではなぐ上記課題解決原理に直結する事項である。
更に、半導体装置 100に高電圧が印加される半導体装置 100の周辺部に、ダイォ ードを配置する場合、 Niをアノードとし、シリコンを力ソードとして採用した、ショットキ 一ダイオードと比較して、 Niをアノードとし SiCを力ソードとして採用した、ショットキー ダイオードの方が耐圧特性に優れ有利である。
なお PN接合ダイオードは、高電流耐性および高電圧耐圧とも優れているが、 Niを アノードとし SiCを力ソードとして採用した PN接合ダイオードにつ ヽては、順電圧 V f 上昇分による半導体装置の損失が増える。
[0099] 次に、本実施の形態による半導体装置 100の製造方法を、図 2を参照して説明す る。
[0100] 但し、ここでは各製造工程途中の図示を省く。このため、本製造方法の説明に際し ては、製造工程途中の各構成部分の参照符号の説明を便宜上、図 2に示した完成 品の符号により代用する。
[0101] まず、窒素濃度が 3 X 1018cm_3となるように窒素がドープされた n+型の 4H— SiC ( OOOl) Si面の [11 20]方向 8度オフカット面を有する半導体基板 2が用意される。
[0102] 次いで、この半導体基板 2が洗浄された後に、上記オフカット面に、 1. 3 X 1016cm _3濃度に調整された窒素ドープの n_型のェピタキシャル成長層としての SiC層 3が、 CVD法により厚み 10 μ mに調整して成膜される。
[0103] そして、 SiC層 3の表面の適所を開口するマスク（図示せず）を配置して、 SiC層 3の 表面に向けて 30〜700keVの範囲内の多段のイオンエネルギーを適宜選択して、 2 X 1014cm—2濃度のドーズ量でアルミニウムイオンが、開口を介して注入される。この イオン注入より、 SiC層 3の表層に、深さ 0. 8 m程度の p型ゥエル 4が島状に形成さ れる。
[0104] その後、 p型ゥエル 4の表面の適所を開口する別のマスク（図示せず）を用いて、 p型 ゥエル 4に対して 30〜180keVのエネルギーであって、 1. 4 X 1015cm_2濃度のドー ズ量で窒素イオンが注入され、 n+型のソース領域 5が形成される。
[0105] 続いて、この半導体基板 2は、 Ar雰囲気に曝して 1700°Cの温度に保って熱処理 を約 1時間に亘つて施され、上記イオン注入領域が活性化される。
[0106] 次に、この半導体基板 2は、酸ィ匕処理炉内において 1100°Cの温度に保って、 3時 間に亘つてウエット酸ィ匕される。この酸化処理により、 SiC層 3の表面全域には、厚み 40nmのシリコン酸ィ匕膜 (最終的には、この膜は、ゲート絶縁膜 7として機能する。）が 形成される。
[0107] このシリコン酸ィ匕膜に、フォトリソグラフィー技術およびエッチング技術を用いてコン タクトホール HI、 H2がパターユングして形成される。
[0108] そして、コンタクトホール HIの内側の SiC層 3の表面に、 N もなるソース電極 6が 設けられ、半導体基板 2の裏面に、 Niからなるドレイン電極 10が設けられる。なお、こ の Niの層を堆積した後、適宜の熱処理が施され、これにより、上記電極 6、 10と半導 体 (SiC層 3)との間が、ソース領域 5および p型ゥエル 4並びに半導体基板 2を介して ォーミック接続される。
[0109] また、シリコン酸ィ匕膜の表面には、 A1からなるゲート電極 8およびゲート配線 12が選 択的にパターニング形成されて 、る。
[0110] 更には、コンタクトホール H2の底に露出する SiC層 3の表面には、 N もなるショッ トキ一電極 9が選択的にパターユング形成されている。
[0111] この様にして、半導体装置 100 (600V耐圧、 3mm X 3mmの四角形）において電 流値 20A定格）が得られる。
[0112] ここで、本実施の形態による半導体装置 100を、電気機器のパワーエレクトロニクス 制御装置としてのインバータ電源回路に応用した例を述べる。
[0113] 図 3は、本実施の形態による半導体装置を、エアコンディショナー用コンプレッサの
3相モータの駆動に適用したインバータモータ駆動系の一構成例を示した図である。
[0114] 図 3によれば、インバータモータ駆動系 105は、 3相インバータ電源回路 106と、 3 相（交流)モータ 107 (交流駆動装置)と、を備えて構成されて!ヽる。
[0115] 3相インバータ電源回路 106は、上記 SiC— MISFET102と上記ショットキーダイ オード 103とを逆並列に接続してなる回路をワンチップに集積して構成された 6個の 上段および下段のアームモジュール 100H、 L (半導体装置）を有してなる。
[0116] より詳しくは、この 3相インバータ電源回路 106は、上段アームモジュール 100Hの ソース端子 S (図 2参照）と、下段アームモジュール 100Lのドレイン端子 D (図 2参照） と、を上下 2段に直列接続してなるアームモジュールの対 108 (以下、「相スィッチン グ回路 108」という。）を、 3個並列に接続して構成されている。
[0117] また、相スイッチング回路 108の各々においては、上段アームモジュール 100Hの ドレイン端子 Dが、高電圧給電端子 21に接続され、下段アームモジュール 100Lのソ ース端子 Sが、接地端子 22に接続されている。
[0118] また、上段アームモジュール 100Hのソース端子 Sと下段アームモジュール 100Lの ドレイン端子 Dとを結線した結線部分（中点） 110の各々力 3相モータ 107の 3つの 入力端子 20の各々に接続されている。
[0119] なお、各上段および下段アームモジュール 100H、 100Lのゲート端子 G (図 2参照
)は、適宜のインバータ用マイコンを含む制御回路（図示せず）に接続されている。
[0120] 上記インバータモータ駆動系 105では、相スイッチング回路 108の各々に設けられ た上段アームモジュール 100Hと下段アームモジュール 100Lのオンおよびオフのタ イミングを調整することにより、相スイッチング回路 108の各々の中点に相当する結線 部分 110の電圧を変調することが可能になる。
[0121] 要するに、結線部分 110の電圧は、下段アームモジュール 100Lをオンにして、力 つ上段アームモジュール 100Hをオフにすれば、接地電位となり、下段アームモジュ ール 100Lをオフにして、かつ上段アームモジュール 100Hをオンにすれば、所定の 高電圧になる。
[0122] こうすれば、上段および下段アームモジュール 100H、 100Lのオンまたはオフのス イッチング周波数に応じて、結線部分 110を介して 3相インバータ電源回路 106によ り給電される 3相モータ 107の電源周波数を変えることが可能になり、 3相モータ 107 のモータ回転速度が自在かつ連続的、し力も効率良く変えられるようになる。
[0123] この様なインバータモータ駆動系 105によれば、 SiC— MISFET102 (スイッチング 素子）およびショットキーダイオード 103 (内蔵ダイオード)を使用していることから、既 存のバイポーラデバイス (IGBT)に比べて高速ィ匕を実現できる。
[0124] よって、上段および下段アームモジュール 100H、 100Lのオンからオフへの切り替 えが短時間に実行され、これにより、 3相インバータ電源回路 106の周波数上限値の 制約が解消され、 3相インバータ電源回路 106のスイッチング損失が改善される。
[0125] 具体的なデータの一例として、これらの上段および下段アームモジュール 100H、 1 00L (600Vlf圧、 3mm X 3mmの四角形において電流値 20A定格）における 100k Hz以上の高周波スイッチング動作が確認され、この場合のスイッチング損失は 5% 以下であった。
[0126] また、 SiC— MISFET102の形成領域のオン抵抗は、既存のスイッチング素子（Si — MISFETや IGBT)に比較して充分に小さぐこれにより、インバータモータ駆動系 105における SiC— MISFET102のオン動作時の発熱を抑えて導通損失も低く保て る。
[0127] 更に、上段および下段アームモジュール 100H、 100Lに内蔵するショットキーダイ オード 103では、ショットキー電極 9力 ダイオードセル 101Sのほぼ全域を幅広に占 有可能であることから、スイッチング素子ターンオフ時における、 3相モータ 107のィ ンダクタンス負荷に基づく逆起電力をトリガーにして、ショットキー電極 9に集中する電 流に起因した素子の破壊に適切に対応可能である。
[0128] 次に、全てのダイオードセル 101Sの平面視における面積 (A;ダイオードセル 101 Sの総個数）の、全てのサブ領域 101T、 101Sの平面視における面積 (Α+Β)に対 して占める面積割合 (ΑΖ (Α+Β) )をパラメータにして、インバータモータ駆動系 10 5の損失を検証した上段および下段アームモジュール 100H、 100Lの動作例を説 明する。
[0129] [面積割合 (AZ (A+B) ) =0. 01 (1%)の場合]
上段および下段アームモジュール 100H、 100L (600V而圧、 3mm X 3mmの四 角形において電流値 20A定格）におけるショットキーダイオード 103の形成領域の単 位面積当たりのオン抵抗は、 lm Q cm2程度である。
[0130] また、 SiC— MISFET102の p型ゥヱル 4の真下に位置する SiC層 3は、図 2の点線 矢印 201で示す如ぐ通電領域として充分に機能しない一方、ショットキーダイオード 103のショットキー電極 9の真下に位置する SiC層 3は、その全域に亘つて通電領域 として機能する。このため、 SiC— MISFET102の形成領域の平均化した単位面積 換算のオン抵抗は、ショットキーダイオード 103のそれよりも約一桁大きい値（10m Ω cm2)を示すことになる。
[0131] なお、ショットキー電極 9と SiC層 3との間の接触抵抗は、ショットキーダイオード 103 の形成領域のオン抵抗に比べて約二桁程度小さぐこの値を無視可能である。
[0132] 以上に述べた SiC— MISFET102およびショットキーダイオード 103の形成領域の オン抵抗から SiC— MISFET102およびショットキーダイオード 103に流せる電流を 見積もると、面積割合(八7(八+ )）=0. 01 (ダイオードセル 101Sの表面積:サブ 領域 101T、 101Sの表面積 1 : 100)に設定した場合、ショットキーダイオード 103 の順電圧 V力 ショットキーノリアによる順方向の立ち上がり電圧 (約 IV)を含んで約 f
3V程度 (抵抗分電流による順電圧 V上昇は 2V)であれば、ショットキーダイオード 1 f
03には素子全体の電流密度換算で約 20AZcm2の電流を流すことが可能になる。
[0133] 上記電圧値（3V)は、 SiC— MISFET102に内蔵される PN接合の寄生ダイオード に順方向に電流を流す際の最低の順電圧 (即ち PN接合の接合障壁による降下電 圧に起因するもの。）に相当する。このため、ショットキーダイオード 103に順方向に 電流を流す際にその順電圧 Vを 3V以下に保てれば、ショットキーダイオード 103に f
優先的に電流が流れることになる。
このとき、上段および下段アームモジュール 100H、 100Lの導通損失は電流に電 圧を乗じた値 (電流 X電圧）に対応することから、従来の PN接合ダイオードの順電圧
Vに比べてショットキーダイオード 103の順電圧 Vを低く保てることにより、ショットキ f f
一ダイオード 103を採用した上段および下段アームモジュール 100H、 100Lの損失 力 PN接合ダイオードを採用した既存のアームモジュールに比較して改善すると期 待される。
より具体的には、上段および下段アームモジュール 100H、 100Lの全てのダイォ ードセル 101Sの表面積 (A)の、上段および下段アームモジュール 100H、 100Lの 全てのサブ領域 101T、 101Sの表面積 (Α+Β)に対して占める面積割合 (ΑΖ (Α + Β) )を 0. 01 (1%)に設定した場合には、オフスピードが速くなることからスィッチン グ損失が減少して、 ΡΝ接合ダイオードを採用した既存のアームモジュールに比較し て約 2%の損失低減が確認され、ショットキーダイオード 103が僅かな割合（1%)を 占めるものであってもインバータモータ駆動系 105の損失改善効果が発揮された。
[0134] このとき、 SiC— MISFET102の形成領域の平均化した単位面積換算のオン抵抗 は、 10m Ω cm2である。このため、 SiC— MISFET102がオンした時の電流密度（以 下、「オン電流密度」と略す）は、順電圧 V上昇を 2Vとして、 200AZcm2と見積もれ f
る。なお、この SiC— MISFET102がオンした時の電流（以下、「オン電流」と略す） は、上記ショットキーダイオード 103を流れる電流に対し逆方向に流れる。
[0135] つまり、 SiC— MISFET102のオン電流密度の約 1Z10の電流密度となる電流を 、オン電流と逆方向にショットキーダイオード 103に流す場合に、面積割合 (AZ (A + B) )を 0. 01 (1%)に設定すれば好適である。
[0136] 但し、上段および下段アームモジュール 100H、 100Lの連続動作実験中に、上段 および下段アームモジュール 100H、 100Lの発熱による上段および下段アームモジ ユール 100H、 100Lの動作が安定しない場合があった。これは、ショットキーダイォ ード 103を流れる電流値が上記許容電流値（20AZcm2)を超えたことに起因するも のと推定される。 [0137] このため、上記割合は、こうした上段および下段アームモジュール 100H、 100Lの ショットキーダイオード 103の形成領域の電流容量限界を配慮して、 0. 01を超える 値に設定することが望ましい。
[0138] [面積割合 (AZ (A+B) ) =0. 1 (10%)の場合]
上段および下段アームモジュール 100H、 100Lの全てのダイオードセル 101Sの 表面積 (A)の、上段および下段アームモジュール 100H、 100Lの全てのサブ領域 1 01T、 101Sの表面積 (Α+Β)に対して占める面積割合 (ΑΖ (Α+Β) )を 0. 1 (10% )に設定した場合には、ショットキーダイオード 103を流れる電流の許容値は、素子全 体の電流密度換算で約 200AZcm2であり、こうすれば、ショットキーダイオード 103 の電流許容量不足による不具合は解消される。この場合、 PN接合ダイオードを採用 した既存のアームモジュールに比較して約 5%の損失低減が確認され、インバータモ ータ駆動系 105の充分な損失改善効果が発揮された。
このとき、 SiC— MISFET102の形成領域の平均化した単位面積換算のオン抵抗 は、 10m Ω cm2である。このため、 SiC— MISFET102のオン電流密度は、順電圧 V 上昇を 2Vとして、 200A/cm2と見積もれる。なお、この SiC— MISFET102のオン f
電流は、上記ショットキーダイオード 103を流れる電流に対し逆方向に流れる。
つまり、 SiC— MISFET102のオン電流密度と同じ電流密度となる電流を、オン電 流と逆方向にショットキーダイオード 103に流す場合に、面積割合 (AZ (A+B) )を 0 . 1 (10%)に設定すれば好適である。
[0139] [面積割合 (AZ (A+B) ) =0. 5 (50%)の場合]
SiC— MISFET102の形成領域の平均化した単位面積換算のオン抵抗は、上述 のとおり、 lOm Q cm2程度である力 将来、 SiC— MISFETのチャネル抵抗の低減 等の対策により、 SiC— MISFET102の形成領域のオン抵抗を減少させることがで き、その結果として、当該オン抵抗がショットキーダイオード 103の形成領域のオン抵 抗 ( lm Ω cm2)に近づく。
[0140] そして、 SiC— MISFET102の形成領域のオン抵抗は、ショットキーダイオード 103 の形成領域のオン抵抗よりも小さくなり得ないが、両者のオン抵抗が同程度の値とな る場合がある。この場合、 SiC— MISFET102およびショットキーダイオード 103のそ れぞれに流れるオン電流のオン電流密度が同じとすると (但し、電流の方向は互いに 逆向き）、面積割合 (AZ (A+B) ) =0. 5 (50%)に設定すれば好適である。
ここで、上段および下段アームモジュール 100H、 100Lの全てのダイオードセル 1 01Sの表面積 (A)の、上段および下段アームモジュール 100H、 100Lの全てのサ ブ領域 101T、 101Sの表面積 (Α+Β)に対して占める面積割合 (ΑΖ (Α+Β) )を 0 . 5 (50%)に設定した場合には、 ΡΝ接合ダイオードを採用した既存のアームモジュ ールに比較して約 1%の損失低減が確認され、ショットキーダイオード 103が大きな 割合（50%)を占めるものであってもインバータモータ駆動系 105の損失改善効果が 発揮された。
但し、この面積割合 (ΑΖ (Α+Β) )が、 0. 5を超えて設定されると、 SiC-MISFE Tの形成領域の面積占有率の減少によるオン抵抗の増加が見られ、却って上段およ び下段アームモジュール 100H、 100Lの損失の増加が懸念されることになる。
[0141] 更に、素子全体の電流密度換算でショットキー電極 9に流れる電流が 200〜600A Zcm2であれば安定動作が期待されるため、この面積割合 (AZ (A+B) )の望まし い範囲は、 0. 1〜0. 3である。
[0142] 以上に述べたとおり、 SiC— MISFET102およびショットキーダイオード 103のそれ ぞれに流れるオン電流のオン電流密度が同じとすると (但し、電流の方向は互いに逆 向き）、ショットキーダイオード 103の形成領域のオン抵抗が SiC— MISFET102の 形成領域のオン抵抗の 1Z10である場合には、面積割合(八7(八+ )）=0. 1に設 定すれば良ぐショットキーダイオード 103の形成領域のオン抵抗が SiC— MISFET 102の形成領域のオン抵抗の 1Z3である場合には、面積割合 (AZ (A+B) ) =0. 3に設定すれば良い。
[0143] なお、上記実施形態の説明にお 、ては、 Nチャネル型 MISFETを例にして SiC— MISFETを説明した力 ソース電極とドレイン電極を逆にした Pチャネル型 MISFET でも本実施の形態による半導体装置 100 (アームモジュール)を構築することができ る。
また、上記実施形態の説明においては、ゲート電極をアルミニウムにて構成した例 について説明した力 これに代えて、ポリシリコンにてゲート電極を構成してもかまわ ない。ポリシリコンゲート電極にて構成した場合も、上述したものと同様の作用効果が 得られる。
また、本実施形態においては、ショットキー電極 9、ソース電極 6およびドレイン電極 10の材料としてニッケル（Ni)を用いた例で説明した力 これらの電極 6、 9、 10の材 料はこれに限らず、チタン (Ti)、アルミニウム (A1)およびモリブデン (Mo)等の金属 でも構わない。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らか である。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行 する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を 逸脱することなぐその構造及び Z又は機能の詳細を実質的に変更できる。
産業上の利用可能性
本発明による半導体装置は、高速スイッチング動作とエネルギー損失低減の両立 が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐 性に優れており、例えば、電気機器の高速インバータ電源回路の用途に適用可能で ある。

Claims

請求の範囲
[1] 第 1導電型のワイドバンドギャップ半導体からなる半導体層と、
前記半導体層の厚み方向に電荷キャリアを移動させる縦型の電界効果トランジスタ が形成されたトランジスタセルと、
前記半導体層にショットキー電極がショットキー接合されてなるショットキーダイォー ドが形成されたダイオードセルと、を備え、
前記半導体層に、平面視において、仮想の境界ラインに基づいて 4角形の複数の サブ領域が区画され、かつ前記トランジスタセルとしての前記サブ領域と、前記ダイ オードセルとしての前記サブ領域とを有してなる半導体装置。
[2] 前記複数のサブ領域は、互いに直交する 2方向にマトリクス状に配列されている請 求項 1記載の半導体装置。
[3] 前記電界効果トランジスタは、前記半導体層の表面に設けられた第 2導電型のゥェ ルと、前記ゥエルの内側に設けられた第 1導電型の領域と、前記ゥエルおよび前記領 域を除いた前記半導体層としてのドリフト領域と、前記領域および前記ゥエルに接す るように設けられた第 1のソース Zドレイン電極と、前記ゥエルに絶縁層を介して配設 されたゲート電極と、前記ドリフト領域の裏面にォーミックに接続された第 2のソース Z ドレイン電極と、を有してなる請求項 1記載の半導体装置。
[4] 前記ダイオードセルは、前記トランジスタセルに囲まれて配置されている請求項 1記 載の半導体装置。
[5] 全ての前記サブ領域の平面視における面積に対する全ての前記トランジスタセル の平面視における面積の割合が 0. 5を超え、かつ 0. 99以下である請求項 1記載の 半導体装置。
[6] 全ての前記サブ領域の平面視における面積に対する全ての前記ダイオードセルの 平面視における面積の割合が 0. 01を超え、かつ 0. 5以下である請求項 1記載の半 導体装置。
[7] 前記トランジスタセルに含まれた前記ゥエルの平面視における表面積を、前記ダイ オードセルに含まれた前記ショットキー電極の平面視における表面積より小さくしてな る請求項 3記載の半導体装置。
[8] 交流駆動装置と、前記交流駆動装置のインバータ電源回路を構成する請求項 1乃 至 7の何れかに記載の半導体装置と、を備え、
前記半導体装置がアームモジュールとして組み込まれている電気機器。
[9] 前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づ!/、て 前記電界効果トランジスタの内蔵寄生ダイオードおよび前記ショットキーダイオードに 印加される電圧は、前記ショットキーダイオードの順方向に立ち上がり電圧より大きく 、かつ前記内蔵寄生ダイオードの順方向の立ち上がり電圧より小さくして構成される 請求項 8記載の電気機器。
[10] 前記交流駆動装置は、前記インバータ電源回路により駆動される交流モータである 請求項 8記載の電気機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252211B2 (en) 2014-05-28 2016-02-02 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and manufacturing method thereof
JPWO2017010164A1 (ja) * 2015-07-15 2018-01-25 三菱電機株式会社 電力用半導体装置
JP2023022141A (ja) * 2018-02-23 2023-02-14 ローム株式会社 半導体装置及びパワーモジュール

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1909325A4 (en) * 2005-07-25 2009-05-06 Panasonic Corp SEMICONDUCTOR ELEMENT AND ELECTRICAL EQUIPMENT
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
US8188538B2 (en) 2008-12-25 2012-05-29 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP4988784B2 (ja) * 2009-03-30 2012-08-01 株式会社日立製作所 パワー半導体装置
EP2485381B1 (en) * 2009-09-28 2019-05-01 Daikin Industries, Ltd. Phase current detection device and inverter circuit using the same
US8514626B2 (en) 2011-07-26 2013-08-20 Micron Technology, Inc. Memory cells and methods of storing information
US9373617B2 (en) * 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
JP2014531752A (ja) * 2011-09-11 2014-11-27 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 改善したレイアウトを有するトランジスタを備える高電流密度電力モジュール
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
JP6194812B2 (ja) * 2014-02-18 2017-09-13 トヨタ自動車株式会社 半導体モジュール
DE112015004772T5 (de) * 2015-03-13 2017-08-24 Hitachi, Ltd. Leistungsmodul, elektrische Leistungsumsetzungsvorrichtung und Antriebsgerät für ein Fahrzeug
US9324807B1 (en) * 2015-07-10 2016-04-26 United Silicon Carbide, Inc. Silicon carbide MOSFET with integrated MOS diode
JP6649183B2 (ja) 2016-05-30 2020-02-19 株式会社東芝 半導体装置
US9933805B2 (en) * 2016-06-27 2018-04-03 Abb Schweiz Ag Power converter using wide band-gap devices
CN108336151B (zh) * 2017-01-20 2020-12-04 清华大学 肖特基二极管、肖特基二极管阵列及肖特基二极管的制备方法
JP7116409B2 (ja) * 2017-02-27 2022-08-10 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
JP6799515B2 (ja) 2017-09-20 2020-12-16 株式会社東芝 半導体装置
CN110323136B (zh) * 2018-03-29 2023-06-13 中芯国际集成电路制造(上海)有限公司 一种FinFET制造工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10136642A (ja) * 1996-10-31 1998-05-22 Sanyo Electric Co Ltd Ｄｃ−ｄｃコンバータ装置
JPH10136641A (ja) * 1996-10-31 1998-05-22 Sanyo Electric Co Ltd Ｄｃ−ｄｃコンバータ装置
JPH11274482A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789882A (en) * 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
JPH0752770B2 (ja) 1985-09-30 1995-06-05 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JPH0693512B2 (ja) * 1986-06-17 1994-11-16 日産自動車株式会社 縦形ｍｏｓｆｅｔ
JPH0828506B2 (ja) 1988-11-07 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5111253A (en) * 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
JPH0834709B2 (ja) * 1990-01-31 1996-03-29 株式会社日立製作所 半導体集積回路及びそれを使つた電動機制御装置
JP3226291B2 (ja) 1991-05-13 2001-11-05 松下電器産業株式会社 半導体メモリ装置
JP2817536B2 (ja) 1991-09-27 1998-10-30 日本電気株式会社 半導体装置
US5430314A (en) 1992-04-23 1995-07-04 Siliconix Incorporated Power device with buffered gate shield region
JPH06120347A (ja) 1992-10-06 1994-04-28 Nissan Motor Co Ltd 半導体装置
EP0746030B1 (en) 1995-06-02 2001-11-21 SILICONIX Incorporated Trench-gated power MOSFET with protective diodes in a periodically repeating pattern
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP3272242B2 (ja) * 1995-06-09 2002-04-08 三洋電機株式会社 半導体装置
US5886383A (en) * 1997-01-10 1999-03-23 International Rectifier Corporation Integrated schottky diode and mosgated device
US6476456B1 (en) * 1999-06-10 2002-11-05 International Rectifier Corporation Integrated radiation hardened power mosgated device and schottky diode
GB0006092D0 (en) 2000-03-15 2000-05-03 Koninkl Philips Electronics Nv Trench-gate semiconductor devices
JP3502371B2 (ja) 2000-10-23 2004-03-02 松下電器産業株式会社 半導体素子
US7126169B2 (en) * 2000-10-23 2006-10-24 Matsushita Electric Industrial Co., Ltd. Semiconductor element
JP2002373989A (ja) * 2001-06-13 2002-12-26 Toshiba Corp 半導体装置
GB0118000D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP4097417B2 (ja) 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
JP4557507B2 (ja) 2002-06-13 2010-10-06 パナソニック株式会社 半導体デバイス及びその製造方法
JP5011634B2 (ja) * 2003-08-29 2012-08-29 富士電機株式会社 半導体装置およびその半導体装置を用いた双方向スイッチ素子

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10136642A (ja) * 1996-10-31 1998-05-22 Sanyo Electric Co Ltd Ｄｃ−ｄｃコンバータ装置
JPH10136641A (ja) * 1996-10-31 1998-05-22 Sanyo Electric Co Ltd Ｄｃ−ｄｃコンバータ装置
JPH11274482A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252211B2 (en) 2014-05-28 2016-02-02 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and manufacturing method thereof
JPWO2017010164A1 (ja) * 2015-07-15 2018-01-25 三菱電機株式会社 電力用半導体装置
JP2023022141A (ja) * 2018-02-23 2023-02-14 ローム株式会社 半導体装置及びパワーモジュール
JP7529750B2 (ja) 2018-02-23 2024-08-06 ローム株式会社 半導体装置及びパワーモジュール

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