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WO2005119764A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Publication number
WO2005119764A1
WO2005119764A1 PCT/JP2005/009796 JP2005009796W WO2005119764A1 WO 2005119764 A1 WO2005119764 A1 WO 2005119764A1 JP 2005009796 W JP2005009796 W JP 2005009796W WO 2005119764 A1 WO2005119764 A1 WO 2005119764A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
transistor
semiconductor
region
gate electrode
Prior art date
Application number
PCT/JP2005/009796
Other languages
English (en)
French (fr)
Inventor
Koichi Takeda
Hitoshi Wakabayashi
Kiyoshi Takeuchi
Shigeharu Yamagami
Masahiro Nomura
Masayasu Tanaka
Koichi Terashima
Risho Koh
Katsuhiko Tanaka
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US11/570,025 priority Critical patent/US20070257277A1/en
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to JP2006514085A priority patent/JP4940947B2/ja
Publication of WO2005119764A1 publication Critical patent/WO2005119764A1/ja

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/03—Manufacture or treatment wherein the substrate comprises sapphire, e.g. silicon-on-sapphire [SOS]
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor memory device having an SRAM (Static Random Access Memory) and a method of manufacturing the same.
  • SRAM Static Random Access Memory
  • An SRAM memory cell which is a semiconductor storage element, has a basic structure described below.
  • the SRAM memory cell includes a flip-flop circuit as an information storage unit, and data lines (bit lines BL and BL) for writing and reading information and a flip-flop.
  • the flip-flop circuit includes, for example, a pair of CMOS inverters.
  • Each CMOS inverter has one drive transistor D (D) and one load transistor.
  • One of the source Z drain region of the access transistor A (A) is connected to the load transistor L (
  • the gates of the pair of access transistors A and A are each a word.
  • the gates of the driving transistor D and the load transistor L constituting one CMOS inverter are connected to the driving transistor D and the load transistor constituting the other CMOS inverter.
  • a reference voltage (Vss, for example, GND) is applied to the source regions of the driving transistors D and D.
  • the power supply voltage (VDD) is supplied to the source regions of the load transistors L and L.
  • the SRAM cell described above has excellent element characteristics such as low power consumption during standby, which is strong against noise.
  • the SRAM cell requires six transistors in one memory cell, and requires many wirings.
  • the necessity of element isolation between the p-type MOS and the n-type MOS in the same cell there is a problem that the cell area is likely to be large.
  • a so-called fin-type FET has been proposed as a kind of MIS-type field-effect transistor (hereinafter referred to as "FET").
  • FET MIS-type field-effect transistor
  • This FIN-type FET has a rectangular semiconductor part protruding in the direction perpendicular to the substrate plane, and a gate electrode is provided so as to extend from one side surface of the rectangular semiconductor part to the opposite side surface beyond the upper surface. ing.
  • a gate insulating film is interposed between the cuboid semiconductor portion and the gate electrode, and a channel is formed mainly along both side surfaces of the cuboid semiconductor portion.
  • Such a FIN type FET is advantageous for miniaturization in that the channel width can be taken in the direction perpendicular to the substrate plane.
  • cutoff characteristics and carrier mobility are improved, short channel effect and punch-through are reduced. It is known to be advantageous for the improvement of various characteristics.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 64-8670 discloses that a semiconductor portion having a source region, a drain region and a channel region is substantially perpendicular to a plane of a wafer substrate.
  • MOS field-effect transistor having a rectangular parallelepiped shape having various side surfaces, wherein the height of this rectangular semiconductor portion is larger than its width, and the gate electrode extends in a direction perpendicular to the plane of the wafer substrate. It is disclosed.
  • Patent Document 1 discloses an embodiment in which a part of the cuboid semiconductor part is a part of a silicon wafer substrate and a part in which the cuboid semiconductor part is a single crystal silicon layer of an SOI (Silicon On Insulator) substrate. Is shown as an example. The former is shown in FIG. 2 (a), and the latter is shown in FIG. 2 (b).
  • SOI Silicon On Insulator
  • a part of the silicon wafer substrate 101 is a rectangular parallelepiped portion 103, and the gate electrodes 105 extend on both sides beyond the top of the rectangular parallelepiped portion 103. Then, in the rectangular parallelepiped portion 103, the source region and the drain are provided on both sides of the gate electrode. An in region is formed, and a channel is formed in a portion below the insulating film 104 below the gate electrode.
  • the channel width corresponds to twice the height h of the rectangular parallelepiped portion 103, and the gate length corresponds to the width L of the gate electrode 105.
  • the rectangular parallelepiped portion 103 is formed by forming a groove by anisotropically etching the silicon wafer substrate 101 and leaving the groove inside the groove.
  • the gate electrode 105 is provided on the insulating film 102 formed in the groove so as to straddle the rectangular parallelepiped portion 103.
  • an SOI substrate including a silicon wafer substrate 111, an insulating layer 112, and a silicon single crystal layer is prepared, and the silicon single crystal layer is patterned to form a rectangular parallelepiped portion 113.
  • a gate electrode 115 is provided on the exposed insulating layer 112 so as to straddle the rectangular parallelepiped portion 113.
  • a source region and a drain region are formed on both sides of the gate electrode, and a channel is formed on a portion below the insulating film 114 below the gate electrode.
  • the channel width corresponds to the sum of twice the height a of the rectangular parallelepiped portion 113 and its width b
  • the gate length corresponds to the width L of the gate electrode 115.
  • Patent Document 2 Japanese Unexamined Patent Application Publication No. 2002-118255 discloses, for example, a plurality of rectangular semiconductor portions (convex semiconductor layers 213) as shown in FIGS. 3 (a) to 3 (c).
  • FIN type FETs have been disclosed.
  • FIG. 3B is a cross-sectional view taken along line BB of FIG. 3A
  • FIG. 2C is a cross-sectional view taken along line CC of FIG. 3A.
  • This FIN-type FET has a plurality of convex semiconductor layers 213 formed by a part of a metal layer 211 of a silicon substrate 210, these are arranged in parallel with each other, and straddle a central portion of these convex semiconductor layers.
  • a gate electrode 216 is provided.
  • the upper surface force of the insulating film 214 is formed along the side surface of each convex semiconductor layer 213.
  • An insulating film 218 is interposed between each convex semiconductor layer and the gate electrode, and a channel 215 is formed in the convex semiconductor layer below the gate electrode.
  • a source Z drain region 217 is formed, and in a region 212 below the source Z drain region 217, a high concentration impurity layer (punch through stopper layer) is provided.
  • upper wirings 229 and 230 are provided via an interlayer insulating film 226, and each upper wiring is connected to the source / drain region 207 and the gate electrode 216 by each contact plug 228.
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2-263473 describes an example in which a FIN type FET is applied to some of the transistors (transistors having a word line as a gate) constituting an SRAM memory cell. I have.
  • Non-Patent Document 1 (Fu-Liang Yang et al, IEDM (International Electron Devices Meeting), 2003, p.
  • Non-Patent Document 2 T. Park et al, IEDM, 2003, p. 27-30
  • Non-Patent Document 3 j eong -Hwan Yang et al, IEDM, 2003, p. 23-26
  • An object of the present invention is to provide a semiconductor device having an SRAM using a FIN-type FET and having a high-density and easy-to-manufacture structure.
  • the present invention includes the embodiments described in the following items (1) to (22).
  • a semiconductor device having an SRAM cell unit including a pair of first and second drive transistors, a pair of first and second load transistors, and a pair of first and second access transistors,
  • Each of the transistors has a semiconductor layer protruding upward with respect to the base plane, a gate electrode extending on opposite sides of the semiconductor layer so as to straddle the semiconductor layer, and a gate electrode extending between the gate electrode and the semiconductor layer.
  • Each of the semiconductor layers has a longitudinal direction provided along the first direction.
  • the semiconductor layer is provided between adjacent SRAM cell units in the first direction.
  • (2) A semiconductor device having an SRAM cell unit including a pair of first and second drive transistors, a pair of first and second load transistors, and a pair of first and second access transistors.
  • Each of the transistors includes a semiconductor layer protruding upward with respect to the plane of the base, a gate electrode extending on opposite sides of the semiconductor layer so as to straddle the semiconductor layer, A gate insulating film interposed between a gate electrode and the semiconductor layer, and a pair of source z drain regions provided in the semiconductor layer;
  • Each of the semiconductor layers has a longitudinal direction provided along the first direction, and a distance between center lines of the semiconductor layers along the first direction is an integral multiple of a minimum distance among these distances.
  • These semiconductor layers have equal widths in a second direction parallel to the substrate plane and perpendicular to the first direction.
  • the semiconductor layer of the other transistor is located on the center line along the first direction of the semiconductor layer of one transistor in any of the transistors corresponding to each other.
  • the first drive transistor has a semiconductor layer disposed on a center line along a first direction of the semiconductor layer of the first access transistor
  • the second drive transistor has a first layer of the semiconductor layer of the second access transistor. Having a semiconductor layer disposed on a center line along the direction,
  • the first load transistor has a semiconductor layer adjacent to the semiconductor layer of the first drive transistor
  • the second load transistor has a semiconductor layer adjacent to the semiconductor layer of the second drive transistor
  • the first load transistor and the second load transistor are arranged such that the distance between the center line of the semiconductor layer of the first load transistor and the center line of the semiconductor layer of the second load transistor has the minimum distance. 3.
  • the first load transistor has a semiconductor layer disposed on a center line along a first direction of the semiconductor layer of the first access transistor, and the second load transistor has a first layer of the semiconductor layer of the second access transistor. Having a semiconductor layer disposed on a center line along the direction,
  • the first drive transistor has a semiconductor layer adjacent to the semiconductor layer of the first load transistor
  • the second drive transistor has a semiconductor layer adjacent to the semiconductor layer of the second load transistor
  • the first driving transistor and the second driving transistor are semiconductors of the first driving transistor. 3.
  • a distance between a center line of the body layer and a center line of the semiconductor layer of the second drive transistor is arranged to have the minimum distance.
  • the access transistor of one SRAM cell unit and the access transistor of the other SRAM cell unit are arranged so as to be adjacent to each other, and the semiconductor of one access transistor Any one of paragraphs 2 to 5, wherein the distance between the center line along the first direction of the layer and the center line along the first direction of the semiconductor layer of the other access transistor is at least twice the minimum distance. 13.
  • each of the semiconductor layers constituting the transistor in the SRAM cell unit is constituted by a semiconductor layer provided on an insulating layer. apparatus.
  • the first drive transistor has a semiconductor layer formed integrally with the semiconductor layer of the first access transistor and the semiconductor layer of the first load transistor, and 8.
  • the semiconductor layer of the first drive transistor, the semiconductor layer of the first load transistor, and the semiconductor layer of the first access transistor are integrally formed on the insulating layer, A first semiconductor layer region having a junction between a region of one conductivity type and a region of second conductivity type; a semiconductor layer of a second drive transistor; a semiconductor layer of a second load transistor; and a semiconductor of a second access transistor.
  • a first node contact connected to the drain region of the first drive transistor and the drain region of the first load transistor is connected on the first semiconductor layer region, and a drain of the second drive transistor is connected.
  • a second node contact connected to the rain region and a drain region of the second load transistor is connected to the second semiconductor layer region.
  • the semiconductor layers constituting the transistor are each composed of a semiconductor layer provided on an insulating layer,
  • the first driving transistor has a semiconductor layer formed integrally with the semiconductor layer of the first access transistor and the semiconductor layer of the first load transistor
  • the second driving transistor has a semiconductor layer and a second layer of the second access transistor.
  • the semiconductor layers constituting the transistor are each composed of a semiconductor layer provided on an insulating layer,
  • the semiconductor layer of the first driving transistor, the semiconductor layer of the first load transistor, and the semiconductor layer of the first access transistor are formed integrally, and the first conductive type region and the second conductive type region are formed.
  • a first semiconductor layer region having a junction, a semiconductor layer of a second drive transistor, a semiconductor layer of a second load transistor, and a semiconductor layer of a second access transistor are integrally formed, and the first conductivity type region and the A second semiconductor layer region having a junction with the 2 conductivity type region;
  • a first node contact connected to the drain region of the first drive transistor and the drain region of the first load transistor is connected on the first semiconductor layer region, and the drain region of the second drive transistor and the drain region of the second load transistor 2.
  • Each of the semiconductor layers constituting the transistor in the SRAM cell unit is constituted by a part of a semiconductor substrate, and projects from an upper surface of an isolation insulating film provided on the semiconductor substrate. 9.
  • the gate electrode of the first drive transistor and the gate electrode of the first load transistor are formed of a first wiring along a second direction perpendicular to the first direction, and are connected to the gate electrode of the second drive transistor.
  • the gate electrode of the second load transistor is configured by a second wiring extending in the second direction
  • the gate electrode of the first access transistor is configured by a third wiring disposed on a center line of the second wiring in the second direction.
  • the gate electrode of the second access transistor is constituted by a fourth wiring arranged on a center line along the second direction of the first wiring, wherein the semiconductor device according to any one of the above items 1 to 12 apparatus.
  • a ground line contact connected to the source region of the first driving transistor, a power line contact connected to the source region of the first load transistor, and a bit connected to the source Z drain region of the second access transistor A line contact is placed on one line of one cell unit boundary along the second direction;
  • the ground line contact connected to the source region of the second drive transistor, the power supply line contact connected to the source region of the second load transistor, and the bit line contact connected to the source / drain region of the first access transistor extend in the second direction. 14.
  • the ground line contact, the power supply line contact, and the bit line contact each have a width in the second direction larger than the width in the second direction of the semiconductor layer below the gate electrode, and are integrated with the semiconductor layer.
  • An SRAM cell unit including a pair of first and second drive transistors, a pair of first and second load transistors, and a pair of first and second access transistors, wherein the transistor is A semiconductor layer protruding upward with respect to the base plane, a gate electrode extending on opposite side surfaces of the semiconductor layer so as to straddle the semiconductor layer, and a gate electrode interposed between the gate electrode and the semiconductor layer A method of manufacturing a semiconductor device having a gate insulating film and a pair of source Z drain regions provided in the semiconductor layer,
  • the semiconductor layer pattern is patterned to form a semiconductor layer pattern having a stripe pattern in which long semiconductor layers extending in the first direction and having equal widths in the second direction perpendicular to the first direction are arranged at equal intervals. Forming, Removing a part of the striped pattern;
  • a gate electrode material is deposited, and the gate electrode material deposited film is patterned to form a gate electrode extending along the second direction on both side surfaces opposed to each other with an upper force so as to straddle the long semiconductor layer.
  • a method for manufacturing a semiconductor device comprising a step of forming a source Z drain region by introducing an impurity into the long semiconductor layer.
  • a part of the strip pattern is also removed, and a pad half having a width in the second direction wider than the width of the long semiconductor layer in the second direction. 19.
  • the semiconductor layer pattern further comprising a step of forming a cap insulating layer on the semiconductor layer, wherein the semiconductor layer and the cap insulating layer are patterned to provide a cap insulating layer on an upper layer.
  • the present invention it is possible to provide a semiconductor device having a high-density and easy-to-manufacture SRAM structure to which a FIN-type FET is applied.
  • FIG. 4 Illustration of the device structure of a FIN type FET applied to the present invention
  • FIG. 5 is an explanatory view (plan view) of an element structure in SRAM cell units according to the present invention.
  • FIG. 6 is an explanatory view (cross-sectional view) of an element structure in SRAM cell units according to the present invention.
  • FIG. 7 is an explanatory view (cross-sectional view) of an element structure in SRAM cell units according to the present invention.
  • FIG. 8 is an explanatory view of a method for manufacturing an SRAM structure according to the present invention.
  • FIG. 9 is an illustration of a method for manufacturing an SRAM structure according to the present invention.
  • FIG. 10 is an illustration of a method for manufacturing an SRAM structure according to the present invention.
  • FIG. 11 is an illustration of a method for manufacturing an SRAM structure according to the present invention.
  • FIG. 12 is an explanatory view of another element structure of the SRAM cell unit according to the present invention.
  • FIG. 13 is an explanatory diagram of another element structure of an SRAM cell unit according to the present invention.
  • FIG. 14 is an explanatory view of another element structure of an SRAM cell unit according to the present invention.
  • FIG. 15 is an explanatory diagram of another element structure of an SRAM cell unit according to the present invention.
  • FIG. 16 is an explanatory view of a method for manufacturing another SRAM structure according to the present invention.
  • FIG. 17 is an explanatory view of another element structure of an SRAM cell unit according to the present invention.
  • FIG. 18 is an explanatory diagram of another element structure in SRAM cell units according to the present invention.
  • FIG. 19 is an explanatory view (cross-sectional view) of an element structure in SRAM cell units according to the present invention.
  • a gate electrode 304 extending on opposite sides of the upper force A field effect transistor including a gate insulating film 305 interposed between the gate electrode 304 and the semiconductor layer 303 and a source Z drain region 306 provided in the semiconductor layer 303 can be used.
  • the semiconductor layer protruding vertically upward from the plane of the base constituting the FIN type FET (hereinafter referred to as "protruding semiconductor layer" as appropriate) is formed on the base insulating film 302 on the semiconductor substrate 301 as shown in FIG. Can be used.
  • the plane of the base means an arbitrary plane parallel to the substrate, and here means the surface of the base insulating film.
  • the base insulating film itself can be used as a substrate.
  • a semiconductor pattern is formed by patterning a semiconductor substrate, and a semiconductor layer portion projecting upward with respect to the surface of a separation insulating layer provided between the semiconductor patterns is formed as a FIN type FET. It can be used as a projection semiconductor layer.
  • the shape of the projection semiconductor layer of the FIN type FET can be a substantially rectangular parallelepiped shape according to the processing accuracy, but may be a shape deformed from the rectangular parallelepiped as long as desired element characteristics can be obtained! .
  • the gate electrode extends from the upper portion thereof on both opposing side surfaces so as to straddle the projecting semiconductor layer, and between the gate electrode and the projecting semiconductor layer.
  • the gate insulating film intervenes. Impurities are introduced into the protruding semiconductor layer under the gate electrode at a relatively low concentration according to a predetermined threshold voltage, and a channel is formed by applying a voltage to the gate electrode.
  • the insulating film interposed between each side surface of the protruding semiconductor layer (the surface perpendicular to the plane of the base) and the gate electrode function as a gate insulating film, the opposing side surfaces of the protruding semiconductor layer are formed. Channels can be formed.
  • a structure in which a channel is not formed on the upper surface of the projecting semiconductor layer can be obtained.
  • an insulating film as thin as the gate insulating film provided on the side surface between the upper surface of the projecting semiconductor layer and the gate electrode a channel can be formed on the upper surface of the projecting semiconductor layer. Is also possible.
  • the channel length direction is the longitudinal direction of the protruding semiconductor layer 303, that is, the direction of the gate length L.
  • the source Z drain region 306 is usually formed on both sides of the gate electrode of the projecting semiconductor layer 303. It is composed of a diffusion layer into which a high concentration impurity is introduced. Alternatively, a so-called Schottky 'source / drain' transistor may be formed by using a metal for the source Z drain region.
  • the FIN type FET of the present invention has a plurality of protruding semiconductor layers arranged in parallel in one transistor, and the gate electrode is formed by conductor wiring provided over the plurality of protruding semiconductor layers.
  • a so-called multi-structure configured may be adopted.
  • the element structure of each protruding semiconductor layer can be the same as described above. It is preferable that the widths W (widths in the direction parallel to the substrate plane and in the direction perpendicular to the channel length direction) of the projection semiconductor layers are equal to each other from the viewpoint of uniformity of element characteristics and calorie accuracy.
  • the Fin-type MISFET of the present invention preferably has a main channel formed on both opposing side surfaces of the protruding semiconductor layer, and the width W of the protruding semiconductor layer below the gate electrode is different from that during operation. It is preferable that the width is such that both sides of the semiconductor layer are completely depleted by the depletion layers formed. Such a configuration is advantageous for improving cutoff characteristics and carrier mobility and reducing the substrate floating effect. As an element structure capable of obtaining such a structure, it is preferable that the width W of the protruding semiconductor layer below the gate electrode is twice or less the height H of the semiconductor layer, or the gate length L or less.
  • the width W of the protruding semiconductor layer below the gate electrode is preferably set to 5 nm or more from the viewpoint of processing accuracy and strength, while lOnm or more is more preferable.
  • the thickness is preferably set to 60 nm or less, more preferably 30 nm or less.
  • Specific dimensions of the FIN type FET in the present invention include, for example, the width W of the protruding semiconductor layer: 5 to 100 nm, the height of the protruding semiconductor layer 11: 20 to 20011111, the gate length L: 10 to: LOOnm, Gate insulating film thickness: l to 5 nm (in case of SiO), impurity concentration of channel formation region: 0 to: LX 1
  • the impurity concentration of the source / drain regions can be appropriately set in the range of 1 ⁇ 10 19 to 1 ⁇ 10 21 cm — 3 .
  • the height H of the protruding semiconductor layer means the length of the semiconductor layer portion projecting upward from the surface of the base insulating film or the surface of the isolation insulating film in the direction perpendicular to the substrate plane.
  • a channel formation region refers to a portion of a protruding semiconductor layer below a gate electrode.
  • the material of the base insulating film or the isolation insulating film is not particularly limited as long as it has a desired insulating property. For example, SiO, SiN, A1
  • Examples include metal oxides such as N and alumina, and organic insulating materials.
  • single crystal silicon can be preferably used as a semiconductor for forming the projection semiconductor layer of the FIN type FET.
  • a silicon substrate can be used as a substrate under the base insulating film.
  • the present invention is not limited to a silicon substrate, and the present invention can be configured as long as there is an insulator under the projecting semiconductor layer.
  • an insulator under the projecting semiconductor layer For example, there is a structure such as SOS (silicon 'on' sapphire, silicon 'on' spinel) in which the insulator itself under the semiconductor layer becomes a support substrate.
  • SOS silicon 'on' sapphire, silicon 'on' spinel
  • the insulating support substrate include quartz and A1N substrates in addition to the above SOS.
  • SOI silicon
  • a semiconductor layer can be provided on these supporting substrates by a manufacturing technique (a bonding step and a thin film forming step) of the on-insulator).
  • a conductor having a desired conductivity and work function can be used.
  • a conductor having a desired conductivity and work function can be used.
  • the material include impurity-doped semiconductors such as crystalline SiC, metals such as Mo, W, and Ta, metal nitrides such as TiN and WN, and silicide compounds such as cobalt silicide, nickel silicide, platinum silicide, and erbium silicide.
  • the structure of the gate electrode is not limited to a single-layer film, and a stacked structure of a stacked film of a polycrystalline silicon film and a metal film, a stacked film of metal films, a stacked film of a polycrystalline silicon film and a silicide film, or the like is used. be able to.
  • a gate insulating film in the present invention an SiO film or a SiON film can be used.
  • High-K film A so-called high dielectric insulating film (High-K film) may be used.
  • the High-K film include metal oxide films such as TaO film, AlO film, LaO film, HfO film, ZrO film, HfSiO, Zr
  • a composite metal oxide represented by a composition formula such as SiO, HfA10, and ZrAlO can be given.
  • the gate insulating film may have a laminated structure.
  • a silicon-containing oxide film such as SiO or HfSiO is formed on a semiconductor layer such as silicon, and a high-K film is provided thereon.
  • An SRAM memory cell unit suitable for the present invention has a circuit shown by the circuit diagram of FIG. And a pair of drive transistors D and D and a pair of load transistors L and L and a pair of access transistors.
  • Transistors A and A total 6 transistors are arranged.
  • A is of the first conductivity type (eg, n-channel type),
  • Load transistors L, L are field-effect transistors of the second conductivity type (for example, p-channel type).
  • the pair of drive transistors D and D and the pair of load transistors L and L transmit 1-bit information.
  • a flip-flop circuit as an information storage unit to be stored is configured.
  • This flip-flop circuit is composed of a pair of CMOS inverters, and each CMOS inverter is composed of one driving transistor D (D) and one load transistor L (L).
  • One of the Z drains is a load transistor L (L)
  • the gates of the driving transistor D and the load transistor L forming one CMOS inverter are connected to the driving transistor D and the load transistor forming the other CMOS inverter.
  • a reference voltage (eg, GND) is supplied to the sources of the driving transistors D and D, and the load transistors are driven.
  • a power supply voltage (VDD) is supplied to the sources of the transistors L and L.
  • FIG. 5 to 7 show an example of an element structure in SRAM cell units.
  • Fig. 5 is a plan view
  • Fig. 6 (a) is a cross-sectional view taken along line A-A '
  • Fig. 6 (b) is a cross-sectional view taken along line B-B'
  • Fig. 6 (c) is a cross-sectional view taken along line C-C '
  • the sidewall insulating film 508 is omitted
  • FIGS. In (c) vertical dashed lines on both the left and right sides indicate cell unit boundaries.
  • n-channel type driving transistors D and D, and p-channel type load transistor L are placed on insulating layer 502 provided on semiconductor substrate 501.
  • the semiconductor layer portion of the nMOS region is an ⁇ -type region, and the semiconductor layer portion of the pMOS region is a P-type region.
  • One driving transistor D includes a protruding semiconductor layer 511D, a gate electrode 512 extending on both side surfaces of the protruding semiconductor layer 511D, the upper force of which extends across the protruding semiconductor layer 511D. It has a gate insulating film 505 interposed between 511D and a source Z drain region provided on both sides of the gate electrode of the projecting semiconductor layer 511D (FIG. 6 (a)). In this example, the cap insulating film 504 is provided between the upper portion of the projecting semiconductor layer and the gate electrode, and a channel is not formed on the upper surface of the projecting semiconductor layer. Other transistors also have cap insulating films. The other driving transistor D has a protrusion semiconductor layer 511D, a gate electrode 512 extending on both side surfaces of the protruding semiconductor layer 511D, the upper force of which extends across the protruding semiconductor layer 511D. It has a gate insulating film 505 interposed between 511D and a source Z drain region provided on
  • a gate electrode 522 extending on both sides facing the upper force so as to straddle the projecting semiconductor layer 521D, a gate insulating film 505 interposed between the gate electrode 522 and the projecting semiconductor layer 521D, It has a source Z drain region provided on both sides of the gate electrode of layer 521D.
  • One load transistor L includes a protruding semiconductor layer 511L, a gate electrode 512 extending on both side surfaces of the protruding semiconductor layer 511L, the upper force of which extends across the protruding semiconductor layer 511L. It has a gate insulating film 505 interposed between the 511L and a source Z drain region provided on both sides of the gate electrode of the protruding semiconductor layer 511L (FIGS. 6A and 6C).
  • the other load transistor L has a protrusion semiconductor layer 521L and straddles the protrusion semiconductor layer 521L.
  • the gate electrode 522 extends from the upper portion to the opposite side surfaces, the gate insulating film 505 interposed between the gate electrode 522 and the projecting semiconductor layer 521L, and the gate electrode 522 is provided on both sides of the gate electrode of the projecting semiconductor layer 521L. It has a source Z drain region.
  • One access transistor A includes a projecting semiconductor layer 511 A, a gate electrode 513 that extends over both sides of the projecting semiconductor layer 511 A, and also has an upper force facing the projecting semiconductor layer 511 A.
  • the gate insulating film 505 interposed between the layers 511 A and the protruding semiconductor layer 5 It has a source Z drain region provided on both sides of the 11 A gate electrode.
  • the other access transistor A has a protruding semiconductor layer 521A and the protruding semiconductor layer 521A.
  • a gate electrode 523 extending from both sides to the opposite side surfaces, a gate insulating film 505 interposed between the gate electrode 523 and the projecting semiconductor layer 521A, and a source Z provided on both sides of the gate electrode of the projecting semiconductor layer 521A. It has a drain region (FIG. 6 (a)).
  • Each transistor forming the SRAM may have a structure shown in FIG. FIG. 19 shows a cross-sectional structure corresponding to FIG. 6 (a).
  • a gate insulating film and a gate electrode are formed over the lower surface of the protruding semiconductor layer.
  • the lower surface of the protruding semiconductor layer can also be used as a channel, and the driving capability of the transistor can be improved.
  • This structure is achieved, for example, by forming the gate insulating film and the gate electrode after the insulating layer 502 is isotropically etched with hydrofluoric acid or the like using the protruding semiconductor layer as a mask and receded below the protruding semiconductor layer. Obtainable.
  • Each of the protruding semiconductor layers constituting each transistor in the SRAM cell unit has a longer direction (channel length direction) in the first direction (upper and lower vertical directions in FIG. 5, that is, in the direction of the CC ′ line). Is provided along.
  • a protruding semiconductor layer of the transistor is disposed.
  • the drive transistor D is connected to a ground line (GND) via a contact plug 514c connected to a pad semiconductor layer 514 formed integrally with the source region protrusion semiconductor layer 511D.
  • the drain region is connected to the drive transistor D and the drive transistor D via a contact plug 519c connected to the first node semiconductor layer 519 formed integrally with the projecting semiconductor layer 511D.
  • the source region of the load transistor L is connected to the power supply line VDD (upper wiring 60 lg) via a contact plug 515c connected to a pad semiconductor layer 515 formed integrally with the protruding semiconductor layer 511L.
  • the drain region is driven by a drive transistor via a contact plug 519c connected to a first node semiconductor layer 519 formed integrally with the protruding semiconductor layer 511L. It is connected to the gate electrode 522 of the transistor D and the load transistor L.
  • Access transistor A is connected to bit line BL (upper wiring 601c) via contact plug 516c connected to pad semiconductor layer 516 integrally formed with one-sided projection semiconductor layer 511A of source Z drain region. Is done.
  • the other of the source Z drain region is connected to the gate electrodes 522 of the driving transistor D and the load transistor L via a contact plug 519c connected to the first node semiconductor layer 519 formed integrally with the projecting semiconductor layer 511A.
  • the driving transistor D is formed integrally with the source semiconductor layer 521D.
  • the drain region is connected to the gate electrode 512 of the driving transistor D and the load transistor L via the contact plug 529c connected to the second node semiconductor layer 529 formed integrally with the protruding semiconductor layer 521D.
  • the load transistor L has its source region formed integrally with the protruding semiconductor layer 521L.
  • the power supply line VDD (upper wiring 601d) is connected through a contact plug 525c connected to the nod semiconductor layer 525.
  • the drain region is connected to the driving transistor D and the gate electrode 512 of the load transistor L via a contact plug 529c connected to the second node semiconductor layer 529 formed integrally with the protruding semiconductor layer 521L.
  • Access transistor A has its source
  • the other of the source Z drain region is a protruding semiconductor layer 521A.
  • the gate electrodes of the drive transistor D and the load transistor L are formed of a common gate wiring 512, and are contact plugs 517c connected to the pad electrode 517 having a width larger than the width of the gate electrode (gate length L). And upper layer wiring 601a to second node semiconductor layer 529.
  • the gate electrodes of the driving transistor D and the load transistor L are connected to a common gate wiring 5
  • gate electrode 22 and a pad electrode 527 having a width wider than the gate electrode width (gate length L). It is connected to the first node semiconductor layer 519 via the following contact plug 527c and upper wiring 601f.
  • the gate electrode 513 of the access transistor A is arranged such that the longitudinal center line of the gate electrode 513 coincides with the longitudinal center line of the gate wiring 522, and the width of the gate electrode (gate length) ) Connected to a word line WL via a contact plug 518c connected to a pad electrode 518 having a wider width.
  • the gate electrode 523 of the access transistor A is located in the longitudinal direction of the gate electrode 523.
  • the core line is arranged so as to coincide with the center line in the longitudinal direction of the gate wiring 512, and is connected to the pad electrode 528 having a width larger than the width (gate length) of the gate electrode. Connected to WL (upper wiring 601b).
  • adjacent SRAM cell units have a mirror image relationship with the cell unit boundary as the axis of symmetry.
  • the semiconductor layer pattern forming the protruding semiconductor layer, the wiring pattern forming the gate electrode, and the contact layout have line symmetry (mirror) with each of the four sides of the cell unit boundary as the axis of symmetry.
  • U ⁇ is preferred to be arranged to be inverted.
  • the ability to form a high-density SRAM structure that is easy to manufacture and can be formed with high accuracy is adopted. This makes it possible to obtain an SRAM structure which can be manufactured more easily and can be formed with high precision.
  • Each of the protruding semiconductor layers constituting each transistor in the SRAM cell unit has a longer direction (channel length direction) in the first direction (upper and lower vertical directions in FIG. 5, that is, in the direction of the CC ′ line). It is preferable that the distance between the center lines of the protruding semiconductor layers along the first direction is an integral multiple of the minimum distance among these distances. It is preferable that these protruding semiconductor layers are equal to each other and have a width W (Wa).
  • the minimum distance between the center line of the protruding semiconductor layer of one load transistor L and the center line of the protruding semiconductor layer of the other load transistor L has a minimum distance Rmin.
  • the center line of the projecting semiconductor layer is defined as the projecting semiconductor layer passing through the midpoint of the width w of the projecting semiconductor layer (width in the direction parallel to the base plane and perpendicular to the channel length direction). A line along the longitudinal direction (channel length direction) of the body layer.
  • the center line of the protruding semiconductor layer of one transistor between the transistors corresponding to each other and the other is preferable that the gap be on the center line of the projecting semiconductor layer of the transistor, but a sufficient effect can be obtained if the difference is not more than 20%, preferably not more than 10% of the above-mentioned minimum interval. Can be.
  • one driving transistor D has a semiconductor layer arranged on the center line of the projecting semiconductor layer of one access transistor A, and the other driving transistor D Center of the projecting semiconductor layer of the other access transistor A
  • One load transistor L has a semiconductor layer adjacent to the protruding semiconductor layer of one driving transistor D, and the other load transistor L has a semiconductor layer adjacent to the protruding semiconductor layer of the other driving transistor D.
  • one load transistor L has a semiconductor layer arranged on the center line of the projecting semiconductor layer of one access transistor A, and the other load transistor L has the center of the projecting semiconductor layer of the other access transistor A.
  • One driving transistor D has a semiconductor layer adjacent to the protrusion semiconductor layer of one load transistor L, and the other driving transistor D has the other load transistor.
  • the other driving transistor D is connected to the center line of the projecting semiconductor layer of one driving transistor D.
  • the distance between the other driving transistor D and the center line of the protruding semiconductor layer has the minimum distance.
  • Each interval is at least twice the minimum interval Rmin.
  • the distance between the center line of the semiconductor layer of one transistor and the center line of the semiconductor layer of the other transistor is between the access transistors adjacent to each other.
  • it is less than three times.
  • a sufficient space for gate separation between 517 and 523, between 513 and 527) and a space for pn separation (around 519 and 529) can be secured.
  • sufficient space (around 518 and 528) for the word line contact can be secured.
  • ground line contact 5 connected to the source region of one drive transistor D
  • the power line contact 525c connected to the source region of the star L and the other access transistor
  • bit line contact 516c connecting to the source / drain region of the transistor A is arranged on one line of the other cell unit boundary along the second direction.
  • the protruding semiconductor layer of each transistor is provided on the insulating layer 502.
  • the following structure is required.
  • the semiconductor layer 511D of the driving transistor D, the semiconductor layer 511L of the load transistor L, and the semiconductor layer 511A of the access transistor A are integrally formed, and the pn of the p-type region and the n-type region is formed.
  • a second node semiconductor layer 529 having a pn junction 529j with the region can be provided.
  • the semiconductor layer forming the projecting semiconductor layer of each transistor is provided on the insulating layer, the p-type region and the n-type region are directly joined to form the drain of the driving transistor. And the drain of the load transistor can be directly connected.
  • the p-type region and the n-type region can be electrically short-circuited by the silicide layer 509. As a result, the SRAM cell unit area can be reduced.
  • the node contact 519c connected to the upper wiring 601h is connected on the first node semiconductor layer 519, and the second node contact 529c connected to the upper wiring is connected to the second node semiconductor layer 529c.
  • the first and second node semiconductor layers also function as contact pad layers. Therefore, according to this configuration, it is possible to secure a sufficient node contact region while increasing the density.
  • a silicon substrate has a buried insulating film (base insulating film) that also has SiO force,
  • An SOI substrate having a semiconductor layer on which a single-crystal silicon is also formed is prepared.
  • a sacrificial oxide film is formed on the semiconductor layer of the SOI substrate, and an impurity for forming a channel region is ion-implanted through the sacrificial oxide film.
  • a cap insulating film is formed on the conductor layer.
  • the introduction of impurities for forming the channel region is performed by oblique ion implantation, Halo implantation, or the like after the patterning of the semiconductor layer.
  • FIG. 8 shows the state at this time.
  • 8 (a) and 8 (b) are plan views
  • FIG. 8 (c) is a cross-sectional view taken along line AA ′
  • FIG. 8 (d) is a cross-sectional view taken along line BB ′.
  • the region surrounded by oblique lines in FIG. 8B indicates a region where a semiconductor layer is removed in a later step.
  • reference numeral 501 denotes a semiconductor substrate
  • reference numeral 502 denotes a buried insulating film
  • reference numeral 503 denotes a semiconductor layer
  • reference numerals 503a and 503b denote long semiconductor layers
  • reference numeral 504 denotes a cap insulating film.
  • the long semiconductor layer 503a constitutes the projection semiconductor layer of the FIN type FET, and the long semiconductor layer 503b is a dummy semiconductor layer to be removed in a later step.
  • the semiconductor layer pattern 503 including these long semiconductor layers 503a and 503b is formed so as to be axisymmetric (mirror inversion) with each of the four sides of the cell unit boundary corresponding to the SRAM cell unit boundary as the axis of symmetry. You. By forming such a pattern having a high periodicity, a fine pattern can be formed with high accuracy in this pattern region.
  • the band-shaped semiconductor layer portions 503c and 503d orthogonal to the long semiconductor layers 503a and 503b are partially removed in a later step, and the remaining portion becomes a pad semiconductor layer that comes into contact with a contact plug. .
  • Pad semiconductor layers for ground line contacts, power supply line contacts, and bit line contacts are formed from the band-shaped semiconductor layer portion 503c, and pad semiconductor layers outside the storage node contour are formed from the band-shaped semiconductor layer portion 503d.
  • the width Wb of these band-shaped semiconductor layers in the first direction is preferably set wider than the width Wa of the long semiconductor layer in the second direction in order to secure a sufficient contact region.
  • FIG. 9 (a) is a plan view
  • FIG. 9 (b) is a cross-sectional view taken along line CC '
  • FIG. 9 (c) is a cross-sectional view taken along line A-A'
  • FIG. 9 (d) is a cross-sectional view taken along line B-B '. is there.
  • Left in Fig. 9 (b) to (d) Vertical dashed lines on both right sides indicate cell unit boundaries.
  • the remaining long semiconductor layer 503a constitutes the protruding semiconductor layer of the FIN type FET, and the remaining band-like semiconductor layer 503c serves as a ground line contact, a power supply line contact, and a bit line contact.
  • a pad semiconductor layer is formed, and the remaining band-shaped semiconductor layer portion 503d forms a pad semiconductor layer outside the storage node contour.
  • a gate electrode material is deposited, and a gate electrode is formed by lithography and dry etching.
  • a gate electrode is formed by lithography and dry etching.
  • polysilicon is deposited, followed by lithography and ion implantation to drop n-type impurities (phosphorous, arsenic, etc.) in the nMOS region and p-type impurities (boron, etc.) in the pMOS region, followed by lithography and dry
  • a gate wiring is formed by etching.
  • an n-type polysilicon gate can be formed in the nMOS region and a p-type polysilicon gate can be formed in the pMOS region.
  • an impurity is introduced from the side surface of the long semiconductor layer by oblique ion implantation into the base plane to form an extension doped region.
  • lithography is used to introduce n-type impurities (phosphorus, arsenic, etc.) into the nMOS region and p-type impurities (boron, etc.) into the pMOS region.
  • a halo implantation for ion-implanting an impurity having a conductivity type opposite to that of the extension dope region may be performed.
  • FIG. 10 shows the state at this time.
  • 10 (a) is a plan view
  • FIG. 10 (b) is a cross-sectional view taken along the line CC ′
  • FIG. 10 (c) is a cross-sectional view taken along the line AA ′
  • FIG. 10 (d) is a cross-sectional view taken along the line BB ′. is there.
  • the vertical dashed lines on both the left and right sides indicate cell unit boundaries.
  • Numerals 512, 513, 522, and 523 in the figure denote gate wirings
  • numeral 506 denotes an extension dope region.
  • an insulating film is deposited on the entire surface, and then etched back by anisotropic etching to form a sidewall insulating film.
  • the cap insulating film 504 is also removed by etching to expose the upper surface of the semiconductor layer other than under the sidewall insulating film.
  • ion implantation is performed perpendicularly to the plane of the base to form a source Z drain diffusion region.
  • n-type impurity in the nMOS region phosphorus, arsenic, etc.
  • the P M OS region to introduce a p-type impurity (such as boron).
  • the extension doping region which does not overlap with the source Z drain diffusion region, becomes an extension region, and V, so-called LDD (Li ghtly Doped Drain) structure is formed.
  • FIG. 11 shows the state at this time.
  • 11 (a) is a plan view
  • FIG. 11 (b) is a cross-sectional view taken along the line CC ′
  • FIG. 11 (c) is a cross-sectional view taken along the line AA ′
  • FIG. 11 (d) is a cross-sectional view taken along the line BB ′. is there.
  • the vertical broken lines on the left and right sides indicate cell unit boundaries.
  • reference numeral 508 denotes a sidewall insulating film
  • 506 denotes an extension region
  • 507 denotes a source / drain diffusion region. Note that only the portion of the sidewall insulating film 508 in FIG.
  • a silicide layer 509 such as nickel silicide is formed on the source Z drain diffusion region and on the gate wiring (gate electrode).
  • a series of steps of a step of forming an interlayer insulating film, a step of forming a contact plug, and a step of forming a wiring are performed twice or more to obtain a predetermined SRAM structure.
  • the state at this time is shown in FIGS. Although only one layer of the upper layer wiring is shown in these figures, the upper layer wiring is actually composed of a plurality of layers vertically and horizontally crossing each other via an interlayer insulating film.
  • FIGS. 12A to 12C show other examples of the semiconductor layer pattern corresponding to FIG. 8A.
  • FIG. 8 (a) shows an area corresponding to one SRAM cell unit.
  • FIGS. 12 (a) to 12 (c) show an area corresponding to a total of four SRAM cell units in two columns each in the vertical and horizontal directions. Dotted lines in the figure indicate cell unit boundaries.
  • the semiconductor layer pattern in the black portion and the semiconductor layer pattern in the dot portion are portions left after the next removal step. Impurities are ion-implanted so that the semiconductor layer pattern in the black portion becomes n-type later and the semiconductor layer pattern in the dot portion becomes p-type later.
  • one long semiconductor layer between the long semiconductor layer forming the driving transistor and the long semiconductor layer forming the load transistor is removed.
  • the distance between the center line of the long semiconductor layer forming the driving transistor and the center line of the long semiconductor layer forming the load transistor is twice the minimum distance Rmin.
  • the unit regions adjacent in the second direction the left-right direction in the drawing
  • two long semiconductor layers between the long semiconductor layers constituting the access transistor adjacent to each other are removed.
  • the distance between the center lines of the long semiconductor layers constituting the access transistor is three times the minimum distance Rmin.
  • FIGS. 13 (a) to 13 (d) show examples in which a FIN type FET having a so-called multi-structure in which one FIN type transistor has a plurality of protruding semiconductor layers is applied to an SRAM.
  • the driving transistor, the load transistor, and the access transistor each have two protruding semiconductor layers.
  • FIG. 13 (a) is another example of the semiconductor layer pattern corresponding to FIG. 8 (a).
  • FIG. 8 (a) shows a region corresponding to one SRAM cell unit.
  • FIG. 13 (a) shows a region corresponding to a total of four SRAM cell units in two columns each in the vertical and horizontal directions. The dotted line in the figure indicates the cell unit boundary.
  • the semiconductor layer pattern in the black portion and the semiconductor layer pattern in the dot portion are portions left after the next removal step. Impurity S ions are implanted so that the semiconductor layer pattern in the black portion becomes n-type and the semiconductor layer pattern in the dot portion becomes p-type later.
  • FIG. 13B is a pattern showing a removed region of the semiconductor layer pattern. After removing unnecessary portions of the semiconductor layer pattern to form the semiconductor layer pattern shown in FIG.
  • the SRAM structure shown in FIG. 13D can be formed through a process similar to the method described above.
  • FIGS. 14 and 15 show another element structure of the SRAM cell unit.
  • Fig. 14 (a) is a plan view
  • Fig. 14 (b) is a cross-sectional view taken along line C-C '
  • Fig. 14 (c) is a cross-sectional view taken along line A-A'
  • Fig. 14 (d) is a cross-sectional view taken along line B-B '
  • FIG. 15 is a sectional view taken along line DD ′.
  • the sidewall insulating film 508 is omitted
  • FIGS. 14B to 14D the vertical dashed lines on both the right and left sides indicate cell unit boundaries.
  • a Balta semiconductor substrate is used in place of the SOI substrate, and the projecting semiconductor layer of the FIN type FET is constituted by a part of this semiconductor substrate, and the surface of the isolation insulating film provided on the semiconductor substrate is provided. Projecting upward from. Further, a semiconductor layer portion forming the drain of the driving transistor and a semiconductor layer portion forming the drain of the load transistor are separated, and a storage node contact is connected to each semiconductor layer portion. Except for the above points, it has a structure similar to the SRAM structure shown in FIGS. 5 and 6 described above.
  • the semiconductor layer pattern 703 in the present embodiment is formed integrally with the bulk semiconductor substrate 701 as shown in FIGS. 14 (b) to (c), and is constituted by a part thereof.
  • the semiconductor layer pattern 703 also projects upward on the surface of the isolation insulating film 702 provided on the semiconductor substrate 701, and the periphery of the projection is surrounded by the isolation insulating film. That is, the isolation insulating film 702 is provided on the semiconductor substrate other than the protruding semiconductor layer noe.
  • a P level is provided in the nMOS area
  • an N level is provided in the pMOS area.
  • the contact structure of the storage node in the present embodiment includes a semiconductor layer (n-type) forming the drain of the driving transistor and a semiconductor forming the drain of the load transistor.
  • a contact plug 704 is connected to each of the layers (p-type), and these contact plugs 704 are connected by an upper wiring 705.
  • the n-type semiconductor layer and the p-type semiconductor layer constituting the drain are separated from each other by the isolation insulating film 702, and the separated two semiconductor layers are connected via the contact plug 704 connecting to each semiconductor layer.
  • the above configuration can be manufactured, for example, as follows.
  • a semiconductor substrate having a P-well and an N-well provided in a predetermined region, for example, a silicon substrate is prepared. If necessary, after ion implantation for forming a channel region is performed on the silicon substrate, a cap insulating film is formed on the entire surface.
  • FIGS. 16 (a) and (b) The state at this time is shown in FIGS. 16 (a) and (b).
  • FIG. 16A is a plan view
  • FIG. 16B is a cross-sectional view taken along line AA ′.
  • a region surrounded by oblique lines in FIG. 16 (a) indicates a region where a semiconductor layer notch is removed in a later step.
  • an insulating film is deposited on the entire surface so as to bury the remaining semiconductor layer pattern, and the insulating film surface is flattened by CMP (chemical mechanical polishing). Subsequently, the insulating film is etched back to expose the upper portion of the semiconductor layer pattern 703, and an isolation insulating film 702 is formed around the semiconductor layer pattern. The state at this time is shown in the sectional view taken along the line AA ′ of FIG. 16 (d).
  • the SRAM structure of the present embodiment can be manufactured by a method similar to the above-described method, except for a step relating to the contact structure of the storage node.
  • FIG. 17 and 18 show another example of the SRAM device structure. These figures show an area corresponding to a total of four SRAM cell units in two columns each in the vertical and horizontal directions. The dotted line in the figure indicates the cell unit boundary.
  • FIG. 17 (a) shows another example (line and space pattern) of the semiconductor layer pattern corresponding to FIG. 8 (a).
  • This semiconductor layer pattern does not have a pattern in the second direction that intersects with the long semiconductor layer in the first direction, and is composed only of a stripe pattern in which the long semiconductor layers are arranged at equal intervals over the entire SRAM formation area. Is done.
  • FIG. 17 (b) is a pattern showing a removed region of the semiconductor layer in the semiconductor layer pattern shown in FIG. 17 (a). The turns are shown repeatedly. Unnecessary portions of the semiconductor layer pattern are removed to form the semiconductor layer pattern shown in FIG. 18 (a), and then the SRAM structure shown in FIG. 18 (b) is formed through a process similar to the above-described manufacturing method. can do.
  • reference numeral 801 denotes a buried conductor wiring connecting the drain of the driving transistor D and the drain of the load transistor L
  • reference numeral 802 denotes the drain of the driving transistor D and the drain of the second load transistor L.
  • These buried conductor wirings are connected to the upper layer wirings and also serve as contact plugs for storage nodes.
  • an opening is provided in the interlayer insulating film in a groove shape along the second direction, semiconductor layers to be connected to each other are exposed in the opening, and a conductive material is buried in the opening. Can be formed.
  • a contact plug is connected to each of the semiconductor layer forming the drain of the drive transistor and the semiconductor layer forming the drain of the load transistor. The structure is such that both drains are connected by an upper layer wiring via a contact plug.

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Abstract

　一対の駆動トランジスタと一対の負荷トランジスタと一対のアクセストランジスタを備えたＳＲＡＭセル単位を有する半導体装置であって、前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース／ドレイン領域を有し、前記半導体層はそれぞれ、その長手方向が第１方向に沿って設けられ、第１方向に隣接するＳＲＡＭセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第１方向に沿った中心線上に他方のトランジスタの半導体層が配置されている半導体装置。

Description

半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法に関し、特に SRAM (スタティックラン ダムアクセスメモリ： Static Random Access Memory)を備えた半導体記憶装置および その製造方法に関するものである。
背景技術
[0002] 半導体記憶素子である SRAMメモリセルは、以下に説明する基本構造を有する。
[0003] SRAMメモリセルは、図 1の回路図に示すように、情報蓄積部としてのフリップフロ ップ回路、及び情報の書き込み ·読み出しを行うデータ線 (ビット線 BL、 BL )とフリツ
1 2 プフロップ回路との導通を制御する一対のアクセストランジスタ A、 Aで構成されて
1 2
いる。そして、フリップフロップ回路は、例えば一対の CMOSインバータで構成され、 それぞれの CMOSインバータは、一つの駆動トランジスタ D (D )と一つの負荷トラ
1 2
ンジスタ L (L )で構成される。
1 2
[0004] アクセストランジスタ A (A )のソース Zドレイン領域の一方は、負荷トランジスタ L (
1 2 1
L )及び駆動トランジスタ D (D )のドレインに接続され、他方はビット線 BL (BL )に
2 1 2 1 2 接続されている。また、一対のアクセストランジスタ A、 Aのゲートはそれぞれワード
1 2
線 WLの一部を構成し、互いに接続されている。
[0005] 一方の CMOSインバータを構成する駆動トランジスタ D及び負荷トランジスタ Lの ゲートは、他方の CMOSインバータを構成する駆動トランジスタ D及び負荷トランジ
2
スタ Lのドレイン（蓄積ノード N )に接続されている。また、この後者の CMOSインバ
2 2
ータを構成する駆動トランジスタ D及び負荷トランジスタ Lのゲートは、前者の CMO
2 2
Sインバータを構成する駆動トランジスタ D及び負荷トランジスタ Lのドレイン (蓄積ノ ード N )に接続されている。このように、一対の CMOSインバータ間において、一方 の CMOSインバータの入出力部と他方の CMOSインバータのゲートとが互いにロー カル配線 (局所配線）と呼ばれる一対の配線 I、1を介してクロスカップル (交差結合）
1 2
されている。 [0006] そして、駆動トランジスタ D、 Dのソース領域には、基準電圧 (Vss、例えば GND)
1 2
が供給され、負荷トランジスタ L、 Lのソース領域には、電源電圧 (VDD)が供給さ
1 2
れる。
[0007] 以上に説明した SRAMセルは、ノイズに強ぐ待機時の消費電力が小さい等の優 れた素子特性を有するが、 1メモリセルに 6トランジスタが必要なこと、多数の配線が 必要なこと、及び同一セル内に p型 MOSと n型 MOSとの素子分離が必要であること から、セル面積が大きくなりやす 、と 、う問題を有して 、る。
[0008] 一方、 MIS型電界効果トランジスタ（以下「FET」 t\、う）の一種として、 、わゆる FI N型 FETが提案されている。この FIN型 FETは、基板平面に垂直方向に突起した直 方体状半導体部を有し、この直方体状半導体部の一方の側面から上面を越えて反 対側面まで跨ぐようにゲート電極が設けられている。そして、この直方体状半導体部 とゲート電極との間にはゲート絶縁膜が介在し、主として直方体状半導体部の両側 面に沿ってチャネルが形成される。このような FIN型 FETは、チャネル幅を基板平面 に対して垂直方向にとれる点から微細化に有利であることに加え、カットオフ特性や キャリア移動度の向上、短チャネル効果やパンチスルーの低減といった種々の特性 改善に有利であることが知られて 、る。
[0009] このような FIN型 FETとして、特許文献 1 (特開昭 64— 8670号公報）には、ソース 領域、ドレイン領域およびチャネル領域をもつ半導体部分がウェハ基板の平面に対 してほぼ垂直な側面を有する直方体状であり、この直方体状半導体部分の高さがそ の幅よりも大きぐかつゲート電極が前記ウェハ基板の平面に垂直方向に延在するこ とを特徴とする MOS電界効果トランジスタが開示されて 、る。
[0010] 特許文献 1には、前記直方体状半導体部分の一部がシリコンウェハ基板の一部で ある形態と、前記直方体状半導体部分の一部が SOI (Silicon On Insulator)基板の単 結晶シリコン層の一部である形態が例示されている。前者を図 2 (a)に、後者を図 2 (b )に示す。
[0011] 図 2 (a)に示す形態では、シリコンウェハ基板 101の一部を直方体状部分 103とし、 ゲート電極 105がこの直方体状部分 103の頂部を越えて両側に延在している。そし て、この直方体状部分 103において、ゲート電極両側の部分にソース領域およびドレ イン領域が形成され、ゲート電極下の絶縁膜 104下の部分にチャネルが形成される 。チャネル幅は直方体状部分 103の高さ hの 2倍に相当し、ゲート長はゲート電極 10 5の幅 Lに対応する。直方体状部分 103は、シリコンウェハ基板 101を異方性エッチ ングして溝を形成し、この溝の内側に残した部分で構成されている。また、ゲート電極 105は、この溝内に形成した絶縁膜 102上に、直方体状部分 103を跨ぐように設け ている。
[0012] 図 2 (b)に示す形態では、シリコンウェハ基板 111、絶縁層 112及びシリコン単結晶 層からなる SOI基板を用意し、そのシリコン単結晶層をパターユングして直方体状部 分 113とし、そして、この直方体状部分 113を跨ぐように、露出した絶縁層 112上にゲ ート電極 115を設けている。この直方体状部分 113において、ゲート電極両側の部 分にソース領域およびドレイン領域が形成され、ゲート電極下の絶縁膜 114下の部 分にチャネルが形成される。チャネル幅は直方体状部分 113の高さ aの 2倍とその幅 bとの合計に相当し、ゲート長はゲート電極 115の幅 Lに対応する。
[0013] 一方、特許文献 2 (特開 2002— 118255号公報）には、例えば図 3 (a)〜（c)に示 すような、複数の直方体状半導体部（凸状半導体層 213)を有する FIN型 FETが開 示されている。図 3 (b)は図 3 (a)の B— B線断面図であり、図 2 (c)は図 3 (a)の C— C 線断面図である。この FIN型 FETは、シリコン基板 210のゥヱル層 211の一部で構成 される凸状半導体層 213を複数有し、これらが互いに平行に配列され、これらの凸状 半導体層の中央部を跨 ヽでゲート電極 216が設けられて ヽる。このゲート電極 216 は、絶縁膜 214の上面力も各凸状半導体層 213の側面に沿って形成されている。各 凸状半導体層とゲート電極間には絶縁膜 218が介在し、ゲート電極下の凸状半導体 層にチャネル 215が形成される。また、各凸状半導体層にはソース Zドレイン領域 21 7が形成され、ソース Zドレイン領域 217下の領域 212には高濃度不純物層（パンチ スルーストッパー層）が設けられている。そして、層間絶縁膜 226を介して上層配線 2 29、 230が設けられ、各コンタクトプラグ 228により、各上層配線とそれぞれソース/ ドレイン領域 207及びゲート電極 216とが接続されている。このような構造によれば、 凸状半導体層の側面をチャネル幅として用いることができるため、プレーナ型の従来 の FETに比べて平面的な面積を小さくすることができることが記載されている。 [0014] 近年、このような FIN型 FETを SRAMへ適用する試みが行われている。例えば、 特許文献 3 (特開平 2— 263473号公報）には、 SRAMのメモリセルを構成する一部 のトランジスタ（ワード線をゲートとするトランジスタ）に FIN型 FETが適用された例が 記載されている。また、非特許文献 1 (Fu-Liang Yang et al, IEDM (International Ele ctron Devices Meeting) , 2003, p. 627〜630)には、 FIN型 FETの SRAMへの適 用の可能性が示され、非特許文献 2 (T. Park et al, IEDM, 2003, p. 27〜30)及 び非特許文献 3 (jeong- Hwan Yang et al, IEDM, 2003, p. 23〜26)には、それぞ れ FIN型 FETの SRAMへの適用例が記載されて!、る。
発明の開示
[0015] 本発明の目的は、 FIN型 FETを用いた SRAMを備え、高密度で且つ製造が容易 な構造を有する半導体装置を提供することにある。
[0016] 本発明は、以下の（1)項〜（22)項にそれぞれ記載した態様が含まれる。
[0017] (1)一対の第 1及び第 2駆動トランジスタと一対の第 1及び第 2負荷トランジスタと一 対の第 1及び第 2アクセストランジスタを備えた SRAMセル単位を有する半導体装置 であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この 半導体層を跨ぐようにその上部力 相対する両側面上に延在するゲート電極と、この ゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けら れた一対のソース Zドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第 1方向に沿って設けられ、 第 1方向に隣接する SRAMセル単位間にお!/、て、互いに対応するトランジスタ間 のいずれにおいても、一方のトランジスタの半導体層の第 1方向に沿った中心線上 に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
[0018] (2)—対の第 1及び第 2駆動トランジスタと一対の第 1及び第 2負荷トランジスタと一 対の第 1及び第 2アクセストランジスタを備えた SRAMセル単位を有する半導体装置 であって、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この 半導体層を跨ぐようにその上部力 相対する両側面上に延在するゲート電極と、この ゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けら れた一対のソース zドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第 1方向に沿って設けられ、且つこれ ら半導体層の第 1方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔 の整数倍となるように配置され、
これらの半導体層は、互いに等しい基体平面に平行かつ第 1方向に垂直な第 2方 向の幅を有し、
第 1方向に隣接する SRAMセル単位間にお!/、て、互いに対応するトランジスタ間 のいずれにおいても、一方のトランジスタの半導体層の第 1方向に沿った中心線上 に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
[0019] (3)前記 SRAMセル単位内において、
第 1駆動トランジスタは、第 1アクセストランジスタの半導体層の第 1方向に沿った中 心線上に配置された半導体層を有し、第 2駆動トランジスタは、第 2アクセストランジス タの半導体層の第 1方向に沿った中心線上に配置された半導体層を有し、
第 1負荷トランジスタは、第 1駆動トランジスタの半導体層と隣接する半導体層を有 し、第 2負荷トランジスタは、第 2駆動トランジスタの半導体層と隣接する半導体層を 有し、
第 1負荷トランジスタ及び第 2負荷トランジスタは、当該第 1負荷トランジスタの半導 体層の中心線と当該第 2負荷トランジスタの半導体層の中心線との間隔が前記最小 間隔を有するように配置されて 、る 2項に記載の半導体装置。
[0020] (4)前記 SRAMセル単位内において、
第 1負荷トランジスタは、第 1アクセストランジスタの半導体層の第 1方向に沿った中 心線上に配置された半導体層を有し、第 2負荷トランジスタは、第 2アクセストランジス タの半導体層の第 1方向に沿った中心線上に配置された半導体層を有し、
第 1駆動トランジスタは、第 1負荷トランジスタの半導体層と隣接する半導体層を有 し、第 2駆動トランジスタは、第 2負荷トランジスタの半導体層と隣接する半導体層を 有し、
第 1駆動トランジスタ及び第 2駆動トランジスタは、当該第 1駆動トランジスタの半導 体層の中心線と当該第 2駆動トランジスタの半導体層の中心線との間隔が前記最小 間隔を有するように配置されて 、る 2項に記載の半導体装置。
[0021] (5)互いに隣接する第 1駆動トランジスタの半導体層と第 1負荷トランジスタの半導 体層との第 1方向に沿った中心線同士の間隔、および互いに隣接する第 2駆動トラン ジスタの半導体層と第 2負荷トランジスタの半導体層との第 1方向に沿った中心線同 士の間隔が、それぞれ、前記最小間隔の少なくとも 2倍である 2項、 3項又は 4項に記 載の半導体装置。
[0022] (6)第 2方向に隣接する SRAMセル単位間において一方の SRAMセル単位のァ クセストランジスタと他方の SRAMセル単位のアクセストランジスタが互いに隣接する ように配置され、一方のアクセストランジスタの半導体層の第 1方向に沿った中心線と 他方のアクセストランジスタの半導体層の第 1方向に沿った中心線との間隔が、前記 最小間隔の少なくとも 2倍である 2項〜 5項のいずれかに記載の半導体装置。
[0023] (7)前記 SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、 絶縁層上に設けられた半導体層で構成されている 2〜6項のいずれか〖こ記載の半導 体装置。
[0024] (8)前記 SRAMセル単位内において、第 1駆動トランジスタは、第 1アクセストラン ジスタの半導体層および第 1負荷トランジスタの半導体層と一体に形成された半導体 層を有し、第 2駆動トランジスタは、第 2アクセストランジスタの半導体層および第 2負 荷トランジスタの半導体層と一体に形成された半導体層を有する 7項に記載の半導 体装置。
[0025] (9)前記 SRAMセル単位内において、前記絶縁層上に、第 1駆動トランジスタの半 導体層、第 1負荷トランジスタの半導体層及び第 1アクセストランジスタの半導体層と 一体に形成され、第 1導電型の領域と第 2導電型の領域との接合部を有する第 1半 導体層領域、ならびに第 2駆動トランジスタの半導体層、第 2負荷トランジスタの半導 体層及び第 2アクセストランジスタの半導体層と一体に形成され、第 1導電型の領域 と第 2導電型の領域との接合部を有する第 2半導体層領域を有し、
第 1駆動トランジスタのドレイン領域と第 1負荷トランジスタのドレイン領域に接続す る第 1ノードコンタクトが前記第 1半導体層領域上に接続し、第 2駆動トランジスタのド レイン領域と第 2負荷トランジスタのドレイン領域に接続する第 2ノードコンタクトが前 記第 2半導体層領域上に接続している 7項に記載の半導体装置。
[0026] (10)前記 SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体 層で構成され、
第 1駆動トランジスタは、第 1アクセストランジスタの半導体層および第 1負荷トランジ スタの半導体層と一体に形成された半導体層を有し、第 2駆動トランジスタは、第 2ァ クセストランジスタの半導体層および第 2負荷トランジスタの半導体層と一体に形成さ れた半導体層を有する 1項に記載の半導体装置。
[0027] (11)前記 SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体 層で構成され、
前記絶縁層上に、第 1駆動トランジスタの半導体層、第 1負荷トランジスタの半導体 層及び第 1アクセストランジスタの半導体層と一体に形成され、第 1導電型の領域と 第 2導電型の領域との接合部を有する第 1半導体層領域、ならびに第 2駆動トランジ スタの半導体層、第 2負荷トランジスタの半導体層及び第 2アクセストランジスタの半 導体層と一体に形成され、第 1導電型の領域と第 2導電型の領域との接合部を有す る第 2半導体層領域を有し、
第 1駆動トランジスタのドレイン領域と第 1負荷トランジスタのドレイン領域に接続す る第 1ノードコンタクトが第 1半導体層領域上に接続し、第 2駆動トランジスタのドレイ ン領域と第 2負荷トランジスタのドレイン領域に接続する第 2ノードコンタクトが第 2半 導体層領域上に接続している 1項に記載の半導体装置。
[0028] (12)前記 SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、 半導体基板の一部で構成され、この半導体基板上に設けられた分離絶縁膜の上面 に対して突起して 、る 1〜6項の 、ずれかに記載の半導体装置。
[0029] (13)前記 SRAMセル単位内において、
第 1駆動トランジスタのゲート電極と第 1負荷トランジスタのゲート電極は、第 1方向 に垂直な第 2方向に沿った第 1配線で構成され、第 2駆動トランジスタのゲート電極と 第 2負荷トランジスタのゲート電極は、第 2方向に沿った第 2配線で構成され、 第 1アクセストランジスタのゲート電極は、第 2配線の第 2方向に沿った中心線上に 配置された第 3配線で構成され、第 2アクセストランジスタのゲート電極は、第 1配線 の第 2方向に沿った中心線上に配置された第 4配線で構成されて 、る 1〜 12項の ヽ ずれかに記載の半導体装置。
[0030] (14)第 1駆動トランジスタのソース領域に接続するグランド線コンタクト、第 1負荷ト ランジスタのソース領域に接続する電源線コンタクト及び第 2アクセストランジスタのソ ース Zドレイン領域に接続するビット線コンタクトが、第 2方向に沿った一方のセル単 位境界の 1ライン上に配置され、
第 2駆動トランジスタのソース領域に接続するグランド線コンタクト、第 2負荷トランジ スタのソース領域に接続する電源線コンタクト及び第 1アクセストランジスタのソース/ ドレイン領域に接続するビット線コンタクトが、第 2方向に沿った他方のセル単位境界 の 1ライン上に配置されて 、る 1〜 13項の 、ずれかに記載の半導体装置。
[0031] (15)グランド線コンタクト、電源線コンタクト及びビット線コンタクトはそれぞれ、ゲー ト電極下の半導体層の第 2方向の幅より広い第 2方向の幅を有し且つ当該半導体層 と一体に形成されたパッド半導体層上に接続されている 1〜14項のいずれかに記載 の半導体装置。
[0032] (16)隣接する SRAMセル単位同士がセル単位境界を対称軸とする鏡像関係にあ る 1〜 15項のいずれかに記載の半導体装置。
[0033] (17)—対の第 1及び第 2駆動トランジスタと一対の第 1及び第 2負荷トランジスタと 一対の第 1及び第 2アクセストランジスタを備えた SRAMセル単位を有し、前記トラン ジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を 跨ぐようにその上部力 相対する両側面上に延在するゲート電極と、このゲート電極 と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対の ソース Zドレイン領域を有するの半導体装置の製造方法であって、
半導体層をパターユングして、第 1方向に延在し、第 1方向に垂直な第 2方向の幅 が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体 層パターンを形成する工程と、 前記縞状パターンの一部を除去する工程と、
残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターユングして前記長尺 半導体層を跨ぐようにその上部力 相対する両側面上に第 2方向に沿って延在する ゲート電極を形成する工程と、
前記長尺半導体層に不純物を導入してソース Zドレイン領域を形成する工程を有 する半導体装置の製造方法。
[0034] (18)前記半導体層パターンは、 SRAMセル単位境界に対応する矩形単位境界 の四辺のそれぞれを対称軸とする線対称となるように形成される 17項に記載の半導 体装置の製造方法。
[0035] (19)前記半導体層パターンの形成工程において、前記長尺半導体層と交差する 、当該長尺半導体層の第 2方向の幅より広い第 1方向の幅を持つ帯状パターンを形 成し、
前記縞状パターンの一部を除去する工程にぉ 、て、この帯状パターンの一部も除 去して、前記長尺半導体層の第 2方向の幅より広い第 2方向の幅を有するパッド半導 体層を形成し、このパッド半導体層上に上層配線とのコンタクトを接続する 17項又は 18項に記載の半導体装置の製造方法。
[0036] (20)前記半導体層上にキャップ絶縁層を形成する工程をさらに有し、前記半導体 層および前記キャップ絶縁層をパターユングして、上層にキャップ絶縁層が設けられ た前記半導体層パターンを形成する 17項、 18項又は 19項に記載の半導体装置の 製造方法。
[0037] (21)下地絶縁層上に設けられた半導体層をパターユングして当該下地絶縁層上 に設けられた前記半導体層パターンを形成する 17〜20項のいずれかに記載の半 導体装置の製造方法。
[0038] (22)前記半導体層として半導体基板をパターニングして前記半導体層パターンを 形成した後、当該半導体基板上に分離絶縁層を設ける工程と、この分離絶縁層の上 面側部分を除去して、残された分離絶縁膜上面から上方に突起するように前記半導 体層パターンを露出させる工程をさらに有する 17〜20項のいずれかに記載の半導 体装置の製造方法。
[0039] 本発明によれば、高密度で且つ製造が容易な、 FIN型 FETが適用された SRAM 構造を有する半導体装置を提供することができる。
図面の簡単な説明
[0040] [図 1]SRAMの回路図
[図 2]従来の FIN型 FETの素子構造の説明図
[図 3]従来の FIN型 FETの素子構造の説明図
[図 4]本発明に適用する FIN型 FETの素子構造の説明図
[図 5]本発明における SRAMセル単位の素子構造の説明図（平面図）
[図 6]本発明における SRAMセル単位の素子構造の説明図（断面図）
[図 7]本発明における SRAMセル単位の素子構造の説明図（断面図）
[図 8]本発明における SRAM構造の製造方法の説明図
[図 9]本発明における SRAM構造の製造方法の説明図
[図 10]本発明における SRAM構造の製造方法の説明図
[図 11]本発明における SRAM構造の製造方法の説明図
[図 12]本発明における SRAMセル単位の他の素子構造の説明図
[図 13]本発明における SRAMセル単位の他の素子構造の説明図
[図 14]本発明における SRAMセル単位の他の素子構造の説明図
[図 15]本発明における SRAMセル単位の他の素子構造の説明図
[図 16]本発明における他の SRAM構造の製造方法の説明図
[図 17]本発明における SRAMセル単位の他の素子構造の説明図
[図 18]本発明における SRAMセル単位の他の素子構造の説明図
[図 19]本発明における SRAMセル単位の素子構造の説明図（断面図）
発明を実施するための最良の形態
[0041] 〔FIN型 FETの構成〕
本発明における SRAM構造に適用される FIN型 FETとしては、例えば図 4に示す ように、基体平面に対して垂直方向に上方へに突起した半導体層 303と、この半導 体層を跨ぐようにその上部力 相対する両側面上に延在するゲート電極 304と、この ゲート電極 304と半導体層 303の間に介在するゲート絶縁膜 305と、半導体層 303 に設けられたソース Zドレイン領域 306を有する電界効果型トランジスタを用いること ができる。
[0042] FIN型 FETを構成する基体平面から垂直方向に上方へ突起した半導体層（以下 適宜「突起半導体層」という）は、例えば図 4に示すように半導体基板 301上のベース 絶縁膜 302上に設けられた半導体層を用いることができる。本発明において、基体 平面とは基板に平行な任意の面を意味し、ここではベース絶縁膜表面を意味する。 このベース絶縁膜自体を基板とすることもできる。また、後述するように、半導体基板 をパター-ングして半導体パターンを形成し、その半導体パターン間に設けられた分 離絶縁層の表面に対して上方に突起する半導体層部分を FIN型 FETの突起半導 体層として利用することができる。この後者の構成は、素子の駆動により半導体層で 発生した熱や電荷を半導体基板へ逃がすことができるため、放熱性や基板浮遊効果 抑制の点で有利である。 FIN型 FETの突起半導体層の形状は、加工精度に応じた 略直方体形状をとることができるが、所望の素子特性が得られる範囲内で直方体か ら変形した形状であってもよ!/、。
[0043] 本発明における FIN型 FETにお 、て、ゲート電極は、突起半導体層を跨ぐようにそ の上部から相対する両側面上に延在し、このゲート電極と突起半導体層の間にはゲ ート絶縁膜が介在する。突起半導体層のゲート電極下の部分には、所定のしきい値 電圧に応じて比較的低濃度に不純物が導入され、ゲート電極への電圧印加によりチ ャネルが形成される。この突起半導体層の各側面 (基体平面に垂直方向の面）とゲ ート電極との間に介在する絶縁膜をゲート絶縁膜として機能させることで、突起半導 体層の相対する両側面にチャネルを形成することができる。突起半導体層の上面と ゲート電極との間に厚いキャップ絶縁膜を設けることで、突起半導体層の上面にチヤ ネルを形成させない構成にすることができる。一方、突起半導体層の上面とゲート電 極との間に、側面に設けたゲート絶縁膜と同程度の薄い絶縁膜を設けることにより、 突起半導体層の上面にもチャネルを形成できる構成とすることも可能である。
[0044] ここで、チャネル長方向は、突起半導体層 303の長手方向、すなわちゲート長 L方 向である。ソース Zドレイン領域 306は、通常突起半導体層 303のゲート電極両側部 分に高濃度の不純物が導入された拡散層で構成される。または、ソース Zドレイン領 域を金属とすることで、いわゆるショットキー'ソース/ドレイン 'トランジスタとしてもよ い。
[0045] 本発明における FIN型 FETは、一つのトランジスタ内に複数の突起半導体層を平 行配列して有し、これらの複数の突起半導体層に跨って設けられた導体配線でゲー ト電極が構成された、いわゆるマルチ構造をとつてもよい。それぞれの突起半導体層 に係る素子構造は、前述と同様な構造にすることができる。素子特性の均一性やカロ ェ精度の観点カゝら突起半導体層の幅 W (基板平面に平行かつチャネル長方向に垂 直方向の幅）は互いに等しいことが好ましい。
[0046] 本発明における Fin型 MISFETは、その突起半導体層の相対する両側面に主た るチャネルが形成されるものが好ましぐまたそのゲート電極下の突起半導体層の幅 Wが、動作時に当該半導体層の両側面力 それぞれ形成される空乏層により完全に 空乏化される幅であることが好ましい。このような構成は、カットオフ特性やキャリア移 動度の向上、基板浮遊効果の低減に有利である。このような構成が得られる素子構 造としては、ゲート電極下の突起半導体層の幅 Wが、当該半導体層の高さ Hの 2倍 以下、あるいはゲート長 L以下であることが好ましい。具体的には、ゲート電極下の突 起半導体層の幅 Wは、加工精度や強度等の観点から、 5nm以上に設定することが 好ましぐ lOnm以上がより好ましぐ一方、当該半導体層の側面に形成されるチヤネ ルを支配的なチャネルとし且つ完全空乏型の構造を得る観点から、 60nm以下に設 定することが好ましぐ 30nm以下がより好ましい。
[0047] 本発明における FIN型 FETの具体的寸法等は、例えば、突起半導体層の幅 W: 5 〜100nm、突起半導体層の高さ11 : 20〜20011111、ゲート長 L : 10〜： LOOnm、ゲート 絶縁膜の厚さ： l〜5nm (SiOの場合）、チャネル形成領域の不純物濃度： 0〜： L X 1
2
019cm_3、ソース/ドレイン領域の不純物濃度： 1 X 1019〜1 X 1021cm_3の範囲で 適宜設定することができる。なお、突起半導体層の高さ Hは、ベース絶縁膜表面ある いは分離絶縁膜表面力 上方に突出した半導体層部分の基板平面に垂直方向の 長さを意味する。また、チャネル形成領域は、突起半導体層のゲート電極下の部分 をいう。 [0048] 以上に説明した素子構造において、ベース絶縁膜あるいは分離絶縁膜の材料とし ては、所望の絶縁性を有するものであれば特に制限はなぐ例えば SiO、 Si N、 A1
2 3 4
N、アルミナ等の金属酸化物や、有機絶縁材料を挙げることができる。
[0049] FIN型 FETの突起半導体層を形成する半導体としては単結晶シリコンを好適に用 いることがでさる。
[0050] ベース絶縁膜下の基板としてはシリコン基板を用いることができるが、シリコン基板 に限られず、突起半導体層の下に絶縁体があれば本発明を構成することができる。 例えば、 SOS (シリコン'オン'サファイア、シリコン'オン'スピネル）のように、半導体 層下の絶縁体自体が支持基板となる構造を挙げることができる。絶縁性の支持基板 としては、上記 SOSの他、石英や A1N基板が挙げられる。 SOI (silicon
on insulator)の製造技術 (貼り合わせ工程および薄膜ィ匕工程）によってこれらの支持 基板上に半導体層を設けることができる。
[0051] 本発明におけるゲート電極の材料としては、所望の導電率及び仕事関数を持つ導 電体を用いることができ、例えば不純物が導入された多結晶シリコン、多結晶 SiGe、 多結晶 Ge、多結晶 SiC等の不純物導入半導体、 Mo、 W、 Ta等の金属、 TiN、 WN 等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウム シリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単層膜の 他、多結晶シリコン膜と金属膜との積層膜、金属膜同士の積層膜、多結晶シリコン膜 とシリサイド膜との積層膜等の積層構造を用いることができる。
[0052] 本発明におけるゲート絶縁膜としては、 SiO膜、 SiON膜を用いることができる他、
2
いわゆる高誘電体絶縁膜 (High— K膜)を用いてもよい。 High— K膜としては、例え ば、 Ta O膜、 Al O膜、 La O膜、 HfO膜、 ZrO膜等の金属酸化膜、 HfSiO、 Zr
2 5 2 3 2 3 2 2
SiO、 HfA10、 ZrAlO等の組成式で示される複合金属酸化物を挙げることができる。 また、ゲート絶縁膜は積層構造を有していてもよぐ例えばシリコン等の半導体層に、 SiOや HfSiO等のシリコン含有酸化膜を形成し、その上に High— K膜を設けた積
2
層膜を挙げることができる。
[0053] 〔SRAMセノレ単位の回路構成〕
本発明に好適な SRAMのメモリセル単位は、図 1の回路図により示される回路を有 し、一対の駆動トランジスタ D、 Dと一対の負荷トランジスタ L、 Lと一対のアクセスト
1 2 1 2
ランジスタ A、 Aの合計 6つのトランジスタが配置される。一対の駆動トランジスタ D
1 2 1
、 Dと一対のアクセストランジスタ A、 Aは第 1導電型 (例えば nチャネル型）、一対
2 1 2
の負荷トランジスタ L、Lは第 2導電型 (例えば pチャネル型）の電界効果型トランジ
1 2
スタである。
[0054] 一対の駆動トランジスタ D、 Dと一対の負荷トランジスタ L、 Lは、 1ビットの情報を
1 2 1 2
記憶する情報蓄積部としてのフリップフロップ回路を構成して 、る。このフリップフロッ プ回路は、一対の CMOSインバータで構成され、それぞれの CMOSインバータは、 一つの駆動トランジスタ D (D )と一つの負荷トランジスタ L (L )で構成される。
[0055] アクセストランジスタ A (A )のソース
1 2 Zドレインの一方は、負荷トランジスタ L (L )
1 2 及び駆動トランジスタ D (D )のドレインに接続され、他方はビット線 BL (BL )に接
1 2 1 2 続されている。また、一対のアクセストランジスタ A、 Aのゲートはそれぞれワード線
1 2
WLに接続されている。
[0056] 一方の CMOSインバータを構成する駆動トランジスタ D及び負荷トランジスタ Lの ゲートは、他方の CMOSインバータを構成する駆動トランジスタ D及び負荷トランジ
2
スタ Aのドレイン（蓄積ノード N )に接続されている。また、この後者の CMOSインバ
2 2
ータを構成する駆動トランジスタ D及び負荷トランジスタ Lのゲートは、前者の CMO
2 2
Sインバータを構成する駆動トランジスタ D及び負荷トランジスタ Lのドレイン (蓄積ノ ード N )に接続されている。このように、一対の CMOSインバータ間において、一方 の CMOSインバータの入出力部（蓄積ノード）と他方の CMOSインバータのゲートと が互いにローカル配線 (局所配線）と呼ばれる一対の配線 I、1を介してクロスカップ
1 2
ル (交差結合)されている。
[0057] 駆動トランジスタ D、 Dのソースには基準電圧 (例えば GND)が供給され、負荷トラ
1 2
ンジスタ L、Lのソースには電源電圧（VDD)が供給される。
1 2
[0058] 〔SRAMの素子構造〕
図 5〜図 7に、 SRAMセル単位の素子構造の一例を示す。図 5は平面図、図 6 (a) は A— A'線断面図、図 6 (b)は B—B'線断面図、図 6 (c)は C— C'線断面図、図 7は D— D'線断面図である。なお、図 5においては側壁絶縁膜 508を省略し、図 6 (a)〜 (c)にお 、て左右両側の縦方向の破線はセル単位境界を示す。
[0059] 図 5に示すように、セル単位境界内には、半導体基板 501上に設けられた絶縁層 5 02上に、 nチャネル型の駆動トランジスタ D、 D、 pチャネル型の負荷トランジスタ L
1 2 1
、 L、 nチャネル型のアクセストランジスタ A、 A ί 図 1の回路を構成するように配置
2 1 2
されている。 nMOS領域の半導体層部分は η型領域、 pMOS領域の半導体層部分 は P型領域である。
[0060] 一方の駆動トランジスタ Dは、突起半導体層 511Dと、この突起半導体層 511Dを 跨ぐようにその上部力も相対する両側面に延在するゲート電極 512と、このゲート電 極 512と突起半導体層 511D間に介在するゲート絶縁膜 505と、突起半導体層 511 Dのゲート電極両側に設けられたソース Zドレイン領域を有する（図 6 (a) )。この例で は、突起半導体層の上部とゲート電極間にはキャップ絶縁膜 504が設けられ、突起 半導体層上面にはチャネルが形成されてな 、構成をとつている。他のトランジスタも 同様にキャップ絶縁膜を有している。他方の駆動トランジスタ Dは、突起半導体層 5
2
21Dと、この突起半導体層 521Dを跨ぐようにその上部力も相対する両側面に延在 するゲート電極 522と、このゲート電極 522と突起半導体層 521D間に介在するゲー ト絶縁膜 505と、突起半導体層 521Dのゲート電極両側に設けられたソース Zドレイ ン領域を有する。
[0061] 一方の負荷トランジスタ Lは、突起半導体層 511Lと、この突起半導体層 511Lを 跨ぐようにその上部力も相対する両側面に延在するゲート電極 512と、このゲート電 極 512と突起半導体層 511L間に介在するゲート絶縁膜 505と、突起半導体層 511 Lのゲート電極両側に設けられたソース Zドレイン領域を有する（図 6 (a)、（c) )。他 方の負荷トランジスタ Lは、突起半導体層 521Lと、この突起半導体層 521Lを跨ぐよ
2
うにその上部から相対する両側面に延在するゲート電極 522と、このゲート電極 522 と突起半導体層 521L間に介在するゲート絶縁膜 505と、突起半導体層 521Lのゲ ート電極両側に設けられたソース Zドレイン領域を有する。
[0062] 一方のアクセストランジスタ Aは、突起半導体層 511 Aと、この突起半導体層 511 A を跨ぐようにその上部力も相対する両側面に延在するゲート電極 513と、このゲート 電極 513と突起半導体層 511 A間に介在するゲート絶縁膜 505と、突起半導体層 5 11 Aのゲート電極両側に設けられたソース Zドレイン領域を有する。他方のアクセス トランジスタ Aは、突起半導体層 521Aと、この突起半導体層 521Aを跨ぐようにその
2
上部から相対する両側面に延在するゲート電極 523と、このゲート電極 523と突起半 導体層 521 A間に介在するゲート絶縁膜 505と、突起半導体層 521Aのゲート電極 両側に設けられたソース Zドレイン領域を有する（図 6 (a) )。
[0063] SRAMを構成する各トランジスタは、図 19に示す構造をとつてもよい。図 19は、図 6 (a)に対応する断面構造を示し、この構造においては、ゲート絶縁膜およびゲート 電極が突起半導体層の下面にわたって形成されている。このような構造によれば、突 起半導体層の下面もチャネルとして利用でき、トランジスタの駆動能力を向上すること ができる。この構造は、例えば、絶縁層 502を、突起半導体層をマスクとしてフッ酸等 により等方的にエッチングして突起半導体層下部において後退させた後、ゲート絶 縁膜とゲート電極を形成することで得ることができる。
[0064] SRAMセル単位内の各トランジスタを構成する突起半導体層はそれぞれ、その長 手方向（チャネル長方向）が第 1方向（図 5中の上下の縦方向、すなわち C C'線方 向）に沿って設けられる。そして、第 1方向に隣接する SRAMセル単位間において、 互いに対応するトランジスタ間の 、ずれにお!、ても、一方のトランジスタの突起半導 体層の第 1方向に沿った中心線上に他方のトランジスタの突起半導体層が配置され る。このような構成とすることで、高密度な SRAMセル単位を形成することができ、製 造が容易で且つ高精度に形成可能な SRAM構造を得ることができる。
[0065] 駆動トランジスタ Dは、そのソース領域力 突起半導体層 511Dと一体に形成され たパッド半導体層 514に接続するコンタクトプラグ 514cを介してグランド線 (GND)へ 接続される。一方、そのドレイン領域は、突起半導体層 511Dと一体に形成された第 1ノード半導体層 519に接続するコンタクトプラグ 519cを介して駆動トランジスタ D及
2 び負荷トランジスタ Lのゲート電極 522に接続される。
2
[0066] 負荷トランジスタ Lは、そのソース領域が、突起半導体層 511Lと一体に形成された パッド半導体層 515に接続するコンタクトプラグ 515cを介して電源線 VDD (上層配 線 60 lg)へ接続される。一方、そのドレイン領域は、突起半導体層 511Lと一体に形 成された第 1ノード半導体層 519に接続するコンタクトプラグ 519cを介して駆動トラン ジスタ D及び負荷トランジスタ Lのゲート電極 522に接続される。
2 2
[0067] アクセストランジスタ Aは、そのソース Zドレイン領域の一方力 突起半導体層 511 Aと一体に形成されたパッド半導体層 516に接続するコンタクトプラグ 516cを介して ビット線 BL (上層配線 601c)に接続される。そのソース Zドレイン領域の他方は、突 起半導体層 511 Aと一体に形成された第 1ノード半導体層 519に接続するコンタクト プラグ 519cを介して駆動トランジスタ D及び負荷トランジスタ Lのゲート電極 522に
2 2
接続される。
[0068] 駆動トランジスタ Dは、そのソース領域力 突起半導体層 521Dと一体に形成され
2
たパッド半導体層 524に接続するコンタクトプラグ 524cを介してグランド線 GND (上 層配線 60 le)へ接続される。一方、そのドレイン領域は、突起半導体層 521Dと一体 に形成された第 2ノード半導体層 529に接続するコンタクトプラグ 529cを介して駆動 トランジスタ D及び負荷トランジスタ Lのゲート電極 512に接続される。
[0069] 負荷トランジスタ Lは、そのソース領域が、突起半導体層 521Lと一体に形成された
2
ノッド半導体層 525に接続するコンタクトプラグ 525cを介して電源線 VDD (上層配 線 601d)へ接続される。一方、そのドレイン領域は、突起半導体層 521Lと一体に形 成された第 2ノード半導体層 529に接続するコンタクトプラグ 529cを介して駆動トラン ジスタ D及び負荷トランジスタ Lのゲート電極 512に接続される。
[0070] アクセストランジスタ Aは、そのソース
2 Zドレイン領域の一方力 突起半導体層 521
Aと一体に形成されたパッド半導体層 526に接続するコンタクトプラグ 526cを介して ビット線 BLに接続される。そのソース Zドレイン領域の他方は、突起半導体層 521A
2
と一体に形成された第 2ノード半導体層 529に接続するコンタクトプラグ 529cを介し て駆動トランジスタ D及び負荷トランジスタ Lのゲート電極 512に接続される。
[0071] 駆動トランジスタ D及び負荷トランジスタ Lのゲート電極は、共通のゲート用配線 5 12で構成され、ゲート電極の幅 (ゲート長 L)より広い幅を有するパッド電極 517に接 続するコンタクトプラグ 517cおよび上層配線 601aを介して第 2ノード半導体層 529 に接続される。
[0072] 駆動トランジスタ D及び負荷トランジスタ Lのゲート電極は、共通のゲート用配線 5
2 2
22で構成され、ゲート電極の幅 (ゲート長 L)より広い幅を有するパッド電極 527に接 続するコンタクトプラグ 527cおよび上層配線 601fを介して第 1ノード半導体層 519に 接続される。
[0073] アクセストランジスタ Aのゲート電極 513は、そのゲート電極 513の長手方向の中 心線がゲート用配線 522の長手方向の中心線と一致するように配置され、ゲート電 極の幅（ゲート長）より広い幅を有するパッド電極 518に接続するコンタクトプラグ 518 cを介してワード線 WLに接続される。
[0074] アクセストランジスタ Aのゲート電極 523は、そのゲート電極 523の長手方向の中
2
心線がゲート用配線 512の長手方向の中心線と一致するように配置され、ゲート電 極の幅（ゲート長）より広い幅を有するパッド電極 528に接続するコンタクトプラグ 528 cを介してワード線 WL (上層配線 601b)に接続される。
[0075] 本発明の SRAM構造において、隣接する SRAMセル単位同士がセル単位境界を 対称軸とする鏡像関係にあることが好ましい。すなわち、隣接する SRAMセル単位 間において、突起半導体層を構成する半導体層パターン、ゲート電極を構成する配 線パターン、及びコンタクトのレイアウトがセル単位境界の四辺のそれぞれを対称軸 とする線対称 (ミラー反転）となるように配置されることが好ま Uヽ。
[0076] 以上の構成をとることにより、製造が容易で且つ高精度に形成可能な高密度の SR AM構造を形成することができる力 さらに、例えば図 5に示される以下のレイアウト構 成をとることにより、より一層製造が容易で且つ高精度に形成可能な SRAM構造を 得ることができる。
[0077] SRAMセル単位内の各トランジスタを構成する突起半導体層はそれぞれ、その長 手方向（チャネル長方向）が第 1方向（図 5中の上下の縦方向、すなわち C C'線方 向）に沿って設けられ、且つこれら突起半導体層の第 1方向に沿った中心線同士の 間隔がこれら間隔の内の最小間隔の整数倍となるように配置されることが好ましい。 そして、これらの突起半導体層は互いに等し 、幅 W (Wa)を有して 、ることが好まし い。この最小間隔としては、一方の負荷トランジスタ Lの突起半導体層の中心線と他 方の負荷トランジスタ Lの突起半導体層の中心線との間隔が最小間隔 Rminを有して
2
いることが好ましい。なお、突起半導体層の中心線とは、突起半導体層の幅 w (基体 平面に平行かつチャネル長方向に垂直方向の幅）の中点を通過する当該突起半導 体層の長手方向（チャネル長方向）に沿った線をいう。
[0078] この SRAM構造において、これらの突起半導体層のいずれについても、第 1方向 に隣接する SRAMセル単位間において、互いに対応するトランジスタ間の一方のト ランジスタの突起半導体層の中心線と他方のトランジスタの突起半導体層の中心線 力 ライン上にあるように配置されることが好ましいが、前記の最小間隔の 20%以下、 好ましくは 10%以下のずれ程度であれば、十分な効果を得ることができる。
[0079] 図 5に示す SRAMセル単位内においては、一方の駆動トランジスタ Dは、一方の アクセストランジスタ Aの突起半導体層の中心線上に配置された半導体層を有し、 他方の駆動トランジスタ Dは、他方のアクセストランジスタ Aの突起半導体層の中心
2 2
線上に配置された半導体層を有している。そして、一方の負荷トランジスタ Lは、一 方の駆動トランジスタ Dの突起半導体層と隣接する半導体層を有し、他方の負荷トラ ンジスタ Lは、他方の駆動トランジスタ Dの突起半導体層と隣接する半導体層を有
2 2
している。
[0080] 上記 SRAM単位において、駆動トランジスタと負荷トランジスタを入れ替えた構成 をとつてもよい。すなわち、一方の負荷トランジスタ Lは、一方のアクセストランジスタ Aの突起半導体層の中心線上に配置された半導体層を有し、他方の負荷トランジス タ Lは、他方のアクセストランジスタ Aの突起半導体層の中心線上に配置された半
2 2
導体層を有し、一方の駆動トランジスタ Dは、一方の負荷トランジスタ Lの突起半導 体層と隣接する半導体層を有し、他方の駆動トランジスタ Dは、他方の負荷トランジ
2
スタ Lの突起半導体層と隣接する半導体層を有し、一方の駆動トランジスタ D及び
2 1 他方の駆動トランジスタ Dは、一方の駆動トランジスタ Dの突起半導体層の中心線と
2 1
他方の駆動トランジスタ Dの突起半導体層の中心線との間隔が前記最小間隔を有
2
するように配置されて 、る構成をとることもできる。
[0081] 本発明における SRAMセル単位内において、ゲート間分離および pn分離のため のスペース並びにコンタクト領域を十分に確保するために、例えば図 5に示されてい るように、さらに以下のレイアウト構成をとることが好ま 、。
[0082] (i)互いに隣接する一方の駆動トランジスタ Dの突起半導体層と一方の負荷トラン ジスタ Lの突起半導体層の中心線同士の間隔、および互いに隣接する他方の駆動 トランジスタ Dの半導体層と他方の負荷トランジスタ Lの半導体層の中心線同士の
2 2
間隔が、それぞれ、前記最小間隔 Rminの少なくとも 2倍であること。
[0083] (ii)第 1方向に垂直な第 2方向（図 5中の左右の横方向、以下同じ）に隣接する SR
AMセル単位間にお!/ヽて互 ヽに隣接するアクセストランジスタ間にお 、て、一方のト ランジスタの半導体層の中心線と他方のトランジスタの半導体層の中心線との間隔が
、前記最小間隔 Rminの少なくとも 2倍であること。
[0084] これらの間隔は、大きすぎるとセル単位の面積が大きくなるため、最小間隔 Rminの
3倍以下であることが好まし 、。
[0085] 事項（i)により、ゲート間分離のためのスペース（517と 523との間、 513との 527と 間）および pn分離のためのスペース（519付近、 529付近)を十分に確保できる。ま た、事項 (ii)により、ワード線コンタクトのためのスペース（518付近、 528付近）を十 分に確保することができる。
[0086] また、本発明における SRAMセル単位において、例えば図 5に示されているように
、以下のコンタクトのレイアウトをとることにより、高密度化が図れるとともに、より製造が 容易な SRAM構造を得ることができる。
[0087] すなわち、一方の駆動トランジスタ Dのソース領域に接続するグランド線コンタクト 5
14c、一方の負荷トランジスタ Lのソース領域に接続する電源線コンタクト 515c及び 一方のアクセストランジスタ Aのソース/ドレイン領域に接続するビット線コンタクト 52
2
6cが、第 2方向に沿った一方のセル単位境界の 1ライン上に配置され、他方の駆動ト ランジスタ Dのソース領域に接続するグランド線コンタクト 524c、他方の負荷トランジ
2
スタ Lのソース領域に接続する電源線コンタクト 525c及び他方のアクセストランジス
2
タ Aのソース/ドレイン領域に接続するビット線コンタクト 516cが、第 2方向に沿った 他方のセル単位境界の 1ライン上に配置されて 、ることが好まし 、。
[0088] 図 5〜図 7に示す本実施形態の SRAM構造においては、各トランジスタの突起半 導体層は絶縁層 502上に設けられており、このような構成においては、下記の構造を とることができる。すなわち、例えば図 5に示されているように、 SRAMセル単位内に おいて、一方の駆動トランジスタ Dは、一方のアクセストランジスタ Aの半導体層 51 1Aおよび一方の負荷トランジスタ Lの半導体層 511Lと一体に形成された半導体層 51 IDを有し、他方の駆動トランジスタ Dは、他方のアクセストランジスタ A2の半導体
2
層 521 Aおよび他方の負荷トランジスタ Lの半導体層 521Lと一体に形成された半導
2
体層 521Dを有することができる。
[0089] さらに、この構成においては、駆動トランジスタ Dの半導体層 511D、負荷トランジ スタ Lの半導体層 511L及びアクセストランジスタ Aの半導体層 511Aと一体に形成 され、 p型領域と n型領域との pn接合部 51¾を有する第 1ノード半導体層 519 (図 7) 、ならびに駆動トランジスタ Dの半導体層 521D、負荷トランジスタ Lの半導体層 52
2 2
1L及びアクセストランジスタ Aの半導体層 521Aと一体に形成され、 p型領域と n型
2
領域との pn接合部 529jを有する第 2ノード半導体層 529を有することができる。
[0090] この構成によれば、各トランジスタの突起半導体層を構成する半導体層が絶縁層 上に設けられているため、 p型領域と n型領域を直接接合することによって、駆動トラ ンジスタのドレインと負荷トランジスタのドレインとを直接接続することができる。 p型領 域と n型領域はシリサイド層 509によって電気的に短絡することができる。その結果、 SRAMセル単位面積を縮小することができる。これに対して、半導体層下にゥエル領 域を有する構造では P型領域と n型領域との間に絶縁分離領域を介在させる必要が あり、その分だけ面積が増大する。上記構造であればこのような分離絶縁領域を設け る必要がないため、高密度化が可能になる。
[0091] またこの構成においては、上層配線 601hと接続するノードコンタクト 519cが第 1ノ ード半導体層 519上に接続し、上層配線と接続する第 2ノードコンタクト 529cが第 2ノ ード半導体層 529上に接続し、これらの第 1及び第 2ノード半導体層はコンタクト用パ ッド層としても機能している。そのため、この構成によれば、高密度化を図りながらノー ドコンタクト領域を十分に確保することができる。
[0092] 〔製造方法〕
次に図 5〜図 7に示す SRAM構造の製造方法について説明する。
[0093] まず、シリコン基板上に SiO力もなる埋め込み絶縁膜 (ベース絶縁膜)を有し、その
2
上に単結晶シリコン力もなる半導体層を有する SOI基板を用意する。次に、この SOI 基板の半導体層上に犠牲酸化膜を形成し、この犠牲酸化膜を介してチャネル領域 形成のための不純物をイオン注入する。続いて、この犠牲酸化膜を除去した後、半 導体層上にキャップ絶縁膜を形成する。このチャネル領域形成のための不純物の導 入は、半導体層のパターユングの後に斜めイオン注入や Halo注入等の方法で行うこ とちでさる。
[0094] 次に、フォトリソグラフィとドライエッチングにより、半導体層とその上に形成されたキ ヤップ絶縁膜をパターユングして、長尺半導体層が等間隔に配置された縞状パター ン部分を有する半導体層パターンを形成する。このときの状態を図 8に示す。図 8 (a) 及び図 8 (b)は平面図、図 8 (c)は A— A'線断面図、図 8 (d)は B— B'線断面図であ る。図 8 (b)中の斜線で囲まれた領域は、後の工程において半導体層を除去する領 域を示す。図中の符号 501は半導体基板、符号 502は埋め込み絶縁膜、符号 503 は半導体層、符号 503a及び 503bは長尺半導体層、符号 504はキャップ絶縁膜を 示す。
[0095] 長尺半導体層 503aは、 FIN型 FETの突起半導体層を構成し、長尺半導体層 503 bは、後の工程で除去されるダミー半導体層である。これらの長尺半導体層 503a、 5 03bを含む半導体層パターン 503は、 SRAMセル単位境界に対応するセル単位境 界の四辺のそれぞれを対称軸とする線対称 (ミラー反転)となるように形成される。こ のような周期性の高いパターンを形成することにより、このパターン領域において一 様に精度よく微細パターンを形成することができる。
[0096] 長尺半導体層 503a、 503bと直交する帯状半導体層部分 503c、 503dは、後のェ 程でその一部分が除去され、残された部分がコンタクトプラグと接触させるパッド用半 導体層となる。帯状半導体層部分 503cから、グランド線コンタクト、電源線コンタクト 及びビット線コンタクト用のパッド半導体層が形成され、帯状半導体層部分 503dから 、蓄積ノードコンタ外用のパッド半導体層が形成される。これらの帯状半導体層の第 1方向の幅 Wbは、十分なコンタクト領域を確保するために、長尺半導体層の第 2方 向の幅 Waより広く設定することが好ましい。
[0097] 次に、半導体層パターンの不要な部分をリソグラフィとドライエッチングにより除去す る。その後、熱酸化法等により、長尺半導体層の側面にゲート酸ィ匕膜 505を形成する 。このときの状態を図 9に示す。図 9 (a)は平面図、図 9 (b)は C C'線断面図、図 9 ( c)は A— A'線断面図、図 9 (d)は B— B'線断面図である。図 9 (b)〜（d)において左 右両側の縦方向の破線はセル単位境界を示す。
[0098] 残された長尺半導体層 503a部分は、 FIN型 FETの突起半導体層を構成し、残さ れた帯状半導体層部分 503c部分で、グランド線コンタクト、電源線コンタクト及びビッ ト線コンタクト用のパッド半導体層が構成され、残された帯状半導体層部分 503d部 分で蓄積ノードコンタ外用のパッド半導体層が構成される。
[0099] 次に、ゲート電極材料を堆積し、リソグラフィとドライエッチングによりゲート電極を形 成する。例えば、ポリシリコンを堆積し、次いでリソグラフィとイオン注入により nMOS 領域には n型不純物（燐、砒素など）、 pMOS領域には p型不純物（ホウ素など）をド ープし、続いてリソグラフィとドライエッチングによりゲート用配線を形成する。これによ り、 nMOS領域には n型ポリシリコン、 pMOS領域には p型ポリシリコンのゲートを形成 することができる。
[0100] 次に、基体平面に斜めのイオン注入により、長尺半導体層の側面から不純物を導 入してエクステンションドープ領域を形成する。その際、リソグラフィを利用して、 nM OS領域には n型不純物（燐、砒素など）、 pMOS領域には p型不純物（ホウ素など） を導入する。エクステンションドープ領域を形成するイオン注入と相前後して、ェクス テンションドープ領域と逆導電型の不純物をイオン注入するハロー注入を実施しても よい。
[0101] このときの状態を図 10に示す。図 10 (a)は平面図、図 10 (b)は C C'線断面図、 図 10 (c)は A—A'線断面図、図 10 (d)は B— B'線断面図である。図 10 (b)〜（d)に おいて左右両側の縦方向の破線はセル単位境界を示す。図中の符号 512、 513、 5 22、 523はゲート用配線、符号 506はエクステンションドープ領域を示す。
[0102] 次に、全面に絶縁膜を堆積し、次いで異方性エッチングによりエッチバックを行って 側壁絶縁膜を形成する。このとき、キャップ絶縁膜 504もエッチング除去して側壁絶 縁膜下以外の半導体層上面を露出させる。
[0103] 次に、基体平面に垂直にイオン注入を行ってソース Zドレイン拡散領域を形成する 。その際、リソグラフィを利用して、 nMOS領域には n型不純物（燐、砒素など）、 PM OS領域には p型不純物 (ホウ素など）を導入する。このソース Zドレイン拡散領域と重 ならな 、エクステンションドープ領域はエクステンション領域となり、 V、わゆる LDD (Li ghtly Doped Drain)構造が形成される。
[0104] このときの状態を図 11に示す。図 11 (a)は平面図、図 11 (b)は C C'線断面図、 図 11 (c)は A—A'線断面図、図 11 (d)は B— B'線断面図である。図 l l (b)〜（d)に お!、て左右両側の縦方向の破線はセル単位境界を示す。図中の符号 508は側壁絶 縁膜、 506はエクステンション領域、 507はソース/ドレイン拡散領域を示す。なお、 図 11 (a)における側壁絶縁膜 508は半導体突起領域と重なる部分のみ示す。
[0105] 次に、いわゆるサリサイド法を用いて、ソース Zドレイン拡散領域上およびゲート用 配線 (ゲート電極)上にニッケルシリサイド等のシリサイド層 509を形成する。その後、 層間絶縁膜の形成工程、コンタクトプラグの形成工程および配線の形成工程の一連 の工程を 2回以上行って、所定の SRAM構造を得ることができる。このときの状態を 前述した図 6〜図 7に示す。なお、これらの図中では、上層配線を一層分のみ示して いるが、実際は層間絶縁膜を介して縦横に立体交差した複数層からなる。
[0106] 〔半導体層パターンのその他の例〕
図 12 (a)〜（c)に、図 8 (a)に対応する半導体層パターンのその他の例を示す。図 8 (a)では一つの SRAMセル単位に相当する領域を示している力 図 12 (a)〜（c) では縦横それぞれ 2列の合計 4つの SRAMセル単位に相当する領域を示している。 図中の点線はセル単位境界を示す。黒塗り部の半導体層パターンとドット部の半導 体層パターンが次の除去工程後に残される部分である。黒塗り部の半導体層パター ンは後に n型、ドット部の半導体層パターンは後に p型になるように不純物がイオン注 入される。
[0107] 図 12 (a)に示す半導体層パターンでは、駆動トランジスタを構成する長尺半導体層 と負荷トランジスタを構成する長尺半導体層との間の 2本の長尺半導体層が除去され 、その結果、駆動トランジスタを構成する長尺半導体層の中心線と、負荷トランジスタ を構成する長尺半導体層の中心線との間が最小間隔 Rminの 3倍となる。また、第 2 方向（図中の左右方向）に隣接する単位領域間において、互いに隣接するアクセスト ランジスタを構成する長尺半導体層間の 1本の長尺半導体層が除去され、その結果 、互いに隣接するアクセストランジスタを構成する長尺半導体層の中心線間の距離 が最小間隔 Rminの 2倍となる。 [0108] 図 12 (b)に示す半導体層パターンでは、駆動トランジスタを構成する長尺半導体 層と負荷トランジスタを構成する長尺半導体層との間の 2本の長尺半導体層が除去さ れ、その結果、駆動トランジスタを構成する長尺半導体層の中心線と、負荷トランジス タを構成する長尺半導体層の中心線との間が最小間隔 Rminの 3倍となる。また、第 2 方向（図中の左右方向）に隣接する単位領域間において、互いに隣接するアクセスト ランジスタを構成する長尺半導体層間の 2本の長尺半導体層が除去され、その結果 、互いに隣接するアクセストランジスタを構成する長尺半導体層の中心線間の距離 が最小間隔 Rminの 3倍となる。
[0109] 図 12 (c)に示す半導体層パターンでは、駆動トランジスタを構成する長尺半導体層 と負荷トランジスタを構成する長尺半導体層との間の 1本の長尺半導体層が除去され 、その結果、駆動トランジスタを構成する長尺半導体層の中心線と、負荷トランジスタ を構成する長尺半導体層の中心線との間が最小間隔 Rminの 2倍となる。また、第 2 方向（図中の左右方向）に隣接する単位領域間において、互いに隣接するアクセスト ランジスタを構成する長尺半導体層間の 2本の長尺半導体層が除去され、その結果 、互いに隣接するアクセストランジスタを構成する長尺半導体層の中心線間の距離 が最小間隔 Rminの 3倍となる。
[0110] 図 13 (a)〜（d)に、一つの FIN型トランジスタが複数の突起半導体層を有するいわ ゆるマルチ構造を有する FIN型 FETを SRAMに適用した例を示す。ここでは、駆動 トランジスタ、負荷トランジスタ及びアクセストランジスタがそれぞれ二つの突起半導 体層を有する例を示す。
[0111] 図 13 (a)は、図 8 (a)に対応する半導体層パターンの他の例である。図 8 (a)では一 つの SRAMセル単位に相当する領域を示している力 図 13 (a)では縦横それぞれ 2 列の合計 4つの SRAMセル単位に相当する領域を示している。図中の点線はセル 単位境界を示す。黒塗り部の半導体層パターンとドット部の半導体層パターンが次の 除去工程後に残される部分である。黒塗り部の半導体層パターンは後に n型、ドット 部の半導体層パターンは後に p型になるように不純物力 Sイオン注入される。図 13 (b) は、半導体層パターンの除去領域を示すパターンである。半導体層パターンの不要 な部分を除去して、図 13 (c)に示す半導体層パターンを形成した後、前述の製造方 法と同様なプロセスを経て図 13 (d)に示す SRAM構造を形成することができる。
[0112] 〔その他の SRAM素子構造例（1)〕
図 14及び図 15に、 SRAMセル単位の他の素子構造を示す。図 14 (a)は平面図、 図 14 (b)は C— C'線断面図、図 14 (c)は A— A'線断面図、図 14 (d)は B— B'線断 面図、図 15は D— D'線断面図である。なお、図 14 (a)においては側壁絶縁膜 508 を省略し、図 14 (b)〜（d)において左右両側の縦方向の破線はセル単位境界を示 す。
[0113] 本実施形態では、 SOI基板に代えてバルタ半導体基板が用いられ、 FIN型 FETの 突起半導体層がこの半導体基板の一部で構成され、その半導体基板上に設けられ た分離絶縁膜表面から上方へ突起している。また、駆動トランジスタのドレインを構成 する半導体層部分と負荷トランジスタのドレインを構成する半導体層部分が分離し、 それぞれの半導体層部分に蓄積ノードコンタクトが接続されている。以上の点を除い て、前述の図 5及び図 6に示す SRAM構造と同様な構造を有する。
[0114] 本実施形態における半導体層パターン 703は、図 14 (b)〜（c)に示されるようにバ ルク半導体基板 701と一体に形成され、その一部で構成されている。この半導体層 ノターン 703は、半導体基板 701上に設けられた分離絶縁膜 702表面力も上方へ 突起し、その突起部分の周囲はその分離絶縁膜で囲まれている。すなわち、この突 起した半導体層ノ^ーン以外の半導体基板上には分離絶縁膜 702が設けられてい る。この半導体層パターン及び分離絶縁膜下の半導体基板領域には、 nMOS領域 では Pゥヱル、 pMOS領域では Nゥヱルが設けられて!/、る。
[0115] 本実施形態における蓄積ノードのコンタクト構造は、図 14 (a)及び図 15に示すよう に、駆動トランジスタのドレインを構成する半導体層（n型）および負荷トランジスタのド レインを構成する半導体層（p型）のそれぞれにコンタクトプラグ 704を接続し、これら のコンタクトプラグ 704間を上層配線 705で接続する。前述の図 5及び図 7に示すよう に半導体層に pn接合部を形成して両ドレイン間を直接結合すると、突起半導体層の 拡散領域と下層のゥエルとが短絡する。そのため、本実施形態では、ドレインを構成 する n型半導体層と p型半導体層を分離絶縁膜 702により互いに分離し、この分離さ れた両半導体層間を各半導体層に接続するコンタクトプラグ 704を介して上層配線 7 05により接続している。
[0116] 上記の構成は、例えば次のようにして製造することができる。
[0117] 所定の領域に Pゥエル及び Nゥエルが設けられた半導体基板、例えばシリコン基板 を用意する。必要に応じて、このシリコン基板にチャネル領域形成のためのイオン注 入を行った後に、全面にキャップ絶縁膜を形成する。
[0118] 次に、フォトリソグラフィとドライエッチングにより、シリコン基板とその上に形成された キャップ絶縁膜をパターユングして、長尺半導体層が等間隔に配置された縞状バタ ーン部分を有する半導体層パターンを形成する。このときの状態を図 16 (a)及び (b) に示す。図 16 (a)は平面図、図 16 (b)は A— A'線断面図である。図 16 (a)中の斜線 で囲まれた領域は、後の工程にぉ ヽて半導体層ノターンを除去する領域を示す。
[0119] 次に、半導体層パターンの不要な部分をリソグラフィとドライエッチングにより除去す る。このときの状態を図 16 (c)の A—A'線断面図に示す。
[0120] 次に、残された半導体層パターンが埋め込まれるように全面に絶縁膜を堆積し、 C MP (化学的機械的研磨）により絶縁膜表面の平坦ィ匕を行う。続いて、この絶縁膜を エッチバックして、半導体層パターン 703の上部を露出させ、その半導体層パターン 周囲に分離絶縁膜 702を形成する。このときの状態を図 16 (d)の A—A'線断面図に 示す。
[0121] 以降の工程は、蓄積ノードのコンタクト構造に係る工程を除き、前述の方法と同様 な方法により本実施形態の SRAM構造を作製することができる。
[0122] 〔その他の SRAM素子構造例（2)〕
図 17及び図 18に SRAM素子構造の他の例を示す。これらの図では縦横それぞれ 2列の合計 4つの SRAMセル単位に相当する領域を示している。また、図中の点線 はセル単位境界を示す。
[0123] 図 17 (a)は、図 8 (a)に対応する半導体層パターンの他の例（ラインアンドスペース パターン)を示す。この半導体層パターンは、第 1方向の長尺半導体層と交差する第 2方向のパターンを有さず、 SRAM形成領域の全体にわたって長尺半導体層が等 間隔に配置された縞状パターンのみで構成される。
[0124] 図 17 (b)は、図 17 (a)に示す半導体層パターンに半導体層の除去領域を示すパ ターンを重ねて示したものである。半導体層パターンの不要な部分を除去して、図 1 8 (a)に示す半導体層パターンを形成した後、前述の製造方法と同様なプロセスを経 て図 18 (b)に示す SRAM構造を形成することができる。
図 18 (b)に示す SRAM構造において、符号 801は駆動トランジスタ Dのドレインと 負荷トランジスタ Lのドレインを接続する埋め込み導体配線を示し、符号 802は駆動 トランジスタ Dのドレインと第 2負荷トランジスタ Lのドレインを接続する埋め込み導体
2 2
配線を示す。これらの埋め込み導体配線は上層配線と接続され、蓄積ノードのコンタ タトプラグの役割も果たす。これらの埋め込み導体配線は、層間絶縁膜に第 2方向に 沿って溝状に開口部を設け、互いに接続しょうとする半導体層をこの開口部内で露 出させ、この開口部内に導電材料を埋め込むことにより形成することができる。なお、 この構造に代えて、図 14 (a)及び図 15に示すように、駆動トランジスタのドレインを構 成する半導体層と負荷トランジスタのドレインを構成する半導体層にそれぞれコンタ タトプラグを接続し、これらのコンタクトプラグを介して上層配線により両ドレインを接 続する構造〖こすることちでさる。

Claims

請求の範囲
[1] 一対の第 1及び第 2駆動トランジスタと一対の第 1及び第 2負荷トランジスタと一対の 第 1及び第 2アクセストランジスタを備えた SRAMセル単位を有する半導体装置であ つて、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この 半導体層を跨ぐようにその上部力 相対する両側面上に延在するゲート電極と、この ゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けら れた一対のソース Zドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第 1方向に沿って設けられ、 第 1方向に隣接する SRAMセル単位間にお!/、て、互いに対応するトランジスタ間 のいずれにおいても、一方のトランジスタの半導体層の第 1方向に沿った中心線上 に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
[2] 一対の第 1及び第 2駆動トランジスタと一対の第 1及び第 2負荷トランジスタと一対の 第 1及び第 2アクセストランジスタを備えた SRAMセル単位を有する半導体装置であ つて、
前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この 半導体層を跨ぐようにその上部力 相対する両側面上に延在するゲート電極と、この ゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けら れた一対のソース Zドレイン領域を有し、
前記半導体層はそれぞれ、その長手方向が第 1方向に沿って設けられ、且つこれ ら半導体層の第 1方向に沿った中心線同士の間隔がこれらの間隔の内の最小間隔 の整数倍となるように配置され、
これらの半導体層は、互いに等しい基体平面に平行かつ第 1方向に垂直な第 2方 向の幅を有し、
第 1方向に隣接する SRAMセル単位間にお!/、て、互いに対応するトランジスタ間 のいずれにおいても、一方のトランジスタの半導体層の第 1方向に沿った中心線上 に他方のトランジスタの半導体層が配置されていることを特徴とする半導体装置。
[3] 前記 SRAMセル単位内において、 第 1駆動トランジスタは、第 1アクセストランジスタの半導体層の第 1方向に沿った中 心線上に配置された半導体層を有し、第 2駆動トランジスタは、第 2アクセストランジス タの半導体層の第 1方向に沿った中心線上に配置された半導体層を有し、
第 1負荷トランジスタは、第 1駆動トランジスタの半導体層と隣接する半導体層を有 し、第 2負荷トランジスタは、第 2駆動トランジスタの半導体層と隣接する半導体層を 有し、
第 1負荷トランジスタ及び第 2負荷トランジスタは、当該第 1負荷トランジスタの半導 体層の中心線と当該第 2負荷トランジスタの半導体層の中心線との間隔が前記最小 間隔を有するように配置されて 、る請求項 2に記載の半導体装置。
[4] 前記 SRAMセル単位内において、
第 1負荷トランジスタは、第 1アクセストランジスタの半導体層の第 1方向に沿った中 心線上に配置された半導体層を有し、第 2負荷トランジスタは、第 2アクセストランジス タの半導体層の第 1方向に沿った中心線上に配置された半導体層を有し、
第 1駆動トランジスタは、第 1負荷トランジスタの半導体層と隣接する半導体層を有 し、第 2駆動トランジスタは、第 2負荷トランジスタの半導体層と隣接する半導体層を 有し、
第 1駆動トランジスタ及び第 2駆動トランジスタは、当該第 1駆動トランジスタの半導 体層の中心線と当該第 2駆動トランジスタの半導体層の中心線との間隔が前記最小 間隔を有するように配置されて 、る請求項 2に記載の半導体装置。
[5] 互いに隣接する第 1駆動トランジスタの半導体層と第 1負荷トランジスタの半導体層 との第 1方向に沿った中心線同士の間隔、および互いに隣接する第 2駆動トランジス タの半導体層と第 2負荷トランジスタの半導体層との第 1方向に沿った中心線同士の 間隔が、それぞれ、前記最小間隔の少なくとも 2倍である請求項 2、 3又は 4に記載の 半導体装置。
[6] 第 2方向に隣接する SRAMセル単位間において一方の SRAMセル単位のァクセ ストランジスタと他方の SRAMセル単位のアクセストランジスタが互いに隣接するよう に配置され、一方のアクセストランジスタの半導体層の第 1方向に沿った中心線と他 方のアクセストランジスタの半導体層の第 1方向に沿った中心線との間隔が、前記最 小間隔の少なくとも 2倍である請求項 2〜5のいずれかに記載の半導体装置。
[7] 前記 SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、絶縁 層上に設けられた半導体層で構成されている請求項 2〜6のいずれか〖こ記載の半導 体装置。
[8] 前記 SRAMセル単位内において、第 1駆動トランジスタは、第 1アクセストランジス タの半導体層および第 1負荷トランジスタの半導体層と一体に形成された半導体層 を有し、第 2駆動トランジスタは、第 2アクセストランジスタの半導体層および第 2負荷ト ランジスタの半導体層と一体に形成された半導体層を有する請求項 7に記載の半導 体装置。
[9] 前記 SRAMセル単位内において、前記絶縁層上に、第 1駆動トランジスタの半導 体層、第 1負荷トランジスタの半導体層及び第 1アクセストランジスタの半導体層と一 体に形成され、第 1導電型の領域と第 2導電型の領域との接合部を有する第 1半導 体層領域、ならびに第 2駆動トランジスタの半導体層、第 2負荷トランジスタの半導体 層及び第 2アクセストランジスタの半導体層と一体に形成され、第 1導電型の領域と 第 2導電型の領域との接合部を有する第 2半導体層領域を有し、
第 1駆動トランジスタのドレイン領域と第 1負荷トランジスタのドレイン領域に接続す る第 1ノードコンタクトが前記第 1半導体層領域上に接続し、第 2駆動トランジスタのド レイン領域と第 2負荷トランジスタのドレイン領域に接続する第 2ノードコンタクトが前 記第 2半導体層領域上に接続している請求項 7に記載の半導体装置。
[10] 前記 SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体 層で構成され、
第 1駆動トランジスタは、第 1アクセストランジスタの半導体層および第 1負荷トランジ スタの半導体層と一体に形成された半導体層を有し、第 2駆動トランジスタは、第 2ァ クセストランジスタの半導体層および第 2負荷トランジスタの半導体層と一体に形成さ れた半導体層を有する請求項 1に記載の半導体装置。
[11] 前記 SRAMセル単位内において、
前記トランジスタを構成する半導体層はそれぞれ、絶縁層上に設けられた半導体 層で構成され、
前記絶縁層上に、第 1駆動トランジスタの半導体層、第 1負荷トランジスタの半導体 層及び第 1アクセストランジスタの半導体層と一体に形成され、第 1導電型の領域と 第 2導電型の領域との接合部を有する第 1半導体層領域、ならびに第 2駆動トランジ スタの半導体層、第 2負荷トランジスタの半導体層及び第 2アクセストランジスタの半 導体層と一体に形成され、第 1導電型の領域と第 2導電型の領域と接合部を有する 第 2半導体層領域を有し、
第 1駆動トランジスタのドレイン領域と第 1負荷トランジスタのドレイン領域に接続す る第 1ノードコンタクトが第 1半導体層領域上に接続し、第 2駆動トランジスタのドレイ ン領域と第 2負荷トランジスタのドレイン領域に接続する第 2ノードコンタクトが第 2半 導体層領域上に接続して 、る請求項 1に記載の半導体装置。
[12] 前記 SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、半導 体基板の一部で構成され、この半導体基板上に設けられた分離絶縁膜の上面に対 して突起して 、る請求項 1〜6の 、ずれかに記載の半導体装置。
[13] 前記 SRAMセル単位内において、
第 1駆動トランジスタのゲート電極と第 1負荷トランジスタのゲート電極は、第 1方向 に垂直な第 2方向に沿った第 1配線で構成され、第 2駆動トランジスタのゲート電極と 第 2負荷トランジスタのゲート電極は、第 2方向に沿った第 2配線で構成され、 第 1アクセストランジスタのゲート電極は、第 2配線の第 2方向に沿った中心線上に 配置された第 3配線で構成され、第 2アクセストランジスタのゲート電極は、第 1配線 の第 2方向に沿った中心線上に配置された第 4配線で構成されている請求項 1〜12 の!、ずれかに記載の半導体装置。
[14] 第 1駆動トランジスタのソース領域に接続するグランド線コンタクト、第 1負荷トランジ スタのソース領域に接続する電源線コンタクト及び第 2アクセストランジスタのソース/ ドレイン領域に接続するビット線コンタクトが、第 2方向に沿った一方のセル単位境界 の 1ライン上に配置され、
第 2駆動トランジスタのソース領域に接続するグランド線コンタクト、第 2負荷トランジ スタのソース領域に接続する電源線コンタクト及び第 1アクセストランジスタのソース/ ドレイン領域に接続するビット線コンタクトが、第 2方向に沿った他方のセル単位境界 の 1ライン上に配置されている請求項 1〜13のいずれかに記載の半導体装置。
[15] グランド線コンタクト、電源線コンタクト及びビット線コンタクトはそれぞれ、ゲート電 極下の半導体層の第 2方向の幅より広い第 2方向の幅を有し且つ当該半導体層と一 体に形成されたパッド半導体層上に接続されている請求項 1〜14のいずれか〖こ記 載の半導体装置。
[16] 隣接する SRAMセル単位同士がセル単位境界を対称軸とする鏡像関係にある請 求項 1〜15のいずれかに記載の半導体装置。
[17] 一対の第 1及び第 2駆動トランジスタと一対の第 1及び第 2負荷トランジスタと一対の 第 1及び第 2アクセストランジスタを備えた SRAMセル単位を有し、前記トランジスタ はそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐよう にその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半 導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース Z ドレイン領域を有する半導体装置の製造方法であって、
半導体層をパターユングして、第 1方向に延在し、第 1方向に垂直な第 2方向の幅 が互いに等しい長尺半導体層が等間隔に配置された縞状パターンを有する半導体 層パターンを形成する工程と、
前記縞状パターンの一部を除去する工程と、
残された長尺半導体層の側面にゲート絶縁膜を形成する工程と、
ゲート電極材料を堆積し、このゲート電極材料堆積膜をパターユングして前記長尺 半導体層を跨ぐようにその上部力 相対する両側面上に第 2方向に沿って延在する ゲート電極を形成する工程と、
前記長尺半導体層に不純物を導入してソース Zドレイン領域を形成する工程を有 する半導体装置の製造方法。
[18] 前記半導体層パターンは、 SRAMセル単位境界に対応する矩形単位境界の四辺 のそれぞれを対称軸とする線対称となるように形成される請求項 17記載の半導体装 置の製造方法。
[19] 前記半導体層パターンの形成工程において、前記長尺半導体層と交差する、当該 長尺半導体層の第 2方向の幅より広い第 1方向の幅を持つ帯状パターンを形成し、 前記縞状パターンの一部を除去する工程にぉ 、て、この帯状パターンの一部も除 去して、前記長尺半導体層の第 2方向の幅より広い第 2方向の幅を有するパッド半導 体層を形成し、このパッド半導体層上に上層配線とのコンタクトを接続する請求項 17 又は 18記載の半導体装置の製造方法。
[20] 前記半導体層上にキャップ絶縁層を形成する工程をさらに有し、前記半導体層お よび前記キャップ絶縁層をパターユングして、上層にキャップ絶縁層が設けられた前 記半導体層パターンを形成する請求項 17、 18又は 19記載の半導体装置の製造方 法。
[21] 下地絶縁層上に設けられた半導体層をパターユングして当該下地絶縁層上に設 けられた前記半導体層パターンを形成する請求項 17〜20のいずれかに記載の半 導体装置の製造方法。
[22] 前記半導体層として半導体基板をパターユングして前記半導体層パターンを形成 した後、当該半導体基板上に分離絶縁層を設ける工程と、この分離絶縁層の上面側 部分を除去して、残された分離絶縁膜上面から上方に突起するように前記半導体層 パターンを露出させる工程をさらに有する請求項 17〜20のいずれかに記載の半導 体装置の製造方法。
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