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CN1961420A - 半导体器件及其制造方法 - Google Patents

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CN1961420A
CN1961420A CNA2005800174799A CN200580017479A CN1961420A CN 1961420 A CN1961420 A CN 1961420A CN A2005800174799 A CNA2005800174799 A CN A2005800174799A CN 200580017479 A CN200580017479 A CN 200580017479A CN 1961420 A CN1961420 A CN 1961420A
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Abstract

本发明提供了一种具有SRAM单元的半导体器件，每个SRAM单元包括一对驱动晶体管、一对负载晶体管和一对访问晶体管，其中每个晶体管具有从衬底平面向上突出的半导体层、沿半导体层的相对侧延伸跨过半导体层的顶部的栅极电极、插入在栅极电极和半导体层之间的栅极绝缘膜以及形成在半导体层中的一对源极/漏极区。每个半导体层的纵向方向沿第一方向延伸，并且在第一方向的相邻SRAM单元之间，相应晶体管之一中的半导体层位于其中心线沿第一方向延伸的另一晶体管中的半导体层的中心线上。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件和用于制造该半导体器件的方法，具体而言，涉及包括SRAM(静态随机访问存储器)的半导体存储器件和用于制造该半导体器件的方法。
背景技术
作为半导体存储元件的SRAM存储单元具有下面描述的基本结构。
如图1中的电路图所示，SRAM存储单元由用作信息存储部件的触发器(flip flop)电路以及控制触发器电路和数据线(位线BL1和BL2)之间的导通的一对访问晶体管A1和A2组成，其中通过数据线写入或读取信息。触发器电路例如由一对CMOS反相器组成，每个CMOS反相器由一个驱动晶体管D1(D2)和一个负载晶体管L1(L2)组成。
访问晶体管A1(A2)的源极和漏极区之一连接到负载晶体管L1(L2)和驱动晶体管D1(D2)的漏极。另一个连接到位线BL1(BL2)。另外，成对的访问晶体管A1和A2的栅极各自构成字线WL的一部分并且连接在一起。
构成一个CMOS反相器的驱动晶体管D1和负载晶体管L1的栅极连接到构成另一个CMOS反相器的驱动晶体管D2和负载晶体管L2的漏极(存储节点N2)。另外，构成后一CMOS反相器的驱动晶体管D2和负载晶体管L2的栅极连接到构成前一CMOS反相器的驱动晶体管D1和负载晶体管L1的漏极(存储节点N1)。从而，在这对CMOS反相器之间，一个CMOS反相器的I/O部件经由被称为本地连线(local wire)的一对连线I1和I2跨耦合到另一个CMOS反相器的栅极。
参考电压(Vss，例如GND)被提供到驱动晶体管D1和D2中的每一个的源极区。电源电压(VDD)被提供到负载晶体管L1和L2中的每一个的源极区。
上述SRAM单元提供了优异的元件特性，如其抗噪声能力和待机期间的低功耗。然而，不利的是，SRAM单元需要较大的单元面积，这是因为一个存储单元需要六个晶体管，需要大量的连线，并且在同一单元中需要D型MOS和n型MOS之间的元件隔离。
作为一类MIS型场效应晶体管(下文中称为“FET”)，提出了被称为FIN型FET的FET。FIN型FET具有垂直于衬底平面突出的直角平行六面体(rectangular parallelepiped)半导体部分和跨过直角平行六面体半导体部分的顶面从一侧到另一侧的栅极电极。栅极绝缘膜插入在直角平行六面体半导体部分和栅极电极之间。沟道主要沿直角平行六面体半导体部分的相对侧形成。这种FIN型FET已知对于微型化是有利的，因为沟道宽度可被设为垂直于衬底平面。FIN型FET还已知有利于改善各种特性，如改善截止(cutoff)特性和载流子迁移率，并减少短沟道效应和穿通(punchthrough)。
作为这种FIN型FET，专利文献1(日本专利早期公开No.64-8670)公开了一种MOS场效应晶体管，其特征在于，具有源极区、漏极区和沟道区的半导体部分的形状类似于直角平行六面体，其侧边几乎垂直于晶片衬底的平面，直角平行六面体半导体部分的高度大于其宽度，并且栅极电极垂直于晶片衬底的平面延伸。
专利文献1说明了一种形式，其中直角平行六面体半导体部分的一部分是硅晶片衬底的一部分，还说明了一种形式，其中直角平行六面体半导体部分的一部分是SOI(绝缘体上硅)衬底中单晶硅层的一部分。前者在图2(a)中示出，后者在图2(b)中示出。
在图2(a)所示的形式中，硅晶片衬底101的一部分是直角平行六面体部分103。栅极电极105沿直角平行六面体部分103的相对侧延伸过其顶部。直角平行六面体部分103具有相对于栅极电极的各边形成的源极区和漏极区。沟道形成在栅极电极下的绝缘膜104之下。沟道宽度等于直角平行六面体部分103的高度h的两倍。栅极长度对应于栅极电极105的宽度L。直角平行六面体部分103由通过各向异性蚀刻硅晶片衬底101而形成的槽(trench)的内部未蚀刻部分组成。栅极电极105被提供在形成在槽中的绝缘膜102上跨过直角平行六面体部分103。
在图2(b)所示的形式中，提供了SOI衬底，其包括硅晶片衬底111、绝缘层112和硅单晶层。硅单晶层被图案化以形成直角平行六面体部分113。栅极电极115被提供在暴露的绝缘层112上跨过直角平行六面体部分113。直角平行六面体部分113具有相对于栅极电极的各边形成的源极区和漏极区。沟道形成在栅极电极下的绝缘膜114之下。沟道宽度等于直角平行六面体部分113的高度a的两倍和直角平行六面体部分113的宽度b的总和。栅极长度对应于栅极电极115的宽度L。
另一方面，专利文献2(日本专利早期公开No.2002-118255)公开了一种具有多个直角平行六面体半导体部分(突出半导体层213)的FIN型FET，例如如图3(a)至3(c)所示。图3(b)是沿图3(a)中的线B-B的截面图。图3(c)是沿图3(a)中的线C-C的截面图。该FIN型FET具有多个突出半导体层213，突出半导体层213由硅衬底210中的阱层211的一部分组成，并且被彼此平行地布置。提供了栅极电极216跨过这些突出半导体层的中央部分。栅极电极216被形成为从沿突出半导体层213的侧边的绝缘膜214的顶面延伸。绝缘膜218插入在突出半导体层和栅极电极之间。沟道215形成在栅极电极下方的突出半导体层中。另外，源极/漏极区217形成在每个突出半导体层中。高浓度杂质层(穿通停止层(stopper layer))提供在源极/漏极区217下方的区域212中。上层连线229和230经由层间绝缘膜226提供，并且分别经由接触插头228连接到源极/漏极区207和栅极电极216。专利文献2表明，该结构能够使突出半导体层的侧边用作沟道宽度，从而相比于传统平面FET减少了平面的面积。
近年来，已经试图将这些FIN型FET应用于SRAM。例如，专利文献3(日本专利早期公开No.2-263473)描述了这样一个示例：其中FIN型FET被应用于构成SRAM中的存储单元的晶体管(具有由字线组成的栅极)中的某一些。非专利文献1(Fu-liang Yang等人，IEDM(InternationalElectron Devices Meeting)，2003，p.627-630)示出了将FIN型FET应用于SRAM的可能性。非专利文献2(T.Part等人，IEDM，2003，p.27-30)和非专利文献3(Jeong-Hwan等人，IEDM，2003，p.23-26)描述了FIN型FET被应用于SRAM的示例。
发明内容
本发明的目的是提供一种包括使用FIN型FET的SRAM并且具有易于制造的密集结构的半导体器件。
本发明包括在下面的(1)到(22)项中描述的方面。
(1)一种具有SRAM单元的半导体器件，每个SRAM单元包括一对第一驱动晶体管和第二驱动晶体管、一对第一负载晶体管和第二负载晶体管以及一对第一访问晶体管和第二访问晶体管，其中：
所述晶体管中的每一个包括从衬底平面向上突出的半导体层、沿半导体层的相对侧延伸跨过半导体层的顶部的栅极电极、插入在栅极电极和半导体层之间的栅极绝缘膜以及形成在半导体层中的一对源极/漏极区；
每个半导体层的纵向方向沿第一方向延伸；并且
在第一方向的相邻SRAM单元之间，相应晶体管之一中的半导体层位于其中心线沿第一方向延伸的另一晶体管中的半导体层的中心线上。
(2)一种具有SRAM单元的半导体器件，每个SRAM单元包括一对第一驱动晶体管和第二驱动晶体管、一对第一负载晶体管和第二负载晶体管以及一对第一访问晶体管和第二访问晶体管，其中：
所述晶体管中的每一个包括从衬底平面向上突出的半导体层、沿半导体层的相对侧延伸跨过半导体层的顶部的栅极电极、插入在栅极电极和半导体层之间的栅极绝缘膜以及形成在半导体层中的一对源极/漏极区；
半导体层被布置使得每个半导体层的纵向方向沿第一方向延伸，并且其中心线沿第一方向延伸的半导体层的中心线之间的间隔各自是所述间隔中的最小间隔的整数倍；
半导体层在第二方向上具有相等的宽度，第二方向平行于衬底平面并且垂直于所述第一方向；并且
在第一方向的相邻SRAM单元之间，相应晶体管之一中的半导体层位于其中心线沿第一方向延伸的另一晶体管中的半导体层的中心线上。
(3)如第(2)项所述的半导体器件，其中在SRAM单元中，
第一驱动晶体管包括设置在其中心线沿第一方向延伸的第一访问晶体管的半导体层的中心线上的半导体层，第二驱动晶体管包括设置在其中心线沿第一方向延伸的第二访问晶体管的半导体层的中心线上的半导体层；
第一负载晶体管包括与第一驱动晶体管的半导体层相邻的半导体层，第二负载晶体管包括与第二驱动晶体管的半导体层相邻的半导体层；并且
第一负载晶体管和第二负载晶体管被布置使得第一负载晶体管的半导体层的中心线和第二负载晶体管的半导体层的中心线之间的间隔等于最小间隔。
(4)如第(2)项所述的半导体器件，其中在SRAM单元中，
第一负载晶体管包括设置在其中心线沿第一方向延伸的第一访问晶体管的半导体层的中心线上的半导体层，第二负载晶体管包括设置在其中心线沿第一方向延伸的第二访问晶体管的半导体层的中心线上的半导体层；
第一驱动晶体管包括与第一负载晶体管的半导体层相邻的半导体层，第二驱动晶体管包括与第二负载晶体管的半导体层相邻的半导体层；并且
第一驱动晶体管和第二驱动晶体管被布置使得第一驱动晶体管的半导体层的中心线和第二驱动晶体管的半导体层的中心线之间的间隔等于最小间隔。
(5)如第(2)、(3)或(4)项所述的半导体器件，其中
沿彼此相邻的第一驱动晶体管和第一负载晶体管的半导体层的第一方向延伸的中心线之间的间隔至少是最小间隔的两倍；并且
沿彼此相邻的第二驱动晶体管和第二负载晶体管的半导体层的第一方向延伸的中心线之间的间隔至少是最小间隔的两倍。
(6)如第(2)-(5)项中任何一个所述的半导体器件，其中在第二方向的相邻SRAM单元之间，SRAM单元中的一个和另一个的访问晶体管被彼此相邻地布置，并且沿访问晶体管中的一个和另一个的半导体层的第一方向延伸的中心线之间的间隔至少是最小间隔的两倍。
(7)如第(2)-(6)项中任何一个所述的半导体器件，其中构成SRAM单元中的晶体管的半导体层中的每一个由提供在绝缘层上的半导体层制成。
(8)如第(7)项所述的半导体器件，其中在SRAM单元中，第一驱动晶体管具有与第一访问晶体管的半导体层和第一负载晶体管的半导体层相集成的半导体层，第二驱动晶体管具有与第二访问晶体管的半导体层和第二负载晶体管的半导体层相集成的半导体层。
(9)如第(7)项所述的半导体器件，其中
SRAM单元在绝缘层上具有第一半导体层区域和第二半导体层区域，第一半导体层区域与第一驱动晶体管的半导体层、第一负载晶体管的半导体层和第一访问晶体管的半导体层相集成，并且在第一导电类型的区域和第二导电类型的区域之间共同具有结，第二半导体层区域与第二驱动晶体管的半导体层、第二负载晶体管的半导体层和第二访问晶体管的半导体层相集成，并且在第一导电类型的区域和第二导电类型的区域之间共同具有结；并且
连接到第一驱动晶体管的漏极区和第一负载晶体管的漏极区的第一节点接触被连接到第一半导体层区域，连接到第二驱动晶体管的漏极区和第二负载晶体管的漏极区的第二节点接触被连接到第二半导体层区域。
(10)如第(1)项所述的半导体器件，其中在SRAM单元中，
构成晶体管的半导体层中的每一个由提供在绝缘层上的半导体层制成；并且
第一驱动晶体管具有与第一访问晶体管的半导体层和第一负载晶体管的半导体层相集成的半导体层，第二驱动晶体管具有与第二访问晶体管的半导体层和第二负载晶体管的半导体层相集成的半导体层。
(11)如第(1)项所述的半导体器件，其中在SRAM单元中，
构成晶体管的半导体层中的每一个由提供在绝缘层上的半导体层制成；并且
SRAM单元在绝缘层上具有第一半导体层区域和第二半导体层区域，第一半导体层区域与第一驱动晶体管的半导体层、第一负载晶体管的半导体层和第一访问晶体管的半导体层相集成，并且在第一导电类型的区域和第二导电类型的区域之间共同具有结，第二半导体层区域与第二驱动晶体管的半导体层、第二负载晶体管的半导体层和第二访问晶体管的半导体层相集成，并且在第一导电类型的区域和第二导电类型的区域之间共同具有结；并且
连接到第一驱动晶体管的漏极区和第一负载晶体管的漏极区的第一节点接触被连接到第一半导体层区域，连接到第二驱动晶体管的漏极区和第二负载晶体管的漏极区的第二节点接触被连接到第二半导体层区域。
(12)如第(1)-(6)项中任何一个所述的半导体器件，其中构成SRAM单元中的晶体管的半导体层中的每一个由半导体衬底的一部分形成，并且从半导体衬底上的隔离绝缘膜的顶面突出。
(13)如第(1)-(12)项中任何一个所述的半导体器件，其中在SRAM单元中，
第一驱动晶体管的栅极电极和第一负载晶体管的栅极电极由沿垂直于第一方向的第二方向延伸的第一连线形成，第二驱动晶体管的栅极电极和第二负载晶体管的栅极电极由沿第二方向延伸的第二连线形成；并且
第一访问晶体管的栅极电极由设置在沿第二方向延伸的第二连线的中心线上的第三连线形成，第二访问晶体管的栅极电极由设置在沿第二方向延伸的第一连线的中心线上的第四连线形成。
(14)如第(1)-(13)项中任何一个所述的半导体器件，其中连接到第一驱动晶体管的源极区的地线接触、连接到第一负载晶体管的源极区的电源线接触和连接到第二访问晶体管的源极/漏极区的位线接触被布置在沿第二方向延伸的单元边界之一的一条线上；并且
连接到第二驱动晶体管的源极区的地线接触、连接到第二负载晶体管的源极区的电源线接触和连接到第一访问晶体管的源极/漏极区的位线接触被布置在沿第二方向延伸的另一单元边界的一条线上。
(15)如第(1)-(14)项中任何一个所述的半导体器件，其中地线接触、电源线接触和位线接触中的每一个在第二方向上具有大于栅极电极之下的半导体层在第二方向上的宽度的宽度，并且连接到与半导体层相集成的焊盘半导体层。
(16)如第(1)-(15)项中任何一个所述的半导体器件，其中相邻的SRAM单元相对于用作对称轴的单元边界呈镜像关系。
(17)一种用于制造具有SRAM单元的半导体器件的方法，每个SRAM单元包括一对第一驱动晶体管和第二驱动晶体管、一对第一负载晶体管和第二负载晶体管以及一对第一访问晶体管和第二访问晶体管，晶体管中的每一个具有从衬底平面向上突出的半导体层、沿半导体层的相对侧延伸跨过半导体层的顶部的栅极电极、插入在栅极电极和半导体层之间的栅极绝缘膜以及形成在半导体层中的一对源极/漏极区，所述方法包括以下步骤：
对半导体层图案化以形成具有条状图案的半导体图案，在条状图案中，沿第一方向延伸并且在垂直于第一方向的第二方向上具有相等宽度的伸长半导体层以等间隔布置；
去除条状图案的一部分；
在剩余的伸长半导体层的侧边上形成栅极绝缘膜；
沉积栅极电极材料并对栅极电极材料沉积的膜进行图案化以形成栅极电极，栅极电极在沿第二方向的伸长半导体层的相对表面上延伸跨过伸长半导体层的顶部；以及
将杂质掺杂到每个伸长半导体层中以形成源极/漏极区。
(18)如第(17)项所述的用于制造半导体器件的方法，其中半导体层图案相对于对应于SRAM单元边界的矩形单元边界的四个侧边中的每一个呈线对称，SRAM单元边界用作对称轴。
(19)如第(17)或(18)项所述的用于制造半导体器件的方法，其中
在形成半导体层图案的步骤中，形成了带状图案，其与伸长半导体层交叉，并且在第一方向上具有大于伸长半导体层在第二方向上的宽度的宽度；并且
在去除条状图案的一部分的步骤中，还去除带状图案的一部分以形成焊盘半导体层，焊盘半导体层在第二方向上的宽度大于伸长半导体层在第二方向上的宽度，并且与上层布线相连接的接触被连接到焊盘半导体层。
(20)如第(17)、(18)或(19)项所述的用于制造半导体器件的方法，还包括在半导体层上形成帽层绝缘层的步骤，其中半导体层和帽层绝缘层被图案化以形成其上提供有帽层绝缘层的半导体层图案。
(21)如第(17)-(20)项中任何一个所述的用于制造半导体器件的方法，其中提供在下绝缘层上的半导体层被图案化以形成提供在下绝缘层上的半导体层图案。
(22)如第(17)-(20)项中任何一个所述的用于制造半导体器件的方法，还包括对半导体衬底图案化以形成构成半导体层的半导体层图案，然后在半导体衬底上提供隔离绝缘层的步骤，以及去除隔离绝缘层的顶面部分以暴露半导体层图案，从而使半导体层图案从剩余的隔离绝缘膜的顶面突出的步骤。
本发明可以提供具有密集SRAM结构的半导体器件，该密集SRAM结构易于制造并且被应用了FIN型FET。
附图说明
图1是SRAM的电路图；
图2图示了传统FIN型FET的元件结构；
图3图示了传统FIN型FET的元件结构；
图4图示了被应用于本发明的FIN型FET的元件结构；
图5图示了根据本发明的SRAM单元的元件结构(平面图)；
图6图示了根据本发明的SRAM单元的元件结构(截面图)；
图7图示了根据本发明的SRAM单元的元件结构(截面图)；
图8图示了根据本发明的用于制造SRAM结构的方法；
图9图示了根据本发明的用于制造SRAM结构的方法；
图10图示了根据本发明的用于制造SRAM结构的方法；
图11图示了根据本发明的用于制造SRAM结构的方法；
图12图示了根据本发明的SRAM单元的另一种元件结构；
图13图示了根据本发明的SRAM单元的另一种元件结构；
图14图示了根据本发明的SRAM单元的另一种元件结构；
图15图示了根据本发明的SRAM单元的另一种元件结构；
图16图示了根据本发明的用于制造SRAM结构的另一种方法；
图17图示了根据本发明的SRAM单元的另一种元件结构；
图18图示了根据本发明的SRAM单元的另一种元件结构；以及
图19图示了根据本发明的SRAM单元的另一种元件结构(截面图)。
具体实施方式
[FIN型FET的配置]
被应用于根据本发明的SRAM结构的FIN型FET可以是场效应晶体管，其具有垂直于衬底平面向上突出的半导体层303、在半导体层的相对侧上延伸跨过其顶部的栅极电极304、插入在栅极电极304和半导体层303之间的栅极绝缘膜305以及形成在半导体层303中的源极/漏极区306，例如如图4中所示。
构成FIN型FET的垂直于衬底平面向上突出的半导体层(下文中称为“突出半导体层”)可以提供在半导体衬底301上的基底绝缘膜302上，例如如图4中所示。在本发明中，衬底平面是平行于衬底的任意平面，在这种情况下是基底绝缘膜的表面。基底绝缘膜自身可以是衬底。另外，如后面所述，半导体衬底可以被图案化以形成半导体图案，从而使从提供在半导体图案中的隔离绝缘层的表面向上突出的半导体层部分可用作FIN型FET的突出半导体层。后一配置在热辐射和抑制衬底浮动效应(floatingeffect)方面是有利的，这是因为元件可被驱动以将从半导体层生成的热量或电荷释放到半导体衬底。根据加工精度，FIN型FET的突出半导体层的形状可以类似于直角平行六面体。然而，可以使用与直角平行六面体不同的形状，只要获得了期望的元件特性即可。
在根据本发明的FIN型FET中，栅极电极在突出半导体层的相对侧上延伸跨过其顶部。栅极绝缘膜插入在栅极电极和突出半导体层之间。取决于预定的阈值电压，杂质被以相对较低的浓度掺杂到突出半导体层的栅极电极下方的部分中。电压被施加到栅极电极以形成沟道。插入在突出半导体层和栅极电极的每一侧(垂直于衬底平面的表面)之间的绝缘膜被允许充当栅极绝缘膜，以在突出半导体层的相对侧上形成沟道。在突出半导体层的顶面和栅极电极之间可以提供厚的帽层绝缘膜，以避免在突出半导体层的顶面上形成沟道。另一方面，在突出半导体层的顶面和栅极电极之间可以提供与提供在侧边上的栅极绝缘膜一样薄的绝缘膜，以允许也在突出半导体层的顶面上形成沟道。
这里，沟道长度方向是突出半导体层303的纵向方向，即，栅极长度L的方向。源极/漏极区306通常利用扩散层构造在突出半导体层303的栅极电极的相对侧上，高浓度的杂质被掺杂到扩散层中。或者，可以通过形成金属的源极/漏极区来提供被称为肖特基源极/漏极晶体管的晶体管。
根据本发明的FIN型FET可以具有被称为多结构(multi-structure)的结构，其中多个突出半导体层平行布置在一个晶体管中，并且跨过这多个突出半导体层的导线(conductor wire)构成了栅极电极。与每个突出半导体层有关的元件结构可以类似于上述结构。考虑到元件特性的均匀性的加工精度，突出半导体层优选地具有相等宽度W(该宽度平行于衬底平面，并且垂直于沟道长度方向)。
在根据本发明的FIN型MISFET中，主沟道优选地形成在突出半导体层的相对侧上。另外，栅极电极下方的突出半导体层的宽度W优选地使得半导体层在工作期间完全被从半导体层的相对侧形成的耗尽层耗尽。该配置对于改善截止特性和载流子迁移率以及减少衬底浮动效应是有利的。提供该配置的元件结构优选地使得栅极电极下方的突出半导体层的宽度W至多为半导体层的高度H的两倍或者至多为栅极长度L。具体而言，考虑到加工精度、强度等，栅极电极下方的突出半导体层的宽度W优选地设为至少5nm，更优选地至少10nm。另一方面，占主导的沟道形成在半导体层的侧边上，并且优选地设为至多60nm，更优选地至多30nm，以提供完全耗尽的结构。
根据本发明的FIN型FET的特定尺寸等可以例如按以下方式适当地设置。突出半导体层具有5到100nm的宽度W，20到200nm的高度和10到100nm的栅极长度。栅极绝缘膜具有1到5nm的厚度(在SiO2的情况下)。沟道形成区域中的杂质浓度为0到1×1019cm-3。源极/漏极区中的杂质浓度为1×1019到1×1021cm-3。突出半导体层的高度H是指从基底绝缘膜或隔离绝缘膜的表面向上突出的半导体层的一部分的长度；该长度垂直于衬底平面。另外，沟道形成区域指位于栅极电极下方的突出半导体层的一部分。
在上述元件结构中，用于基底绝缘膜或隔离绝缘膜的材料没有具体限定，只要其具有期望的绝缘属性即可。该材料的示例包括金属氧化物(如SiO2、Si3N4、AlN或氧化铝)和有机绝缘材料。
形成FIN型FET的突出半导体层的半导体优选地是单晶硅。
基底绝缘膜下方的衬底可以是硅衬底。然而，本发明并不限于硅衬底，而是可以是其他衬底，只要绝缘体存在于突出半导体层下方即可。例如，可以使用诸如SOS(蓝宝石上硅、Spinnel上硅)之类的结构，其中半导体层下方的绝缘体自身构成了支持衬底。除了SOS之外，绝缘支持衬底还可以是石英衬底或AlN衬底。用于SOI(绝缘体上硅)的制造技术(层压工艺和薄膜形成工艺)能够在这些支持衬底上提供半导体层。
用于根据本发明的栅极电极的材料可以是具有期望导电性和期望功函(work function)的导体。该材料的示例例如包括掺有杂质的半导体(如掺有杂质的多晶硅、多晶SiGe、多晶Ge或多晶SiC)、金属(如Mo、W或Ta)、金属氮化物(如TiN或WN)和硅化物(如硅化钴、硅化镍、硅化铂或硅化铒)。另外，除了单层外，栅极电极的结构还可以是层叠结构，如多晶硅膜和金属膜的层叠膜，金属膜的层叠膜，或者多晶硅膜和硅化物膜的层叠膜。
根据本发明的栅极绝缘膜可以是SiO2膜或SiON膜，或者被称为高介电常数膜(高K膜)的膜。高K膜的示例可以包括例如金属氧化物膜(如Ta2O5膜、Al2O3膜、La2O3膜、HfO2膜或ZrO2膜)和由合成公式指示的合成金属氧化物(如HfSiO、ZrSiO、HfAlO或ZrAlO)。另外，栅极绝缘膜可以具有层叠结构，例如其中含硅氧化物膜(如SiO2或HfSiO)形成在诸如硅之类的半导体层上，同时在含硅氧化物膜上提供有高K膜的层叠结构。
[SRAM单元的电路配置]
优选用于本发明的SRAM存储单元具有如图1中的电路图所示的电路。SRAM存储单元具有六个晶体管，一对驱动晶体管D1和D2、一对负载晶体管L1和L2以及一对访问晶体管A1和A2。成对的驱动晶体管D1和D2以及成对的访问晶体管A1和A2是第一导电类型(例如，n沟道型)的场效应晶体管。成对的负载晶体管L1和L2是第二导电类型(例如，p沟道型)的场效应晶体管。
成对的驱动晶体管D1和D2以及成对的负载晶体管L1和L2构成了充当存储1位信息的信息存储部件的触发器电路。该触发器电路由一对CMOS反相器组成，每个CMOS反相器由一个驱动晶体管D1(D2)和一个负载晶体管L1(L2)组成。
访问晶体管A1(A2)的源极和漏极之一连接到负载晶体管L1(L2)和驱动晶体管D1(D2)的漏极，另一个连接到位线BL1(BL2)。成对的访问晶体管A1和A2的栅极连接到字线WL。
构成CMOS反相器之一的驱动晶体管D1和负载晶体管L1的栅极连接到构成另一个CMOS反相器的驱动晶体管D2和负载晶体管L2的漏极(存储节点N2)。另外，构成后一CMOS反相器的驱动晶体管D2和负载晶体管L2的栅极连接到构成前一CMOS反相器的驱动晶体管D1和负载晶体管L1的漏极(存储节点N1)。从而，在成对的CMOS反相器之间，CMOS反相器之一的I/O部件(存储节点)经由一对连线I1和I2(被称为本地连线)跨耦合到另一个CMOS反相器的栅极。
参考电压(例如，GND)被提供到驱动晶体管D1和D2的源极。电源电压(VDD)被提供到负载晶体管L1和L2的源极。
[SRAM的元件结构]
图5至7示出了SRAM单元的元件结构的示例。图5是平面图，图6(a)是沿线A-A’的截面图，图6(b)是沿线B-B’的截面图。图6(c)是沿线C-C’的截面图，图7是沿线D-D’的截面图。在图5中，省略了侧壁绝缘膜508。在图6(a)至6(c)中，在图的右边和左边的垂直虚线指示单元边界。
如图5所示，在单元边界内部，n沟道型驱动晶体管D1和D2、p沟道型负载晶体管L1和L2以及n沟道型访问晶体管A1和A2被布置在绝缘层502上以构成图1中的电路；绝缘层502被提供在半导体衬底501上。nMOS区域中的半导体层部分是n型区。pMOS区域中的半导体层部分是p型区。
驱动晶体管D1具有突出半导体层511D、沿突出半导体层511D的相对侧延伸跨过其顶部的栅极电极512、插入在栅极电极512和突出半导体层511D之间的栅极绝缘膜505以及形成在栅极电极的相对侧上的突出半导体层511D中的源极/漏极区(图6(a))。在该示例中，帽层绝缘膜504被提供在突出半导体层的顶部和栅极电极之间。在突出半导体层的顶面上没有形成沟道。其他晶体管也有帽层绝缘膜。另一驱动晶体管D2具有突出半导体层521D、沿突出半导体层521D的相对侧延伸跨过其顶部的栅极电极522、插入在栅极电极522和突出半导体层521D之间的栅极绝缘膜505以及形成在栅极电极的相对侧上的突出半导体层521D中的源极/漏极区。
负载晶体管L1具有突出半导体层511L、沿突出半导体层511L的相对侧延伸跨过其顶部的栅极电极512、插入在栅极电极512和突出半导体层511L之间的栅极绝缘膜505以及形成在栅极电极的相对侧上的突出半导体层511L中的源极/漏极区(图6(a)和6(c))。另一负载晶体管L2具有突出半导体层521L、沿突出半导体层521L的相对侧延伸跨过其顶部的栅极电极522、插入在栅极电极522和突出半导体层521L之间的栅极绝缘膜505以及形成在栅极电极的相对侧上的突出半导体层521L中的源极/漏极区。
访问晶体管A1具有突出半导体层511A、沿突出半导体层511A的相对侧延伸跨过其顶部的栅极电极513、插入在栅极电极513和突出半导体层511A之间的栅极绝缘膜505以及形成在栅极电极的相对侧上的突出半导体层511A中的源极/漏极区。另一访问晶体管A2具有突出半导体层521A、沿突出半导体层521A的相对侧延伸跨过其顶部的栅极电极523、插入在栅极电极523和突出半导体层521A之间的栅极绝缘膜505以及形成在栅极电极的相对侧上的突出半导体层521A中的源极/漏极区(图6(a))。
构成SRAM的晶体管可以具有图19中所示的结构。图19示出了对应于图6(a)的截面结构，其中栅极绝缘膜和栅极电极形成在突出半导体层之下。该结构使得突出半导体层的底面能被用作沟道，从而提高了驱动晶体管的能力。该结构可以通过例如以下方式获得：利用突出半导体层作为掩模以含氟酸等各向同性地蚀刻绝缘层502，从而使绝缘层502收回到突出半导体层之下，然后形成绝缘膜和栅极电极。
构成SRAM单元中的晶体管的突出半导体层的提供方式使得其纵向方向(沟道长度方向)沿第一方向(图5的垂直方向，即，线C-C’的方向)延伸。在第一方向的相邻SRAM单元之间，相应晶体管中的一个的突出半导体层被设置在沿第一方向延伸的另一个晶体管的突出半导体层的中心线上。这使得能够形成密集的SRAM单元，从而提供了易于制造并且可以精确形成的SRAM结构。
驱动晶体管D1的源极区经由接触插头514c连接到地线(GND)，接触插头514c连接到与突出半导体层511D相集成的焊盘(pad)半导体层514。另一方面，驱动晶体管D1的漏极区经由接触插头519c连接到驱动晶体管D2和负载晶体管L2的栅极电极522，接触插头519c连接到与突出半导体层511D相集成的第一节点半导体层519。
负载晶体管L1的源极区经由接触插头515c连接到电源线VDD(上层连线601g)，接触插头515c连接到与突出半导体层511L相集成的焊盘半导体层515。另一方面，负载晶体管L1的漏极区经由接触插头519c连接到驱动晶体管D2和负载晶体管L2的栅极电极522，接触插头519c连接到与突出半导体层511L相集成的第一节点半导体层519。
访问晶体管A1的源极和漏极区之一经由接触插头516c连接到位线BL1(上层连线601c)，接触插头516c连接到与突出半导体层511A相集成的焊盘半导体层516。访问晶体管A1的源极和漏极区中的另一个经由接触插头519c连接到驱动晶体管D2和负载晶体管L2的栅极电极522，接触插头519c连接到与突出半导体层511A相集成的第一节点半导体层519。
驱动晶体管D2的源极区经由接触插头524c连接到地线GND(上层连线601e)，接触插头524c连接到与突出半导体层521D相集成的焊盘半导体层524。另一方面，驱动晶体管D2的漏极区经由接触插头529c连接到驱动晶体管D1和负载晶体管L1的栅极电极512，接触插头529c连接到与突出半导体层521D相集成的第二节点半导体层529。
负载晶体管L2的源极区经由接触插头525c连接到电源线VDD(上层连线601d)，接触插头525c连接到与突出半导体层521L相集成的焊盘半导体层525。另一方面，负载晶体管L2的漏极区经由接触插头529c连接到驱动晶体管D1和负载晶体管L1的栅极电极512，接触插头529c连接到与突出半导体层521L相集成的第二节点半导体层529。
访问晶体管A2的源极和漏极区之一经由接触插头526c连接到位线BL2，接触插头526c连接到与突出半导体层521A相集成的焊盘半导体层526。访问晶体管A2的源极和漏极区中的另一个经由接触插头529c连接到驱动晶体管D1和负载晶体管L1的栅极电极512，接触插头529c连接到与突出半导体层521A相集成的第二节点半导体层529。
驱动晶体管D1和负载晶体管L1的栅极电极由公共栅极连线512组成，并且经由上层连线601a和接触插头517c连接到第二节点半导体层529，接触插头517c连接到宽度比栅极电极的栅极长度L大的焊盘电极517。
驱动晶体管D2和负载晶体管L2的栅极电极由公共栅极连线522组成，并且经由上层连线601f和接触插头527c连接到第一节点半导体层519，接触插头527c连接到宽度比栅极电极的栅极长度L大的焊盘电极527。
访问晶体管A1的栅极电极513被设置使得其栅极电极513的纵向中心线与栅极连线522的纵向中心线对准。栅极电极513经由接触插头518c连接到字线WL，接触插头518c连接到宽度比栅极电极的栅极长度大的焊盘电极518。
访问晶体管A2的栅极电极523被设置使得其栅极电极523的纵向中心线与栅极连线512的纵向中心线对准。栅极电极523经由接触插头528c连接到字线WL(上层连线601b)，接触插头528c连接到宽度比栅极电极的栅极长度大的焊盘电极528。
在根据本发明的SRAM结构中，相邻的SRAM单元优选地相对于单元边界(其用作对称轴)呈镜像关系。即，在相邻的SRAM单元之间，构成突出半导体层的半导体层图案、构成栅极电极的连线图案和接触的布局优选地相对于单元边界(其用作对称轴)的四个边中的每一个呈线对称(镜像反转)布置。
上述配置能够形成易于制造并且可以精确形成的密集SRAM结构。而且，例如，图5中所示将在下面描述的布局配置可以提供更易于制造并且可以精确形成的SRAM结构。
构成SRAM单元中的晶体管的突出半导体层优选地被布置使得其纵向方向(沟道长度方向)沿第一方向(图5的垂直方向，即，线C-C’的方向)延伸，并且使得沿第一方向延伸的突出半导体层的中心线之间的间隔各自是这些间隔中的最小间隔的整数倍。这些突出半导体层优选地具有相等宽度W(Wa)。优选地，最小间隔Rmin是负载晶体管L1的突出半导体层的中心线和负载晶体管L2的突出半导体层的中心线之间的间隔。突出半导体层的中心线是沿突出半导体层的纵向方向(沟道长度方向)延伸并且经过突出半导体层的宽度W(该宽度平行于衬底平面并且垂直于沟道长度方向)的中间点的线。
在该SRAM结构中，关于这些突出半导体层中的任何一个，在第一方向的相邻SRAM单元之间，相应晶体管中的一个和另一个的突出半导体层的中心线优选地布置在一条线上。然而，如果偏离至多为最小间隔的20％(优选地至多为最小间隔的10％)，则可以发挥出足够的效果。
在图5所示的SRAM单元中，驱动晶体管D1具有设置在访问晶体管A1的突出半导体层的中心线上的半导体层。另一驱动晶体管D2具有设置在另一访问晶体管A2的突出半导体层的中心线上的半导体层。负载晶体管L1具有与驱动晶体管D1的突出半导体层相邻的半导体层。另一负载晶体管L2具有与另一驱动晶体管D2的突出半导体层相邻的半导体层。
在上述SRAM单元中，驱动晶体管可以被负载晶体管替换。即，负载晶体管L1具有设置在访问晶体管A1的突出半导体层的中心线上的半导体层。另一负载晶体管L2具有设置在另一访问晶体管A2的突出半导体层的中心线上的半导体层。驱动晶体管D1具有与负载晶体管L1的突出半导体层相邻的半导体层。另一驱动晶体管D2具有与另一负载晶体管L2的突出半导体层相邻的半导体层。驱动晶体管D1和另一驱动晶体管D2可以被配置使得驱动晶体管D1和另一驱动晶体管D2的突出半导体层的中心线之间的间隔具有最小间隔。
在根据本发明的SRAM单元中，为了确保用于栅极间分离和pn分离的足够空间以及足够的接触面积，优选地采用下面描述的布局配置，例如如图5中所示。
(i)驱动晶体管D1和相邻的负载晶体管L1的突出半导体层的中心线之间的间隔以及另一驱动晶体管D2和相邻的另一负载晶体管L2的半导体层的中心线之间的间隔各自至少是最小间隔Rmin的两倍。
(ii)在垂直于第一方向的第二方向(图5的横向方向；这也适用于下面的描述)的相邻SRAM单元之间，晶体管中的一个和另一个的半导体层的中心线之间的间隔至少是最小间隔Rmin的两倍。
太大的间隔值增加了单元的面积。从而，这些间隔中的每一个优选地至多是最小间隔Rmin的三倍。
要求(i)确保了用于栅极间分离的足够空间(在517和523之间以及在513和527之间)和用于pn分离的足够空间(在519附近和529附近)。要求(ii)确保了用于与字线接触的足够空间(在518附近和528附近)。
另外，关于根据本发明的SRAM单元，下面将要描述的(例如图5中所示的)接触布局用于增大密度和提供易于制造的SRAM结构。
即，连接到驱动晶体管D1的源极区的地线接触514c、连接到负载晶体管L1的源极区的电源线接触515c和连接到访问晶体管A2的源极/漏极区的位线接触526c被布置在沿第二方向延伸的单元边界之一的一条线上。连接到另一驱动晶体管D2的源极区的地线接触524c、连接到另一负载晶体管L2的源极区的电源线接触525c和连接到另一访问晶体管A1的源极/漏极区的位线接触516c被布置在沿第二方向延伸的另一单元边界的一条线上。
在图5至7所示的本实施例的SRAM结构中，晶体管的突出半导体层被提供在绝缘层502上。下面描述的配置可用于该配置。即，例如，如图5中所示，在SRAM单元中，驱动晶体管D1具有与访问晶体管A1的半导体层511A和负载晶体管L1的半导体层511L相集成的半导体层511D。另一驱动晶体管D2具有与另一访问晶体管A2的半导体层521A和另一负载晶体管L2的半导体层521L相集成的半导体层521D。
而且，该配置可以具有与驱动晶体管D1的半导体层511D、负载晶体管L1的半导体层511L和访问晶体管A1的半导体层511A相集成并且具有p型区和n型区的pn结519j的第一节点半导体层519(图7)，并且具有与驱动晶体管D2的半导体层521D、负载晶体管L2的半导体层521L和访问晶体管A2的半导体层521A相集成并且具有p型区和n型区的pn结529j的第二节点半导体层529。
根据该配置，构成每个晶体管的突出半导体层的半导体层被提供在绝缘层上。从而，直接将p型区和n型区结合在一起使得驱动晶体管的漏极连接到负载晶体管的漏极。p型区和n型区可以由硅化物层509电短接。这减少了SRAM单元的面积。相反地，具有半导体层之下的阱区的结构要求绝缘隔离区插入在p型区和n型区之间。这相应地增加了面积。上述结构消除了这种隔离绝缘区，从而能够增大密度。
另外，在该结构中，连接到上层连线601h的节点接触519c连接到第一节点半导体层519。连接到上层连线的第二节点接触529c连接到第二节点半导体层529。第一和第二节点半导体层还充当接触焊盘层。从而，该配置可以在增大密度的同时确保足够的节点接触面积。
[制造方法]
现在，描述如图5至7中所示的用于制造SRAM结构的方法。
首先，准备SOI衬底，该衬底具有硅衬底上由SiO2制成的掩埋绝缘膜(基底绝缘膜)和提供在掩埋绝缘膜上的由单晶硅制成的半导体层。然后，在SOI衬底的半导体层上形成牺牲氧化物膜。经由牺牲氧化物膜在半导体层中离子注入杂质以形成沟道区。随后去除牺牲氧化物膜。然后在半导体层上形成帽层绝缘膜。在对半导体层图案化之后，通过倾斜离子注入、Halo注入等可以执行掺杂杂质以形成沟道区。
然后，通过光刻和干法蚀刻对半导体层和形成在半导体层上的帽层绝缘膜进行图案化，以形成具有条状(striped)图案部分的半导体层图案，在条状图案部分中，伸长的半导体层以等间隔布置。该状态在图8中示出。图8(a)和8(b)是平面图。图8(c)是沿线A-A’的截面图。图8(d)是沿线B-B’的截面图。由阴影线包围的区域示出了在后续步骤中从此去除半导体层的区域。图中的标号501表示半导体衬底。标号502表示掩埋绝缘膜。标号503表示半导体层。标号503a和503b表示伸长的半导体层。标号504表示帽层绝缘膜。
伸长的半导体层503a构成了FIN型FET的突出半导体层。伸长的半导体层503b是在后续步骤中去除的虚拟半导体层(dummy semiconductorlayer)。半导体层图案503(各自包括伸长的半导体层503a和503b)被形成为相对于对应于SRAM单元边界的单元边界的四边中的每一边成线对称(镜像反转)，其中该边用作对称轴。这种高周期性图案的形成可以均匀地、精确地在该图案区域中形成精细的图案。
与伸长的半导体层503a和503b垂直的带状的半导体层部分503c和503d在后续步骤中被部分去除，从而使剩余的部分构成了与接触插头相接触的焊盘半导体层。带状半导体层部分503c被形成到焊盘半导体层中，用作地线接触、电源线接触和位线接触。带状半导体层部分503d被形成到焊盘半导体层中，用作存储节点接触。这些第一方向的带状半导体层中的每一个的宽度Wb优选地被设置为比第二方向的伸长的半导体层的宽度Wa大。
然后，通过光刻和干法蚀刻去除半导体层图案中不想要的部分。通过热氧化工艺等，在伸长的半导体层的侧边上形成栅极氧化物膜505。该状态在图9中示出。图9(a)是平面图。图9(b)是沿线C-C’的截面图。图9(c)是沿线A-A’的截面图。图9(d)是沿线B-B’的截面图。图9(b)至9(d)中每一个的右边和左边的垂直虚线指示单元边界。
剩余的伸长半导体层部分503a构成了FIN型FET的突出半导体层。剩余的带状半导体层部分503c构成了焊盘半导体层，用作地线接触、电源线接触和位线接触。剩余的带状半导体层部分503d构成了焊盘半导体层，用作存储节点接触。
然后，通过光刻和干法蚀刻将栅极电极材料沉积并形成到栅极电极中。例如，沉积多晶硅，并且使用光刻和离子注入来将n型杂质(磷、砷等)掺杂到nMOS区域中，并将p型杂质(硼等)掺杂到pMOS区域中。然后通过光刻和干法蚀刻形成栅极连线。这可以形成nMOS区域中n型多晶硅的栅极和pMOS区域中p型多晶硅的栅极。
然后，通过与衬底平面倾斜的离子注入将杂质通过伸长的半导体层的侧边掺杂到该伸长的半导体层中，以形成扩展掺杂区。在这种情况下，使用光刻来将n型杂质(磷、砷等)掺杂到nMOS区域中，并将p型杂质(硼等)掺杂到pMOS区域中。在离子注入之前或之后可以执行Halo注入，以形成扩展掺杂区；Halo注入涉及离子注入与扩展掺杂区的导电类型相反的导电类型的杂质。
该状态在图10中示出。图10(a)是平面图。图10(b)是沿线C-C’的截面图。图10(c)是沿线A-A’的截面图。图10(d)是沿线B-B’的截面图。图10(b)至10(d)中每一个的右边和左边的垂直虚线指示单元边界。标号512、513、522和523表示栅极连线。标号506表示扩展掺杂区。
然后，在整个表面上沉积绝缘膜。然后通过各向异性蚀刻蚀刻回绝缘膜以形成侧壁绝缘膜。此时，除了侧壁绝缘膜外，也对帽层绝缘膜504进行蚀刻以暴露半导体层的顶面。
然后，垂直于衬底平面进行离子注入以形成源极/漏极扩散区。在这种情况下，使用光刻来将n型杂质(磷、砷等)掺杂到nMOS区域中，并将p型杂质(硼等)掺杂到pMOS区域中。不与源极/漏极扩散区重叠的扩展掺杂区构成了扩展区域。从而形成了被称为LDD(轻掺杂漏极)的结构。
该状态在图11中示出。图11(a)是平面图。图11(b)是沿线C-C’的截面图。图11(c)是沿线A-A’的截面图。图11(d)是沿线B-B’的截面图。图11(b)至11(d)中每一个的右边和左边的垂直虚线指示单元边界。标号508表示侧壁绝缘膜。标号506表示扩展区域。标号507表示源极/漏极区。图11(a)只示出了与半导体突出区域重叠的侧壁绝缘膜508的一部分。
然后，使用被称为硅化工艺的工艺来在源极/漏极扩散区和栅极连线(栅极电极)上形成硅化镍的硅化物层509。随后通过执行两次形成层间绝缘膜的步骤、形成接触插头的步骤和形成连线的步骤这一系列步骤，来获得预定的SRAM结构。该状态在图6和7中示出，如上所述。这些图只示出了上层布线中的一层。然而，上层布线实际包括多层，这多个层经由层间绝缘膜在垂直和水平方向上彼此三维交叉。
[半导体层图案的另一示例]
图12(a)至12(c)示出了对应于图8(a)的半导体层图案的另一示例。图8(a)示出了对应于一个SRAM单元的区域。然而，图12(a)至12(c)示出了对应于2×2(即，总共四个SRAM单元)的区域。图中的点状线示出了单元边界。黑色部分和带点部分中的半导体层图案在后续去除步骤后保留。杂质被离子注入从而使黑色部分中的半导体层图案为n型，而带点部分中的半导体层图案为p型。
在图12(a)所示的半导体层图案中，两个伸长半导体层被去除，其位于构成驱动晶体管的伸长半导体层和构成负载晶体管的伸长半导体层之间。结果，构成驱动晶体管和负载晶体管的伸长半导体层的中心线之间的距离是最小间隔Rmin的三倍。另外，在第二方向(图中的横向方向)的相邻单位面积之间，构成相邻访问晶体管的伸长半导体层之间的一个伸长半导体层被去除。结果，构成相邻访问晶体管的伸长半导体层的中心线之间的距离是最小间隔Rmin的两倍。
在图12(b)所示的半导体层图案中，两个伸长半导体层被去除，其位于构成驱动晶体管的伸长半导体层和构成负载晶体管的伸长半导体层之间。结果，构成驱动晶体管和负载晶体管的伸长半导体层的中心线之间的距离是最小间隔Rmin的三倍。另外，在第二方向(图中的横向方向)的相邻单位面积之间，构成相邻访问晶体管的伸长半导体层之间的两个伸长半导体层被去除。结果，构成相邻访问晶体管的伸长半导体层的中心线之间的距离是最小间隔Rmin的三倍。
在图12(c)所示的半导体层图案中，一个伸长半导体层被去除，其位于构成驱动晶体管的伸长半导体层和构成负载晶体管的伸长半导体层之间。结果，构成驱动晶体管和负载晶体管的伸长半导体层的中心线之间的距离是最小间隔Rmin的两倍。另外，在第二方向(图中的横向方向)的相邻单位区域之间，构成相邻访问晶体管的伸长半导体层之间的两个伸长半导体层被去除。结果，构成相邻访问晶体管的伸长半导体层的中心线之间的距离是最小间隔Rmin的三倍。
图13(a)至13(d)示出了具有被称为多结构的结构的FIN型FET被应用于SRAM的示例；在多结构中，一个FIN型晶体管具有多个突出半导体层。在该示例中，驱动晶体管、负载晶体管和访问晶体管中的每一个都有两个突出半导体层。
图13(a)示出了对应于图8(a)的半导体层图案的另一示例。图8(a)示出了对应于一个SRAM单元的区域。然而，图13(a)示出了对应于2×2(即，总共四个SRAM单元)的区域。图中的点状线示出了单元边界。黑色部分和带点部分中的半导体层图案在后续去除步骤后保留。杂质被离子注入从而使黑色部分中的半导体层图案为n型，而带点部分中的半导体层图案为p型。图13(b)示出了要从半导体层图案中去除的区域的图案。半导体层图案中的不想要的部分被去除以形成图13(c)中所示的半导体层图案。然后通过类似于上述制造方法的工艺可以形成图13(d)中所示的SRAM结构。
[SRAM元件结构的另一示例(1)]
图14和15示出了SRAM单元的其他元件结构。图14(a)是平面图。图14(b)是沿线C-C’的截面图。图14(c)是沿线A-A’的截面图。图14(d)是沿线B-B’的截面图。图15是沿线D-D’的截面图。在图14(a)中省略了侧壁绝缘膜508。图14(b)至14(d)中每一个的右边和左边的垂直虚线指示单元边界。
在本实施例中，体(bulk)半导体衬底被用于替换SOI衬底。FIN型FET的突出半导体层由半导体衬底的一部分制成。突出半导体层从提供在半导体衬底上的隔离绝缘膜的表面向上突出。另外，构成驱动晶体管的漏极的半导体层部分与构成负载晶体管的漏极的半导体层部分相分离。存储节点接触被连接到半导体层部分中的每一个。除了这些点以外，本实施例的结构与上述图5和6中所示的SRAM结构类似。
本实施例中的半导体图案703与体半导体衬底701相集成，并且由其一部分组成，如图14(b)和14(c)中所示。半导体层图案703从提供在半导体衬底701上的隔离绝缘膜702的表面向上突出。突出部分的周边被隔离绝缘膜包围。即，隔离绝缘膜702被提供在半导体衬底上除了突出半导体层图案以外的部分上。在半导体层图案和隔离绝缘膜之下的半导体衬底区域中，P阱被提供在nMOS区域中，而N阱被提供在pMOS区域中。
如图14(a)和15中所示，在根据本实施例的存储节点的接触结构中，接触插头704连接到构成驱动晶体管的漏极的半导体层(n型)和构成负载晶体管的漏极的半导体层(p型)。接触插头704经由上层布线705连接在一起。当在半导体层中形成pn结以直接联结两个漏极(如图5和7中所示)时，突出半导体层中的扩散区和下层的阱被短接。从而，在本实施例中，构成漏极的n型和p型半导体层通过隔离绝缘膜702彼此隔离。经隔离的半导体层经由连接到半导体层的接触插头704被上层布线705连接。
上述配置可以例如按下述方式制造。
准备半导体衬底(例如硅衬底)，其中P阱和N阱被提供在预定区域中。按需要对硅衬底进行离子注入以形成沟道区。在硅衬底的整个表面上形成帽层绝缘膜。
通过光刻和干法蚀刻对硅衬底和形成在硅衬底上的帽层绝缘膜进行图案化，以形成具有条状图案的半导体层图案，其中伸长的半导体层以等间隔布置。该状态在图16(a)和16(b)中示出。图16(a)是平面图。图16(b)是沿线A-A’的截面图。被图16(a)中阴影线包围的区域示出了要在后续步骤中从其去除半导体层图案的区域。
然后通过光刻和干法蚀刻去除半导体层图案中不想要的部分。沿线A-A’的图16(c)中的截面图示出了不想要的部分是如何去除的。
然后，在整个表面上沉积绝缘膜以掩埋剩余的半导体层图案。通过CMP(化学机械抛光)平整绝缘膜的表面。随后蚀刻回绝缘膜以暴露半导体层图案703的顶部。围绕半导体层图案的周边形成隔离绝缘膜702。沿线A-A’的图16(d)中的截面图示出了隔离绝缘膜702是如何形成的。
随后，以与上述内容类似的方式(除了与存储节点的接触结构有关的步骤外)，可以产生本实施例的SRAM结构。
[SRAM元件结构的另一示例(2)]
图17和18示出了SRAM元件结构的另一示例。这些图示出了对应于2×2(即，总共四个SRAM单元)的区域。图中的点状线指示单元边界。
图17(a)示出了对应于图8(a)的半导体层图案的另一示例(线和空间图案)。该半导体层图案在第二方向上没有图案，第二方向跨过沿第一方向延伸的伸长半导体层。从而，该半导体层图案由条状图案组成，其中伸长半导体层以等间隔布置在整个SRAM的形成区域上。
图17(b)示出了图17(a)中所示的半导体层图案，其与示出了从其去除半导体层的区域的图案重叠。去除半导体图案中不想要的部分以形成图18(a)中所示的半导体层图案。以与上述内容类似的方式，可以产生图18(b)中所示的SRAM结构。
在图18(b)所示的SRAM结构中，标号801表示将驱动晶体管D1的漏极和负载晶体管L1的漏极连接在一起的掩埋导线(buried conductorwire)。标号802表示将驱动晶体管D2的漏极和负载晶体管L2的漏极连接在一起的掩埋导线。这些掩埋导线连接到上层连线以用作存储节点的接触插头。这些掩埋导线可以通过以下方式形成：沿第二方向在层间绝缘膜中形成类似于孔的槽，在孔中暴露要连接在一起的半导体层，并且在孔中掩埋导电材料。或者，可以使用这样的结构，其中接触插头连接到构成驱动晶体管的漏极的半导体层和构成负载晶体管的漏极的半导体层中的每一个，从而使漏极可以经由这些接触插头由上层连线连接在一起，如图14(a)和15中所示。

Claims (22)

1.一种具有SRAM单元的半导体器件，每个SRAM单元包括一对第一驱动晶体管和第二驱动晶体管、一对第一负载晶体管和第二负载晶体管以及一对第一访问晶体管和第二访问晶体管，其中：
所述晶体管中的每一个包括从衬底平面向上突出的半导体层、沿所述半导体层的相对侧延伸跨过所述半导体层的顶部的栅极电极、插入在所述栅极电极和所述半导体层之间的栅极绝缘膜以及形成在所述半导体层中的一对源极/漏极区；
每个半导体层的纵向方向沿第一方向延伸；并且
在所述第一方向上的相邻SRAM单元之间，相应晶体管之一中的半导体层位于其中心线沿所述第一方向延伸的另一晶体管中的半导体层的中心线上。
2.一种具有SRAM单元的半导体器件，每个SRAM单元包括一对第一驱动晶体管和第二驱动晶体管、一对第一负载晶体管和第二负载晶体管以及一对第一访问晶体管和第二访问晶体管，其中：
所述晶体管中的每一个包括从衬底平面向上突出的半导体层、沿所述半导体层的相对侧延伸跨过所述半导体层的顶部的栅极电极、插入在所述栅极电极和所述半导体层之间的栅极绝缘膜以及形成在所述半导体层中的一对源极/漏极区；
所述半导体层被布置使得每个半导体层的纵向方向沿第一方向延伸，并且其中心线沿所述第一方向延伸的半导体层的中心线之间的间隔各自是所述间隔中的最小间隔的整数倍；
所述半导体层在第二方向上具有相等的宽度，所述第二方向平行于所述衬底平面并且垂直于所述第一方向；并且
在所述第一方向上的相邻SRAM单元之间，相应晶体管之一中的半导体层位于其中心线沿所述第一方向延伸的另一晶体管中的半导体层的中心线上。
3.如权利要求2所述的半导体器件，其中在所述SRAM单元中，
所述第一驱动晶体管包括设置在其中心线沿所述第一方向延伸的第一访问晶体管的半导体层的中心线上的半导体层，所述第二驱动晶体管包括设置在其中心线沿所述第一方向延伸的第二访问晶体管的半导体层的中心线上的半导体层；
所述第一负载晶体管包括与所述第一驱动晶体管的半导体层相邻的半导体层，所述第二负载晶体管包括与所述第二驱动晶体管的半导体层相邻的半导体层；并且
所述第一负载晶体管和所述第二负载晶体管被布置使得所述第一负载晶体管的半导体层的中心线和所述第二负载晶体管的半导体层的中心线之间的间隔等于所述最小间隔。
4.如权利要求2所述的半导体器件，其中在所述SRAM单元中，
所述第一负载晶体管包括设置在其中心线沿所述第一方向延伸的第一访问晶体管的半导体层的中心线上的半导体层，所述第二负载晶体管包括设置在其中心线沿所述第一方向延伸的第二访问晶体管的半导体层的中心线上的半导体层；
所述第一驱动晶体管包括与所述第一负载晶体管的半导体层相邻的半导体层，所述第二驱动晶体管包括与所述第二负载晶体管的半导体层相邻的半导体层；并且
所述第一驱动晶体管和所述第二驱动晶体管被布置使得所述第一驱动晶体管的半导体层的中心线和所述第二驱动晶体管的半导体层的中心线之间的间隔等于所述最小间隔。
5.如权利要求2、3或4所述的半导体器件，其中
沿彼此相邻的所述第一驱动晶体管和所述第一负载晶体管的半导体层的第一方向延伸的中心线之间的间隔至少是所述最小间隔的两倍；并且
沿彼此相邻的所述第二驱动晶体管和所述第二负载晶体管的半导体层的第一方向延伸的中心线之间的间隔至少是所述最小间隔的两倍。
6.如权利要求2至5中任何一个所述的半导体器件，其中在所述第二方向的相邻SRAM单元之间，所述SRAM单元中的一个和另一个的访问晶体管被彼此相邻地布置，并且沿所述访问晶体管中的一个和另一个的半导体层的第一方向延伸的中心线之间的间隔至少是所述最小间隔的两倍。
7.如权利要求2至6中任何一个所述的半导体器件，其中构成所述SRAM单元中的晶体管的半导体层中的每一个由提供在绝缘层上的半导体层制成。
8.如权利要求7所述的半导体器件，其中在所述SRAM单元中，所述第一驱动晶体管具有与所述第一访问晶体管的半导体层和所述第一负载晶体管的半导体层相集成的半导体层，所述第二驱动晶体管具有与所述第二访问晶体管的半导体层和所述第二负载晶体管的半导体层相集成的半导体层。
9.如权利要求7所述的半导体器件，其中
所述SRAM单元在所述绝缘层上具有第一半导体层区域和第二半导体层区域，所述第一半导体层区域与所述第一驱动晶体管的半导体层、所述第一负载晶体管的半导体层和所述第一访问晶体管的半导体层相集成，并且在第一导电类型的区域和第二导电类型的区域之间共同具有结，所述第二半导体层区域与所述第二驱动晶体管的半导体层、所述第二负载晶体管的半导体层和所述第二访问晶体管的半导体层相集成，并且在所述第一导电类型的区域和所述第二导电类型的区域之间共同具有结；并且
连接到所述第一驱动晶体管的漏极区和所述第一负载晶体管的漏极区的第一节点接触被连接到所述第一半导体层区域，连接到所述第二驱动晶体管的漏极区和所述第二负载晶体管的漏极区的第二节点接触被连接到所述第二半导体层区域。
10.如权利要求1所述的半导体器件，其中在所述SRAM单元中，
构成所述晶体管的半导体层中的每一个由提供在绝缘层上的半导体层制成；并且
所述第一驱动晶体管具有与所述第一访问晶体管的半导体层和所述第一负载晶体管的半导体层相集成的半导体层，所述第二驱动晶体管具有与所述第二访问晶体管的半导体层和所述第二负载晶体管的半导体层相集成的半导体层。
11.如权利要求1所述的半导体器件，其中在所述SRAM单元中，
构成所述晶体管的半导体层中的每一个由提供在绝缘层上的半导体层制成；并且
所述SRAM单元在所述绝缘层上具有第一半导体层区域和第二半导体层区域，所述第一半导体层区域与所述第一驱动晶体管的半导体层、所述第一负载晶体管的半导体层和所述第一访问晶体管的半导体层相集成，并且在所述第一导电类型的区域和所述第二导电类型的区域之间共同具有结，所述第二半导体层区域与所述第二驱动晶体管的半导体层、所述第二负载晶体管的半导体层和所述第二访问晶体管的半导体层相集成，并且在所述第一导电类型的区域和所述第二导电类型的区域之间共同具有结；并且
连接到所述第一驱动晶体管的漏极区和所述第一负载晶体管的漏极区的第一节点接触被连接到所述第一半导体层区域，连接到所述第二驱动晶体管的漏极区和所述第二负载晶体管的漏极区的第二节点接触被连接到所述第二半导体层区域。
12.如权利要求1至6中任何一个所述的半导体器件，其中构成所述SRAM单元中的晶体管的半导体层中的每一个由半导体衬底的一部分形成，并且从所述半导体衬底上的隔离绝缘膜的顶面突出。
13.如权利要求1至12中任何一个所述的半导体器件，其中在所述SRAM单元中，
所述第一驱动晶体管的栅极电极和所述第一负载晶体管的栅极电极由沿垂直于所述第一方向的第二方向延伸的第一连线形成，所述第二驱动晶体管的栅极电极和所述第二负载晶体管的栅极电极由沿所述第二方向延伸的第二连线形成；并且
所述第一访问晶体管的栅极电极由设置在沿所述第二方向延伸的第二连线的中心线上的第三连线形成，所述第二访问晶体管的栅极电极由设置在沿所述第二方向延伸的第一连线的中心线上的第四连线形成。
14.如权利要求1至13中任何一个所述的半导体器件，其中连接到所述第一驱动晶体管的源极区的地线接触、连接到所述第一负载晶体管的源极区的电源线接触和连接到所述第二访问晶体管的源极/漏极区的位线接触被布置在沿所述第二方向延伸的单元边界之一的一条线上；并且
连接到所述第二驱动晶体管的源极区的地线接触、连接到所述第二负载晶体管的源极区的电源线接触和连接到所述第一访问晶体管的源极/漏极区的位线接触被布置在沿所述第二方向延伸的另一单元边界的一条线上。
15.如权利要求1至14中任何一个所述的半导体器件，其中所述地线接触、所述电源线接触和所述位线接触中的每一个在所述第二方向上具有大于所述栅极电极之下的半导体层在所述第二方向上的宽度的宽度，并且连接到与所述半导体层相集成的焊盘半导体层。
16.如权利要求1至15中任何一个所述的半导体器件，其中所述相邻的SRAM单元相对于用作对称轴的单元边界呈镜像关系。
17.一种用于制造具有SRAM单元的半导体器件的方法，每个SRAM单元包括一对第一驱动晶体管和第二驱动晶体管、一对第一负载晶体管和第二负载晶体管以及一对第一访问晶体管和第二访问晶体管，所述晶体管中的每一个具有从衬底平面向上突出的半导体层、沿所述半导体层的相对侧延伸跨过所述半导体层的顶部的栅极电极、插入在所述栅极电极和所述半导体层之间的栅极绝缘膜以及形成在所述半导体层中的一对源极/漏极区，所述方法包括以下步骤：
对半导体层图案化以形成具有条状图案的半导体图案，在所述条状图案中，沿第一方向延伸并且在垂直于所述第一方向的第二方向上具有相等宽度的伸长半导体层以等间隔布置；
去除所述条状图案的一部分；
在剩余的伸长半导体层的侧边上形成栅极绝缘膜；
沉积栅极电极材料并对所述栅极电极材料沉积的膜进行图案化以形成栅极电极，所述栅极电极在沿所述第二方向的伸长半导体层的相对表面上延伸跨过所述伸长半导体层的顶部；以及
将杂质掺杂到每个伸长半导体层中以形成源极/漏极区。
18.如权利要求17所述的用于制造半导体器件的方法，其中所述半导体层图案相对于对应于SRAM单元边界的矩形单元边界的四个侧边中的每一个呈线对称，所述SRAM单元边界用作对称轴。
19.如权利要求17或18所述的用于制造半导体器件的方法，其中
在形成所述半导体层图案的步骤中，形成了带状图案，其与所述伸长半导体层交叉，并且在所述第一方向上具有大于所述伸长半导体层在所述第二方向上的宽度的宽度；并且
在去除所述条状图案的一部分的步骤中，还去除所述带状图案的一部分以形成焊盘半导体层，所述焊盘半导体层在所述第二方向上的宽度大于所述伸长半导体层在所述第二方向上的宽度，并且与上层布线相连接的接触被连接到所述焊盘半导体层。
20.如权利要求17、18或19所述的用于制造半导体器件的方法，还包括在所述半导体层上形成帽层绝缘层的步骤，其中所述半导体层和所述帽层绝缘层被图案化以形成其上提供有所述帽层绝缘层的半导体层图案。
21.如权利要求17至20中任何一个所述的用于制造半导体器件的方法，其中提供在下绝缘层上的半导体层被图案化以形成提供在所述下绝缘层上的半导体层图案。
22.如权利要求17至20中任何一个所述的用于制造半导体器件的方法，还包括对半导体衬底图案化以形成构成所述半导体层的半导体层图案，然后在所述半导体衬底上提供隔离绝缘层的步骤，以及去除所述隔离绝缘层的顶面部分以暴露所述半导体层图案，从而使所述半导体层图案从剩余的隔离绝缘膜的顶面突出的步骤。
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