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WO2004090970A1 - 配線基板およびその製造方法 - Google Patents

配線基板およびその製造方法 Download PDF

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WO2004090970A1
WO2004090970A1 PCT/JP2004/004908 JP2004004908W WO2004090970A1 WO 2004090970 A1 WO2004090970 A1 WO 2004090970A1 JP 2004004908 W JP2004004908 W JP 2004004908W WO 2004090970 A1 WO2004090970 A1 WO 2004090970A1
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WO
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layer
plating
wiring
resist
forming
Prior art date
Application number
PCT/JP2004/004908
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English (en)
French (fr)
Inventor
Yoichi Miura
Original Assignee
Dai Nippon Printing Co. Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co. Ltd. filed Critical Dai Nippon Printing Co. Ltd.
Priority to US10/527,169 priority Critical patent/US7325301B2/en
Publication of WO2004090970A1 publication Critical patent/WO2004090970A1/ja
Priority to US12/000,173 priority patent/US7480151B2/en

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Definitions

  • the present invention relates to a wiring board in which one or more wiring layers are stacked, and a method for manufacturing the same.
  • a projecting flip-chip connecting bump for flip-chip connection with a semiconductor element is formed on one side of the wiring layer as a first terminal portion.
  • a second terminal portion is formed by plating so as to fill the openings in the solder resist covering the wiring layer.
  • solder bumps are also formed on the terminals on the substrate side in order to obtain a stable bonding state with the solder bumps on the semiconductor element side. Need to be kept.
  • the solder bumps on the substrate side are usually formed by supplying solder by screen printing using a metal paste with a solder paste, and then performing a reflow process, a flux removal process, and a flattening process.
  • bumps are formed on a substrate by a substitution reaction between a metal and a metal salt, and bumps are formed by a chemical reaction corresponding to the finer pitch.
  • a method can be mentioned, in this method, the material cost and the manufacturing cost are high, and a problem remains in the variation in the bump height.
  • solder bumps are formed on the substrate side by screen printing and joined to the solder bumps on the semiconductor element side, the solder is melted by heating after joining, and then joined. At this time, there is a risk that due to variations in the height of the solder bumps on the substrate side, the bonding with the solder bumps on the semiconductor element side may be insufficient.
  • solder resist is placed on the board surface and terminals are provided for bonding to the solder bumps on the semiconductor element side.
  • NSMD no nS older mask definition
  • failures are likely to occur due to stress, drop, and other impacts caused by heat, and reliability is reduced. As a result, poor connection due to the terminal shape may occur.
  • solder resist opening diameter becomes smaller, and when the solder resist opening shape is SMD (SolderMaskdefinded), the bonding becomes incomplete unless solder is supplied.
  • the form in which the area of the terminal section 721 is not limited by the solder resist 722 as shown in FIG. 7A is shown by NSMD, and as shown in FIG. 7B and FIG.
  • the area defined by the solder resist 722 is referred to as SMD.
  • the wall angle of the cross-sectional shape of the solder resist is set to an obtuse angle, the size of the bottom of the opening will vary depending on the thickness of the resist and the resist sensitivity, and the surface size cannot be increased when the pitch is fine. There is.
  • JP-A-2001-93929 Publication 1
  • Japanese Patent Application 2002-20 See Japanese Patent Publication No. 38686 (publicly known document 2).
  • the present invention corresponds to these, and more specifically, a wiring board which can be directly flip-chip connected to a solder bump of a semiconductor element, and which can be reliably flip-chip connected to a solder bump of a semiconductor element, and a method of manufacturing the same
  • the purpose is to provide.
  • the present invention relates to a wiring portion including one or more wiring layers, a first terminal portion protruding from one side of the wiring portion, and a second terminal portion provided on the other side of the wiring portion.
  • a resist forming step of forming a resist having a first terminal portion opening on a surface of a composite material comprising a multi-layered metal layer comprising the steps of: An etching step of forming a hole by etching only the first metal layer of the composite material, and forming a first terminal by electrolytic plating so as to fill the hole from the first terminal opening of the resist.
  • a method for manufacturing a wiring board characterized in that: The present invention provides a method for manufacturing a wiring board, wherein the composite material is formed by laminating a first Cu layer, a 1 ⁇ 1 layer or 1: 1 layer, and a second Cu layer. is there.
  • the first electrolytic plating step includes, in order, Au plating, Cu plating, or Au plating, Ni plating, or Au plating, Ni plating, Cu plating in sequence.
  • Pd plating, Cu plating, or Pd plating, N.i plating, or Pd plating, Ni plating, Cu plating, or Pd alloy plating, C u plating certain platings are in order Pd-based alloy plating, Ni plating, or in order Pd-based alloy plating, Ni plating, Cu plating, or Sn plating, or in order, Sn plating, C
  • a method of manufacturing a wiring board comprising u plating, or plating with an Sn-based alloy, or sequentially plating with an Sn-based alloy, followed by Cu plating.
  • the present invention relates to a wiring portion including one or more wiring layers, a first terminal portion protruding from one side of the wiring portion, and a second terminal portion provided on the other side of the wiring portion.
  • a method of manufacturing a wiring board comprising: forming a resist having a first terminal portion opening on a surface of a composite material comprising a first Cu layer, a Ni layer, and a second Cu layer. Forming step, a first electrolytic plating step of forming an electrolytic plating forming portion for the first terminal portion so as to fill the opening for the first terminal portion of the resist by electrolytic plating, and removing the resist.
  • An additional resist is formed, and this additional resist is used as an etching resist to etch and penetrate the Ni layer and the first Cu layer to form an electrolysis-formed portion, the first Cu layer, and the Ni
  • the present invention is a method for manufacturing a wiring board, wherein the composite material is made of a clad material.
  • the present invention is a method for manufacturing a wiring board, wherein a wiring layer is formed by a semi-additive method in a wiring layer forming step.
  • the wiring layer forming step includes: (A) a laminating step of laminating a resin material layer made of an insulating resin; and (B) a resin material layer laminated in the laminating step.
  • a method of manufacturing a wiring board comprising: forming a via by etching a Cu layer formed by plating and forming a circuit portion.
  • the present invention is a method for manufacturing a wiring board, wherein a wiring layer is formed using a full additive method and a subtractive method, or both a full additive method and a semi-additive method in a wiring layer forming step.
  • the subtractive method refers to a method in which a conductive thin plate for forming a wiring layer such as a copper foil is selectively etched to form a wiring portion
  • the full additive method is a method in which a wiring portion is selected only.
  • the semi-additive method refers to a method of forming a wiring portion by removing a conductive layer formed by etching.
  • this is selectively electroplated as an energizing layer to form a thick wiring section, and the thin conductive layer for energization is removed by flash etching. This is also called the semi-additive method.
  • the present invention relates to a wiring portion including one or more wiring layers, a plurality of first terminal portions provided on one side of the wiring portion, and a plurality of second terminal portions provided on the other side of the wiring portion.
  • the wiring layer has a resin material layer facing the first terminal portion side, and the resin material layer is exposed without providing a solder resist on the first terminal portion side of the wiring portion.
  • Each of the first terminal portions has a flat portion at the tip thereof, and the flat portions of each of the first terminal portions are aligned on one plane.
  • a wiring board characterized in that a surface plating layer comprising an adhesion layer or an electroless plating layer is formed.
  • the electrolytic plating layer of the first terminal portion may be composed of an Au plating layer, a Cu plating layer, or an Au plating layer, a Ni plating layer, or an Au plating layer in order from the front side. , Ni plating layer, Cu plating layer, or in order Pd plating layer, Cu plating Layer, or Pd plating layer, Ni plating layer, or Pd plating layer, Ni plating layer, Cu plating layer, or Pd-based alloy plating layer, Cu plating layer, or Pd-based layer Alloy plating layer, Ni plating layer, or Pd-based alloy plating layer, Ni plating layer, Cu plating layer, or Sn plating layer, or Sn plating layer, Cu plating layer, or A wiring substrate comprising a Sn-based alloy plating layer, or a Sn-based alloy plating layer and a Cu plating layer formed in this order.
  • the present invention is characterized in that the electroless plating layer of the first terminal is an electroless Au plating layer, or an electroless Ni plating layer and an electroless Au plating layer in this order from the surface side. It is a substrate.
  • the first terminal portion that can be directly flip-chip connected to the solder bump of the semiconductor element is provided. It is possible to provide a wiring board capable of reliably performing connection.
  • the first electrolytic plating step includes, in order, Au plating, Cu plating, or Au plating, Ni plating, or Au plating, Ni plating, C u plating, or Pd plating, Cu plating, or Pd plating, Ni plating, or Pd plating, Ni plating, Cu plating, or Pd-based alloy plating, Cu Plating, or Pd-based alloy plating, Ni plating, or Pd-based alloy plating, Ni plating, Cu plating, or Sn plating, or Sn plating, Cu plating, or S plating It consists of plating an n-based alloy, or sequentially plating an Sn-based alloy, followed by Cu plating, and the wiring board produced is directly connected to the solder bumps of the semiconductor element and the flip chip on the surface of the first terminal. Can connect. Therefore, at the time of connection, even if the first terminal portion is oxidized on the surface, no problem occurs on a practical level.
  • the problem of surface oxidation of the first terminal portion can be further eliminated.
  • all the holes for the bump formation region are formed in conformity with the thickness of the first Cu layer. Further, the surface position of the first terminal portion (bump portion) can be aligned with the surface of the Ni layer or the Ti layer.
  • the positions of the protruding surfaces of the first terminal portions can be uniformly arranged without variation.
  • the height of the protrusion of the first terminal portion that is, the height of the protrusion from the resin material layer when the wiring board is manufactured can be made equal to the thickness of the first Cu layer. .
  • the first terminal portion (bump portion) can be formed by electrolytic plating using the Ni layer or Ti layer and the second Cu layer as current-carrying layers.
  • the Ni layer or the Ti layer has a role as an etching stopper layer for etching the first Cu layer, a first base material with electrolytic plating, and a conductive layer.
  • the second Cu layer functions as a supporting base material and serves as a current-carrying layer in the first electroplating.
  • the workability is improved by using a plating resistant resist as the resist at the time of the first Cu layer etching.
  • electroless Au plating, or electroless Ni plating and electroless Au plating are sequentially applied to the surface of the terminal portion of the first terminal portion. For this reason, the wiring board manufactured can be flip-chip connected directly to the solder bumps of the semiconductor element on the surface of the first terminal portion. At the time of connection, surface oxidation of the first terminal portion does not pose a problem.
  • the first Cu layer and the Ni layer are etched to make the remaining portion of the etching a portion protruding from the resin material layer, and the surface thereof is electrolessly plated.
  • the height protruding from the resin material layer can be adjusted.
  • the position of the protruding surface of the first terminal portion is aligned with the surface of the Ni layer, the height of the protrusion of the first terminal portion (bump portion), that is, when the wiring board is manufactured, The height protruding from the material layer can be evenly adjusted.
  • the second Cu layer not only functions as a supporting base material, but also has a role as a current-carrying layer when performing electroplating, and is a part of the first terminal portion. thickness Thereby, when the wiring board is manufactured, the height protruding from the resin material layer is controlled.
  • the Ni layer has a role as an etching stopper layer when etching the second Cu layer and a current-carrying layer when performing electroplating, and the second Cu layer functions as a support base material. I do.
  • a clad material is preferable from the viewpoint of productivity.
  • it is not limited.
  • a Ni plating layer is formed on one surface of a copper foil serving as a first Cu layer, and the Ni plating layer is formed under pressure by applying heat to the Cu foil serving as a second Cu layer.
  • a Ni plating layer is formed on one surface of a Cu foil that is to be the first or second Cu layer, and a Cu plating layer that is to be the second or first Cu layer is further formed. You can do it.
  • a method using a semi-additive method, a full-additive method and a subtractive method, or a method using both the full-additive method and the semi-additive method can be mentioned.
  • the wiring board having the flip-chip repetition bump of the present invention has the first terminal portion directly connected to the solder bump of the semiconductor element by flip-chip bonding. Direct flip-chip connection can be reliably performed.
  • the electrolytic plating layer of the first terminal portion may be an Au plating layer, a Cu plating layer, or an Au plating layer, a Ni plating layer, or an Au plating layer, a Ni plating layer, in that order from the front side.
  • An electroless plating layer is formed by forming a Sn plating layer, a Cu plating layer, or an Sn alloy plating layer, or an S11 alloy plating layer and a Cu plating layer in this order. Since the first terminal portion is made of an electroless Au plating layer, or an electroless Ni plating layer and an electroless Au plating layer in this order, there is no practical problem even if the first terminal portion is oxidized.
  • 1 (a) to 1 (g) are cross-sectional views showing some steps in the first embodiment of the method for manufacturing a wiring board of the present invention.
  • FIGS. 1 (a) to 1 (g) are partial process sectional views following FIGS. 1 (a) to 1 (g).
  • 3 (a) to 3 (d) are partial process sectional views following FIGS. 2 (a) to 2 (d).
  • 4 (a) to 4 (h) are cross-sectional views showing some steps in the second embodiment of the method of manufacturing a wiring board according to the present invention.
  • FIGS. 4 (a) to 4 (d) are partial cross-sectional views following FIGS. 4 (a) to 4 (h).
  • FIG. 6 is a cross-sectional view of a package using a wiring board having flip-chip connection bumps of the present invention.
  • FIG. 7 is a cross-sectional view for explaining a form in which a flip connection portion is provided on the side of the wiring board on which the solder resist is provided and a bonding state.
  • FIGS. 1 (a) to 1 (g) are partial process cross-sectional views of a first embodiment of a method for manufacturing a wiring board of the present invention
  • FIGS. 2 (a) to 2 (d) are FIGS. 1 (a) to 1 (d).
  • 3 (a) to 3 (d) are partial process sectional views following FIGS. 2 (a) to 2 (d)
  • FIGS. 4 (a) to 4 (d) 5H is a partial process cross-sectional view of the second embodiment of the method for manufacturing a wiring board of the present invention
  • FIGS. 5A to 5D show a part following FIGS. 4A to 4H.
  • FIG. 3D is a cross-sectional view of the first embodiment of the wiring board having flip-chip connection bumps of the present invention
  • FIG. 5D is a wiring board having flip-chip connection bumps of the present invention. It is a sectional view of a second embodiment of the substrate, FIG. 6 is a cross-sectional view of a package using a wiring board having flip-chip connection bumps according to the present invention, and FIG. 7 is a diagram showing a bonding in a case where a flip connection portion is provided on the side of the wiring board on which a solder resist is provided. It is sectional drawing for demonstrating a state.
  • reference numeral 110 denotes a (plate-like) composite material
  • reference numeral 111 denotes a first Cu layer
  • reference numeral 111A denotes a hole
  • reference numeral 112 denotes a Ni layer
  • Reference numeral 113 denotes a second Cu layer
  • reference numeral 120 denotes a resist
  • reference numeral 121 denotes a resist opening
  • reference numeral 131 denotes an Au plating layer
  • reference numeral 132 denotes an Ni plating layer.
  • Reference numeral 13 3 denotes a Cu plating layer
  • reference numeral 140 denotes a resin material layer
  • reference numeral 141 denotes a hole (a hole for forming a via)
  • reference numeral 144 denotes a resin material layer
  • reference numeral 150 1
  • Reference numeral 5 5 denotes an electroless Cu plating layer (also simply referred to as a Cu layer)
  • reference numeral 16 0 denotes a resist
  • reference numeral 170 denotes a Cu layer
  • reference numeral 17 1 denotes a via portion
  • reference numeral 17 5 denotes Cu.
  • reference numeral 176 is a via portion
  • reference numeral 180 is a solder resist
  • reference numeral 181 is an opening
  • reference numeral 191 is a Ni plated layer
  • reference numeral 192 is a gold plated layer
  • reference numeral 221 0 is a (plate-like) composite material
  • 211 is the first Cu layer
  • 212 is the Ni layer
  • 213 is the 2nd Cu layer
  • 2220 is the resistor
  • Reference numeral 2221 denotes a resist opening
  • reference numeral 230 denotes an electrolytic plating layer (also referred to as an electrolytic plating forming portion)
  • reference numeral 240 denotes a resin material layer
  • reference numeral 241 denotes a hole portion (for forming a via).
  • reference numeral 245 is a resin material layer
  • reference numerals 250 and 255 are electroless plating layers
  • reference numeral 260 is a resist
  • reference numeral 270 is a Cu layer
  • reference numeral 271 is a via.
  • reference numeral 275 is a Cu layer
  • reference numeral 276 is a via part
  • reference numeral 280 is a solder resist
  • reference numeral 281 is an opening
  • reference numeral 291 is an Ni plating layer
  • reference numeral 292 is gold.
  • Reference numeral 310 denotes a wiring board (having flip-chip connection bumps), reference numeral 310 denotes a wiring layer laminate forming portion (also referred to as a wiring portion), and reference numeral 312 denotes a flip-chip connection terminal.
  • reference numeral 312 S is a protruding flat portion
  • reference numeral 313 is a terminal for connection to a motherboard (also referred to as a second terminal portion)
  • reference numeral 315 is solder.
  • Reference numeral 320 denotes a semiconductor element
  • reference numeral 325 denotes a solder bump
  • reference numeral 330 denotes an underfill
  • reference numeral 710 denotes a semiconductor element
  • reference numeral 715 denotes a solder bump
  • reference numeral 720 denotes a wiring board (also an interposer).
  • Reference numeral 721 denotes a terminal portion
  • reference numeral 725 denotes a solder bump
  • reference numeral 730 denotes a bonding portion.
  • the wiring board is composed of two wiring layers 170 and 175, as shown in Fig. 3 (d).
  • a wiring portion, first terminal portions 13 1, 13 2, 13 3 protrudingly provided on one side of the wiring layers 170, 175, and the other of the wiring layers 170, 175.
  • second terminal portions 191, 192 provided on the side.
  • Each wiring layer 170, 175 of the wiring portion has a resin material layer 140, 145 on the first terminal portion 131, 132, 133 side, and the first The terminal sections 1.31,13.2,13.3 constitute projecting flip-chip connection bumps for direct flip-chip connection with the solder bumps of the semiconductor element.
  • the second terminal portions 191, 192 are formed so as to fill the openings 181, of the solder resist 180, which cover the wiring portions 170, 175.
  • Each of the wiring layers 170, 175 has its resin material layer 140, 145 side facing the first terminal section 131, 132, 133 side.
  • No solder resist is provided on the side of the first terminals 13 1, 13 2, 13 3, and the resin material layer 140 is exposed, and the first terminals 1 3 1, 1 3 2, 1 3 3 are provided with a flat portion 13 1 at the protruding tip, and the flat portions 1 3 1 of the terminal portions 13 1, 13 2, 13 3 are aligned on one plane. ing.
  • a wiring board having such a configuration is used as an interposer for a package.
  • a method for manufacturing a wiring board will be described.
  • a plate-like composite material 110 (FIG. 1 (a)) formed by laminating a first Cu layer 111, a Ni layer 112, and a second Cu layer 113 in this order.
  • a resist 120 is formed in a predetermined shape on the surface of the first Cu layer 111 (FIG. 1 (b)), and the first Cu layer 111 exposed from the resist opening 122 is formed. Is etched only to penetrate the predetermined region, thereby forming a hole 11A for the first terminal portion forming region. (Fig. 1 (c))
  • a clad material is preferable in terms of productivity, but is not limited thereto.
  • the thicknesses of the first Cu layer 111, the Ni layer 112, and the second Cu layer 113 are 50 ⁇ m to 125 ⁇ m and 1 ⁇ m, respectively. m, 18 m to 30 jum.
  • a Ni plating layer 112 is formed on one surface of the copper foil to be the first Cu layer 111 or the second cu layer 113, and the second C u layer 1 13. Obtained by applying pressure and forming a Cu foil to be the first Cu layer 111.
  • an Ni plating layer 112 is formed on one surface of the Cu foil to be the first and second Cu layers 111, 113, and a second to a second Cu layer 111 is formed on the Ni plating layer 112.
  • the composite material 110 can also be formed by forming the Cu plating layers 1 1 1 and 1 1 3 serving as the first Cu layer.
  • the resist 120 a resist that can withstand the subsequent plating step is used.
  • an acrylic material is usually used as the material of the resist 120.
  • alkali etching that does not etch the Ni layer is used in order to use the Ni layer 112 as an etching stopper.
  • the first terminal portions 131, 1332, 1 serving as bumps for flip-chip connection are filled so as to fill the holes 111A formed in the etching step.
  • 33 is formed by electroplating.
  • Au plating, Ni plating, and Cu plating are performed in this order, and Au plating layer 131, Ni plating layer 132, and Cu plating layer 133 are formed in this order. And fill the hole 11A. '
  • Au plating, Cu plating, or Au plating and Ni plating can be applied in that order.
  • a first wiring layer 170 provided with wiring via the resin material layer 140 is formed by a semi-additive method so as to be connected to the first terminal portion.
  • a resin material layer 140 made of an insulating resin is laminated on the first terminal portion forming side of the composite material 110 (FIG. 1 (f)), and the laminated resin material layer 140 is Drill holes 1 4 1 with a laser. (Fig. 1 (g))
  • the resin material layer 140 for example, a material in which an epoxy resin is impregnated into an aramide fiber or a glass fiber is preferably used, but is not limited thereto.
  • a method of laminating the resin material layer 140 for example, a resin material layer 140 is formed on one surface of a copper foil, and after laminating the resin material layer 140 on the composite material 110 via the resin material layer 140, A method of removing the copper foil and laminating is adopted.
  • a CO 2 laser or a UV-YAG laser is used as a laser for forming the hole 141.
  • electroless Cu plating is applied to the surface of the resin material layer 140 including the surface of the formed hole 141 (FIG. 2 (a)).
  • a circuit formation portion was opened to form a resist 160 (FIG. 2 (b)), and then Cu exposed from the opening of the resist 160 was formed.
  • Electrolytic Cu plating 170 is performed on the layer 150 using the Cu layer 150 as a conductive layer (FIG. 2 (c)). Further, the resist 160 is peeled off, and the Cu layer 150 formed by the exposed electroless plating is removed by etching to form a circuit portion. (Fig. 2 (d))
  • an opening 181 which exposes the formation region of the second terminal portions 191 and 192, is provided, and a solder resist 180 is formed so as to cover the entire wiring layer 175. (Fig. 3 (b)).
  • electrolytic Ni plating and electrolytic Au plating are sequentially performed using the Ni layer 111 and the second Cu layer 113 as conductive layers.
  • the total thickness of the formed Ni plating layers 19 1 and Cu layers 19 2 corresponds to the thickness of the solder resist 180.
  • the etching of the second Cu layer 113, the etching of the Ni layer 112, and the etching of the first Cu layer 111 are performed in this order.
  • an alkaline solution is used for etching the second Cu layer 113 and the first Cu layer 111, and an excess solution is used for etching the Ni layer 112.
  • a water or sulfuric acid solution is used as an etchant.
  • the wiring board includes a wiring portion composed of two wiring layers 270 and 275, and a first terminal portion 230, 2 11 1, 2 1 2, 2 protruding from one side of the wiring layers 270 and 275. 95 and second terminal portions 291, 292 provided on the other side of the wiring layers 270, 275 (FIG. 5 (d)).
  • Each wiring layer 270, 275 of the wiring portion has resin material layers 240, 245 on the first terminal portions 230, 211, 212, 295 side, and the first terminal portions 230, 215 1, 2, 12 and 295 constitute projecting flip-chip connecting bumps for directly flip-chip connecting to the solder bumps of the semiconductor element.
  • the second terminal portions 291, 292 are formed so as to fill the openings 281 of the solder resist 280 that cover the wiring portions 270, 275.
  • Each of the wiring layers 270 and 275 has its resin material layer side 240 and 245 directed to the first terminal section side 211, 221 and 295 side. No solder resist is provided on the first terminal portions 230, 211, 2112, and 295, and the resin material layer 240 is exposed.
  • the first terminal portions 2 1 1, 2 1, 2 9 5 are provided with a flat portion 2 9 5 at the protruding tip thereof, and the flat portions 2 1 5 are aligned on one plane.
  • a wiring board having such a configuration is used as an interposer for a package.
  • a plate-like composite material 210 (FIG. 4 (a)) is prepared by sequentially laminating a first Cu layer 211, a Ni layer 212, and a second Cu layer 212. I do.
  • a resist is formed on the surface of the first Cu layer 211 in a predetermined shape.
  • Electrolytic plating 230 is typically a Cu plating.
  • the resin is placed on the electrolytic plating part 230 side so as to be connected to the electrolytic plating part 230 serving as the-part of the first terminal part.
  • a first wiring layer 270 provided via the material layer 240 and a second wiring layer 275 provided via the resin material layer 245 are formed (FIGS. 4 (e) to 5 (a)).
  • an opening 281 for exposing a region for forming the second terminal portions 291 and 292 is provided, and a solder resist 280 is formed so as to cover the entire wiring layer 275 (FIG. 5).
  • electrolytic plating is applied to the opening 281 of the solder resist 280 to form a second terminal portion composed of the Ni plating layer 291 and the Au plating layer 292.
  • the second Cu layer 211 is removed by etching, and further added on the Ni layer 212 so as to cover only the first terminal region.
  • a resist 2 12 a is formed.
  • the additional resist 212 a as an etching resistant resist, the Ni layer 212 and the first Cu layer 211 are etched and penetrated, and the electrolytic plating formation portion 230, the first Cu layer The remaining portion of 211 and the remaining portion of the Ni layer 212 are formed together as a second terminal portion, and the additional register 211a is removed. (Fig. 5
  • electroless Au plating is performed on the exposed surface of the Ni layer 212 to form an electroless Au plating layer 295 (FIG. 5 (d)).
  • the intended wiring board is manufactured.
  • a plate-like composite material obtained by laminating a u layer, a Ti layer, and a second Cu layer may be used.
  • the number of wiring layers may be one, or three or more.
  • the method for forming the wiring layer is not limited to the semi-additive method.
  • Examples include the method using both the full additive method and the subtractive method, or both the full additive method and the semi-additive method.
  • the wiring board having the flip-chip connection bumps of the present invention one manufactured by the first embodiment of the method of manufacturing the wiring board shown in FIG. 3 (d), and FIG. 5 (d) Examples include, but are not limited to, those manufactured according to the second embodiment of the method for manufacturing a wiring board shown.
  • Each of the ones shown in Fig. 3 (d) and Fig. 5 (d) has a projecting shape on one side of a wiring board on which two wiring layers are arranged, for direct flip-chip connection with solder bumps of semiconductor elements.
  • the flip-chip connection bump is formed as a first terminal portion, and on the other side, a second terminal portion is formed to fill an opening of a solder resist covering the wiring portion.
  • the resin material layer side is directed to the first terminal portion side, and the wiring is directed to the second terminal portion side.
  • the resin material layer is exposed without providing a solder resist on the first terminal portion side, and the first terminal portion has a flat portion at the tip of the protrusion.
  • the flat portion of each terminal portion is aligned on one plane, and a surface plating layer made of an electrolytic plating layer or an electroless plating layer is formed on the entire exposed surface including the side surface portion.
  • the part 312 is directly flip-chip connected to the solder bump 3225 of the semiconductor element 310.
  • the surface of the first terminal 312 is a gold layer, is chemically stable, does not oxidize, and may not require flux treatment.
  • the wiring board according to the present invention is provided with the plated bump or the bump formed on the surface by plating, which can be directly connected to the solder bump of the semiconductor element by the flip chip as described above.
  • This wiring substrate can directly flip chip-connect with the solder bumps of the semiconductor element with high reliability.
  • bump formation was enabled by electroplating with high bonding reliability instead of electroless Ni plating and electroless Au plating.

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Abstract

本発明による配線基板は１層以上の配線層からなる配線部と、配線部の一方側に突出して設けられた第１の端子部と、配線部の他方側に設けられた第２の端子部とを備えている。多層の金属層からなる複合材の表面に第１の端子部用開口を有するレジストを形成し、第１端子部用開口から複合材の第１の金属層のみをエッチングして孔部を形成する。レジストの開口から孔部内に電解めっきを施し、孔部内を電解めっき層で埋めて第１の端子部を形成する。レジストを除去し、複合材に配線層を設け、この配線層上に第２の端子部用開口を有するソルダーレジストを設ける。ソルダーレジストの第２の端子部用開口に電気めっきを施して第２の端子部を形成する。複合材の残部を除去して配線基板を作製する。

Description

配線基板およぴその製造方法 技術分野
本発明は、 配線層を 1層以上積層しだ配線基板およびその製造方法に関する。 配線層の一方の側に半導体素子とフリップチップ接続するための、 突起状のフリ ップチップ接続用バンプが第 1の端子部として形成されている。 他方側には、 配 線層を覆うソルダーレジストの開口にこ田れを埋めるように第 2の端子部がめっき 形成されている。
背景技術
近年、 半導体装置において、 半導体素子 （半導体チップないし単にチップとも 言う） の外部端子数が多くなつている。 高速にて動作する半導体素子は、 電気特 性向上のため、 エリアアレイ型のフリップチップ接合により、 インターポーザー である半導体パッケージ用基板と接合させている。
従来、 C 4タイプ （半田接合によるフリップチップ接続タイプ） のフリツプチ ップ接合においては、 半導体素子側の半田バンプと安定的な接合状態を得るため に、 基板側の端子にも半田バンプを形成しておく必要がある。
この場合、 基板側の半田バンプは、 通常、 半田ペーストを金属マスクを用いた スクリーン印刷にて半田を供給した後、 リフロー工程、 フラックス除去工程、 平 坦化工程を経て、 形成される。
し力、し、 基板側の半田ペーストのスクリーン印刷は、 金属マスクの製造コスト が高く、 なおかつ、 ピッチの縮小化に限界があり、 一般的には、 1 5 0 μ πα程度 のピッチが限界とされている。
このため、 今後、 半導体素子側の配線が更に微細化し、 9 0 11 m程度となった 場合、 更に端子ピッチが縮小することも考えられており、 スクリーン印刷とは別 の方法により、 更なる微細化への対応が必要となってきている。
スクリーン印刷とは別の方法として、 基板に対して金属と、 金属塩の置換反応 によりバンプを形成し、 微細化ピッチへの対応する化学反応によるバンプの形成 方法も挙げることができるが、 この方法の場合、 材料費、 製造コス トは、 高く、 バンプ高さのばらつきにも問題が残る。
尚、 スクリーン印刷を用いて基板側に半田バンプを形成して半導体素子側の半 田バンプと接合する場合、 接触させた後に加熱により、 半田を溶融させて接合さ せる。 このとき、 基板側の半田バンプの高さのばらつきにより、 半導体素子側の 半田バンプとの接合が不十分となる危険性がある。
また、 半導体素子側の半田バンプは溶融させずに基板側の半田バンプのみを溶 融させてフリ Vプチップ接合を行う場合、 基板側の半田バンプの表面の酸化が半 導体素子側の半田バンプとの濡れ性を低下させるという問題もあった。
また、 通常、 基板表面にソルダーレジストを配し、 半導体素子側の半田バンプ と接合するための端子を設けるが、 基板側の端子の形状によっては、 NSMD (n o n-S o l d e r Ma s k d e f i n d'e d) の場合、 ソルダーレジ ストとのずれが生じる。 また熱によるス トレス、 落下その他の衝撃に対し、 故障 が発生し易くなり、 信頼性が低下し、 結果的に端子形状に起因する接合不良が生 じることもある。
特に、 バンプピッチを微細化すると、 ソルダーレジスト開口径が小さくなり、 ソルダーレジス トの開口形状が SMD (S o l d e r Ma s k d e f i n d e d) の場合には、 半田を供給しないと、 接合が不完全となる。
ここで、 図 7 (a) に示すように端子部 721の領域がソルダーレジス ト 72 2により限定されない形態を N SMD、 図 7 (b) や図 7 (c) に示すように、 端子部 721の領域がソルダーレジスト 722により限定される形態を SMDと 言う。
SMDにおいては、 半田を供給した場合でも、 ソルダーレジス トの壁の角度が 垂直に近い場合は、 上面部 （D 1部） の半田にス トレスが集中し、 熱衝撃時の寿 命低下の危険がある。
—方、 ソルダーレジストの断面形状の壁面角度を鈍角とした場合、 開口部底部 のサイズは、 レジス トの厚み、 レジス ト感度によってばらつきが生じるし、 表面 のサイズは、 微細ピッチ時には大きくできないという欠点がある。
特開平 2001— 93929号公報 （公知文献 1 ) および特願 2002— 20 3 8 6 8号公報 （公知文献 2 ) 参照。
上記のように、 C 4タイプ (半田接合によるフリップチップ接続タイプ) のフ リップチップ接合においては、 バンプピッチの微細化に伴ない、 基板側に半田バ ンプを設ける場合、 従来の半田ペーストのスクリーン印刷による基板側の半田バ ンプの形成にはピッチの微小化への限界が見られる。 また、 金属と、 金属塩の置 換反応により基板側にバンプを形成する場合、 材料費、 製造コス トが高く、 バン プ高さのばらつきも問題となる。 更に、 通常、 基板表面にソルダーレジストを配 し、 半導体素子側の半田バンプと接合するための端子を設けるが、 このような形 態をとるため、 種々問題があり、 これらの対応が求められていた。
発明の開示
本発明はこれらに対応するもので、 具体的には、 半導体素子の半田バンプと直 接フリップチップ接続でき、 半導体素子の半田バンプと、 確実にフリップチップ 接続することができる配線基板およびその製造方法を提供することを目的とする。 本発明は、 1層以上の配線層からなる配線部と、 配線部の一方側に突出して設 けられた第 1の端子部と、 配線部の他方側に設けられた第 2の端子部とを有する 配線基板の製造方法において、 多層の金属層からなる複合材の表面に、 第 1の端 子部用開口を有するレジストを形成するレジスト形成工程と、 レジストの第 1端 子部用開口から複合材の第 1の金属層のみをエッチングして孔部を形成するエツ チング工程と、 レジス トの第 1の端子部用開口から孔部を埋めるよう第 1の端子 部を電解めつきにより形成する第 1の電解めつき工程と、 レジストを剥離した後、 第 1の端子部に樹脂材層を設けて配線層を形成する配線層形成工程と、 配線層上 に、 第 2の端子部用開口を有するソルダーレジストを設けるソルダ一レジスト形 成工程と、 ソルダーレジストの第 2の端子部用開口に電解めつきを施して第 2の 端子部を形成する第 2の電解めつき工程と、 複合材の残部をエッチング除去する エッチング除去工程と、 を備えたことを特徴とする配線基板の製造方法である。 本発明は、 複合材は第 1の C u層、 1^ 1層または1： 1層、 および第 2の C u層 を積層して構成されていることを特徴とする配線基板の製造方法である。
本発明'は、 第 1の電解めつき工程は、 順に A uめっき、 C uめっき、 あるいは 順に A uめっき、 N iめっき、 あるいは順に A uめっき、 N iめっき、 C uめつ き、 あるいは順に P dめっき、 C uめっき、 あるいは順に P dめっき、 N. iめつ き、 あるいは順に P dめっき、 N iめっき、 C uめっき、 あるいは順に P d系合 金めつき、 C uめっき、 あるレ、は順に P d系合金めつき、 N iめっき、 あるいは 順に P d系合金めつき、 N iめっき、 C uめっき、 あるいは S nめっき、 あるい は順に S nめっき、 C uめっき、 あるいは S n系合金めつき、 あるいは順に S n 系合金めつき、 C uめっきを施すことからなることを特徴とする配線基板の製造 方法である。
本発明は、 1層以上の配線層からなる配線部と、 配線部の一方側に突出して設 けられた第 1の端子部と、 配線部の他方側に設けられた第 2の端子部とを有する 配線基板の製造方法において、 第 1の C u層、 N i層おょぴ第 2の C u層から なる複合材の表面に第 1の端子部用開口を有するレジストを形成するレジスト形 成工程と、 レジス トの第 1の端子部用開口を埋めるよう第 1の端子部用の電解め つき形成部を電解めつきにより形成する第 1の電解めつき工程と、 レジストを剥 離した後、 電解めつき形成部に榭脂層を設けて配線層を形成する配線層形成工程 と、 配線層上に、 第 2端子部用開口を有するソルダーレジストを設けるソルダー レジス ト形成工程と、 ソルダーレジストの第 2端子部用開口に電解めつきを施し て第 2端子部を形成する第 2の電解めつき工程と、 複合材の N i層をエッチング ストツノ として第 2の C u層をエッチング除去する工程と、 N i層上に第 1の端 子部領域のみを覆うようにして、 追加レジストを形成し、 この追加レジストを耐 エッチングレジストとして N i層、 第 1の C u層をエッチングして貫通させ、 電 解めつき形成部と、 第 1の C u層と、 N i層とからなる第 1の端子部を形成する エッチング工程と、 追加レジストを除去した後、 電解めつき形成部、 第 1の C u 層、 および N i層上に、 更に無電解 A uめっき層、 あるいは順に無電解 N iめつ き層および無電解 A uめっき層を施す無電解めつき工程と、 を備えたことを特徴 とする配線基板の製造方法である。
本発明は、 複合材はクラッド材からなることを特徴とする配線基板の製造方法 である。
本発明は、 配線層形成工程において、 セミアディティブ方法により配線層が形 成されることを特徴とする配線基板の製造方法である。 本発明は、 配線層形成工程は、 （A) 絶縁性樹脂からなる樹脂材層をラミネ一 トするラミネート工程と、 ( B ) 前記ラミネート工程にてラミネートされた樹脂 材層を、 レーザにてビア形成用の孔を開ける、 孔形成工程と、 ( C ) 形成された 孔部の表面を含め、 樹脂材層表面に C u無電解めつきを施し、 形成された C u層 上に、 回路形成部を開口してレジストを形成した後、 レジスト開口から露出した C u層上に、 該 C u層を導電層として電解 C uめっきを施し、 更に、 前記レジス トを剥離し、 露出した無電解めつきにより形成された C u層をエッチング除去し て、 ビアを形成するとともに、 回路部を形成する回路部形成工程とを備えたこと を特徴とする配線基板の製造方法である。
本発明は、 配線層形成工程において、 フルアディティブ方法とサブトラタティ プ方法、 あるいはフルアディティブ方法とセミアディティブ方法の両方を用いて 配線層が形成されることを特徴とする配線基板の製造方法である。
ここで、 サブトラクティブ方法とは、 銅箔等の配線層形成用の導電性薄板を選 択ェッチングして配線部を形成する方式を言い、 フルアディティブ方法とは、 配 線部を選択めつきだけで形成する方式を言い、 セミアディティブ方法とは、 めつ き形成した導電性層をエッチングして除去して配線部を形成する方式を言う。 ま た通電用の薄い導電層をめつき形成した後、 これを通電層として選択的に電解め つきして配線部を厚く形成し、 更にフラッシュエッチングにて通電用の薄い導電 層を除去する方式もセミアディティプ方法と言う。
本発明は、 1層以上の配線層からなる配線部と、 配線部の一方側に設けられた 複数の第 1の端子部と、 配線部の他方側に設けられた複数の第 2の端子部とを備 え、 配線層は第 1の端子部側に向かう樹脂材層を有しており、 配線部の第 1の端 子部側にはソルダーレジストを設けずに、 樹脂材層が露出し、 各第 1の端子部は、 その先端に平面部を有し、 各第 1の端子部の平面部は一平面上に揃っており、 各 第 1の端子部の平面部全体に、 電解めつき層あるいは無電解めつき層からなる表 面めつき層が形成されていることを特徴とする配線基板である。
本発明は、 第 1の端子部の電解めつき層は、 表面側からの順に A uめっき層、 C uめっき層、 あるいは順に A uめっき層、 N iめっき層、 あるいは順に A uめ つき層、 N iめっき層、 C uめっき層、 あるいは順に P dめっき層、 C uめっき 層、 あるいは順に P dめっき層、 N iめっき層、 あるいは順に P dめっき層、 N iめっき層、 Cuめっき層、 あるいは順に P d系合金めつき層、 C uめっき層、 あるいは順に P d系合金めつき層、 N iめっき層、 あるいは順に P d系合金めつ き層、 N iめっき層、 C uめっき層、 あるいは S nめっき層、 あるいは順に S n めっき層、 C uめっき層、 あるいは S n系合金めつき層、 あるいは順に S n系合 金めつき層、 C uめっき層を形成したものであることを特徴とする配線基板であ る。
本発明は、 第 1の端子の無電解めつき層は、 無電解 Auめっき層、 あるいは、 表面側から順に無電解 N iめっき層、 無電解 A uめっき層であることを特徴とす る配線基板である。
本発明による配線基板の製造方法によれば、 このような構成にすることにより、 半導体素子の半田バンプと直接フリップチップ接続できる第 1の端子部を有し、 半導体素子の半田バンプと直接フリップチップ接続を確実に行うことができる配 線基板を提供することができる。
また本発明の配線基板の製造方法によれば、 第 1の電解めつき工程は、 順に A uめっき、 Cuめっき、 あるいは順に Auめっき、 N iめっき、 あるいは順に A uめっき、 N iめっき、 C uめっき、 あるいは順に P dめっき、 C uめっき、 あ るいは順に P dめっき、 N iめっき、 あるいは順に P dめっき、 N iめっき、 C uめっき、 あるいは順に P d系合金めつき、 C uめっき、 あるいは順に P d系合 金めつき、 N iめっき、 あるいは順に P d系合金めつき、 N iめっき、 Cuめつ き、 あるいは S nめっき、 あるいは順に S nめっき、 Cuめっき、 あるいは S n 系合金めつき、 あるいは順に S n系合金めつき、 C uめっきを施すことからなり、 作製される配線基板は、 第 1の端子部の表面にて直接、 半導体素子の半田バンプ とフリップチップ接続できる。 このため接続の際、 第 1の端子部が表面酸化して も、 実用レベルで問題とならない。
特に、 第 1の電解めつき工程において、 順に、 Auめっき、 C uめっき、 ある いは、 順に、 Auめっき、 N iめっき、 あるいは、 順に Auめっき、 N iめっき、 C uめっきを施す場合、 第 1の端子部の表面酸化の問題をより解消することがで さる。 また、 本発明の配線基板の製造方法においては、 第 1の C u層の厚さに、 揃え て、 バンプ形成領域用の孔部を全て形成する。 また、 N i層または T i層の面に、 第 1の端子部 (バンプ部) の表面位置を揃えることができる。
即ち、 第 1の端子部をバラツキなく、 その突出した表面の位置を均一に揃える ことができる。 また、 第 1の端子部 (バンプ部) の突起の高さ、 即ち、 配線基板 を製造した際、 樹脂材層から突出した高さを、 第 1の C u層の厚さに揃えること ができる。
また、 N i層または T i層、 第 2の C u層を通電層として電解めつきにて第 1 の端子部 (バンプ部) を形成することができる。
ここでは、 N i層またはT i層は、 第 1の C u層をエッチングする際のエッチ ングストッパー層、 第 1の電解めつきの母材、 および通電層としての役割を持つ。 第 2の C u層は、 支持基材として機能し、 第 1の電解めつきにおける通電層と なる。
また、 第 1の C u層エッチングの際のレジストを耐めっきレジストとすること により作業性の良いものにしている。
本発明の配線基板の製造方法においては、 第 1の端子部の端子部表面に、 無電 解 A uめっき、 あるいは、 順に無電解 N iめっき、 無電解 A uめっきを施す。 こ のため作製される配線基板は、 第 1の端子部の表面にて直接、 半導体素子の半田 バンプとフリップチップ接続することができる。 また接続の際、 第 1の端子部の 表面酸化が問題となることはない。
また、 本発明の配線基板の製造方法においては、 第 1の C u層、 N i層をエツ チングして、 このエッチング残部を、 樹脂材層から突出した部分とし、 その表面 に無電解めつきによりめつき層を形成する。 このため第 1の C u層の厚さ、 N i 層の厚さの総和の厚さを定めることにより、 樹脂材層から突出した高さを、 調整 することができる。 また、 第 1の端子部の突出した表面の位置は、 N i層表面に 揃えられるため、 第 1の端子部 (バンプ部) の突起の高さ、 即ち、 配線基板を製 造した際、 樹脂材層から突出した高さを、 均一に揃えて調整することができる。 ここで、 第 2の C u層は、 支持基材として機能するだけでなく、 電解めつきす る際の通電層としての役割を持ち、 第 1の端子部の一部となるもので、 その厚さ により、 配線基板を製造した際、 樹脂材層から突出した高さを制御する。
また、 N i層は、 第 2の C u層をエッチングする際のエッチングストッパー層、 電解めつきする際の通電層としての役割を持ち、 第 2の C u層は、 支持基材とし て機能する。
上記において、 順に第 1の Cu層、 ^^ 1層又は丁 1層、 第 2の C u層を積層し た構造の複合材としては、 クラッド材が、 生産性の面からは好ましいが、 これに 限定はされない。
クラッド材は、 例えば、 第 1の C u層となる銅箔の一面に N iめっき層を形成 し、 これと、 第 2の C u層となる C u箔とを熱をかけて圧着形成して作製される。 別に、 第 1ないし第 2の Cu層となる Cu箔の一面上に、 N iめっき層を形成 し、 更に第 2ないし第 1の Cu層となる C uめっき層を形成して、 複合材とする こともできる。
また、 配線層形成工程としては、 セミアディティブ方法や、 フルアディティブ 方法とサブトラクティブ方法、 あるいはフルアディティブ方法とセミアディティ ブ方法の両方を用いたものが挙げられる。
本発明のフリップチップ揆続用バンプを有する配線基板は、 このような構成に することにより、 半導体素子の半田バンプと直接フリップチップ接続する第 1の 端子部を有し、 半導体素子の半田バンプと直接フリップチップ接続を確実に行う ことができる。
第 1の端子部側にはソルダーレジストを設けずに、 樹脂材層を露出させている ため、 従来のソルダーレジストを配した配線基板の端子形状に起因する種々の問 題が生じることはない。
また、 第 1の端子部の電解めつき層としては、 表面側から順に Auめっき層、 C uめっき層、 あるいは順に Auめっき層、 N iめっき層、 あるいは順に Auめ つき層、 N iめっき層、 C uめっき層、 あるいは順に P dめっき層、 C uめっき 層、 あるいは順に P dめっき層、 N iめっき層、 あるいは順に P dめっき 層、 N iめっき層、 Cuめっき層、 あるいは順に P d系合金めつき層、 Cuめつ き層、 あるいは順に P d系合金めつき層、 N iめっき層、 あるいは順に P d系合 金めつき層、 N iめっき層、 Cuめっき層、 あるいは S nめっき層、 あるいは順 に S nめっき層、 C uめっき層、 あるいは S n系合金めつき層、 あるいは順に S 11系合金めつき層、 C uめっき層を形成したものが挙げられ、 無電解めつき層と しては、 無電解 Auめっき層、 あるいは、 順に無電解 N iめっき層、 無電解 Au めっき層であることにより、 第 1の端子部が表面酸化しても実用レベルで問題と なることはない。
特に、 最表面に Au層を設けた場合には、 第 1の端子部の表面酸化を確実に 除去することができる。
図面の簡単な説明
図 1 (a) 〜 （g) は本発明の配線基板の製造方法の第 1の実施の形態の一部 工程断面図である。
図 2 (a) 〜 （d) は図 1 (a) 〜 （g) に続く一部工程断面図である。
図 3 (a) 〜 （d) は図 2 (a) 〜 （d) に続く一部工程断面図である。
図 4 (a) 〜 （h) は本発明の配線基板の製造方法の第 2の実施の形態の一部 工程断面図である。
図 5 (a) 〜 （d) は図 4 (a) 〜 （h) に続く一部工程断面図である。
図 6は本発明のフリップチップ接続用バンプを有する配線基板を用いたパッケ ージの断面図である。
図 7は配線基板のソルダーレジス トを配設した側にフリップ接続部を設けた場 合の形態と接合状態を説明するための断面図である。
発明を実施するための最良の形態
本発明の実施の形態を図に基づいて説明する。
図 1 (a) 〜 （g) は本発明の配線基板の製造方法の第 1の実施の形態の一部 工程断面図であり、 図 2 (a) 〜 （d) は図 1 (a) 〜 （g) に続く一部工程断 面図であり、 図 3 (a) 〜 （d) は図 2 (a ) ~ (d) に続く一部工程断面図で あり、 図 4 (a) 〜 (h) は本発明の配線基板の製造方法の第 2の実施の形態の 一部工程断面図であり、 図 5 (a) 〜 (d) は図 4 (a) 〜 (h) に続く一部ェ 程断面図である。 このうち図 3 (d) は本発明のフリップチップ接続用バンプを 有する配線基板の第 1の実施の形態の断面図であり、 図 5 (d) は本発明のフリ ップチップ接続用バンプを有する配線基板の第 2の実施の形態の断面図であり、 図 6は本発明のフリップチップ接続用バンプを有する配線基板を用いたパッケ一 ジの断面図であり、 図 7は配線基板のソルダーレジストを配設した側にフリップ 接続部を設けた場合の接合状態を説明するための断面図である。
図 1〜図 7中、 符号 1 1 0は (板状の) 複合材、 符号 1 1 1は第 1の C u層、 符号 1 1 1 Aは孔部、 符号 1 1 2は N i層、 符号 1 1 3は第 2の C u層、 符号 1 2 0はレジス ト、 符号 1 2 1はレジス トの開口、 符号 1 3 1は A uめっき層、 符 号 1 3 2は N iめっき層、 符号 1 3 3は C uめっき層、 符号 1 4 0は樹脂材層、 符号 1 4 1は孔部 (ビア形成用孔) 、 符号 1 4 5は榭脂材層、 符号 1 5 0、 1 5 5は無電解 C uめっき層 （単に C u層とも言う） 、 符号 1 6 0はレジス ト、 符号 1 7 0は C u層、 符号 1 7 1はビア部、 符号 1 7 5は C u層、 符号 1 7 6はビア 部、 符号 1 8 0はソルダーレジスト、 符号 1 8 1は開口、 符号 1 9 1は N iめつ き層、 符号 1 9 2は金めつき層、 符号 2 1 0は （板状の） 複合材、 符号 2 1 1は 第 1の C u層、 符号 2 1 2は N i層、 符号 2 1 3は第 2の C u層、 符号 2 2 0は レジス ト、 符号 2 2 1はレジス ト開口、 符号 2 3 0は電解めつき層 （電解めつき 形成部とも言う） 、 符号 2 4 0は樹脂材層、 符号 2 4 1は孔部 （ビア形成用孔） 、 符号 2 4 5は樹脂材層、 符号 2 5 0、 2 5 5は無電解めつき層、 符号 2 6 0はレ ジスト、 符号 2 7 0は C u層、 符号 2 7 1はビア部、 符号 2 7 5は C u層、 符号 2 7 6はビア部、 符号 2 8 0はソルダーレジスト、 符号 2 8 1は開口、 符号 2 9 1は N iめっき層、 符号 2 9 2は金めつき層、 符号 3 1 0は （フリップチップ接 続用バンプを有する） 配線基板、 符号 3 1 1は配線層積層形成部 （配線部とも言 う） 、 符号 3 1 2はフリップチップ接続用端子 （第 1の端子部とも言う） 、 符号 3 1 2 Sは突出した平面部、 符号 3 1 3はマザ一ボードとの接続用端子 （第 2の 端子部とも言う） 、 符号 3 1 5は半田ポール、 符号 3 2 0は半導体素子、 符号 3 2 5は半田バンプ、 符号 3 3 0はアンダーフィル、 符号 7 1 0は半導体素子、 符 号 7 1 5は半田バンプ、 符号 7 2 0は配線基板 （インターポーザとも言う） 、 符 号 7 2 1は端子部、 符号 7 2 5は半田バンプ、 符号 7 3 0は接合部である。
はじめに、 本発明の配線基板の製造方法の第 1の実施の形態を図 1〜図 3に基 づいて説明する。
配線基板は、 図 3 ( d ) に示すように、 2層の配線層 1 7 0 , 1 7 5からなる 配線部と、 配線層 1 70, 1 7 5の一方側に突出して設けられた第 1の端子部 1 3 1， 1 3 2， 1 3 3と、 配線層 1 7 0, 1 7 5の他方側に設けられた第 2の端 子部 1 9 1， 1 9 2とを備えている。
配線部の各配線層 1 7 0， 1 7 5は第 1の端子部 1 3 1 , 1 3 2， 1 3 3側に 樹脂材層 1 4 0, 1 4 5を有し、 また第 1の端子部 1. 3 1 , 1 3 2, 1 3 3は半 導体素子の半田バンプと直接フリップチップ接続するための、 突起状のフリップ チップ接続用バンプを構成している。 第 2の端子部 1 9 1 , 1 9 2は、 配線部 1 7 0， 1 7 5を覆うソルダーレジスト 1 8 0の開口 1 8 1にこれを埋めるように 形成されている。
各配線層 1 7 0, 1 7 5は、 その樹脂材層 1 40, 1 4 5側を第 1の端子部 1 3 1， 1 3 2， 1 3 3側に向けている。
第 1の端子部 1 3 1， 1 3 2， 1 3 3側にはソルダーレジストを設けておらず、 樹脂材層 1 4 0を露出させており、 第 1の端子部 1 3 1 , 1 3 2, 1 3 3は、 そ の突起状の先端に平面部 1 3 1を設け、 且つ、 各端子部 1 3 1， 1 3 2 , 1 3 3 の平面部 1 3 1を一平面上に揃えている。 このような構成からなる配線基板はパ ッケージ用のィンターポーザとして用いられる。
次に配線基板の製造方法について述べる。 先ず、 順に第 1の C u層 1 1 1、 N i層 1 1 2、 第 2の C u層 1 1 3を積層してなる板状の複合材 1 1 0 (図 1 (a) ) を準備する。 次に第 1の C u層 1 1 1の表面に所定形状にレジスト 1 2 0を形成し （図 1 (b) ) 、 レジストの開口 1 2 1から露出した第 1の C u層 1 1 1をのみエッチングして、 その所定領域を貫通させ、 第 1の端子部形成領域用 の孔部 1 1 1 Aを形成する。 （図 1 ( c) )
複合材 1 1 0としては、 クラッド材が生産性からは好ましいが、 これに限定さ れない。
通常は、 第 1の C u層 1 1 1、 N i層 1 1 2、 第 2の C u層 1 1 3の厚みとし ては、 それぞれ、 5 0 μ m〜 1 2 5 μ m、 1 μ m、 1 8 m〜 3 0 jumのもの力 用いられる。
クラッド材としては、 第 1の C u層 1 1 1あるいは第 2の c u層 1 1 3となる 銅箔の一面に N iめっき層 1 1 2を形成し、 これと、 それぞれ、 第 2の C u層 1 1 3、 第 1の C u層 1 1 1となる Cu箔とを熱をかけて圧着形成して得る。
また別に、 第 1ないし第 2の Cu層 1 1 1， 1 1 3となる Cu箔の一面上に、 N iめっき層 1 1 2を形成し、 更に N iめっき層 1 1 2に第 2ないし第 1の Cu 層となる C uめっき層 1 1 1， 1 1 3を形成して、 複合材 1 1 0とすることもで きる。
レジスト 1 20は、 後続するめつき工程にも耐えるものを使用する。
レジス ト 1 20の材質としては、 通常、 アク リル系のものが用いられる。
また、 第 1の C u層 1 1 1のエッチング液と Lては、 N i層 1 1 2をエツチン グストッパ一層とするため、 N i層をエッチングしないアルカリエッチングが用 いられる。
次いで、 レジスト 1 20を耐めっきレジストとして、 エッチング工程にて形成 された孔部 1 1 1 Aを埋めるように、 フリップチップ接続用バンプとなる第 1の 端子部 1 3 1, 1 3 2， 1 3 3を電解めつきにより形成する。 （図 1 (d) ) 本例では、 順に A uめっき、 N iめっき、 C uめっきを施し、 順に A uめっき 層 1 3 1、 N iめっき層 1 3 2、 Cuめっき層 1 33を形成し、 孔部 1 1 Aを埋 める。 '
Auめっき層 1 3 1、 N iめっき層 1 32、 C uめっき層 1 3 3の各部を併せ たものが第 1の端子部 1 3 1， 1 32, 1 3 3となる。
このめつきに代え、 順に、 Auめっき、 C uめっき、 あるいは、 順に、 Auめ つき、 N iめっきを施すこともできる。
次いで、 複合材 1 1 0からレジスト 1 20を剥離した （図 1 (e) ) 後、 複合 材 1 10の第 1の端子部 1 3 1, 1 3 2, 1 3 3形成側上に、 該第 1の端子部に 接続するようにして、 樹脂材層 140を介して配線を設けた 1層目の配線層 1 7 0をセミアディティブ方法にて形成する。
先ず、 複合材 1 1 0の第 1の端子部形成側上に絶縁性樹脂からなる樹脂材層 1 40をラミネートし (図 1 ( f ) ) 、 ラミネ一トされた樹脂材層 1 40を、 レー ザにてビア形成用の孔部 1 4 1を開ける。 （図 1 (g) )
樹脂材層 140としては、 好ましくは、 例えば、 ァラミ ド繊維やガラス繊維に エポキシ系樹脂を含浸させたものが用いられるが、 これに限定はされない。 樹脂材層 140のラミネ一ト方法としては、 例えば、 銅箔の一面上に樹脂材層 140を形成しておき、 これを該榭脂材層 140を介して複合材 1 10上に積層 した後に、 銅箔を除去してラミネートする方法が採られる。
孔部 141を形成するレーザとしては、 CO 2レーザや UV— YAGレーザが 用いられる。
次いで、 形成された孔部 14 1の表面を含め、 樹脂材層 140表面に無電解 C uめっきを施す （図 2 (a) ) 。 次に形成された無電解 Cuめっき層 1 50上に、 回路形成部を開口してレジス ト 1 60を形成した (図 2 (b) ) 、 後、 レジス ト 1 60の開口から露出した C u層 1 50上に、 該 C u層 1 50を導電層として電 解 Cuめっき 1 70を施す （図 2 (c) ) 。 更に、 前記レジスト 1 60を剥離し、 露出した無電解めつきにより形成された C u層 1 50をエッチング除去して、 回 路部を形成する。 （図 2 (d) )
これにより、 1層目の配線層が形成される。
そして、 同様にして、 1層目の配線層 1 70上に、 2眉目の配線層 1 7 5を形 成する。 （図 3 (a) )
次いで、 2層目の配線層 1 75上に、 第 2の端子部 1 91， 1 92の形成領域 を露出させる開口 1 8 1を設け、 配線層 1 75全体を覆うように、 ソルダーレジ スト 180を形成する （図 3 (b) ) 。
次にソルダーレジスト 1 80の開口 1 8 1に電解めつきを施し、 第 2の端子部 1 91， 1 9 2を形成する。 （図 3 (c) )
この電解めつき工程において、 順に、 電解 N iめっき、 電解 Auめっきを、 N i層 1 1 1、 第 2の Cu層 1 1 3を導電層として行う。
形成される N iめっき層 1 9 1、 C u層 1 9 2の厚さの総和がソルダーレジス ト 180の厚さに相当する。
次いで、 複合材 1 1 0の残部をエッチング除去する。 (図 3 (d) )
この場合順次、 第 2の C u層 1 1 3のエッチング、 N i層 1 1 2のエッチング、 第 1の C u層 1 1 1のエッチングの順に行う。
このエッチング除去工程において、 例えば、 第 2の C u層 1 1 3、 第 1の C u 層 1 1 1のエッチングにはアルカリ系溶液、 N i層 1 1 2のエッチングには、 過 水、 硫酸系溶液をエッチング液として用いる。
これにより、 目的とする配線基板が作製される （図 3 (d) ) 。
次に、 本発明の配線基板の製造方法の第 2の実施の形態を、 図 4、 図 5に 基づいて説明する。
配線基板は 2層の配線層 270， 2 75からなる配線部と、 配線層 270, 2 7 5の一方側に突出して設けられた第 1の端子部 230, 2 1 1， 2 1 2, 2 9 5と、 配線層 2 70， 275の他方側に設けられた第 2の端子部 29 1， 2 9 2 とを備えている （図 5 (d) ) 。
配線部の各配線層 270, 275は第 1の端子部 230, 2 1 1， 2 1 2, 2 9 5側に樹脂材層 240， 245を有し、 また第 1の端子部 230， 2 1 1 , 2 1 2， 295は半導体素子の半田バンプと直接フリップチップ接続するための、 突起状のフリップチップ接続用バンプを構成している。
第 2の端子部 2 9 1 , 29 2は配線部 2 70, 275を覆うソルダーレジスト 2 8 0の開口 28 1にこれを埋めるように形成されている。
各配線層 2 70， 275は、 その樹脂材層側 240, 245を第 1の端子部側 2 1 1， 2 1 2, 2 95側に向けている。 第 1の端子部 2 30， 2 1 1, 2 1 2, 2 95側にはソルダーレジストを設けておらず、 樹脂材層 240を露出させてい る。 第 1の端子部 2 1 1 , 21 2, 2 9 5は、 その突起状の先端に平面部 2 9 5 を設け、 且つ、 各端子部 2 1 1 , 2 1 2, 29 5の平面部 29 5を一平面上に揃 えている。
このような構成からなる配線基板は、 パッケージ用のィンターポーザとして用 レ、られる。
次に配線基板の製造方法について述べる。 先ず、 順に第 1の Cu層 2 1 1、 N i層 2 1 2、 第 2の C u層 2 1 3を積層してなる板状の複合材 2 1 0 (図 4 (a) ) を準備する。 次に第 1の C u層 2 1 1の表面に所定形状にレジス ト 22
0を形成し (図 4 (b) ) 、 レジス ト 2 20を耐めっきレジストとして、 レジス トの開 ΰ 22 1から露出した第 1の C u層 2 1 1上に、 開口 22 1を埋めるよう に、 電解めつきにより、 第 1の端子部の一部となる電解めつき部 （電解めつき形 成部） 23 0を形成する。 （図 4 (c) ) 電解めつき部 230は、 通常、 Cuめっきである。
次いで、 レジス ト 220を剥離した （図 4 (d) ) 後、 電解めつき部 230側 上に、 前記第 1の端子部の--部となる電解めっき部 230に接続するようにして、 樹脂材層 240を介して設けた 1層目の配線層 270と、 樹脂材層 245を介し て設けた 2層目の配線層 275を各々形成する （図 4 (e) 〜図 5 (a) ) 。 更に、 第 2の端子部 29 1， 292の形成領域を露出させる開口 28 1を設け、 配線層 2 7 5全体を覆うように、 ソルダーレジスト 2 8 0を形成する (図 5
(b) ) 。
次にソルダーレジスト 280の開口 28 1に電解めつきを施し、 N iめっき層 29 1と Auめっき層 2 92とからなる第 2の端子部を形成する。
次に N i層 2 1 2をエッチングストッパ一層として、 第 2の Cu層 2 1 3をェ ツチング除去し、 更に、 N i層 21 2上に、 第 1の端子部領域のみを覆うように 追加レジスト 2 1 2 aを形成する。 次に追加レジスト 2 1 2 aを耐エッチングレ ジストとして、 N i層 2 1 2、 第 1の Cu層 2 1 1をエッチングして貫通させ、 電解めつき形成部 230、 第 1の C u層 2 1 1の残部、 N i層 2 1 2の残部を併 せて第 2の端子部として形成し、 追加レジス ト 2 1 2 aを除去する。 (図 5
(c) )
更に、 露出した N i層 21 2表面に、 無電解 A uめっきを施して無電解 Auめ つき層 29 5を形成する （図 5 (d) ) 。
これにより、 目的とする配線基板が作製される。
尚、 各部材も第 1の例と同様のものが適用でき、 ここでは説明を省く。
次に本発明の変形例について述べる。 〇11層 1 1 1、 ]^ 1層 1 1 2、 第2の〇 u層 1 1 3を積層してなる板状の複合材 1 10 (図 1 (a) ) に代え、 第 1の C u層、 T i層、 第 2の C u層を積層してなる板状の複合材を用いてもよい。
また、 図 1乃至図 3および図 4乃至図 5において、 配線層の数は 1層、 あるい は、 3層以上としてもよい。
また、 配線層の形成方法も、 セミアディティブ方法に限定されない。
フルアディティプ方法とサブトラタティプ方法、 あるいはフルアディティブ方 法とセミアディティブ方法の両方を用いたものも挙げられる。 本発明のフリップチップ接続用バンプを有する配線基板の実施の形態としては、 図 3 ( d ) に示す配線基板の製造方法の第 1の実施の形態により作製されたもの、 図 5 ( d ) に示す配線基板の製造方法の第 2の実施の形態により作製されたもの が挙げられるが、 これらに限定はされない。
図 3 ( d ) 、 図 5 ( d ) に示すものは、 いずれも、 配線層を 2層配設した配線 基板の一方側に、 半導体素子の半田バンプと直接フリップチップ接続するための、 突起状のフリップチップ接続用バンプを第 1の端子部として形成し、 他方側には、 配線部を覆うソルダーレジストの開口にこれを埋めるように第 2の端子部をめつ き形成している。 榭脂材層上に配線を形成した各配線層は、 その樹脂材層側を第 1の端子部側に、 その配線を第 2の端子部側に向けている。 第 1の端子部側には ソルダーレジストを設けずに、 樹脂材層を露出させており、 第 1の端子部は、 そ の突起先端に平面部を設けている。 各端子部の平面部は一平面上に揃えており、 その側面部を含み露出した表面全体に、 電解めつき層あるいは無電解めつき層か らなる表面めつき層が形成されている。
尚、 各部の材質等については、 上記の製造方法の説明に代え、 ここでは説明を 省略する。
本発明の、 図 3 ( d ) に示す配線基板、 図 5 ( d ) に示す配線基板のインター ポーザとしてのパッケージ用基板 3 1 0は、 例えば、 図 6に示すように、 その第 1の端子部 3 1 2が、 半導体素子 3 1 0の半田バンプ 3 2 5と直接、 フリップチ ップ接続される。
この場合、 第 1の端子部 3 1 2の突出した平面部 3 1 2 Sは一平面に揃うため、 均一に接合することができる。
また、 第 1の端子部 3 1 2の表面部が金層であり、 化学的に安定しており、 酸 化は起こらず、 フラックス処理も不要となり得る。
本発明による配線基板は、 上記のように半導体素子の半田バンプと直接フリッ プチップ接続できるめっきバンプあるいは表面がめっき形成されたバンプを備え ている。 この配線基板は半導体素子の半田バンプとの直接のフリップチップ接続 を信頼性良くできる。
詳しくは、 これにより、 高価な材料、 プロセスを用いた半田バンプ形成が不要 となり、 より安価な方法により、 より微細ピッチに対応したバンプ形成が実現可 能となった。
また、 特に図 1乃至図 3に示す配線基板の製造方法の場合、 無電解 N iめっき、 無電解 A uめっきに代わり、 接合信頼性の高い電解めつきによりバンプ形成が可 能となった。
また、 印刷方法によって形成された半田バンプと比較し、 バンプの高さのバラ ツキを少なくできるため、 半導体素子との接合も良好となり、 実装時の歩留まり が向上するようになった。
また、 P bフリー半田適用時に、 基板の加熱が不要となり、 基板へのダメージ が低減され、 歩留まりが向上するようになった。

Claims

請求の範囲
1. 1層以上の配線層からなる配線部と、 配線部の一方側に突出して設けら れた第 1の端子部と、 配線部の他方側に設けられた第 2の端子部とを有する配線 基板の製造方法において、
多層の金属層からなる複合材の表面に、 第 1の端子部用開口を有するレジスト を形成するレジスト形成工程と、
レジストの第 1端子部用開口から複合材の第 1の金属層のみをエッチングして 孔部を形成するエツチング工程と、
レジス トの第 1の端子部用開口から孔部を埋めるよう第 1の端子部を電解めつ きにより形成する第 1の電解めつき工程と、
レジストを剥離した後、 第 1の端子部に樹脂材層を設けて配線層を形成する配 線層形成工程と、
配線層上に、 第 2の端子部用開口を有するソルダーレジストを設けるソルダー レジス ト形成工程と、
ソルダーレジストの第 2の端子部用開口に電解めつきを施して第 2の端子部を 形成する第 2の電解めつき工程と、
複合材の残部をェッチング除去するエツチング除去工程と、
を備えたことを特徴とする配線基板の製造方法。
2. 複合材は第 1の C u層、 N i層または T i層、 および第 2の C u層を積 層して構成されていることを特徴とする請求項 1記載の配線基板の製造方法。
3. 第 1の電解めつき工程は、 順に A uめっき、 Cuめっき、 あるいは順に Auめっき、 N iめっき、 あるいは順に Auめっき、 N iめっき、 C uめっき、 あるいは順に P dめっき、 Cuめっき、 あるいは順に P dめっき、 N iめっき、 あるいは順に P dめっき、 N iめっき、 C uめっき、 あるレ、は順に P d系合金め つき、 C uめっき、 あるいは順に P d系合金めつき、 N iめっき、 あるいは順に P d系合金めつき、 N i めっき、 C uめっき、 あるいは S nめっき、 あるいは順 に S nめっき、 C uめっき、 あるいは S n系合金めつき、 あるいは順に S n系合 金めつき、 C uめっきを施すことからなることを特徴とする請求項 1記載の配線 基板の製造方法。
4 . 1層以上の配線層からなる配線部と、 配線部の一方側に突出して設けら れた第 1の端子部と、 配線部の他方側に設けられた第 2の端子部とを有する配線 基板の製造方法において、
第 1の C u層、 N i層および第 2の C u層からなる複合材の表面に第 1の端子 部用開口を有するレジストを形成するレジスト形成工程と、
レジストの第 1の端子部用開口を埋めるよう第 1の端子部用の電解めっき形成 部を電解めつきにより形成する第 1の電解めつき工程と、
レジストを剥離した後、 電解めつき形成部に樹脂層を設けて配線層を形成する 配線層形成工程と、
配線層上に、 第 2端子部用開口を有するソルダーレジストを設けるソルダーレ ジス ト形成工程と、
ソルダーレジス トの第 2端子部用開口に電解めつきを施して第 2端子部を形成 する第 2の電解めつき工程と、
複合材の N i層をエッチングストツバとして第 2の C u層をエッチング除去す る工程と、
N i層上に第 1の端子部領域のみを覆うようにして、 追加レジストを形成し、 この追加レジストを耐エッチングレジス トと して N i層、 第 1の C u層をエッチ ングして貫通させ、 電解めつき形成部と、 第 1の C u層と、 N i層とからなる第 1の端子部を形成するエッチング工程と、
追加レジス トを除去した後、 電解めつき形成部、 第 1の C u層、 および N i層 上に、 更に無電解 A uめっき層、 あるいは順に無電解 N iめっき層および無電解 A uめっき層を施す無電解めつき工程と、
を備えたことを特徴とする配線基板の製造方法。
5 . 複合材はクラッド材からなることを特徴とする請求項 1または 4記載の 配線基板の製造方法。
6 . 配線層形成工程において、 セミアディティブ方法により配線層が形成さ れることを特徴とする請求項 1または 4記載の配線基板の製造方法。
7 . 配線層形成工程は'、 (A) 絶縁性樹脂からなる樹脂材層をラミネートす るラミネ一ト工程と、
( B ) 前記ラミネート工程にてラミネートされた榭脂材層を、 レーザにてビア 形成用の孔を開ける、 孔形成工程と、
( C ) 形成された孔部の表面を含め、 樹脂材層表面に C u無電解めつきを施し、 形成された C u層上に、 回路形成部を開口してレジストを形成した後、 レジスト 開口から露出した C u層上に、 該 C u層を導電層として電解 C uめっきを施し、 更に、 前記レジストを剥離し、 露出した無電解めつきにより形成された C 11層を エッチング除去して、 ビアを形成するとともに、 回路部を形成する回路部形成ェ 程とを備えたことを特徴とする請求項 6記載の配線基板の製造方法。
8 . 配線層形成工程において、 フルアディティブ方法とサブトラクティブ方 法、 あるいはフルアディティブ方法とセミアディティブ方法の両方を用いて配線 層が形成されることを特徴とする請求項 1または 4記載の配線基板の製造方法。
9 . 1層以上の配線層からなる配線部と、
配線部の一方側に設けられた複数の第 1の端子部と、
配線部の他方側に設けられた複数の第 2の端子部とを備え、
配線層は第 1の端子部側に向かう樹脂材層を有しており、 配線部の第 1の端子 部側にはソルダーレジストを設けずに、 樹脂材層が露出し、
各第 1の端子部は、 その先端に平面部を有し、 各第 1の端子部の平面部は一平 面上に揃っており、 各第 1の端子部の平面部全体に、 電解めつき層あるいは無電 解めつき層からなる表面めつき層が形成されていることを特徴とする配線基板。
1 0 . 第 1の端子部の電解めつき層は、 表面側から順に A uめっき層、 C u めっき層、 あるいは順に A uめっき層、 N iめっき層、 あるいは順に A uめっき 層、 N iめっき層、 C uめっき層、 あるいは順に P dめっき層、 C uめっき層、 あるいは順に P dめっき層、 N iめっき層、 あるいは順に P dめっき層、 N iめ つき層、 C uめっき層、 あるいは順に P d系合金めつき層、 C uめっき層、 ある いは順に P d系合金めつき層、 N iめっき層、 あるいは順に P d系合金めつき層、 N iめっき層、 C uめっき層、 あるいは S 11めっき層、 あるいは順に S nめっき 層、 C uめっき層、 あるいは S n系合金めつき層、 あるいは順に S 11系合金めつ き層、 C uめっき層を形成したものであることを特徴とする請求項 9記載の配線
1 1. 第 1の端子の無電解めつき層は、 無電解 Auめっき層、 あるいは、 表 面側から順に無電解 N ίめっき層、 無電解 Auめっき層であることを特徴とする 請求項 9記載の配線基板。
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