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WO2003069678A1 - Dispositif semi-conducteur et son procede de fabrication - Google Patents

Dispositif semi-conducteur et son procede de fabrication Download PDF

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WO2003069678A1
WO2003069678A1 PCT/JP2003/001478 JP0301478W WO03069678A1 WO 2003069678 A1 WO2003069678 A1 WO 2003069678A1 JP 0301478 W JP0301478 W JP 0301478W WO 03069678 A1 WO03069678 A1 WO 03069678A1
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WO
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insulating film
layer
film
gate electrode
element isolation
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Application number
PCT/JP2003/001478
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English (en)
French (fr)
Inventor
Jong Wook Lee
Hisashi Takemura
Original Assignee
Nec Corporation
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Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
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Priority to US10/499,224 priority patent/US7247910B2/en
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Definitions

  • FIGS. 12A to 12D are cross-sectional views showing the manufacturing method of the above-described conventional example in the order of steps.
  • An SOI substrate in which a semiconductor layer 3 is formed on a supporting substrate 1 made of silicon with a buried insulating film 2 made of an oxide film interposed therebetween is prepared, and as shown in FIG. 3 is separated by an element isolation insulating film 7c, a gate insulating film 4 is formed on the semiconductor layer 3, a mask insulating film 9 made of a polycrystalline silicon film and a silicon nitride film is deposited thereon, and these are patterned. Then, a gate electrode 22 is formed. Thereafter, a side wall insulating film 10 is formed on the side surface of the gate electrode 22 with the mask insulating film 9.
  • single-crystal silicon is selectively grown to a thickness of, for example, 50 nm under a silicon growth CVD condition containing HC1, and the raised layers 1 le and 11 f are formed. Form.
  • impurity atoms having a conductivity type opposite to that of the semiconductor layer serving as a channel region are implanted into the semiconductor layer 3 by an ion implantation method, thereby forming source and drain regions 3a and 3b. I do.
  • the raised layer is a polycrystalline silicon film, or a polycrystalline silicon film and a metal silicide film formed thereon, or a polycrystalline silicon film and a metal film formed thereon. It is desirable to be formed of a metal silicide film or a metal film.
  • a surface height of the element isolation insulating film is set on the semiconductor layer via a gate insulating film. Forming a gate electrode higher than the surface height;
  • FIG. 1 is a cross-sectional view showing a first embodiment of the present invention in the order of steps
  • FIG. 2 is a cross-sectional view showing the first embodiment of the present invention in the order of steps
  • FIG. FIG. 1 is a plan view showing a first embodiment of the present invention.
  • FIG. 4 is a sectional view showing a second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a third embodiment of the present invention in the order of steps
  • FIG. FIG. 7 is a cross-sectional view showing a third embodiment in the order of steps
  • FIG. 7 is a plan view showing a third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a fourth embodiment of the present invention in the order of steps
  • a channel region is formed by implanting impurity atoms into the semiconductor layer 3 by, for example, an ion implantation method.
  • the concentration of the impurity atoms is an impurity concentration suitable for forming a channel region.
  • the semiconductor layer 3, the gate insulating film 4, the first gate material layer 5, and the silicon nitride film 6, which are to be element regions, are processed into an island shape by anisotropic etching.
  • an insulating film 7 such as an oxide film is deposited on the entire surface to a thickness of about 200 nm by a film forming method such as a CVD method.
  • a part of the silicon nitride film 6 is polished and flattened to form an element isolation insulating film 7 surrounding the island-shaped semiconductor layer 3. This makes it possible to form the element isolation insulating film 7 in a structure that is higher than the semiconductor layer 3.
  • a polycrystalline silicon film is formed on the first gate material layer 5 by a CVD method.
  • a second gate material layer 8 is deposited to a thickness of about 100 nm.
  • an oxide film is deposited to a thickness of, for example, 150 nm by a CVD method, and subsequently anisotropically etched to form a mask insulating film 9, a second gate electrode 8a, and a first gate electrode 5a.
  • Sidewall insulating films 10 are formed on the side walls of the laminated structure and on the side walls of the element isolation insulating film 7, respectively.
  • the exposed gate insulating film 4 is removed by etching.
  • impurity atoms of the same conductivity type as the channel region are implanted into the semiconductor layer 3 to form a Halo region, or the semiconductor layer 3 has a conductivity type opposite to that of the channel region. May be implanted to form the source / drain extension regions.
  • a polycrystalline silicon film 11 is deposited on the entire surface to a thickness of about 300 nm by a CVD method.
  • the polycrystalline silicon film 11 is deposited in the recesses, the surface of the polycrystalline silicon film 11 is polished and flattened by the CMP method, and then the polycrystalline silicon film 11 is formed by the etching method. Since the removal process is performed to form the lifted layers 1 la and 1 Id by removing to the thickness, the thickness of the lifted layers 11 a and 11 b can be made uniform by utilizing the characteristics of the etching method. . Further, since the thickness of the raised layers 11a and 11b can be made uniform, as shown in FIG. The facet 11d is not formed in 1b, and the polycrystalline silicon film 11 is also filled in the conventional facet 11d portion. In particular, the metal electrode 1 in the contact opening described later is formed. The resistance between the region 6 and the region of the semiconductor layer 3 can be reduced. By setting the thickness of the raised region to 30 nm or more, the increase in the resistance can be further suppressed.
  • the cobalt silicide layers 13a, 13b, and 13c are formed by depositing cobalt to a thickness of 30 nm to 100 nm by a sputtering method and performing a heat treatment.
  • FIG. 3 is a plan view showing the first embodiment of the present invention
  • FIG. 2 (d) is a cross-sectional view taken along the line MM of FIG.
  • the surface height of the gate electrodes 5a and 8a is made higher than the surface height of the raised layers lla and 11b, and furthermore, in the recess surrounded by the side wall insulating film 10 on the gate electrodes 5a and 8a.
  • the semiconductor device of the present invention even when the SOI substrate in which the thickness of the semiconductor layer 3 is 30 nm or less and the source and drain regions 3 a and 3 b have a high parasitic resistance is used, the semiconductor device 3 has a large thickness. Since the raised layers 11a and 11b can be formed to have an arbitrary thickness in a self-aligned manner, the resistance value of the parasitic resistance relating to the source / drain regions 3a and 3b can be reduced.
  • the semiconductor device includes a buried insulating film 2 formed on a supporting substrate 1, a semiconductor layer 3 made of a silicon film, and a source-drain formed on a part thereof. Regions 3a and 3b, an element isolation insulating film 7 surrounding the semiconductor layer 3, a gate insulating film 4 formed on the semiconductor layer 3, first and second gate electrodes 5a and 8a, Sidewall insulating film 10 formed on the side wall of the gate electrode, the isolation insulating film 7 (and the sidewall insulating film 10) and the recessed portion surrounded by the gate electrode (and the sidewall insulating film 10).
  • Raised layer made of metal silicide film From the interlayer insulating film 14 to be covered and the metal electrodes 16 contacting the raised layers 11 c and 11 d through the contact openings formed on the interlayer insulating film 14 and formed on the interlayer insulating film 14. It is configured.
  • the raised layer 11a.11b was formed of a polycrystalline silicon film, whereas in the second embodiment, the raised layer 11a.11b was formed of a metal silicide. It is formed by a metal film.
  • the raised layers 11a and 11b are formed of a metal silicide layer without forming the raised layers 11a and 11b with a silicon layer. It is possible to realize the low-resistance lift layers 11a and 11b.
  • the lift layers 1 la and 11 b can be formed of a metal silicide layer such as cobalt silicide, tungsten silicide, molybdenum silicide, or titanium silicide.
  • a lift-up layer 11a, 11b is formed using a metal film such as a tungsten film formed through a barrier film such as a tungsten film or a titanium nitride film. You may. By forming the raised layers 11a and 11b using the metal film in this way, it is possible to further reduce the resistance.
  • the above-mentioned metal silicide-metal film lifted layer 11 a. 1 lb can be easily formed by depositing a metal silicide-metal film in the recess, flattening the film by a CMP method, and etching. it can.
  • amorphous silicon film It is also possible to deposit an amorphous silicon film and heat-treat the amorphous silicon film to form a polycrystalline layer, and to use this to form a raised layer 11a.11b.
  • a heat treatment By performing a heat treatment on the amorphous film, a silicon layer having a large grain size can be formed, and a raised layer formed by depositing a polycrystalline silicon film 1 1 It is possible to make the resistance lower than a, 1 1 b.
  • the silicon nitride film 6, the first gate material layer 5, the gate insulating film 4, and the semiconductor layer 3 are processed into an island shape by anisotropic etching.
  • An insulating film (7) such as an oxide film is deposited on the entire surface to a thickness of about 300 nm by a film forming method such as CVD, and then the insulating film (7) and a stopper for chemical mechanical polishing are formed by chemical mechanical polishing.
  • a part of the silicon nitride film 6 serving as a film is polished and flattened to form an element isolation insulating film 7 surrounding the semiconductor layer 3 in the element region.
  • the element isolation insulating film 7 is formed in a structure that is higher than the semiconductor layer 3.
  • the silicon oxide film is Deposited to a thickness of 0 nm, and then anisotropically etched to form side wall insulating films 10 on the side walls of the gate electrode 5a and the silicon nitride film 6 and on the inner side walls of the element isolation insulating film 7, respectively.
  • a part of the gate insulating film 4 is etched, and a part of the semiconductor layer 3 which becomes the source / drain region is exposed.
  • impurity atoms of the same conductivity type as the channel region are implanted into the semiconductor layer 3 to implant the Halo region or impurity atoms of the opposite conductivity type to the channel region.
  • a source / drain extension region may be formed.
  • the recess formed by the side wall insulating film 10 of the element isolation insulating film 7 and the silicon nitride film 6 and the side wall insulating film 10 of the gate electrode 5a is formed.
  • a polycrystalline silicon film (11) is deposited to a thickness of about 300 nm by the CVD method, flattened by chemical mechanical polishing, and then the polycrystalline silicon film is etched.
  • raised layers 11a and 11b made of a polycrystalline silicon film are formed in the concave portion surrounded by the gate electrode 5a.
  • the silicon nitride film 6 on the gate electrode 5a is selectively etched away using phosphoric acid or the like, and a polycrystalline silicon film is deposited on the entire surface by a CVD method. After the conductivity is imparted thereto by ion implantation, the polycrystalline silicon film is patterned to form the second gate electrode 8b in contact with the first gate electrode 5a.
  • FIG. 7 is a plan view showing the third embodiment.
  • Fig. 6 (d) is a cross-sectional view along the line W-W in Fig. 7.
  • FIGS. 8A to 8E and FIGS. 9A to 9D are schematic cross-sectional views showing a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention in the order of steps. 8 and 9 show the dimensions in the vertical direction (vertical direction in the figure) in an enlarged manner.
  • thermal oxidation is performed to form the gate insulating film 4 in the recess. Is formed in contact with the surface of the semiconductor layer 3, and a first gate material layer 5 made of polycrystalline silicon is buried in the recess surrounding the semiconductor layer 3 by performing CVD and chemical mechanical polishing.
  • cobalt is applied to the entire surface. No. by depositing to a thickness of 30 to 100 nm by the ° tta method and performing heat treatment, The cobalt silicide layers 13a, 13b, and 13c are formed. After that, excess cobalt is removed by etching to selectively leave cobalt silicide layers 13a, 13b, and 13c. At this time, since there is a height difference between the upper surface of the raised layers 11a and 11b and the upper surfaces of the gate electrodes 5a and 8a, a short circuit between them is prevented.
  • an interlayer insulating film 14 made of, for example, an oxide film is deposited by a CVD method, and if necessary, the surface is planarized by a CMP method. 14 is etched away to form contact openings 15a and 15b, and the metal electrode is contacted with the silicide layer through the contact opening by depositing a metal film and patterning it by photolithography.
  • the manufacturing process of the semiconductor device of this embodiment is completed.
  • the present invention has been described based on the preferred embodiments. However, the present invention is not limited to these embodiments, and can be appropriately modified without departing from the gist of the present invention.
  • the silicide layer is formed on both the raised layer and the gate electrode, but one or both of them may be formed only of polycrystalline silicon. Is also good.
  • a silicide film is formed to reduce the resistance of the polycrystalline silicon film, a metal film may be formed on the polycrystalline silicon film instead of the silicide film to reduce the resistance.
  • the embedding of the raised layer in the concave portion is performed by using both the chemical mechanical polishing and the etching. However, the embedding may be performed only by the etching. Industrial applicability
  • the element isolation insulating film is formed to be thicker than the semiconductor layer which is the SOI layer
  • the gate electrode is formed to be thicker than the element isolation insulating film, and is formed by the gate electrode and the element isolation insulating film. Since the lift-up layer is formed in the concave portion to be formed, a thick layer is formed on the source and drain regions without using a lithographic step, and thus a low resistance layer is formed. An anti-lift layer can be formed.
  • the surface height of the gate electrode is made higher than the surface height of the lifted layer, even when a metal silicide film is formed on the lifted layer and the gate electrode, a short circuit between the two can be prevented. It can be effectively prevented.

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Description

明 細 書
半導体装置 ^^ ¾ ¾ 技術分野
本発明は半導体装置およびその製造方法に関し、 特にシリコン 'オン ·インシュ レータ （以下、 SO Iと略す） 層を備えた SO I基板上に形成された MOS FET およびその製造方法に関する。 背景技術 ·
半導体支持基板上に絶縁膜 （多くは酸化膜） を介して単結晶半導体層 （シリコン 層） を形成した SO I基板を用いて M〇 S FETを形成すると、 当該 MOSFET のソース領域やドレイン領域下に前記絶縁膜が形成されているために寄生容量を、 通常のバルク基板を用いて M〇 S F ETを形成した場合よりも小さくすることが 可能である。 従って、 SO I基板を用いて LS Iを製作することは、 素子の高速化 に有利であり、 そのため、 この手法は広く採用されるようになってきている。 一般に SO I基板を用いた MOS FETは、ゲート下の SO I層を完全に空乏化 させて動作させる完全空乏型と、前記 SO I層を完全には空乏化させずに中性領域 を残した状態で動作させる部分空乏型とがある。部分空乏型 FETは、 バルク基板 を用いたプロセスに準じた形成方法で作成できるという利点を有しているものの、 電気的に基板と分離された中性領域が残るために、中性領域の電位が動作条件によ つて変わり動作電流が変動する、いわゆる基板浮遊効果が発生し回路設計が難しく なる。 一方、 完全空乏型 FETは、 前記中性領域が無いためにチャネル下の電位が 変動せず安定した回路動作ができるという利点がある。
しカゝし、完全空乏化型トランジスタでは、部分空乏化型のトランジスタよりもパ ンチスルーおよび短チャネル効果による特性劣化が起こりやすいため、これらに対 する対策として、 SO I層の膜厚を薄くする必要がある。一般に完全空乏化動作を 維持するためには、 SO I層の膜厚は、 ゲート長の ] 4以下とする必要があるこ とが知られている。 従って、 前記ゲート長が 0. 1 ミクロンの場合には、 SO I層 の膜厚を 25 nm以下とする必要がある。 ところが、 SO I層の膜厚が薄くなると、 トランジスタのソース . ドレイン領域の膜厚が薄くなり、 ソース ' ドレイン領域間 の抵抗が増大することになる。 特に、 ソース ' ドレイン領域上に金属シリサイ ド層 を形成すると、シリコン層の全膜厚がシリサイ ド化されシリサイ ドの凝集や断線が 発生しやすくなり、 寄生抵抗が増大するという問題が発生する。 この現象は、 s〇
I層の膜厚が 30 nm以下になると顕著になることが、我々の研究で分かっている c この寄生抵抗の増大を防止するには、 ソース ' ドレイン領域のシリコン層を局所的 に厚くすることが有効である。そのために、選択的ェピタキシャル成長によりソー ス - ドレイン領域上にシリコン層を成長させる方法が提案されている （例えば、 特 開 2000— 22371 3号公報）。 この従来技術を図面を参照して以下に説明す る。
図 12 (a) 〜 （d) は、 上述した従来例の製造方法を工程順に示す断面図であ る。シリコンよりなる支持基板 1上に酸化膜よりなる埋め込み絶縁膜 2を介して半 導体層 3が形成された SO I基板を用意し、 図 12 (a) に示すように、 活性領域 となる半導体層 3を素子分離絶縁膜 7 cで分離した後、半導体層 3上にゲート絶縁 膜 4を形成し、その上に多結晶シリコン膜とシリコン窒化膜よりなるマスク絶縁膜 9を堆積し、 これらをパターニングしてゲート電極 22を形成する。 その後、 マス ク絶緣膜 9付きゲート電極 22の側面に側壁絶縁膜 1 0を形成する。
次に図 1 2 (b) に示すように、 HC 1を含むシリコン成長 CVD条件で選択的 に単結晶シリコンを例えば 50 nmの膜厚に成長させて、せり上げ層 1 l e、 1 1 f を形成する。そして、 チャネル領域となる半導体層と逆の導電型の不純物原子を イオン注入法により半導体層 3に注入し、 ソース ' ドレイン領域 3 a、 3 bを形成 する。
次に図 12 (c) に示すように、 マスク絶縁膜 9を除去した後、 全面に例えばコ ノ ルトをスパッタ法により 30 ηπ！〜 100 nmの膜厚に堆積し加熱処理を施す ことにより、 コバルトシリサイ ド層 13 a、 13 b, 13 cを形成する。 その後、 余剰のコバルトシリサイ ド層をエツチング除去して選択的にコバルトシリサィ ド ,層 1 3 a、 13 b、 13 cを残す。
次いで、 図 12 (d) に示すように、 例えば酸化膜よりなる層間絶縁膜 14をコ ノ レトシリサイ ド層 13 a、 13 b、 13 c上に C V D法により堆積する。 この場 合、 前記層間絶縁膜 14の表面を化学的機械研磨法 （CMP法） により平坦化する こともある。 その後、 選択的に層間絶縁膜 14にコンタクト開口部 15 a、 15 b を形成する。 その後、 A 1等の金属をスパッタ法により堆積し、 フォ トリソグラフ ィ法によりパターニングしてコンタクト開口部 15 a, 1 5 bを介してコバルトシ リサイ ド層 13 a、 13 b、 13 cに接触する金属電極] 6を形成する。
上述した選択ェピタキシャル成長法により、前記せり上げ層を形成する方法では、 図 12 (b) に示されるように、 せり上げ層の成長端にファセッ トが生じ、 その成 長端の幅が狭くなるために、低抵抗のせり上げ層を形成することが困難となってい た。 また、 選択ェピタキシャル成長には、 それに適した特別な CVD装置が必要で あり、 製造コス トが増加するという問題があった。
また、前記せり上げ層の成長端にファセッ トを形成させない条件でシリコンを成 長させた場合には、選択性が劣化するため、短絡を防止するのに特別なリソグラフ イエ程が必要となる。選択成長を行わずに、 かつリソグラフイエ程を必要としない せり上げ層の形成方法として、 素子分離絶縁膜を前記半導体層 （SO I層） より高 く形成しておき、 C V Dと C M Pなどを用いることによりゲート電極と素子分離絶 縁膜によって形成された凹部内にシリコンなどの導電性材料を埋め込む方法も提 案されている。 しかし、 この場合、 ゲート電極とせり上げ層の表面高さが一致するため、 シリサ ィ ド層を形成した際に短絡が発生しやすいことが問題となる。
本発明の目的は、上述した従来技術の問題点を解決することであって、その目的 は、 第 1に、 低抵抗なせり上げ層を形成しうるようにしてソース · ドレイン領域に 係る寄生抵抗の低減化を図ることであり、第 2に、 リソグラフイエ程を用いること なく短絡の可能性が低いせり上げ層を形成しうるようにすることにある。 発明の開示
上述の目的を達成するため、本発明に係る半導体装置は、絶縁膜または絶縁基板 上に素子分離絶縁膜により囲繞されて形成された、 チャネル領域とソース ' ドレイ ン領域とを有する半導体層と、前記チャネル領域上にゲート絶縁膜を介し、側壁絶 縁膜に囲まれて形成されたゲート電極と、前記ソース ' ドレイン領域上に形成され た、導電性材料からなるせり上げ層とを有する半導体装置において、前記側壁絶縁 膜に囲まれて形成されたゲート電極の表面高さは、前記素子分離絶縁膜の表面高さ より高く、 かつ、 前記せり上げ層の表面高さは、 前記素子分離絶縁膜の表面高さ以 下に設定したという構成を採っている。
そして、 前記せり上げ層は、 多結晶シリコン膜、 または、 多結晶シリコン膜およ びその上に形成された金属シリサイ ド膜、 または、多結晶シリコン膜およびその上 に形成された金属膜、 または、 金属シリサイ ド膜、 または、 金属膜により形成され ることが望ましいものである。
さらに、 本発明に係る半導体装置を製造するための製造方法は、
( 1 )絶縁膜または絶縁基板上にチャネル領域とソース · ドレイン領域となる半 導体層を囲繞する前記半導体層以上の膜厚を有する素子分離絶縁膜を形成するェ 程と、
( 2 )前記半導体層上にゲート絶縁膜を介して表面高さが前記素子分離絶縁膜の 表面高さより高いゲート電極を形成する工程と、
( 3 )前記半導体層上に、前記素子分離絶縁膜と前記ゲート電極とによって囲ま れた、表面高さが前記素子分離絶縁膜の表面高さより低い導電性のせり上げ層を選 択的に形成する工程と、
を含むという構成を採っている。
また、 本発明に係る半導体装置の製造方法としては、
( 1 )絶縁膜または絶縁基板上に形成された半導体層上にゲート絶縁膜を介して 第 1のゲート形成材料層とマスク材料層とを堆積する工程と、
( 2 )前記マスク材料層と前記第 1のゲート形成材料層と前記半導体層とを島状 にパターニングし、 形成された素子分離溝を素子分離絶縁膜で埋設する工程と、
( 3 ) 前記マスク材料層と前記第 1のゲート形成材料層とをパターニングして 第 1のゲート電極を形成する工程と、
( 4 )前記素子分離絶縁膜の側面と、前記マスク材料層と前記第 1のゲート電極 との積層体の側面に第 1の側壁絶縁膜を形成する工程と、
( 5 )前記半導体層上の前記第 1の側壁絶縁膜に囲まれた凹部内を導電性のせり 上げ層と犠牲充填物とで埋設する工程と、
( 6 )前記マスク材料層を除去した後、第 2のゲート形成材料層を堆積しこれを パターニングして第 2のゲート電極を形成する工程と、
を含むという構成を採るようにしてもよいものである。 図面の簡単な説明
第 1図は、 本発明の第 1の実施例を工程順に示す断面図であり、 第 2図は、 本発 明の第 1の実施例を工程順に示す断面図であり、第 3図は、本発明の第 1の実施例 を示す平面図である。 第 4図は、 本発明の第 2の実施例を示す断面図である。 第 5 図は、 本発明の第 3の実施例を工程順に示す断面図であり、 第 6図は、 本発明の第 3の実施例を工程順に示す断面図であり、第 7図は、本発明の第 3の実施例を示す 平面図である。 第 8図は、 本発明の第 4の実施例を工程順に示す断面図であり、 第 9図は、 本発明の第 4の実施例を工程順に示す断面図である。 第 10図は、 本発明 の第 5の実施例を工程順に示す断面図であり、第 1 1図は、本発明の第 5の実施例 を工程順に示す断面図である。 第 12図は、 従来例を工程順に示す断面図である。 発明を実施するための最良な形態
次に、本発明の実施の形態について実施例に即し図面を参照して詳細に説明する。
[第 1の実施例]
図 1 (a) ~ (e) および図 2 (a) 〜 （d) は、 本発明の第 1の実施例に係る 半導体装置の製造方法を工程順に示す模式的断面図である。 なお、 図 1及び図 2は、 縦方向 （図の上下方向） の寸法を拡大して図示している。
図 1 (a) に示すように、 先ず、 シリコンなどよりなる支持基板 1上に例えば 1 00 nm厚の酸化膜よりなる埋め込み絶縁膜 2を形成し、当該絶縁膜 2上に例えば シリコンよりなる半導体層 3を 5 nm〜60 n mの膜厚に形成した S〇 I基板を 用意する。 なお、 当該 SO I基板に代えて、 シリコン支持基板中に酸素をイオン注 入して形成する SIMOX (Separated by Implanted Oxygen) 法による SO I基板、 或いは張り合わせにより形成した SO I基板を用いてもよいものである。 また、 S OS (Silicon On Sapphire)等のように、 絶縁性基板上に半導体層を設けた S〇 I 基板を用いてもよいものである。
次に、例えばイオン注入法により半導体層 3中に不純物原子を注入してチャネル 領域を形成する。 この場合、 不純物原子の濃度は、 チャネル領域を形成するのに適 した不純物濃度とする。
次いで、半導体層 3上に例えば熱酸化により約 10 nmの膜厚のゲート絶縁膜 4 を形成し、さらに当該ゲート絶縁膜 4上に例えば多結晶シリコンを約 50 nmの膜 厚に堆積して第 1のゲート材料層 5を形成し、さらに当該第 1のゲート材料層 5上 にシリコン窒化膜 6を約 100 nm厚に形成する。
次に図 1 (b) に示すように、 素子領域となる半導体層 3およびゲート絶縁膜 4 および第 1のゲート材料層 5およびシリコン窒化膜 6を異方性エッチングにより 島状に加工する。
その後、酸化膜などの絶縁膜 7を約 200 nmの膜厚に CVD法などの成膜法に より全面に堆積し、 さらに化学的機械研磨 （CMP) により絶縁膜 7および CMP のストツバ一膜となるシリコン窒化膜 6の一部を研磨'平坦化して島状半導体層 3 を囲む素子分離絶縁膜 7を形成する。 これにより、素子分離絶縁膜 7を半導体層 3 よりも盛り上がった構造に形成することが可能である。
次に図 1 (c) に示すように、 燐酸などによりシリコン窒化膜 6を選択的にエツ チングして除去した後、前記第 1のゲート材料層 5上に、 CVD法により多結晶シ リコン膜よりなる第 2のゲート材料層 8を約 100 nmの膜厚に堆積する。
次に図 1 (d) に示すように、 例えばシリコン窒化膜よりなるマスク絶縁膜 9を 全面に約 20 nmの膜厚に堆積した後、 レジストなどをマスクとして、 マスク絶縁 膜 9、第 2のゲート材料層 8、第 1のゲート材料層 5を順次エッチング加工して、 第 1、 第 2のゲート電極 5 a、 8aを形成する。
その後、酸化膜を例えば 150 nmの膜厚に CVD法により堆積し、引き続いて 異方性エッチングを行い、マスク絶縁膜 9と第 2のゲート電極 8 aと第 1のゲ一ト 電極 5 aとの積層構造体の側壁と、素子分離絶縁膜 7の側壁とにそれぞれ側壁絶縁 膜 10を形成する。この工程の終了後に露出しているゲート絶縁膜 4がエッチング により除去される。 なお、 側壁絶縁膜 10を形成する前に、 半導体層 3中にチヤネ ル領域と同じ導電型の不純物原子を注入して Halo領域を形成する、 或いは半導体 層 3中にチャネル領域とは反対導電型の不純物原子を注入してソース · ドレインェ クステンション領域を形成しても構わない。 次に図 2 (a) に示すように、多結晶シリコン膜 1 1を全面に CVD法により約 300 nmの膜厚に堆積する。
次に図 2 (b) に示すように、化学的機械研磨法により多結晶シリコン膜 1 1を 平坦化し、その後、多結晶シリコン膜 1 1を素子分離絶縁膜 7の表面高さ位置より も低い高さ位置までエッチングして除去し、図のように素子分離絶縁膜 7とゲ一卜 電極 5 a, 8 aを含む前記積層構造体とに囲まれた凹部に多結晶シリコン膜 1 1よ りなるせり上げ曆 1 1 aおよび 1 1 bを形成する。
以上のように前記凹部に多結晶シリコン膜 1 1を堆積し、 C MP法により多結晶 シリコン膜 1 1の表面を研磨 ·平坦化した後、 エッチング法により多結晶シリコン 膜 1 1を必要な膜厚まで除去してせり上げ層 1 l a, 1 I dを形成する処理を行う ため、 エッチング法の特性を生かしてせり上げ層 1 1 a, 1 1 bの膜厚を均一にす ることができる。 さらに、 せり上げ層 1 1 1 a， 1 1 bの膜厚を均一にすることに ことができるために、 従来例を示す図 12 (b) に図示したようにせり上げ層 1 1 a, 1 1 bにファセット 1 1 dが形成されることがなく、従来のファセッ ト 1 1 d の部分にも多結晶シリコン膜 1 1が充填されることとなり、特に後述するコンタク ト開口部内の金属電極 1 6と半導体層 3の領域との間における抵抗を低抵抗化す ることができる。 また、 このせり上げ領域の厚さは 30 nm以上とすることにより、 前記抵抗の増大をさらに抑制することが可能となる。
次に、イオン注入法によりチャネルと反対導電型の不純物原子を第 2のゲート電 極 8 aおよび第 1のゲート電極 5 aおよびせり上げ層 1 1 a、 1 1 bに注入し例え ば 1 000°C、 1 0秒の加熱処理を行うことにより、多結晶シリコン膜に導電性を 付与すると共に半導体層 3に反対導電型のソース ·ドレイン領域 3 aおよび 3 bを 形成する。
次に、 図 2 (c) に示すように、 ゲート電極 8 a上のマスク絶縁膜 9を除去した 後 （マスク絶縁膜 9の除去はイオン注入工程の前であってもよい）、 全面に例えば コバルトをスパッタ法により 30 nm〜 100 n mの膜厚に堆積し加熱処理を施 すことにより、 コバルトシリサイ ド層 13 a、 13b、 13 cを形成する。
その後、余剰のコバルトをエッチング除去し選択的にコバルトシリサイ ド層 13 a、 13 b、 13 cを残す。 この際に、 せり上げ層 1 1 a, 1 1 bの上表面とゲー ト電極 （5a， 8a) の上表面との間には高低差があり、 さらに、 マスク絶縁膜 9 が除去されたゲート電極 8 a上に凹部が形成されることにより、せり上げ層 1 1 a, l i bとゲート電極 （8 a, 5 a) との間での短絡は防止される。
その後、 図 2 (d) に示すように、 例えば酸化膜よりなる層間絶縁膜 14を全面 に C V D法により堆積し、必要に応じて化学的機械研磨により層間絶縁膜 14の表 面を平坦化する。次いで、選択的に層間絶縁膜 14をエッチング除去してコンタク ト開口部 15 a、 15b (シリサイ ド層 13 c上のコンタクト開口部 15 cは図示 無し） を形成する。
その後、金属膜の堆積とそのフォトリソグラフィによるパターニングにより、 コ ンタクト開口を介してシリサイ ド層 13 a, 13 b, 13 cと接触した金属電極 1 6を形成する。
図 3は、本発明の第 1の実施例を示す平面図であり、 図 3の m— m線に沿って断 面した断面図が図 2 (d) である。
このように、素子分離絶縁膜 7が半導体層 3よりも盛り上がった構造として、そ れそれの側壁が側壁絶縁膜 10で覆われた素子分離絶縁膜 7とゲート電極 5 a , 8 aとにより凹部を形成し、 せり上げ層 1 1 a, 1 1 bは、 CVD法による成膜と C MP法による平坦化とエッチングにより自己整合的に前記凹部内のソース ·ドレイ ン領域 3 a, 3 b上に埋め込んで形成することが可能となる。 したがって、 本発明 では、従来の方法のように選択ェピタキシャル成長を用いる必要がなく、特殊な加 ェをする必要もない。 さらに、選択ェピタキシャル成長法で問題となっているファ セッ 卜の発生が原理的に起こり得ないために、前記抵抗を全面的に低減できるとい う利点が、 この構造により可能となる。 また、 素子分離絶縁膜 7を半導体層 3より も盛り上げることにより、盛り上がつていない構造の場合に必要となる、 フオ ト レ ジストなどによるパターニングが必要なく工程が簡略化出来る上、図 3に示すよう に、 ソース . ドレイン領域 3 a， 3 bとせり上げ層 1 1 a, l i bの領域との位置 づれがなく、隣接した領域とのマージンを短縮化することが可能となることにより、 微細化も可能となる利点がある。 また、 ゲート電極 5 a, 8 aの表面高さをせり上 げ層 l l a、 1 1 bの表面高さより高くし、 さらにゲート電極 5 a, 8 a上の側壁 絶縁膜 10に囲まれた凹部内にシリサイ ドを形成するようにすることにより、面積 を広げることなく（集積度を犠牲にすることなく）、 ゲート電極 5 a, 8 aとソー ス . ドレイン領域 3 a, 3 bとの間の短絡を効果的に防止することができる。
このように本発明の半導体装置では、半導体層 3の膜厚が 30 nm以下となりソ —ス · ドレイン領域 3 a, 3 bの寄生抵抗値が高くなる SO I基板を用いた場合で も、 せり上げ層 1 1 a, 1 1 bを自己整合的に任意の膜厚に形成することが出来る ため、 ソース · ドレイン領域 3 a、 3 bに係る寄生抵抗の抵抗値を低減することが できる。
[第 2の実施例]
図 4は、 本発明の第 2の実施例を示す断面図である。 なお、 図 4は、 縦方向 （図 の上下方向） の寸法を拡大して図示している。
図 4に示す第 2の実施例に係る半導体装置は、支持基板 1上に形成された埋め込 み絶縁膜 2と、 シリコン膜よりなる半導体層 3と、その一部に形成されたソース - ドレイン領域 3 a、 3 bと、半導体層 3を取り囲む素子分離絶縁膜 7と、 半導体層 3上に形成されたゲート絶縁膜 4と、 第 1、 第 2のゲート電極 5 a、 8 aと、 ゲー ト電極の側壁に形成された側壁絶縁膜 10と、素子分離絶縁膜 7 (およびその側壁 絶縁膜 10) とゲート電極 （およびその側壁絶縁膜 10) で囲まれた凹部に埋め込 まれて形成された金属シリサイ ド膜よりなるせり上げ層 1 1 c、 l i dと、全面を 被覆する層間絶縁膜 14と、層間絶縁膜 14上に形成された、層間絶縁膜 14に開 設されたコンタクト開口を介してせり上げ層 1 1 c、 1 1 dと接触する金属電極 1 6より構成されている。
第 1の実施例ではせり上げ層 1 1 a. 1 1 bが多結晶シリコン膜より形成されて いたのに対し、 第 2の実施例では、 せり上げ層 1 1 a. 1 1 bが金属シリサイ ド膜 により形成されている。
図 4に示す実施例は、せり上げ層 1 1 a, 1 1 bをシリコン層で形成することな く、 せり上げ層 1 1 a. 1 1 bを金属シリサイ ド層で形成することにより、 より低 抵抗のせり上げ層 1 1 a, 1 1 bを実現することが可能となる。 このせり上げ層 1 l a, 1 1 bは、 コバルトシリサイ ド、 タングステンシリサイ ド、 モリブデンシリ サイ ド、チタンシリサイ ドなどの金属シリサイ ド層により形成することができる。 また、 この金属シリサイ ド層に代えて、 タングステン膜やあるいは窒化チタン膜な どのバリァ膜を介して形成されたタングステン膜等の金属膜を用いてせり上げ層 1 1 a, 1 1 bを形成してもよい。 このように金属膜を用いてせり上げ層 1 1 a， 1 1 bを形成することにより、 一層の低抵抗化が可能となる。
上述した金属シリサイ ドゃ金属膜によるせり上げ層 1 1 a. 1 l bは、前記凹部 に金属シリサイ ドゃ金属膜を堆積し CMP法により平坦化しエッチングを行うこ とにより、 容易に形成することができる。
このように本発明では、シリコン膜よりも選択性が悪く選択成長の難しい金属シ リサイ ド膜や金属膜を用いる場合にも、 リソグラフィ技術を用いることなく、せり 上げ層 1 1 a, 1 1 bを形成することができる。
また、 アモルファスシリコン膜を堆積し、 これを熱処理することによって多結晶 ィ匕して、 これを用いてせり上げ層 1 1 a. 1 1 bを形成することも可能である。 ァ モルファス膜に加熱処理を施すことにより、グレインサイズの大きいシリコン層を 形成することが可能となり、多結晶シリコン膜を堆積して形成するせり上げ層 1 1 a, 1 1 bよりも低抵抗化することが可能である。
[第 3の実施例]
図 5 (a) 〜 （e) および図 6 (a) 〜 （d) は、 本発明の第 3の実施例に係る 半導体装置の製造方法を工程順に示した模式的断面図である。 なお、 図 5及び図 6 は、 縦方向 （図の上下方向） の寸法を拡大して図示している。
まず、 図 5 (a) に示すように、 シリコンなどよりなる支持基板 1上に、 例えば 100 nmの膜厚の酸化膜よりなる埋め込み絶縁膜 2と、例えばシリコンよりなる 5 nm〜60 nmの膜厚の半導体層 3とが積層されてなる SO I基板を用意する。 次に、例えばイオン注入法により半導体層 3中に第 1導電型の不純物原子をチヤ ネル領域を形成するに適した濃度に注入した後、半導体層 3上に例えば熱酸化によ り約 1 Onmの膜厚のゲート酸化膜 4を形成し、その上に例えば多結晶シリコンか らなる第 1のゲート材料層 5を約 50 nmの膜厚に、さらにシリコン窒化膜 6を約 200 nmの膜厚にそれぞれ形成する。
次に、 図 5 (b) に示すように、 シリコン窒化膜 6、 第 1のゲート材料層 5、 ゲ —ト絶縁膜 4および半導体層 3を異方性エッチングにより島状に加工し、その後、 酸化膜などの絶縁膜（7) を約 300 nmの膜厚に CVD法などの成膜法により全 面に堆積し、 さらに化学的機械研磨により、 絶縁膜 （7) および化学的機械研磨の ストッパー膜となるシリコン窒化膜 6の一部を研磨'平坦化して素子領域の半導体 層 3を囲む素子分離絶縁膜 7を形成する。 これにより、素子分離絶縁膜 7は半導体 層 3よりも盛り上がった構造に形成される。
次に、 図 5 (c) に示すように、 通常のフォ トリソグラフィ法により、 ゲート電 極の形成領域上にマスクとなるレジスト膜（図示無し） を形成し、 シリコン窒化膜 6および第 1のゲート材料層 5を異方性ェッチング法により加工してシリコン窒 化膜 6を表面に持つ第 1のゲート電極 5 aを形成する。
次いで、 レジスト膜を除去した後、 シリコン酸化膜を CVD法により例えば 15 0 nmの膜厚に堆積し続いて異方性エッチングを行って、ゲ一ト電極 5 aとシリコ ン窒化膜 6との側壁、及び素子分離絶縁膜 7の内側壁に側壁絶縁膜 10をそれぞれ 形成する。この工程の過程においてゲート絶縁膜 4の一部がエッチングされ半導体 層 3のソース · ドレイン領域となる一部が露出される。 なお、 側壁絶縁膜 10を形 成する前に半導体層 3中にチャネル領域と同じ導電型の不純物原子を注入して Halo 領域を、 あるいはチャネル領域とは反対導電型の不純物原子を注入して、 ソ ース · ドレインェクステンション領域を形成しても構わない。
次に、 図 5 (d) に示すように、 素子分離絶縁膜 7の側壁絶縁膜 10と、 シリコ ン窒化膜 6及びゲ一ト電極 5 aの側壁絶縁膜 10とにより形成される凹部内に、多 結晶シリコン膜 （1 1) を CVD法により約 300 nmの膜厚に堆積し、 化学的機 械研磨により平坦化した後、多結晶シリコン膜をエッチングし図のように素子分離 絶縁膜 7とゲート電極 5 aに囲まれた前記凹部に多結晶シリコン膜よりなるせり 上げ層 1 1 aおよび 1 1 bを形成する。
このように、素子分離絶縁膜 7が半導体層 3よりも盛り上がつて前記凹部である 構造となっていることにより、多結晶シリコン膜を CMPした工程で盛り上がった 素子分離絶縁膜 7が CMPのストツバ一となるだけでなく、前記凹部の構造により せり上げ層 1 1 a. 1 1 bの膜厚を均一に形成することが可能となる。 また、 この せり上げ層 1 1 a, 1 1 bの厚さは 30 nm以上とすることにより前記抵抗の増大 を抑制することが可能となる。 この理由は、第 1の実施例で説明した理由と同じで ある。
次に、イオン注入法によりチャネルと反対導電型の不純物原子をせり上げ層 1 1 a、 1 1 bに注入し、 例えば 1000t；、 10秒の加熱処理により、 ソース · ドレ ィン領域 3 aおよび 3 bを半導体層 3の領域に形成する。
次に、 図 5 (e) に示すように、 全面に CVD法により例えば酸化膜よりなる絶 縁膜 （18) を全面に堆積し CMP法によりせり上げ層 1 1 a、 1 1 b上に選択的 に残るように加工して犠牲絶縁膜 18を形成する。
次に、 図 6 (a) に示すように、 ゲート電極 5 a上のシリコン窒化膜 6を燐酸な どを用いて選択的にエツチング除去し、全面に多結晶シリコン膜を C V D法により 堆積し、 これにイオン注入により導電性付与を行った後、 この多結晶シリコン膜を パターニングして第 2のゲート電極 8 bを第 1のゲート電極 5 aに接触させて形 成する。
次に、 図 6 (b) に示すように、 第 2のゲート電極 8 bをマスクとして （第 2の ゲート電極 8 bを形成する際に用いたレジストをマスクとしてもよい）、 犠牲絶縁 膜 18を異方性エッチングにより除去し、せり上げ層 1 1 a、 1 1 bの表面を露出 させる。
次いで、 図 6 (c) に示すように、 例えばシリコン酸化膜を約 5 Onmの膜厚に 堆積し異方性エッチングを行って、ゲート電極 5 a及び 8 aの側壁領域に側壁絶縁 膜 19を形成する。
次いで、全面に例えばコバルトをスパッタ法により 30 nrr！〜 100 nmの膜厚 に堆積し加熱処理を施すことにより、 コバルトシリサイ ド層 13 a、 13b、 13 cを形成する。その後、余剰のコバルトをエッチング除去し選択的にコバルトシリ サイ ド層 13 a、 13b、 13 cを残す。
次に、 図 6 (d) に示すように、 先の第 1の実施例で説明したような方法と同様 の方法により、層間絶縁膜 14および金属電極 16を形成することにより、本実施 例の半導体装置の製造工程が完了する。
図 7は、第 3の実施例を示す平面図である。図 7の W— W線に沿う断面図が図 6 (d) である。
図 7に示すように、 本実施例では、 ゲート電極 5 a . 8 a上へのシリサイ ド層 1 3 cの形成時に、 シリサイ ド層 13 b. 13 aを素子分離絶縁膜 7上にまで延長し て形成することが可能となり、 ゲート電極 5 a. 8 aと金属電極 1 6とを接続する コンタク ト開口を素子分離絶縁膜 7上に形成することができるため、素子の微細化、 低抵抗化が可能となる。
[第 4の実施例]
図 8 (a) 〜 （e) および図 9 (a) 〜 （d) は、 本発明の第 4の実施例に係る 半導体装置の製造方法を工程順に示した模式的断面図である。 なお、 図 8及び図 9 は、 縦方向 （図の上下方向） の寸法を拡大して図示している。
本実施例の図 8 (d) に示すまでの工程は、 図 5 (a) 〜 （d) に示される第 3 の実施例の場合と同じであるので、 その説明は省略する。 図 8 (d) に示すように 加工した後からの製造方法について説明する。
図 8 (e) に示すように、 スパッタ法により全面に A 1膜 （20) を堆積し、 せ り上げ層 1 1 a、 1 1 b上にのみ選択的に残るようにエッチバック （あるいは化学 的機械研磨） して犠牲 A 1膜 20を形成する。
次に、 図 9 (a) に示すように、 ゲート電極 5 a上のシリコン窒化膜 6を燐酸な どを用いて選択的にエッチング除去し、多結晶シリコン膜を CVD法により堆積し、 これにイオン注入を行って導電性を付与した後、パターニングして第 2のゲート電 極 8 bをゲート電極 5 aに接触して形成する。
次に、 図 9 (b) に示すように、 犠牲 A 1膜 20をエッチング除去し、 せり上げ 層 1 1 a、 1 1 bの表面を露出させる。
次いで、 図 9 (c) に示すように、 例えばシリコン酸化膜を約 8 Onmの膜厚に 堆積し異方性エッチングを行って、ゲート電極 5 a及び 8 aの側壁領域に側壁絶縁 膜 19を形成する。
次いで、全面に例えばコバルトをスパッタ法により 30 nm〜 100 nmの膜厚 に堆積し加熱処理を施すことにより、 コバルトシリサイ ド層 13 a、 13 b、 13 cを形成する。その後、余剰のコバルトをエツチング除去し選択的にコバルトシリ サイ ド層 13 a、 13b、 13 cを残す。 次に、 図 9 (d) に示すように、 先の第 1の実施例で説明したような方法と同様 の方法により、層間絶縁膜 14および金属電極 16を形成することにより、本実施 例の半導体装置の製造工程が完了する。
[第 5の実施例]
図 10 (a) 〜 ） および図 1 1 (a) 〜 （f) は、 本発明の第 5の実施例に 係る半導体装置の製造方法を工程順に示す模式的断面図である。 なお、 図 10及び 図 1 1は、 縦方向 （図の上下方向） の寸法を拡大して図示している。
まず、 図 10 (a) に示すように、 支持基板 1上に膜厚約 100 nmの埋め込み 絶縁膜 2を介して膜厚 5 nm〜60 nmの半導体層 （シリコン層） 3が形成されて なる SO I基板上に、 シリコン酸化膜 21を約 150 nmの膜厚に堆積する。 次に、 図 10 (b) に示すように、 シリコン酸化膜 21および半導体層 3の選択 的エッチングを行ない、素子領域のシリコン酸化膜 21と半導体層 3を島状に加工 する。
次に、 図 10 (c) に示すように、 CVD法によりシリコン窒化膜 7 aを、 シリ コン酸化膜 21と半導体層 3との合計膜厚よりも厚くなるように堆積する。
次に、 図 10 (d) に示すように、 化学的機械研磨法により所定の量のシリコン 窒化膜 7 aを研磨した後に、プラズマエッチング法によりシリコン酸化膜 21が表 面に露出するまでシリコン窒化膜 7 aをエッチングして、上端部分が平坦化された 素子分離絶縁膜 7 bを形成する。この素子分離絶縁膜 7 bには前記シリコン窒化膜 7 aが用いられている。
続いて、 図 10 (e) に示すように、 フッ酸によりシリコン酸化膜 21をエッチ ング除去して半導体層 3の表面を露出させる。 この工程の過程において、素子分離 絶縁膜 7 bと半導体層 3により、後述のせり上げ層 1 1 a. 1 1 bを形成するため の凹部が形成される。
次に、 図 10 (f) に示すように、 熱酸化を行って前記凹部内にゲート絶縁膜 4 を半導体層 3の表面に接触させて形成した後、 C V Dと化学的機械研磨を行って半 導体層 3を囲む前記凹部内に多結晶シリコンからなる第 1のゲート材料層 5を埋 め込む。
次いで、 図 1 1 (a) に示すように、 CVD法を用いて多結晶シリコンからなる 第 2のゲート材料層 8を約 80 nmの膜厚に堆積し、その上に同じく CVD法を用 いてシリコン酸化膜からなるマスク絶縁膜 9 aを形成する。
続いて、 図 1 1 (b) に示すように、 マスク絶縁膜 9 aおよび第 2、 第 1のゲー ト材料層 8、 5のパターニングを行って、 第 1、 第 2のゲート電極 5 a、 8 aを形 成する。
次に、 図 1 1 (c) に示すように、 酸化膜を例えば 150 nmの膜厚に CVD法 により堆積し続いて異方性エッチングを行い、マスク絶縁膜 9 aを含むゲート電極 5 a, 8 aの側壁、及び素子分離絶縁膜 7 bの内側壁に側壁絶縁膜 10をそれぞれ 形成する。
次に、 図 1 1 (d) に示すように、 多結晶シリコン膜を CVD法により約 300 nmの膜厚に堆積し、化学的機械研磨法により平坦化した後、多結晶シリコン膜を エッチバックして、素子分離絶縁膜 7 bとゲート電極に囲まれた凹部に多結晶シリ コン膜よりなるせり上げ層 1 1 aおよび 1 1 bを形成する。
次に、イオン注入法によりチャネルと反対導電型の不純物原子を第 2のゲート電 極 8 aおよび第 1のゲート電極 5 aおよびせり上げ層 1 1 a、 1 1 bに注入し例え ば 1000°C、 10秒の熱処理を行うことにより、 ゲート電極 5 a, 8 aおよびせ り上げ層 1 1 a. 1 1 bに導電性を付与すると共に半導体層 3に反対導電型のソー ス ' ドレイン領域 3 aおよび 3 bを形成する。
次に、 図 1 1 (e) に示すように、 マスク絶縁膜 9 aを除去した後 （マスク絶縁 膜 9 aの除去はイオン注入工程の前であってもよい）、 全面に例えばコバルトをス ノ、 °ッタ法により 30 nm〜 100 n mの膜厚に堆積し加熱処理を施すことにより、 コバルトシリサイ ド層 1 3 a、 1 3 b、 1 3 cを形成する。 その後、 余剰のコバル トをエッチング除去し選択的にコバルトシリサイ ド層 1 3 a、 1 3 b、 1 3 cを残 す。 この際に、 せり上げ層 1 1 a . 1 1 bの上表面とゲート電極 5 a , 8 aの上表 面との間には、 高低差があるため、 両者間の短絡は防止される。
その後、 図 1 1 ( f ) に示すように、 例えば酸化膜よりなる層間絶縁膜 1 4を C V D法により堆積し、必要に応じて C M P法により表面を平坦化した後、選択的に 層間絶縁膜 1 4をエッチング除去してコンタクト開口部 1 5 a、 1 5 bを形成し、 金属膜の堆積とそのフォ トリソグラフィによるパターニングにより、コンタクト開 口を介してシリサイ ド層と接触した金属電極 1 6を形成すれば、本実施例の半導体 装置の製造工程が完了する。
以上、本発明を好ましい実施例に基づいて説明したが、本発明はこれら実施例に 限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が 可能なものである。 例えば、 第 1、 第 3〜第 5の実施例では、 せり上げ層とゲート 電極の双方にシリサイ ド層を形成していたが、いずれか一方あるいは双方を多結晶 シリコンのみで形成するようにしてもよい。 また、多結晶シリコン膜の低抵抗化の ためにシリサイ ド膜を形成していたが、シリサイ ド膜に代えて多結晶シリコン膜上 に金属膜を形成して低抵抗化を実現してもよい。 また、せり上げ層の凹部への埋め 込みを実施例では、化学的機械研磨とエッチングの併用により行っていたが、 エツ チングのみにより行うようにしてもよい。 産業上の利用可能性
以上説明したように本発明は、素子分離絶縁膜を S O I層である半導体層よりも 厚く形成し、 かつ、 ゲート電極を素子分離絶縁膜より厚く形成し、 ゲート電極と素 子分離絶縁膜によって形成される凹部内にせり上げ層を形成するものであるので、 リソグラフイエ程を用いることなく、 ソース ' ドレイン領域上に厚い、 従って低抵 抗のせり上げ層を形成することが出来る。
さらに本発明は、せり上げ層の表面高さよりゲート電極の表面高さが高くなされ るので、せり上げ層上とゲート電極上とに金属シリサイ ド膜を形成する場合にも、 両者間の短絡を有効に防止することができる。

Claims

請 求 の 範 囲
1 絶縁膜または絶縁基板上に素子分離絶縁膜により囲繞されて形成された、チヤ ネル領域とソース'ドレイン領域とを有する半導体層と、前記チャネル領域上にゲ一ト絶 縁膜を介し、 側壁絶縁膜に囲まれて形成されたゲート電極と、 前記ソース · ドレイ ン領域上に前記素子分離絶縁膜と前記ゲート電極とに囲まれて形成された、導電性 材料からなるせり上げ層とを有する半導体装置において、
前記せり上げ層は、前記側壁絶縁膜が形成されたゲート電極と前記側壁絶縁膜が 形成された素子分離絶縁膜とにより形成される凹部内に、前記ゲート電極と高さを 異ならせて埋め込んで形成されたものであることを特徴とする半導体装置。
2 前記ゲート電極の表面高さは前記素子分離絶縁膜の表面高さより高く、かつ、 前記せり上げ層の表面高さは前記素子子分離絶縁膜の表面高さ以下であることを 特徴とする請求項 1に記載の半導体装置。
3 前記せり上げ層が多結晶シリコン膜、 または、多結晶シリコン膜およびその上 に形成された金属シリサイ ド膜、 または、多結晶シリコン膜およびその上に形成さ れた金属膜、 または、 金属シリサイ ド膜、 または、 金属膜よりなることを特徴とす る請求の範囲 1または 2に記載の半導体装置。
4 前記半導体層の膜厚が 3 0 n m以下であることを特徴とする請求の範囲 1 ， 2 または 3に記載の半導体装置。
5 前記ゲート電極が、 2層の多結晶シリ コン膜、 または、 2層の多結晶シリ コン 膜およびその上に形成された金属シリサイ ド膜、 または、 2層の多結晶シリ コン膜 およびその上に形成された金属膜よりなることを特徴とする請求の範囲 1 , 2 , 3 または 4のいずれか一項に記載の半導体装置。
6 前記せり上げ層の膜厚が 3 0 ri m以上であることを特徴とする請求の範囲 1 , 2, 3, 4または 5のいずれか一項に記載の半導体装置。
7 (1)絶縁膜または絶縁基板上にチャネル領域とソース ' ドレイン領域となる 半導体層を囲繞する、前記半導体層以上の膜厚を有する素子分離絶縁膜を形成する 工程と、
(2)前記半導体層上にゲート絶縁膜を介して表面高さが前記素子分離絶縁膜の 表面高さより高いゲ一ト電極を形成する工程と、
(3)前記素子分離絶縁膜と前記ゲート電極とによって囲まれた凹部内に位置す る前記半導体層上に、表面高さが前記素子分離絶縁膜の表面高さ以下の導電性のせ り上げ層を選択的に形成する工程と、
を有することを特徴とする半導体装置の製造方法。
8 前記第 （2) の後、 前記第 （3) の工程に先立って、 前記ゲート電極の側面と 前記素子分離絶縁膜の側面に側壁絶縁膜を形成する工程が付加されることを特徴 とする請求の範囲 7に記載の半導体装置の製造方法。
9 前記第 （3) の工程は、 導電性膜を堆積する工程と、 エッチング、 または、 化 学的機械研磨 （CMP ； chemical mechanical polishing) およびエッチングによ り不要の導電性膜を除去する工程を含んでいることを特徴とする請求の範囲 7ま たは 8に記載の半導体装置の製造方法。
1 0 前記せり上げ層を多結晶シリコンにより形成し、 前記第 （3) の工程の後、 前記せり上げ層上に 属シリサイ ド膜を形成する工程が付加されることを特徴と する請求の範囲 7, 8または 9のいずれか一項に記載の半導体装置の製造方法。 1 1 前記ゲート電極を多結晶シリコンにより形成し、 前記第 （2) の工程を行う に際し、 前記ゲート電極上にマスク絶縁膜を形成しておき、 前記第 （3) の工程の 後、前記マスク絶縁膜を除去し、前記せり上げ層上に金属シリサイ ド膜を形成する 工程の際に同時にゲート電極上にも金属シリサイ ド膜を形成することを特徴とす る請求の範囲 1 0に記載の半導体装置の製造方法。 12 前記第 （1) の工程と前記第 （2) の工程とを総合した工程は、
(a)半導体層上にゲート絶縁膜を介して第】のゲート形成材料層と、 マスク絶 縁膜となる第 1の絶縁膜とを堆積する工程と、
(b)前記第 1の絶縁膜と前記第 1のゲート形成材料層と前記半導体層とを島状 にパターニングする工程と、
( c )素子分離絶縁膜となる第 2の絶縁膜を全面に堆積した後少なくとも前記第 1の絶縁膜の一部を除去するように化学的機械研磨を行って前記島状の半導体層 を囲繞する素子分離絶縁膜を形成する工程と、
' (d)前記第 1の絶縁膜が存在している場合にはこれを除去した後、第 2のゲー ト形成材料層とマスク絶縁膜となる第 3の絶縁膜を堆積し、 前記第 3の絶縁膜、前 記第 2のゲート形成材料層および前記第 1のゲート形成材料層をパターニングし て、表面にマスク絶縁膜を有するゲート電極を形成する工程とを含むことを特徴と する請求の範囲 6, 7， 8, 9または 10のいずれかに一項に記載の半導体装置の 製造方法。
1 3 (1)絶縁膜または絶縁基板上に形成された半導体層上にゲート絶縁膜を介 して第 1のゲート形成材料層とマスク材料層とを堆積する工程と、
(2)前記マスク材料層と前記第 1のゲート形成材料層と前記半導体層とを島状 にパターニングし、 形成された素子分離溝を素子分離絶縁膜で埋設する工程と、
( 3 )前記マスク材料層と前記第 1のゲート形成材料層とをパターニングして第 1のゲート電極を形成する工程と、
(4)前記素子分離絶縁膜の側面と、前記マスク材料層と前記第 1のゲート電極 との積層体の側面に第 1の側壁絶縁膜を形成する工程と、
(5)前記半導体層上の前記第 1の側壁絶緣膜に囲まれた凹部内を導電性のせり 上げ層と犠牲充填物とで埋設する工程と、
(6)前記マスク材料層を除去した後、第 2のゲート形成材料層を堆積しこれを パターニングして第 2のゲ一ト電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
1 4 前記第 （6 ) の工程の後、 少なくとも前記せり上げ層上の前記犠牲充填物を 除去し、前記第 2のゲート電極の側面に第 2の側壁絶縁膜を形成し、前記せり上げ 層と前記第 2のゲート電極の上表面に金属シリサイ ド層を形成する工程が付加さ れることを特徴とする請求の範囲 1 3に記載の半導体装置の製造方法。
1 5 前記マスク材料層がシリコン窒化膜であり、前記犠牲充填物がシリコン酸化 膜または金属膜であることを特徴とする請求の範囲 1 3または 1 4に記載の半導 体装置の製造方法。
1 6 前記第 （5 ) の工程が、
( a ) 全面に導電性材料を堆積し、 エッチング、 または、 化学的機械研磨および エッチングを行って、前記導電性材料を.前記凹部の深さ以下の膜厚に残してせり上 げ層を形成する工程と、
( b )犠牲充填物となる材料を堆積し、化学的機械研磨を行って前記凹部内を犠 牲充填物で埋め込む工程と、 を有することを特徴とする請求の範囲 1 3， 1 4また は 1 5のいずれか一項に記載の半導体装置の製造方法。
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