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WO2002101824A2 - Dram-speicherzelle mit grabenkondensator und verfahren zu ihrer herstellung - Google Patents

Dram-speicherzelle mit grabenkondensator und verfahren zu ihrer herstellung Download PDF

Info

Publication number
WO2002101824A2
WO2002101824A2 PCT/DE2002/002046 DE0202046W WO02101824A2 WO 2002101824 A2 WO2002101824 A2 WO 2002101824A2 DE 0202046 W DE0202046 W DE 0202046W WO 02101824 A2 WO02101824 A2 WO 02101824A2
Authority
WO
WIPO (PCT)
Prior art keywords
trench
epitaxial layer
layer
substrate
source region
Prior art date
Application number
PCT/DE2002/002046
Other languages
English (en)
French (fr)
Other versions
WO2002101824A3 (de
Inventor
Frank Richter
Dietmar Temmler
Andreas Wich-Glasen
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Priority to US10/479,522 priority Critical patent/US7223651B2/en
Publication of WO2002101824A2 publication Critical patent/WO2002101824A2/de
Publication of WO2002101824A3 publication Critical patent/WO2002101824A3/de

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Definitions

  • Memory with a memory cell comprising a selection transistor and a storage capacitor and method for its production
  • the present application relates to a memory with a memory cell, comprising a selection transistor and a storage capacitor, and a method for its production.
  • the present invention is explained with reference to a DRAM memory cell of a semiconductor memory.
  • the invention is described in terms of forming a single memory cell.
  • Integrated circuits (ICs) or chips contain capacitors for the purpose of charge storage, such as, for example, a dynamic random access memory (DRAM: Dynamic Random Access Memory).
  • DRAM Dynamic Random Access Memory
  • the state of charge in the capacitor represents a data bit.
  • a DRAM chip contains a matrix of memory cells, which are arranged in the form of rows and columns and are driven by word lines and bit lines. The reading out of data from the memory cells or the writing of data into the memory cells is accomplished by activating suitable word lines and bit lines.
  • a DRAM memory cell usually contains a transistor connected to a capacitor.
  • the transistor is called a selection transistor and consists, among other things, of two doping regions which are separated from one another by a channel which is controlled by a gate.
  • one doping region is referred to as the drain region and the other as the source region.
  • the source area is, for example, with the trench capacitor, the drain region is connected to a bit line and the gate is connected to a word line.
  • the transistor is controlled so that a current flow between the source region and the drain region is switched on and off through the channel.
  • DRAM dynamic RAM
  • the central problem with the known DRAM variants based on a trench capacitor is the generation of a sufficiently large capacitance of the trench capacitor. This problem will be exacerbated in the future by the progressive miniaturization of semiconductor components.
  • the increase in the integration density means that the area available per memory cell and thus the capacitance of the trench capacitor continue to decrease.
  • Sense amplifiers require a sufficient signal level for reliable reading of the information in the memory cell.
  • the ratio of the storage capacity to the bit line capacity is crucial in determining the signal level. If the storage capacity is too small, this ratio may be too small to generate a sufficient signal.
  • a lower storage capacity also requires a higher refresh frequency, since the amount of charge stored in the trench capacitor is limited by its capacity and additionally decreases due to leakage currents. If the amount of charge in the storage capacitor falls below a minimum, it is no longer possible to read out the information stored in it with a connected sense amplifier, the information is lost and reading errors occur. Leakage currents can be reduced to avoid reading errors. On the one hand, leakage currents through transistors, on the other hand through dielectrics, such as the capacitor dielectric, can be reduced. These measures can extend an undesirably reduced retention time.
  • a trench capacitor has a three-dimensional structure, which is formed, for example, in a silicon substrate.
  • An increase in the capacitor electrode area and thus the capacitance of the trench capacitor can be achieved, for example, by deeper etching into the substrate and thus by deeper trenches.
  • the increase in the capacitance of the trench capacitor does not increase the substrate surface area occupied by the memory cell.
  • this method is also limited because the achievable etching depth of the trench capacitor depends on the trench diameter, and only certain, finite aspect ratios between trench depth and trench diameter can be achieved during manufacture.
  • the substrate surface available per memory cell continues to decrease.
  • the associated reduction in the trench diameter leads to a reduction in the trench capacitor capacity. If the trench capacitor capacitance is dimensioned so small that the storable charge is not sufficient for correct reading out with the downstream sense amplifiers, this results in reading errors.
  • the selection transistor which is usually arranged next to the trench capacitor, being arranged above the trench capacitor.
  • the trench capacitor and the transistor share a part of the substrate surface before.
  • This arrangement is made possible by an epitaxial layer that is grown above the trench capacitor.
  • L5 memory cell array has a relatively large area and is unsuitable for integration in a highly integrated cell array.
  • a disadvantage of the memory cells known from the prior art is that the resistance of the electrical connection between the trench capacitor and the source region of the transistor has a relatively large value, which slows down access to the memory cell.
  • a further disadvantage of the prior art is that a sufficient retention time can only be achieved by complex isolation measures which require a large number of processing steps.
  • the electrical contact is costly isolated from the substrate.
  • a memory having a memory cell comprising: a substrate with a substrate surface and a trench, in which a trench capacitor is arranged, which is filled with a conductive trench filling, on which an insulating cover layer is arranged in the trench; a selectively grown epitaxial layer which extends laterally from the substrate surface over the insulating cover layer and is arranged on the substrate surface and the insulating cover layer;
  • a selection transistor comprising a source region, a drain region, a gate oxide and a gate electrode, the source region and the drain region being arranged in the epitaxial layer and the gate oxide being arranged on the epitaxial layer and the source region extends from a surface of the epitaxial layer facing away from the substrate up to the insulating cover layer;
  • a conductive contact which is arranged in a contact trench arranged in the epitaxial layer and the insulating cover layer on the conductive trench filling and connects the source region with the conductive trench filling.
  • the source region extends from the surface of the epitaxial layer to the insulating cover layer, so that here a pn junction is arranged between the doping of the source region on the one hand and the channel region and the bulk region on the other hand, which leads to an uncontrolled current flow and leakage currents prevented.
  • the current flow through the channel can be controlled by means of the gate electrode, so that the transistor can be switched on and off in a defined manner.
  • the conductive contact between the source region and the conductive trench filling can thus be formed with an enlarged cross-sectional area, which has a lower connection the state enables. This also improves the speed of the memory cell and the memory.
  • the doping for the source region and the doping for the drain region can be introduced into the epitaxial layer in two separate process steps, so that the source region can be formed, for example, with a much greater junction depth than the drain region.
  • the shallow junction depth of the source region is advantageous since it avoids a floating body effect since the substrate is connected to the substrate by the channel of the transistor.
  • the flat-doped drain region enables an improved overlay tolerance, since the transistor can also be arranged entirely above the trench capacitor with a correspondingly flat drain region, and the floating body effect is nevertheless avoided.
  • the additional collar insulation in the lower region of the conductive contact which is known from the prior art and is absolutely necessary there, can thus be saved.
  • This is made possible by changing the doping profile of the source region.
  • the junction depth of the source region is selected so that it extends as far as the insulating cover layer.
  • CVD insulation collar Chemical Vapor Deposition
  • the following plasma etching for patterning the insulation 'collar, dry cleaning, depositing an arsenic doped polycrystalline silicon, the plasma etching required in the prior art process steps such as depositing as another wet etching can be saved.
  • This also results in a cost reduction for the memory according to the invention compared to memories known from the prior art.
  • One embodiment of the invention provides that the gate electrode is arranged on the epitaxial layer and at least partially covers the trench. This arrangement shows the Advantage in that the selection transistor can be arranged in a space-saving manner above the trench capacitor in the epitaxial layer, so that the individual memory cells are arranged with a reduced space requirement.
  • a further embodiment of the memory cell according to the invention provides that trench isolation, starting from the surface of the epitaxial layer facing away from the substrate - extends beyond the insulation layer - into the substrate in order to isolate adjacent memory cells from one another.
  • the trench isolation is usually referred to as STI (shallow trench isolation) and in this case is designed such that it extends from the surface of the epitaxial layer facing away from the substrate through the epitaxial layer at least to the insulating cover layer.
  • the trench insulation can in this case be introduced deeper into the substrate and, for example, take up part of the space originally occupied by the trench of the trench capacitor.
  • the STI replaces part of the trench and the conductive trench filling with an insulation material.
  • a second gate electrode is arranged as a passing word line on the trench insulation and the contact trench is arranged between the first gate electrode and the second gate electrode with the conductive contact located therein.
  • the arrangement of the contact trench between the first gate electrode and the second gate electrode enables the contact trench to be formed in a self-aligned manner between the first gate electrode and the second gate electrode.
  • the epitaxial layer has a thickness between 25 nm and 100 nm, preferably between 40 nm and 80 nm. has.
  • An epitaxial layer with a layer thickness lying in the specified ranges has the advantage that the junction depth of the source region can be designed according to the invention in such a way that the source region extends as far as the insulating cover layer.
  • the drain region is formed so flat that a floating body effect is avoided.
  • the drain region can be formed with an implantation depth that corresponds approximately to half the thickness of the epitaxial layer. This is also possible if the channel length of the selection transistor assumes a value between 20 nm and 300 nm.
  • the epitaxial layer in which the selection transistor is arranged is formed with an improved uniformity.
  • a further embodiment of the memory cell according to the invention provides that an insulating sleeve is arranged on a surface of the first gate electrode facing away from the substrate and on side surfaces adjoining it.
  • the insulating sheath has the advantage that it can be used as an etching mask for the self-aligned formation of the contact trench. Furthermore, it is possible to use the insulating sheath as a self-aligned etching mask for the formation of a bit line contact, which connects the drain region to a bit line.
  • a further embodiment of the memory cell according to the invention provides that an intermediate layer is arranged in the contact trench between the conductive trench filling and the conductive contact or between the conductive trench filling and the source region in order to avoid crystal dislocations or to control diffusion.
  • the intermediate layer can be configured, for example, as a conductive layer.
  • the intermediate layer can also be designed as an insulating layer, which, however, is formed with such a small thickness that a large tunnel current flows through it L ⁇ O L ⁇ L ⁇ ⁇ _n
  • the source region extends from the surface of the epitaxial layer facing away from the substrate to the insulation layer; Etching a contact trench between the first gate electrode and the second gate electrode, the epitaxial layer and the insulating cover layer being removed from the region between the first gate electrode and the second gate electrode and the conductive trench filling being exposed; - Introducing a conductive contact in the contact trench for the electrical connection of the source region to the conductive trench filling.
  • the source region is advantageously formed with a junction depth that extends as far as the insulating cover layer. As already explained in connection with the claimed memory, this improves the memory behavior and the retention time of the memory and reduces the resistance of the conductive contact for the electrical connection of the conductive trench filling to the source region.
  • An advantageous embodiment of the method according to the invention provides that the epitaxial layer is thinned to a predetermined thickness. This is advantageous since the epitaxial layer can be reduced to a thickness which is smaller than the junction depth of the source region used, so that the source region extends as far as the insulating cover layer.
  • the epitaxial layer When the epitaxial layer is formed, the epitaxial layer is grown laterally starting from the substrate via the insulating cover layer located in the trench. To completely cover the insulating cover layer, the selective epitaxial layer is formed with a thickness that is greater than half the diameter of the trench. Because this thickness can be greater than a reasonable junction depth of the source region of the selection transistor, the epitaxial layer is subsequently thinned accordingly.
  • An advantageous embodiment of the method according to the invention provides that the epitaxial layer is thinned to a thickness between 25 nm and 100 nm, preferably to a thickness between 40 nm and 80 nm.
  • the specified thicknesses for the epitaxial layer are advantageously suitable for the junction depth of the source region to be formed through the entire epitaxial layer and to reach the insulating cover layer.
  • a further advantageous embodiment of the method according to the invention provides that the epitaxial layer is partially oxidized to an oxide layer to thin it, and the
  • Oxide layer is selectively removed from the rest of the epitaxial layer.
  • the epitaxial layer is thinned by means of chemical mechanical polishing.
  • Chemical mechanical polishing CMP is also suitable for thinning the epitaxial layer.
  • at least one further thinning should be carried out by means of an oxidation, since a surface polished by means of CMP is very roughened and should be improved if a channel of a transistor is arranged in this surface.
  • a further advantageous embodiment of the method according to the invention provides that the oxidation of the epitaxial layer is carried out as a moist oxidation at a temperature between 900 ° C. and 1100 ° C. Moist oxidation is suitable, for example, because of the sufficient speed to form the oxide layer to oxidize the epitaxial layer.
  • a further process variant provides that the oxidation is carried out in an atmosphere containing hydrogen peroxide and hydrogen. The atmosphere mentioned is suitable, for example, for wet oxidation.
  • Another advantageous embodiment of the method according to the invention provides that the oxide layer is removed by wet chemical means.
  • the method according to the invention is further developed such that the surface of the conductive trench filling that is exposed after the etching of the contact trench is cleaned, the surface being oxidized and the oxide layer formed in the process being removed.
  • the cleaning of the conductive trench filling has the advantage that an electrical contact with a reduced contact resistance can be formed between the conductive trench filling and the subsequently formed conductive contact.
  • a further embodiment of the method according to the invention provides that the conductive contact is formed by means of a selective deposition.
  • a selective deposition can be carried out, for example, as a selective silicon deposition, the grown silicon growing only on silicon, such as single-crystal silicon or polycrystalline silicon.
  • the selectivity is based on the fact that the grown silicon does not, for example, grow on a silicon oxide layer, a silicon nitride layer or other materials.
  • the selectivity of the deposition can be set, for example, by means of suitable process parameters.
  • FIG. 1 shows a sectional view of a memory cell according to the invention
  • FIG. 2 shows the top view of a memory cell array of the memory according to the invention
  • FIG. 3 shows a substrate with a selectively grown epitaxial layer
  • FIG. 4 shows the substrate from FIG. 3, the selective epitaxial layer having been at least partially converted into an oxide layer
  • ⁇ figure 5 shows the substrate of Figure 4, wherein the oxide layer has been removed
  • FIG. 6 shows the substrate from FIG. 5, two selection transistors being formed in - or on - the epitaxial layer
  • FIG. 7 shows the substrate from FIG. 6, a contact trench having been formed
  • FIG. 8 the substrate from FIG. 7, a conductive contact being formed in the contact trench.
  • a trench 25 is arranged in the substrate 15, which has a substrate surface 20.
  • a trench capacitor 30 is formed in the trench 25 as a storage capacitor.
  • the storage capacitor comprises an inner electrode 130, an outer electrode 135 and an insulating layer 140 which is arranged between the inner electrode 130 and the outer electrode 135.
  • the Inner capacitor electrode 130 is formed, for example, by the conductive trench filling 35, which is arranged in the trench 25.
  • An insulating cover layer 40 is arranged in the trench 25 on the conductive trench filling 35.
  • a selectively grown epitaxial layer 45 is arranged on the substrate 15 and the insulating cover layer 40.
  • the selectively grown epitaxial layer 45 has a thickness 50.
  • the thickness 50 corresponds, for example, to a predetermined thickness 55.
  • a selection transistor 60 is arranged in the selectively grown epitaxial layer 45, which comprises a source region 65, a drain region 70, a gate oxide 75 and a first gate electrode 80.
  • a conductive layer 81 is arranged on the first gate electrode 80 and is suitable for designing the arrangement of the gate electrode 80 and the conductive layer 81 as a low-resistance word line.
  • the gate oxide 75 and the first gate electrode 80 are arranged on the surface 85 of the epitaxial layer 45 facing away from the substrate.
  • a trench isolation 100 is arranged next to the epitaxial layer 45 in the substrate 15.
  • the trench insulation 100 extends from the surface 85 facing away from the substrate into the substrate 15, the trench insulation 100 taking up at least part of the volume originally occupied by the trench 25.
  • a second gate electrode 105 is arranged on the trench insulation 100.
  • the second gate electrode 105 is part of a passing word line, which is provided for driving adjacent memory cells.
  • An insulating sleeve 125 is arranged on the surface of the first gate electrode 115 facing away from the substrate and the adjacent side surfaces 120.
  • the insulating sheath 125 is suitable, for example, for the formation of a contact trench 95 in which the conductive contact 90 is arranged.
  • An intermediate layer 145 is optionally arranged between the conductive contact 90 and the conductive trench filling 35.
  • the intermediate layer 145 can also optionally be arranged between the conductive contact 90 and the source region 65.
  • the conductive contact 90 is used for the electrical connection of the source region 65 to the conductive L0 trench filling 35.
  • An insulation collar 155 is arranged in the upper region of the trench 25.
  • a buried trough 160 is in the substrate 15 for contacting the outer electrode 135 of the trench capacitor 30
  • the insulation collar 155 serves to avoid leakage currents between the outer electrode 135 through the substrate 15 to the source region 65 or the drain region 70.
  • the substrate is formed, for example, from lightly p-doped silicon and is configured as single crystal.
  • the conductive is formed, for example, from lightly p-doped silicon and is configured as single crystal.
  • trench filling includes, for example, doped, polycrystalline silicon.
  • the insulating cover layer 40 is formed, for example, from silicon oxide and could likewise comprise silicon nitride.
  • the selectively grown epitaxial layer is also made of silicon, depending on the substrate.
  • the source region 65 and the drain region 70 are formed with a high dopant concentration, the doping of the source region 65 and the drain region 70 having the opposite polarity to the doping of the substrate.
  • Gate oxide is formed, for example, from silicon oxide or nitrided silicon oxide.
  • the first gate electrode 80 comprises, for example, doped, polycrystalline silicon L ⁇ o L ⁇ o L ⁇ o L ⁇ o L ⁇
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  • the residual height of the epitaxial layer 45 is now about 50 nm for an initial 300 nm thick epitaxial layer.
  • the mixing ratio between hydrogen peroxide and hydrogen can be set to 1.67, for example.
  • the oxide layer 150 is subsequently removed by wet chemical means and optionally a cleaning step of the exposed surface 85 of the epitaxial layer 45 is carried out.
  • the trench isolation 100 is subsequently etched into the epitaxial layer 45, the substrate 15 and the trench capacitor 30 and filled with an insulating material such as silicon oxide.
  • the first gate electrode 80 and the second gate electrode 105 are subsequently formed, a polycrystalline layer and a conductive layer arranged thereon being deposited and structured together in this exemplary embodiment, the first gate electrode 80 together with the conductive layer 81 are formed and the passing word line 110 is formed adjacent thereto.
  • dopant is introduced into the epitaxial layer 45, the source region 65 and the drain region 70 being formed.
  • the formation of the insulating sheath 125 is provided, which can also be formed, for example, between two doping steps to form the source region 65 and the drain region 70.
  • the source region 65 is formed so deep into the epitaxial layer 45 that it extends as far as the insulating cover layer 40.
  • a BPSG (boron-phosphorus-silicate glass) layer is subsequently deposited, for example, for planarization, and a photosensitive mask 170 is deposited thereon.
  • the photosensitive mask is exposed and structured so that between the first gate electrode 80 and the second gate electrode 105 the contact trench 95 can be formed. It is advantageous here that the contact trench 95 can be formed selectively with respect to the insulating sheath 125. This has the advantageous consequence that the formation of the contact trench 95 can be carried out in a self-aligned manner.
  • the epitaxial layer 45 and the insulating cover layer 40 are removed in the region of the contact trench, so that the conductive trench filling 35 is exposed.
  • the conductive contact 90 is subsequently formed in the contact trench 95, so that the conductive trench filling 35 is electrically connected to the source region 65.
  • the epitaxial layer is, in contrast to the methods known from the prior art, partly removed again by means of oxidation and subsequent etching of the oxide layer formed. This reduces the vertical extent of the conductive contact 90 from previously approx. 300 nm to now approx. 50 nm.
  • the conductive contact 90 can subsequently be formed by means of a separator , This enables an enormous simplification of the connection of the source region 65 to the conductive trench filling 35.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

Es wird eine Speicherzelle (10) mit einem Auswahltransistor (60) und einem Grabenkondensator (30) gebildet. Der Grabenkondensator (30) ist mit einer leitfähigen Grabenfüllung (35) gefüllt, auf der eine isolierende Deckschicht (40) angeordnet ist. Die isolierende Deckschicht wird seitlich, ausgehend von dem Substrat (15), mit einer selektiv aufgewachsenen Epitaxieschicht (45) überwachsen. In der selektiv aufgewachsenen Epitaxieschicht (45) wird der Auswahltransistor (60) gebildet und umfasst dabei ein Source-Gebiet (65), das mit dem Grabenkondensator (30) zu verbinden ist, und ein Drain-Gebiet (70), das mit einer Bitleitung zu verbinden ist. Die Junction-Tiefe des Source-Gebiets (65) wird nun so gewählt, dass das Source-Gebiet (65) bis an die isolierende Deckschicht (40) heranreicht. Optional kann dazu die Dicke (50) der Epitaxieschicht (45) mittels einer Oxidation und einer nachfolgenden Ätzung auf eine geeignete Dicke reduziert werden. Nachfolgend wird durch das Source-Gebiet (65) hindurch ein Kontaktgraben (95) bis zu der leitfähigen Grabenfüllung (35) geätzt, der mit einem leitfähigen Kontakt (90) gefüllt wird und die leitfähige Grabenfüllung (35) elektrisch mit dem Source-Gebiet (65) verbindet.

Description

Beschreibung
Speicher mit einer Speicherzelle, umfassend einen Auswahl- transistor und einen Speicherkondensator sowie Verfahren zu seiner Herstellung
Die vorliegende Anmeldung betrifft einen Speicher mit einer Speicherzelle, umfassend einen Auswahltransistor und einen Speicherkondensator sowie ein Verfahren zu seiner Herstel- lung.
Die vorliegende Erfindung wird mit Bezug auf eine DRAM- Speicherzelle eines Halbleiterspeichers erläutert. Zu Diskussionszwecken wird die Erfindung hinsichtlich der Bildung ei- ner einzelnen Speicherzelle beschrieben.
Integrierte Schaltungen (ICs) oder Chips enthalten Kondensatoren zum Zwecke der Ladungsspeicherung, wie zum Beispiel ein dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff (DRAM: Dynamic Random Access Memory) . Der Ladungszustand in dem Kondensator repräsentiert dabei ein Datenbit .
Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort- leitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen oder das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.
Eine DRAM-Speicherzelle enthält üblicherweise einen mit einem Kondensator verbundenen Transistor. Der Transistor wird als Auswahltransistor bezeichnet und besteht unter anderem aus zwei Dotierungsgebieten, welche durch einen Kanal voneinander getrennt sind, der von einem Gate gesteuert wird. Abhängig von der Richtung des Stromflusses wird ein Dotiergebiet als Drain-Gebiet und das andere als Source-Gebiet bezeichnet. Das Source-Gebiet ist beispielsweise mit dem Grabenkondensator, das Drain-Gebiet ist mit einer Bitleitung und das Gate ist mit einer Wortleitung verbunden. Durch Anlegen geeigneter Spannungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen dem Source-Gebiet und dem Drain-Gebiet durch den Kanal hindurch ein- und ausgeschaltet wird.
Die in dem Kondensator gespeicherte Ladung baut sich mit der Zeit aufgrund von Leckströmen ab. Bevor sich die Ladung auf einen Pegel unterhalb eines Schwellwertes abgebaut hat, muß der Speicherkondensator aufgefrischt werden. Aus diesem Grund werden diese Speicher als dynamisches RAM (DRAM) bezeichnet.
Das zentrale Problem bei den bekannten DRAM-Varianten auf Basis eines Grabenkondensators ist die Erzeugung einer ausrei- chend großen Kapazität des Grabenkondensators. Diese Problematik verschärft sich in Zukunft durch die fortschreitende Miniaturisierung von Halbleiterbauelementen. Die Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche und damit die Kapazität des Graben- kondensators immer weiter abnimmt.
Leseverstärker fordern einen ausreichenden Signalpegel für ein zuverlässiges Auslesen der in der Speicherzelle befindlichen Informationen. Das Verhältnis der Speicherkapazität zu der Bitleitungskapazität ist entscheidend bei der Bestimmung des Signalpegels. Falls die Speicherkapazität zu gering ist, kann dieses Verhältnis zu klein zur Erzeugung eines hinreichenden Signals sein.
Ebenfalls erfordert eine geringere Speicherkapazität eine höhere Auffrischfrequenz, denn die in dem Grabenkondensator gespeicherte Ladungsmenge ist durch seine Kapazität begrenzt und nimmt zusätzlich durch Leckströme ab. Wird eine Mindest- ladungsmenge in dem Speicherkondensator unterschritten, so ist es nicht mehr möglich, die in ihm gespeicherte Information mit einem angeschlossenen Leseverstärker auszulesen, die Information geht verloren und es kommt zu Lesefehlern. Zur Vermeidung von Lesefehlern bietet sich die Reduktion der Leckströme an. Zum einen können Leckströme durch Transistoren, zum anderen durch Dielektrika, wie zum Beispiel das Kon- densatordielektrikum, reduziert werden. Durch diese Maßnahmen kann eine unerwünscht verringerte Haltezeit (retention time) verlängert werden.
Üblicherweise werden in DRAMs Stapelkondensatoren (stacked capacitor) oder Grabenkondensatoren (trench capacitor) verwendet. Ein Grabenkondensator weist dabei eine dreidimensionale Struktur auf, die zum Beispiel in einem Siliziumsubstrat ausgebildet ist. Eine Erhöhung der Kondensatorelektrodenfläche und damit der Kapazität des Grabenkondensators kann zum Beispiel durch tieferes Ätzen in das Substrat und damit durch tiefere Gräben erreicht werden. Dabei bewirkt die Steigerung in der Kapazität des Grabenkondensators keine Vergrößerung der von der Speicherzelle beanspruchten Substratoberfläche. Dieses Verfahren ist aber auch beschränkt, da die erzielbare Ätztiefe des Grabenkondensators von dem Grabendurchmesser abhängt, und bei der Herstellung nur bestimmte, endliche Aspektverhältnisse zwischen Grabentiefe und Grabendurchmesser erzielbar sind.
Bei fortschreitender Erhöhung der Integrationsdichte nimmt die pro Speicherzelle zur Verfügung stehende Substratoberfläche immer weiter ab. Die damit verbundene Reduktion des Grabendurchmessers führt zu einer Verringerung der Grabenkondensatorkapazität. Ist die Grabenkondensatorkapazität so gering bemessen, daß die speicherbare Ladung nicht zum einwandfreien Auslesen mit den nachgeschalteten Leseverstärkern ausreicht, so hat diese Lesefehler zur Folge.
Dieses Problem wird beispielsweise in der Druckschrift DE 199 41 148 erläutert, wobei der Auswahltransistor, der üblicherweise neben dem Grabenkondensator angeordnet wird, oberhalb des Grabenkondensators angeordnet ist. Dadurch kann der Gra- ben des Grabenkondensators einen Teil der Substratoberfläche einnehmen, die herkömmlicherweise für den Transistor reserviert war. Durch diese Anordnung teilen sich der Grabenkondensator und der Transistor einen Teil der Substratoberflä- 5 ehe. Ermöglicht wird diese Anordnung durch eine Epitaxieschicht, die oberhalb des Grabenkondensators gewachsen wird.
Problematisch ist dabei allerdings der elektrische Anschluß des Grabenkondensators an den Transistor. Rein lithographi-
.0 sehe Verfahren zur Herstellung des elektrischen Anschlusses erfordern für die lithographische Justage der einzelnen lithographischen Ebenen zueinander einen Mindestabstand zwischen dem Grabenkondensator und dem Transistor. Durch rein lithographische Verfahren benötigen die Speicherzellen in dem
L5 Speicherzellenfeld eine relativ große Fläche und ist für die Integration in einem hochintegrierten Zellenfeld ungeeignet.
Nachteilig an den aus dem Stand der Technik bekannten Speicherzellen ist, daß der Widerstand des elektrischen Anschlus- .0 ses zwischen dem Grabenkondensator und dem Source-Gebiet des Transistors einen relativ großen Wert aufweist, der den Zugriff auf die Speicherzelle verlangsamt .
Ein weiterer Nachteil des Standes der Technik besteht darin, .5 daß eine ausreichende Speicherzeit (retention time) nur durch aufwendige Isolationsmaßnahmen erreicht wird, die eine große Anzahl von Prozessierungsschritten benötigen. Dabei wird der elektrische Kontakt aufwendig von dem Substrat isoliert.
30 Es ist die Aufgabe der vorliegenden Erfindung, einen Speicher mit einer Speicherzelle, umfassend einen Auswahltransistor und einen Speicherkondensator sowie ein Verfahren zu seiner Herstellung anzugeben, bei der die Speicherzeit (retention time) verbessert ist.
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Bezüglich des Speichers wird die Aufgabe gelöst durch einen Speicher mit einer Speicherzelle, umfassend: - ein Substrat mit einer Substratoberfläche und einem Graben, in dem ein Grabenkondensator angeordnet ist, der mit einer leitfähigen Grabenfüllung gefüllt ist, auf der in dem Graben eine isolierende Deckschicht angeordnet ist; - eine selektiv aufgewachsene Epitaxieschicht, die sich ausgehend von der Substratoberfläche seitlich über die isolierende Deckschicht erstreckt und auf der Substratoberfläche und der isolierenden Deckschicht angeordnet ist;
- einen Auswahltransistor, der ein Source-Gebiet, ein Drain- Gebiet, ein Gate-Oxid und eine Gate-Elektrode umfaßt, wobei das Source-Gebiet und das Drain-Gebiet in der Epitaxieschicht und das Gate-Oxid auf der Epitaxieschicht angeordnet ist und sich das Source-Gebiet von einer dem Substrat abgewandten Oberfläche der Epitaxieschicht bis an die iso- lierende Deckschicht heran erstreckt;
- einen leitfähigen Kontakt, der in einem in der Epitaxieschicht und der isolierenden Deckschicht angeordneten Kontaktgraben auf der leitfähigen Grabenfüllung angeordnet ist und das Source-Gebiet mit der leitfähigen Grabenfüllung verbindet.
Das Source-Gebiet erstreckt sich von der Oberfläche der Epitaxieschicht bis zu der isolierenden Deckschicht, so daß hier zwischen der Dotierung des Source-Gebiets einerseits und des Kanalgebiets und des Bulk-Gebiets andrerseits ein pn-Übergang angeordnet ist, der einen unkontrollierten Stromfluß und Leckströme verhindert. Mittels der Gate-Elektrode ist der Stromfluß durch den Kanal steuerbar, so daß der Transistor definiert ein- und ausgeschaltet werden kann. Weiterhin ist vorteilhaft, daß bei dem erfindungsgemäßen Speicher auf eine aufwendige Isolierung des leitfähigen Kontakts verzichtet werden kann, da Leckströme bereits durch die vorteilhafte Ausgestaltung des Source-Gebiets vermieden werden. Somit ist der leitfähige Kontakt zwischen dem Source-Gebiet und der leitfähigen Grabenfüllung mit einer vergrößerten Quer- schnittsflache ausbildbar, die einen niedrigeren Anschlußwi- derstand ermöglicht. Somit wird auch die Geschwindigkeit der Speicherzelle und des Speichers verbessert.
Die Dotierung für das Source-Gebiet und die Dotierung für das Drain-Gebiet können in zwei separaten Prozeßschritten in die Epitaxieschicht eingebracht werden, so daß das Source-Gebiet zum Beispiel mit einer wesentlich größeren Junction-Tiefe ausgebildet werden kann als das Drain-Gebiet. Die flache Junction-Tiefe des Source-Gebiets ist vorteilhaft, da sie ei- nen Floating-Body-Effekt vermeidet, da das Substrat mit dem Kanal des Transistors mit dem Substrat verbunden ist . Weiterhin wird durch das flach dotierte Drain-Gebiet eine verbesserte Overlay-Toleranz ermöglicht, da der Transistor bei einem entsprechend flach ausgebildeten Drain-Gebiet auch ganz oberhalb des Grabenkondensators angeordnet werden kann und dennoch der Floating-Body-Effekt vermieden wird..
Die aus dem Stand der Technik bekannte und dort zwingend erforderliche zusätzliche Collar-Isolation im unteren Bereich des leitfähigen Kontakts kann somit eingespart werden. Dies wird durch die Veränderung des Dotierprofils des Source- Gebiets ermöglicht. So ist beispielsweise die Junction-Tiefe des Source-Gebiets so gewählt, daß sie bis an die isolierende Deckschicht heranreicht. Somit können die aus dem Stand der Technik erforderlichen Prozeßschritte wie das Abscheiden eines CVD-Isolationskragens (Chemical Vapour Deposition) , das nachfolgende Plasmaätzen zur Strukturierung des Isolations-' kragens, eine chemische Reinigung, das Abscheiden eines arsendotierten polykristallinen Siliziums, das Plasmaätzen so- wie ein weiteres Naßätzen eingespart werden. Somit ergibt sich auch eine Kostenreduktion für den erfindungsgemäßen Speicher im Vergleich zu aus dem Stand der Technik bekannten Speichern.
Eine Ausgestaltung der Erfindung sieht vor, daß die Gate- Elektrode auf der Epitaxieschicht angeordnet ist und den Graben zumindest teilweise überdeckt. Diese Anordnung weist den Vorteil auf, daß der Auswahltransistor platzsparend oberhalb des Grabenkondensators, in der Epitaxieschicht angeordnet werden kann, so daß die einzelnen Speicherzellen mit einem reduzierten Platzbedarf angeordnet sind.
Eine weitere Ausgestaltung der erfindungsgemäßen Speicherzelle sieht vor, daß eine Grabenisolation ausgehend von der dem Substrat abgewandten Oberfläche der Epitaxieschicht - über die Isolationsschicht hinaus - in das Substrat hinein reicht, um benachbarte Speicherzellen voneinander zu isolieren.
Die Grabenisolierung wird üblicherweise als STI (Shallow Trench Isolation) bezeichnet und ist in diesem Fall so ausgebildet, daß sie ausgehend von der dem Substrat abgewandten Oberfläche der Epitaxieschicht durch die Epitaxieschicht hindurch mindestens bis zu der isolierenden Deckschicht reicht. Die Grabenisolation kann dabei durchaus tiefer in das Substrat eingebracht sein und beispielsweise einen Teil des ursprünglich von dem Graben des Grabenkondensators beanspruch- ten Platz einnehmen. So ersetzt das STI einen Teil des Grabens und der leitfähigen Grabenfüllung mit einem Isolations- material .
Eine weitere Ausgestaltung der erfindungsgemäßen Speicherzel- le sieht vor, daß eine zweite Gate-Elektrode als passierende Wortleitung auf der Grabenisolation angeordnet ist und der Kontaktgraben zwischen der ersten Gate-Elektrode und der zweiten Gate-Elektrode mit dem darin befindlichen leitfähigen Kontakt angeordnet ist. Die Anordnung des Kontaktgrabens zwi- sehen der ersten Gate-Elektrode und der zweiten Gate- Elektrode ermöglicht, daß der Kontaktgraben selbstjustiert zwischen der ersten Gate-Elektrode und der zweiten Gate- Elektrode gebildet wird.
Eine weitere Ausgestaltung der erfindungsgemäßen Speicherzelle sieht vor, daß die Epitaxieschicht eine Dicke zwischen 25 nm und 100 nm, vorzugsweise zwischen 40 nm und 80 nm, auf- weist. Eine Epitaxieschicht mit einer in den angegebenen Bereichen liegenden Schichtdicke weist den Vorteil auf, daß die Junction-Tiefe des Source-Gebiets erfindungsgemäß so ausgebildet werden kann, daß das Source-Gebiet bis an die isolie- rende Deckschicht heranreicht . Das Drain-Gebiets wird so flach ausgebildet, daß ein Floating-Body-Effekt vermieden wird. Beispielsweise kann das Drain-Gebiet dazu mit ein Implantationstiefe ausgebildet werden, die in etwa der halben Dicke der Epitaxieschicht entspricht. Dies ist ebenfalls mög- lieh, wenn die Kanallänge des Auswahltransistors einen Wert zwischen 20 nm und 300 nm annimmt.
Dabei wird die Epitaxieschicht, in welcher der Auswahltransistor angeordnet ist, mit einer verbesserten Uniformität aus- gebildet .
Eine weitere Ausgestaltung der erfindungsgemäßen Speicherzelle sieht vor, daß auf einer dem Substrat abgewandten Oberfläche der ersten Gate-Elektrode und auf daran angrenzenden Sei- tenflachen eine isolierende Hülle angeordnet ist. Die isolierende Hülle weist den Vorteil auf, daß sie als Ätzmaske für die selbstjustierte Bildung des Kontaktgrabens verwendet werden kann. Weiterhin ist es möglich, die isolierende Hülle als selbstjustierte Ätzmaske für die Bildung eines Bitleitungs- kontakts zu verwenden, der das Drain-Gebiet mit einer Bitleitung verbindet .
Eine weitere Ausgestaltung der erfindungsgemäßen Speicherzelle sieht vor, daß eine Zwischenschicht in dem Kontaktgraben zwischen der leitfähigen Grabenfüllung und dem leitfähigen Kontakt oder zwischen der leitfähigen Grabenfüllung und dem Source-Gebiet zur Vermeidung von Kristallversetzungen oder zur Kontrolle einer Diffusion angeordnet ist. Die Zwischenschicht kann beispielsweise als leitfähige Schicht ausgestal- tet sein. Die Zwischenschicht kann ebenfalls als isolierende Schicht ausgebildet sein, die allerdings mit einer so geringen Dicke gebildet ist, daß ein großer Tunnelstrom durch sie LΠ O LΠ LΠ <_n
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das Source-Gebiet von der dem Substrat abgewandten Oberfläche der Epitaxieschicht bis an die Isolationsschicht heranreicht ; - Ätzen eines Kontaktgrabens zwischen der ersten Gate- Elektrode und der zweiten Gate-Elektrode, wobei die Epitaxieschicht und die isolierende Deckschicht aus dem Bereich zwischen der ersten Gate-Elektrode und der zweiten Gate- Elektrode entfernt werden und die leitfähige Grabenfüllung freigelegt wird; - Einbringen eines leitfähigen Kontakts in den Kontaktgraben zur elektrischen Verbindung des Source-Gebiets mit der leitfähigen Grabenfüllung.
In vorteilhafter Weise wird hierbei das Source-Gebiet mit ei- ner Junction-Tiefe ausgebildet, die bis an die isolierende Deckschicht heranreicht. Hierdurch ist, wie schon im Zusammenhang mit dem beanspruchten Speicher erläutert, das Speicherverhalten und die Retention-Time des Speichers verbessert sowie der Widerstand des leitfähigen Kontakts zur elektri- sehen Verbindung der leitfähigen Grabenfüllung mit dem Source-Gebiet verringert.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Epitaxieschicht auf eine vorbestimmte Dicke gedünnt wird. Dies ist vorteilhaft, da die Epitaxieschicht so auf eine Dicke reduziert werden kann, die kleiner als die verwendete Junction-Tiefe des Source-Gebiets ist, so daß das Source-Gebiet bis an die isolierende Deckschicht heranreicht .
Bei der Bildung der Epitaxieschicht wird die Epitaxieschicht seitlich ausgehend von dem Substrat über die in dem Graben befindliche isolierende Deckschicht gewachsen. Zur vollständigen Überdeckung der isolierenden Deckschicht wird die se- lektive Epitaxieschicht mit einer Dicke gebildet, die größer als der halbe Durchmesser des Grabens ist. Da diese Dicke durchaus größer sein kann, als eine sinnvolle Junction-Tiefe des Source-Gebiets des Auswahltransistors, wird die Epitaxieschicht nachfolgend entsprechend gedünnt .
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfah- rens sieht vor, daß die Epitaxieschicht auf eine Dicke zwischen 25 nm und 100 nm, vorzugsweise auf eine Dicke zwischen 40 nm und 80 nm, gedünnt wird. Die angegebenen Dicken für die Epitaxieschicht sind in vorteilhafter Weise dazu geeignet, daß die Junction-Tiefe des Source-Gebiets durch die gesamte Epitaxieschicht hindurch gebildet werden kann und bis an die isolierende Deckschicht heranreicht.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Epitaxieschicht zu ihrer Dün- nung teilweise zu einer Oxidschicht oxidiert wird und die
Oxidschicht selektiv zu dem Rest der Epitaxieschicht entfernt wird.
Eine weitere vorteilhafte Variante des erfindungsgemäßen Ver- fahrens sieht vor, daß die Epitaxieschicht mittels chemischmechanischem Polieren gedünnt wird. Chemisch-mechanisches Polieren (CMP) ist ebenfalls zur Dünnung der Epitaxieschicht geeignet. Hierbei ist allerdings zu berücksichtigen, daß zumindest eine weitere Dünnung mittels einer Oxidation durchge- führt werden sollte, da eine mittels CMP polierte Oberfläche stark aufgerauht ist und verbessert werden sollte, wenn ein Kanal eines Transistors in dieser Oberfläche angeordnet wird.
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Oxidation der Epitaxieschicht als Feuchtoxidation bei einer Temperatur zwischen 900° C und 1100° C durchgeführt wird. Eine Feuchtoxidation ist beispielsweise aufgrund der ausreichenden Geschwindigkeit zur Bildung der Oxidschicht geeignet, die Epitaxieschicht zu oxi- dieren. Eine weitere Verfahrensvariante sieht vor, daß die Oxidation in Wasserstoffperoxid- und wasserstoffhaltiger Atmosphäre durchgeführt wird. Die genannte Atmosphäre ist beispielsweise für eine Feuchtoxidation geeignet .
Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß die Oxidschicht naßchemisch entfernt wird.
Das erfindungsgemäße Verfahren wird dahingehend weitergebildet, daß die nach dem Ätzen des Kontaktgrabens freigelegte Oberfläche der leitfähigen Grabenfüllung gereinigt wird, wobei die Oberfläche oxidiert wird und die dabei gebildete Oxidschicht entfernt wird. Die Reinigung der leitfähigen Gra- benfüllung weist den Vorteil auf, daß ein elektrischer Kontakt mit einem verringerten Kontaktwiderstand zwischen der leitfähigen Grabenfüllung und dem nachfolgend gebildeten leitfähigen Kontakt gebildet werden kann.
Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, daß der leitfähige Kontakt mittels einer selektiven Abscheidung gebildet wird. Eine selektive Abscheidung kann beispielsweise als selektive Siliziumabscheidung durchgeführt werden, wobei das aufgewachsene Silizium lediglich auf Silizium, wie beispielsweise einkristallinem Silizium oder polykristallinem Silizium aufwächst. Die Selektivität begründet sich nun darin, daß das aufgewachsene Silizium beispielsweise nicht auf einer Siliziumoxidschicht, einer Siliziumnitridschicht oder anderen Materialien auf ächst. Die Se- lektivität der Abscheidung kann beispielsweise durch geeignete Prozeßparameter eingestellt werden.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der jeweiligen Unteransprüche.
Nachfolgend wird die Erfindung anhand von Ausführungsbeispielen und Figuren näher erläutert. In den Figuren zeigen:
Figur 1 ein Schnittbild einer erfindungsgemäßen Speicher- zelle;
Figur 2 die Draufsicht auf ein Speicherzellenfeld des erfindungsgemäßen Speichers;
Figur 3 ein Substrat mit einer selektiv aufgewachsenen Epitaxieschicht;
Figur 4 das Substrat aus Figur 3, wobei die selektive Epitaxieschicht zumindest teilweise in eine Oxid- Schicht umgewandelt wurde;
■ Figur 5 das Substrat aus Figur 4 , wobei die Oxidschicht entfernt wurde;
Figur 6 das Substrat aus Figur 5, wobei zwei Auswahltransi- storen in - beziehungsweise auf - der Epitaxieschicht gebildet wurden;
Figur 7 das Substrat aus Figur 6, wobei ein Kontaktgraben gebildet wurde;
Figur 8 das Substrat aus Figur 7, wobei in dem Kontaktgraben ein leitfähiger Kontakt gebildet wurde.
In Figur 1 ist eine Speicherzelle 10 eines Speichers 5 in einem Substrat 15 im Schnittbild dargestellt . In dem Substrat 15, das eine Substratoberfläche 20 aufweist, ist ein Graben 25 angeordnet. In dem Graben 25 ist ein Grabenkondensator 30 als Speicherkondensator gebildet. Der Speicherkondensator um- faßt eine innere Elektrode 130, eine äußere Elektrode 135 und eine isolierende Schicht 140, die zwischen der inneren Elektrode 130 und der äußeren Elektrode 135 angeordnet ist. Die innere Kondensatorelektrode 130 wird beispielsweise von der leitfähigen Grabenfüllung 35 gebildet, die in dem Graben 25 angeordnet ist.
Auf der leitfähigen Grabenfüllung 35 ist in dem Graben 25 eine isolierende Deckschicht 40 angeordnet. Auf dem Substrat 15 und der isolierenden Deckschicht 40 ist eine selektiv aufgewachsene Epitaxieschicht 45 angeordnet. Die selektiv aufgewachsene Epitaxieschicht 45 weist eine Dicke 50 auf. Die Dik- ke 50 entspricht beispielsweise einer vorbestimmten Dicke 55.
In der selektiv aufgewachsenen Epitaxieschicht 45 ist ein Auswahltransistor 60 angeordnet, der ein Source-Gebiet 65, ein Drain-Gebiet 70, ein Gate-Oxid 75 und eine erste Gate- Elektrode 80 umfaßt. Auf der ersten Gate-Elektrode 80 ist eine leitfähige Schicht 81 angeordnet, welche dazu geeignet ist, die Anordnung aus Gate-Elektrode 80 und leitfähiger Schicht 81 als niederohmige Wortleitung auszugestalten. Das Gate-Oxid 75 und die erste Gate-Elektrode 80 sind auf der dem Substrat abgewandten Oberfläche 85 der Epitaxieschicht 45 angeordnet .
Neben der Epitaxieschicht 45, in dem Substrat 15, ist eine Grabenisolation 100 angeordnet. Die Grabenisolation 100 er- streckt sich von der dem Substrat abgewandten Oberfläche 85 in das Substrat 15 hinein, wobei die Grabenisolation 100 zumindest einen Teil des ursprünglich vom Graben 25 beanspruchten Volumens einnimmt. Auf der Grabenisolation 100 ist eine zweite Gate-Elektrode 105 angeordnet. Die zweite Gate- Elektrode 105 ist Bestandteil einer passierenden Wortleitung, die zur Ansteuerung benachbarter Speicherzellen vorgesehen ist.
Auf der dem Substrat abgewandten Oberfläche der ersten Gate- Elektrode 115 und den angrenzenden Seitenflächen 120 ist eine isolierende Hülle 125 angeordnet. Die isolierende Hülle 125 ist beispielsweise für die Bildung eines Kontaktgrabens 95 geeignet, in dem der leitfähige Kontakt 90 angeordnet ist.
Zwischen dem leitfähigen Kontakt 90 und der leitfähigen Gra- 5 benfüllung 35 ist optional eine Zwischenschicht 145 angeordnet. Die Zwischenschicht 145 kann ebenfalls optional zwischen dem leitfähigen Kontakt 90 und dem Source-Gebiet 65 angeordnet werden. Der leitfähige Kontakt 90 dient dabei zur elektrischen Verbindung des Source-Gebiets 65 mit der leitfähigen L0 Grabenfüllung 35. In dem oberen Bereich des Grabens 25 ist ein Isolationskragen 155 angeordnet .
Zur Kontaktierung der äußeren Elektrode 135 des Grabenkondensators 30 ist eine vergrabene Wanne 160 in das Substrat 15
L5 eingebracht. Der Isolationskragen 155 dient zur Vermeidung von Leckströmen zwischen der äußeren Elektrode 135 durch das Substrat 15 zu dem Source-Gebiet 65 beziehungsweise dem Drain-Gebiet 70. Auf dem Drain-Gebiet 70 ist ein Bitleitungskontakt 165 auf der dem Substrat abgewandten Oberfläche 85
20 der Epitaxieschicht 45, neben der ersten Gate-Elektrode 80 angeordnet .
Das Substrat ist beispielsweise aus leicht p-dotiertem Silizium gebildet und einkristallin ausgestaltet. Die leitfähige
15 Grabenfüllung umfaßt beispielsweise dotiertes, polykristallines Silizium. Die isolierende Deckschicht 40 ist beispielsweise aus Siliziumoxid gebildet und könnte ebenfalls Siliziumnitrid umfassen. Die selektiv aufgewachsene Epitaxieschicht wird entsprechend dem Substrat ebenfalls aus Silizium bezie-
30 hungsweise leicht p-dotiertem Silizium gebildet. Das Source- Gebiet 65 und das Drain-Gebiet 70 werden mit einer hohen Dotierstoffkonzentration gebildet, wobei die Dotierung des Source-Gebiets 65 und des Drain-Gebiets 70 die entgegengesetzte Polarität zu der Dotierung des Substrats aufweist. Das
35 Gate-Oxid ist beispielsweise aus Siliziumoxid beziehungsweise nitridiertem Siliziumoxid gebildet. Die erste Gate-Elektrode 80 umfaßt beispielsweise dotiertes, polykristallines Silizi- LΠ o LΠ o LΠ o LΠ
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Resthöhe der Epitaxieschicht 45 beträgt bei einer ausgangs 300 nm dicken Epitaxieschicht nun noch etwa 50 nm. Während dieses Prozesses kann das Mischungsverhältnis zwischen Wasserstoffperoxid zu Wasserstoff beispielsweise auf 1,67 einge- stellt sein.
Mit Bezug auf Figur 5 wird die Oxidschicht 150 nachfolgend naßchemisch entfernt und optional ein Reinigungsschritt der freigelegten Oberfläche 85 der Epitaxieschicht 45 durchge- führt.
Mit Bezug auf Figur 6 wird nachfolgend die Grabenisolation 100 in die Epitaxieschicht 45, das Substrat 15 und den Grabenkondensator 30 geätzt und mit einem isolierenden Material wie beispielsweise Siliziumoxid gefüllt. Nachfolgend wird die erste Gate-Elektrode 80 und die zweite Gate-Elektrode 105 gebildet, wobei in diesem Ausführungsbeispiel eine polykristalline Schicht und eine darauf angeordnete leitfähige Schicht abgeschieden und zusammen strukturiert werden, wobei die er- ste Gate-Elektrode 80 zusammen mit der leitfähigen Schicht 81 gebildet werden und benachbart dazu die passierende Wortlei- tung 110 gebildet wird.
Nachfolgend wird Dotierstoff in die Epitaxieschicht 45 einge- bracht, wobei das Source-Gebiet 65 und das Drain-Gebiet 70 gebildet werden. Optional ist die Bildung der isolierenden Hülle 125 vorgesehen, die beispielsweise auch zwischen zwei Dotierschritten zur Bildung des Source-Gebiets 65 und des Drain-Gebiets 70 gebildet werden kann. Das Source-Gebiet 65 wird dabei so tief in die Epitaxieschicht 45 hinein gebildet, daß es bis zu der isolierenden Deckschicht 40 heranreicht.
Nachfolgend wird beispielsweise eine BPSG (Bor-Phosphor- Silikatglas) -Schicht zur Planarisierung und darauf eine pho- tosensitive Maske 170 abgeschieden. Die photosensitive Maske wird belichtet und strukturiert, so daß zwischen der ersten Gate-Elektrode 80 und der zweiten Gate-Elektrode 105 der Kon- taktgraben 95 gebildet werden kann. Vorteilhaft ist hierbei, daß der Kontaktgraben 95 selektiv zu der isolierenden Hülle 125 gebildet werden kann. Dies hat in vorteilhafter Weise zur Folge, daß die Bildung des Kontaktgrabens 95 selbstjustiert durchgeführt werden kann.
Mit Bezug auf Figur 7 wird die Epitaxieschicht 45 und die isolierende Deckschicht 40 im Bereich des Kontaktgrabens entfernt, so daß die leitende Grabenfüllung 35 freigelegt wird.
Mit Bezug auf Figur 8 wird nachfolgend der leitfähige Kontakt 90 in dem Kontaktgraben 95 gebildet, so daß die leitfähige Grabenfüllung 35 elektrisch mit dem Source-Gebiet 65 verbunden ist .
Die weiteren Verfahrensschritte, die zur Bildung des Bitleitungskontakts geeignet sind, werden entsprechend der aus dem Stand der Technik bekannten Verfahren durchgeführt .
Nach Aufbringen einer ca. 300 nm dicken selektiven Epitaxieschicht zum Zwecke des Überwachsens des Grabenkondensators wird die Epitaxieschicht im Gegensatz zu aus dem Stand der Technik bekannten Verfahren wieder zu einem Teil mittels Oxidation und anschließender Ätzung der gebildeten Oxidschicht entfernt. Damit reduziert sich die vertikale Ausdehnung des leitfähigen Kontakts 90 von vormals ca. 300 nm auf nun ca. 50 nm. Nach erfolgter Entfernung der isolierenden Deckschicht 40 und Freilegung der leitfähigen Grabenfüllung 35 und einer optionalen Reinigung kann nachfolgend der leitfähige Kontakt 90 mittels Abscheidurtg gebildet werden. Hierdurch ist eine enorme Vereinfachung des Anschlusses des Source-Gebiets 65 an die leitfähige Grabenfüllung 35 ermöglicht. Bezugszeichenliste
5 Speicher
10 Speicherzelle
5 15 Substrat
20 Substratoberfläche
25 Graben
30 Grabenkondensator, Speicherkondensator
35 leitfähige Grabenfüllung
.0 40 isolierende Deckschicht
45 selektiv aufgewachsene Epitaxieschicht
50 Dicke der Epitaxieschicht
55 vorbestimmte Dicke
60 Auswahltransistor
.5 65 Source-Gebiet
70 Drain-Gebiet
75 Gate-Oxid
80 erste Gate-Elektrode
81 leitfähige Schicht
!0 85 dem Substrat abgewandte Oberfläche der Epitaxieschicht
90 leitfähiger Kontakt
95 Kontaktgraben
100 Grabenisolation
105 zweite Gate-Elektrode
55 110 passierende Wortleitung
115 dem Substrat abgewandte Oberfläche der ersten Gate--
Elektrode
120 angrenzende Seitenfläche
125 isolierende Hülle
30 130 innere Elektrode des Grabenkondensators
135 äußere Elektrode des Grabenkondensators
140 isolierende Schicht
145 Zwischenschicht
150 Oxidschicht 5 155 Isolationskragen
160 vergrabene Wanne 165 Bitleitungskontakt
170 Maske
A Schnittlinie zu Figur 1

Claims

Patentansprüche
1. Speicher (5) mit einer Speicherzelle (10), umfassend:
- ein Substrat (15) mit einer Substratoberfläche (20) und ei- nem Graben (25) , in dem ein Grabenkondensator (30) angeordnet ist, der mit einer leitfähigen Grabenfüllung (35) gefüllt ist, auf der in dem Graben (25) eine isolierende Deckschicht (40) angeordnet ist;
- eine selektiv aufgewachsene Epitaxieschicht (45) , die sich ausgehend von der Substratoberfläche (20) seitlich über die isolierende Deckschicht (40) erstreckt und auf der Substratoberfläche (20) und der isolierenden Deckschicht (40) angeordnet ist;
- einen Auswahltransistor (60) , der ein Source-Gebiet (65) , ein Drain-Gebiet (70) , ein Gate-Oxid (75) und eine Gate- Elektrode (80) umfaßt, wobei das Source-Gebiet . (65) und das Drain-Gebiet (70). in der Epitaxieschicht (45) und das Gate- Oxid (75) auf der Epitaxieschicht (45) angeordnet ist und sich das Source-Gebiet (65) von einer dem Substrat (15) ab- gewandten Oberfläche (85) der Epitaxieschicht (45) bis an die isolierende Deckschicht (40) heran erstreckt;
- einen leitfähigen Kontakt (90) , der in einem in der Epitaxieschicht (45) und der isolierenden Deckschicht (40) angeordneten Kontaktgraben (95) auf der leitfähigen Grabenfül- lung (35) angeordnet ist und das Source-Gebiet (65) mit der leitfähigen Grabenfüllung (35) verbindet.
2. Speicherzelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Gate-Elektrode (80) auf der Epitaxieschicht (45) angeordnet ist und den Graben (25) zumindest teilweise überdeckt.
3. Speicherzelle nach einem der Ansprüche 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß eine Grabenisolation (100) ausgehend von der dem Substrat abgewandten Oberfläche (85) der Epitaxieschicht (45) - über die isolierende Deckschicht (40) hinaus - in das Substrat (15) hineinreicht, um benachbarte Speicherzellen voneinander zu isolieren.
4. Speicher nach Anspruch 3 , d a d u r c h g e k e n n z e i c h n e t, daß eine zweite Gate-Elektrode (105) als passierende Wortleitung (110) auf der Grabenisolation (100) angeordnet ist und der Kontaktgraben (95) zwischen der ersten Gate-Elektrode (80) und der zweiten Gate-Elektrode (105) mit dem darin befindli- chen leitfähigen Kontakt (90) angeordnet ist.
5. Speicherzelle nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß die Epitaxieschicht (45) eine Dicke zwischen 25 nm und 100 nm, vorzugsweise zwischen 40 nm und 80 nm, aufweist.
6. Speicherzelle nach einem der Ansprüche 1 bis 5, d a d u r c h g e k e n n z e i c h n e t, daß auf einer dem Substrat abgewandten Oberfläche (115) der er- sten Gate-Elektrode (80) und auf daran angrenzenden Seitenflächen (120) eine isolierende Hülle (125) angeordnet ist.
7. Speicherzelle nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß eine Zwischenschicht (145) in dem Kontaktgraben (95) zwischen der leitfähigen Grabenfüllung (35) und dem leitfähigen Kontakt (90) oder zwischen der leitfähigen Grabenfüllung (35) und dem Source-Gebiet (65) zur Vermeidung von Kristallversetzungen oder zur Kontrolle einer Diffusion angeordnet ist.
8. Verfahren zur Herstellung eines Speicher (5) mit einer Speicherzelle (10) , die einen Auswahltransistor (60) mit einem Source-Gebiet (65) , einem Drain-Gebiet (70) , einem Gate- Oxid (75) und einer Gate-Elektrode (80) aufweist, sowie einen Grabenkondensator (30) mit einer inneren Elektrode (130) , einer äußeren Elektrode (135) und einer dazwischen angeordneten isolierenden Schicht (140) aufweist, mit den Schritten: - Bereitstellen eines Substrats (15) mit einem Graben (25) ;
- Füllen des Grabens (25) mit einer leitfähigen Grabenfüllung (35) zur Bildung der inneren Elektrode (130) des Grabenkondensators (30) ;
5 - Bilden einer isolierenden Deckschicht (40) auf der leitfähigen Grabenfüllung (35) ;
- Aufwachsen einer Epitaxieschicht (45) auf das Substrat
(15) , wobei die Epitaxieschicht (45) seitlich, ausgehend von dem Substrat (15) über die isolierende Deckschicht (40) L0 wächst, so daß die Epitaxieschicht (45) die isolierende Deckschicht (40) zumindest teilweise überdeckt;
- Bilden einer Grabenisolation (100) in der Epitaxieschicht
(45) zur Isolation benachbarter Speicherzellen;
- Bilden der ersten Gate-Elektrode (80) auf der Epitaxie-
15 schicht (45) und einer zweiten Gate-Elektrode (105) für eine passierende Wortleitung (110) auf der Grabenisolation (100) ;
- Einbringen von Dotierstoff zur Bildung des Source-Gebiets
(65) und des Drain-Gebiets (70) , wobei eine vorbestimmte 20 Dicke (55) der Epitaxieschicht (45) und die Dotierung so gewählt werden, daß das Source-Gebiet (65) von der dem Substrat (15) abgewandten Oberfläche (85) der Epitaxieschicht (45) bis an die Isolationsschicht (40) heranreicht;
- Ätzen eines Kontaktgrabens (95) zwischen der ersten Gate- 5 Elektrode (80) und der zweiten Gate-Elektrode (105) , wobei die Epitaxieschicht (45) und die isolierende Deckschicht (40) aus dem Bereich zwischen der ersten Gate-Elektrode (80) und der zweiten Gate-Elektrode (105) entfernt werden und die leitfähige Grabenfüllung (35) freigelegt wird; 0 - Einbringen eines leitfähigen Kontakts (90) in den Kontaktgraben (95) zur elektrischen Verbindung des Source-Gebiets (65) mit der leitfähigen Grabenfüllung (35) .
9 . Verf hren nach Anspruch 8 , 5 d a d u r c h g e k e n n z e i c h n e t , daß die Epitaxieschicht (45) auf eine vorbestimmte Dicke (55) gedünnt wird.
10. Verfahren nach einem der Ansprüche 8 oder 9, d a d u r c h g e k e n n z e i c h n e t, daß die Epitaxieschicht (45) auf eine Dicke zwischen 25 nm und 100 nm, vorzugsweise zwischen 40 nm und 80 nm, gedünnt wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die Epitaxieschicht (45) zu ihrer Dünnung teilweise zu einer Oxidschicht (150) oxidiert wird und die Oxidschicht 150 selektiv zu dem Rest der Epitaxieschicht (45) entfernt wird.
12. Verfahren nach einem der Ansprüche 8 bis 11, d a d u r c h g e k e n n z e i c h n e t, daß die Epitaxieschicht (45) mittels chemisch-mechanischem Polieren gedünnt wird.
13. Verfahren nach einem der Ansprüche 11 oder 12, d a d u r c h g e k e n n z e i c h n e t, daß die Oxidation der Epitaxieschicht (45) als Feuchtoxidation bei einer Temperatur zwischen 900° C und 1100° C durchgeführt wird.
14. Verfahren nach Anspruch 13 , d a d u r c h g e k e n n z e i c h n e t, daß die Oxidation in Wasserstoffperoxid- und wasserstoffhaltiger Atmosphäre durchgeführt wird.
15. Verfahren nach einem der Ansprüche 11 bis 14, d a d u r c h g e k e n n z e i c h n e t, daß die Oxidschicht (150) naßchemisch entfernt wird.
16. Verfahren nach einem der Ansprüche 8 bis 15, d a d u r c h g e k e n n z e i c h n e t, daß die nach dem Ätzen des Kontaktgrabens (95) freigelegte Oberfläche der leitfähigen Grabenfüllung (35) gereinigt wird, wo- bei die Oberfläche oxidiert wird und die dabei gebildete Oxidschicht entfernt wird.
17. Verfahren nach einem der Ansprüche 8 bis 16, d a d u r c h g e k e n n z e i c h n e t, daß der leitfähige Kontakt (90) mittels einer selektiven Abscheidung gebildet wird.
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