WO2000033455A1 - Dispositif piezo-electrique et son procédé de fabrication - Google Patents
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Definitions
- the present invention relates to a piezoelectric device having a semiconductor integrated circuit and a piezoelectric vibrator built in a package, and a method for manufacturing the same.
- piezoelectric devices such as piezoelectric oscillators, voltage controlled oscillators (VCXO), temperature compensated oscillators (TCXO), SAW oscillators, and real-time clock modules are also required to be small and thin.
- VCXO voltage controlled oscillators
- TCXO temperature compensated oscillators
- SAW oscillators SAW oscillators
- real-time clock modules real-time clock modules
- FIGs. 16 (a) and 16 (a) using a one-chip semiconductor integrated circuit with an oscillation circuit and an AT-cut quartz crystal as the piezoelectric vibrator.
- the explanation will be made using the crystal oscillator shown in the structural diagram of b).
- the IC chip 10i having the oscillation circuit is composed of a base 102 formed of a ceramic insulating substrate.
- the bottom surface of the base 102 is bonded and fixed to the bottom surface of the base 102 with a conductive adhesive or the like. It is raised with metal such as 0/33455
- the IC chip 101 is provided with a plurality of electrodes 108, and these electrodes 108 are connected to the above-mentioned input / output electrodes 10 by wire bonding wires 103. It is electrically connected to 4 etc.
- a rectangular AT-cut crystal resonator 105 is electrically connected to and fixed to a mounting part 106 of the base 102 by a conductive adhesive or the like. Then, while maintaining the inside in an N 2 (nitrogen) atmosphere or a vacuum atmosphere, the top metal layer of the base 102 and the metal lip 107 were formed on the ridge 107.
- the metal clad material such as solder is melted at a high temperature, joined and hermetically sealed.
- the conventional crystal oscillator described above requires an area for wiring the Au wire bonding wire 103 around the IC chip 101, and also requires the Au wire in the thickness direction of the package. It is necessary to secure the loop height of the wire bonding wire 103 and to secure the gap between the Au wire bonding wire 103 and the AT-cut crystal resonator 105.
- the configuration limits the size and thickness of the crystal oscillator.
- An object of the present invention is to provide an inexpensive piezoelectric device such as a crystal oscillator having a small size, a small size, and mainly a thickness of 1 mm or less, which solves the above-mentioned problems, is resistant to mechanical shock, and has a small thickness. It is to provide. Disclosure of the invention
- the invention according to claim 1 is a piezoelectric device in which a semiconductor integrated circuit and a piezoelectric vibrator are built in a package, wherein an opening is formed in the base of the base on which the input / output electrode pattern is formed.
- the semiconductor integrated circuit is mounted in a center of the opening, and the semiconductor integrated circuit is mounted on the base.
- This is a piezoelectric device characterized by being joined by a pole pattern and a plurality of bumps.
- the invention according to claim 2 is the configuration according to claim 1, wherein the plurality of bumps formed on the semiconductor integrated circuit are arranged at equal intervals around a center on an active element surface of the semiconductor integrated circuit. It is characterized by being formed.
- a third aspect of the present invention is the configuration according to the first aspect, wherein the plurality of bumps formed on the semiconductor integrated circuit are centered on a center of an active element surface of the semiconductor integrated circuit. It is characterized by being formed on concentric circles.
- the semiconductor integrated circuit has a dummy bump formed on an active element surface.
- a dummy bump formed on the semiconductor integrated circuit is connected to the electrode pattern of the base.
- a laminated portion on which the piezoelectric vibrator is mounted surrounds the periphery of the semiconductor integrated circuit, and at least a first layer, a second layer, It is formed of two layers, and the opening of the first layer is formed larger than the opening of the second layer.
- a seventh aspect of the present invention is the configuration according to the first aspect, wherein the plurality of bumps formed on the semiconductor integrated circuit each have a diameter of a pad on an active element surface of the semiconductor integrated circuit. It is characterized in that it is formed of a two-stage bump of 0.8 to 0.9 times and 0.4 to 0.45 times one side of the opening.
- the invention according to claim 8 is characterized in that, in the configuration according to claim 1, the base is formed of a ceramic laminated substrate.
- each of the plurality of bumps formed on the semiconductor integrated circuit is an Au bump.
- a protrusion is formed on at least one side wall of the base facing each side of the semiconductor integrated circuit.
- An eleventh aspect of the present invention is the configuration according to the tenth aspect, wherein a protrusion is formed on a side wall of a base opposed to two longitudinal sides of the semiconductor integrated circuit. I do.
- the invention according to claim 12 is characterized in that, in the configuration according to claim 10, the protrusion formed on the side wall of the base is at the same height as or higher than the semiconductor integrated circuit. I do.
- a thirteenth aspect of the present invention is the configuration according to the tenth aspect, wherein a gap between the convex portion formed on the side wall of the base and the semiconductor integrated circuit is 0.05 to 0.15. mm.
- the invention according to claim 14 is a piezoelectric device in which a semiconductor integrated circuit and a piezoelectric vibrator are built in a package, wherein an opening is formed in a base on which an input / output electrode pattern is formed, Bumps are formed on two opposing sides of the active element surface of the semiconductor integrated circuit, the semiconductor integrated circuit is mounted in the opening, and the semiconductor integrated circuit is formed on the base electrode pattern and the plurality of bumps.
- This is a piezoelectric device characterized by being more bonded.
- the invention according to claim 15 is the configuration according to claim 14, wherein the plurality of bumps formed on the semiconductor integrated circuit are the same as the semiconductor integrated circuit. 00/33455
- a sixteenth aspect of the present invention is the configuration according to the fifteenth aspect, wherein the semiconductor integrated circuit has a dummy bump formed on an active element surface.
- a seventeenth aspect of the present invention is the configuration according to the sixteenth aspect, wherein the dummy bump formed on the semiconductor integrated circuit is connected to the electrode pattern of the base.
- the invention according to claim 18 is characterized in that, in the configuration according to claim 14, a laminated portion on which the piezoelectric vibrator is mounted surrounds the periphery of the semiconductor integrated circuit, and has at least It is characterized by being formed of two layers, one layer and a second layer, wherein the opening of the first layer is formed larger than the opening of the second layer.
- the invention according to claim 19 is the invention according to claim 14, wherein the diameter of the plurality of bumps formed on the semiconductor integrated circuit is equal to the diameter of the pad on the active element surface of the semiconductor integrated circuit. It is characterized in that it is formed of a two-stage bump of 0.8 to 0.9 times and 0.4 to 0.45 times one side of the opening.
- the invention according to claim 20 is characterized in that, in the configuration according to claim 14, the base is made of a ceramic laminated substrate.
- the invention according to claim 21 is characterized in that, in the configuration according to claim 14, the plurality of bumps formed on the semiconductor integrated circuit are Au bumps.
- the invention according to claim 22 is a piezoelectric device in which a semiconductor integrated circuit and a piezoelectric vibrator are built in a package, wherein an opening is formed at a center of a base on which an input / output electrode pattern is formed. And a plurality of bumps 00/334
- the semiconductor integrated circuit is formed on two opposing sides of the active element surface of the conductor integrated circuit, and the semiconductor integrated circuit is mounted in the opening at the same time, and the semiconductor integrated circuit includes the base electrode pattern and the plurality of semiconductor integrated circuits. It is characterized by being joined by ultrasonic bonding means by bumps.
- the invention according to claim 23 is the configuration according to claim 22, wherein the vibration direction of the ultrasonic wave applied to the semiconductor integrated circuit is the same as that of the semiconductor integrated circuit on which the plurality of bumps are formed. It is characterized by being perpendicular to two opposite sides of the active element surface.
- the invention according to claim 24 is the invention according to claim 22, wherein the printing direction of the electrode pattern of the base and the vibration direction of the ultrasonic wave applied to the semiconductor integrated circuit are the same. And features.
- the invention according to claim 25 is the configuration according to claim 22, wherein the plurality of bumps formed on the semiconductor integrated circuit each have a diameter of a pad on an active element surface of the semiconductor integrated circuit. It is characterized in that it is formed of a two-stage bump of 0.8 to 0.9 times and 0.4 to 0.45 times one side of the opening.
- the invention according to claim 26 is the device according to claim 25, wherein the plurality of bumps formed on the semiconductor integrated circuit each have a diameter of 80 to 90 m and a height of 30 m. 28.
- An invention according to claim 28 is characterized in that, in the configuration according to claim 22, the plurality of bumps formed on the semiconductor integrated circuit are Au bumps.
- the invention according to claim 29 is based on the configuration according to claim 22, wherein the longitudinal direction of the electrode pattern of the base and the vibration direction of the ultrasonic wave applied to the semiconductor integrated circuit are in the same direction. There is a feature.
- the invention according to claim 30 is the piezoelectric device according to claim 22, wherein a bump is formed on the semiconductor integrated circuit in a piezoelectric device having a semiconductor integrated circuit and a piezoelectric vibrator built in a package.
- the vibration direction of the ultrasonic wave to be ultrasonically bonded to the package is different from the vibration direction of the ultrasonic wave to ultrasonically bond the semiconductor integrated circuit to the package.
- the invention according to claim 31 is a method for manufacturing a piezoelectric device in which a semiconductor integrated circuit and a piezoelectric vibrator are built in a package, wherein a step of forming a metal bump on the semiconductor integrated circuit; A step of connecting the semiconductor integrated circuit with the bumps formed thereon by ultrasonic bonding, a step of detecting the height direction of the semiconductor integrated circuit during ultrasonic bonding, and a step of: A method for manufacturing a piezoelectric device, comprising a step of mounting and a step of hermetically sealing a metal lid on the base.
- the invention according to claim 32 in the method for manufacturing a piezoelectric device in which a semiconductor integrated circuit and a piezoelectric vibrator are built in a package, wherein a step of forming a metal bump on the semiconductor integrated circuit; Connecting the semiconductor integrated circuit with the base having the bumps formed thereon by ultrasonic bonding, detecting the height of the semiconductor integrated circuit during ultrasonic bonding, and underfilling the underfill material. Forming the periphery of the semiconductor integrated circuit so as to cover the entirety of the semiconductor integrated circuit including the back surface of the semiconductor integrated circuit; mounting the piezoelectric vibrator; and forming a metal base on the base. And a step of hermetically sealing the ridge.
- FIG. 1 is a structural diagram of a piezoelectric device of the present invention.
- FIG. 2 is a view showing a bump formation on a wafer of a piezoelectric device of the present invention.
- FIG. 3 is a bump shape diagram of the piezoelectric device of the present invention.
- FIG. 4 is another bump shape diagram of the piezoelectric device of the present invention.
- FIG. 5 is a flowchart showing a flip chip bonding process of the present invention.
- Fig. 6 is a stress distribution diagram by FEM analysis.
- FIG. 7 is a structural view showing another embodiment of the present invention.
- FIG. 8 is a structural view showing another embodiment of the present invention.
- FIG. 9 is a structural view showing another embodiment of the present invention.
- FIG. 10 is a plan view and a front view showing another embodiment of the present invention.
- FIG. 11 is a plan view and a front view showing another embodiment of the present invention.
- FIG. 12 is a structural view showing another embodiment of the present invention.
- FIG. 13 is a structural view showing a cross section of a joint according to the present invention.
- FIG. 14 is a structural view showing the structure of a crystal oscillator according to still another embodiment of the present invention.
- FIG. 15 is an enlarged plan view showing a configuration example of a part AR of FIG.
- Figure 16 shows the structure of a conventional piezoelectric device.
- One embodiment of the piezoelectric device according to the present invention uses a one-chip semiconductor integrated circuit having an oscillation circuit and an AT-cut crystal resonator as the piezoelectric resonator.
- a crystal oscillator will be described as an example with reference to the drawings. / 33
- FIG. 1 is a structural view of a surface mount type crystal oscillator showing one embodiment of the present invention.
- a ceramic insulating substrate consisting of at least three layers and a frame of Fe-Ni alloy etc.
- the electrode pattern 3 for connecting to the semiconductor integrated circuit (IC chip: hereafter referred to as IC chip) 2 is formed on the first layer of the base 1 formed by the die-cut seal ring and W (tungsten). Alternatively, it is metalized by printing or the like with a metal wiring material such as M 0 (molybdenum). On top of that, Ni plating and Au plating are applied.
- a bump 4 made of metal such as Au is formed on the electrode pad of the IC chip 2 and connected to the electrode pattern 3 formed on the base 1 by a flip chip bonding method.
- a flip chip bonding method There are various processing methods for the flip chip bonding method, but the method used in the present embodiment is a processing method using solid-state Au—Au bonding by ultrasonic waves.
- the AT-cut crystal resonator 6 has its support part 7 connected and fixed to a mount part 8 provided on the second layer 5 of the base 1 with a conductive adhesive 9. Furthermore, the metal lip (lid) 11 is positioned and fixed to the sealing ring 12 cut out in a frame shape with Fe-Ni alloy or the like of the base 1 and fixed. It is more airtightly sealed.
- each pad 14 of the IC chip 2 in a 4-inch to 6-inch chip-like state has a wire diameter of, for example, about ⁇ 25 to 35 ⁇ m.
- a plurality of bumps 4 are formed by ultrasonic bump bonding using a thin bonding wire.
- the two-stage bump 4 is formed.
- the diameter of the bump 4 is, for example, ⁇ 0.8 to 0.9 A and ⁇ 0. It has a two-stage shape of 0.4 to 0.45 A.
- the diameter of the bump 4 is It is desirable to have a two-stage shape with a height of 30 m, a height of 30 to 35 m, a diameter of 40 to 45 im, and a height of 30 to 35 m.
- the temperature of the bump forming process be low.
- the bump processing is performed at the temperature.
- a range of about 180 t to 230 is appropriate, for example, based on an evaluation experiment of the bonding strength and the degree of eutectic.
- a shape in which the tip of the bump 4 is crushed and repelled as shown in FIG. 4 may be used.
- Fig. 5 shows the processing steps of flip chip bonding.
- IC chip 2 on the wafer is picked up by a nozzle such as a pyramid collet, inverted, and delivered to the tip nozzle of the ultrasonic horn . Then, the IC chip 2 is aligned by a system such as an image recognition provided in the flip-chip bonding apparatus, and is accurately mounted on the mount area of the base 1. .
- the flip chip bonding apparatus detects the load, a load of about 100 gr per bump is applied, and At the same time, ultrasonic waves are applied to solid-phase-bond Au of bump 4 and electrode pattern 3 to each other.
- the condition of the ultrasonic wave is set by the ultrasonic wave and the time for applying the ultrasonic wave.
- a suitable amount of heat is required for this bonding, and the base 1 is preliminarily heated to, for example, about 150 T: up to about 200 ° C. The same heat is applied to the base 1 during ultrasonic processing.
- the flip chip bonding apparatus is provided with a sensor for detecting the height direction of the IC chip 2 so that the height of the bump 4 can be made uniform while managing the data in the height direction. It is possible to process in the state.
- the processing conditions used in the present example are such that a load of about 100 g per bump is applied, and the ultrasonic conditions depend on the size of the IC chip 2 and the number of bumps 4.
- the set condition value is used.
- Figure 6 shows the stress distribution around IC chip 2 and bump 4 when thermal stress is applied to crystal oscillator 13 during reflow using FEM (Finite Element Method) analysis or temperature cycle test. The figure is shown. According to the stress distribution diagram, the stress value differs depending on the arrangement position of the bumps 4, and particularly, strong stress concentration is exerted around the bumps 4 at the corners of the IC chip 2 and at places where the number of the bumps 4 is small. You can check.
- FEM Finite Element Method
- This thermal stress or mechanical stress such as dropping or vibration is related to the entire structure of the base 1, and the present invention also provides a structure of the crystal oscillator 13 in which stress is not concentrated around the bump 4. Is the purpose. The points of the structure are described below.
- a structure is used in which an opening 16 is formed at the center of the base 1 and an IC chip 2 is mounted at the center of the opening 16. Therefore, when the crystal oscillator 13 receives some stress, the stress is uniformly applied to the IC chip 2 by this structure, and the stress does not concentrate on a specific portion.
- This dummy bump 17 is joined to the electrode pattern 18 laid out on the base 1.
- the electrode pattern 18 is not connected to the input / output terminals, and is configured to be electrically floating.
- the arrangement of the bumps 4 is uniform on the two sides facing each other, and the stress value generated around the bumps 4 is equally differentiated.
- the two-stage initial shape of bump 4 shown in Fig. 3 The shape is deformed and joined.
- the arrangement of the bumps 4 with respect to the direction of application of the ultrasonic wave, such as the shorting of the adjacent bumps 4 and the uniform bonding of all the bumps 4 to the electrode patterns 3 are specified.
- the vibration direction of the ultrasonic wave applied to the IC chip 2 is almost perpendicular to the side of the active element surface of the IC chip 2 on which the plurality of bumps 4 are formed. And the joining process is performed.
- FIG. 13 is a cross-sectional view of a joint between the electrode pattern 3 and the bump 4.
- the electrode pattern 3 is sagged at both ends in order to print the electrode material in a thick film, and the bump 4 and the electrode pattern 3 are not joined at such a portion. If processing is performed in accordance with the ultrasonic vibration direction, there is a problem that bonding is not performed uniformly and a sufficient bonding force cannot be obtained. Therefore, in the present embodiment, the longitudinal direction of the electrode pattern 3 of the base 1 and the printing direction of the electrode pattern 3 are set to be the same as the vibration direction of the ultrasonic wave applied to the IC chip 2. We perform joining processing.
- the AT-cut crystal resonator 6 is electrically conductively bonded to the mounting electrodes 21 and 22 of the mounting section 8 provided on the second layer 5 of the base 1.
- the connection is fixed by agent 9.
- the entire package including the IC chip 2 and the AT-cut crystal resonator 6 including the hardening of the conductive adhesive 9 is annealed at a high temperature. .
- This also has the effect of removing the art gas from the conductive adhesive 9 and the base 1, etc., and is generally, for example, at a high temperature of 200 T: up to 300 ° C. for 1 to 2 hours. Is performed.
- the formation condition of the bump 4 ⁇ the flip-chip bonding condition and the like are determined based on the heat history after such flip-chip bonding.
- the metal rim 11 is positioned and fixed to a sealing ring 12 cut out in a frame shape with a Fe—Ni alloy or the like of the base 1, and is hermetically sealed by a seam welding. Is sealed.
- FIG. 7 is a plan view showing the structure of a crystal oscillator according to another embodiment of the present invention.
- This crystal oscillator has a configuration in which a plurality of bumps 4 are formed at equal intervals around the sensor element on the active element surface of the IC chip 2.
- the stress applied to the bumps 4 can be made uniform, and no open failure occurs between the bumps 4 and the electrode patterns 3.
- bonding processing using ultrasonic waves can be performed in a good balance, and defects such as the IC chip 2 being mounted at an angle do not occur.
- FIG. 8 is a plan view showing the structure of a crystal oscillator according to still another embodiment of the present invention.
- This crystal oscillator has a plurality of bumps formed on IC chip 2 and is formed concentrically around the center of the active element surface of IC chip 2. Configuration.
- the stress applied to the bump 4 can be made uniform, and there is no occurrence of an open defect between the bump 4 and the electrode pattern 3.
- ultrasonic bonding can be performed in a good balance, and there is no defect such as the IC chip 2 being mounted at an angle.
- FIG. 9 is a structural diagram showing the structure of a crystal oscillator according to still another embodiment of the present invention.
- an underfill material 23 is applied so as to cover the back surface of the IC chip 2.
- the underfill material 23 not only enhances the reliability of bonding but also improves the thermal conductivity and also serves to release the heat generated by the IC chip 2 to the outside.
- the second layer 5 on which the AT-cut crystal resonator 6 is mounted is a layer 24 (first layer) so that the underfill material 23 can sufficiently penetrate into the joint of the bump 4.
- Layer and an arsenic layer 25 (second layer).
- the opening of the a layer 24 is formed larger than the opening of the b layer 25.
- FIGS. I0 (a) and 10 (b) are structural views showing the structure of a crystal oscillator according to still another embodiment of the present invention.
- a protrusion 31 is formed on a side wall of a base 1 opposed to two longitudinal sides of an IC chip 2.
- the gap 32 between the IC chip 2 and the projection 31 is set to be, for example, 0.05 mm to 0.15 mm. In the present embodiment, the gap 32 is set to, for example, 0.15 mm.
- a bump 4 made of metal such as Au is formed on the electrode pad of the IC chip 2, and the electrode formed on the base 1 by the flip-chip bonding method. Connected to pattern 3.
- an underfill material 23 is applied to the back surface of the IC chip 2 and the underfill material is applied to the bump 4 side of the IC chip 2.
- the method for completely infiltrating the metal 23 without gaps will be described in detail.
- the underfill material 23 applied to the IC chip 2 from an application device such as a dispenser only spreads in the back surface of the IC chip 2 due to the surface tension as shown in Fig. 11 (b). It does not flow from the side surface of the chip 2 to the bump 4 side.
- a protrusion 31 is formed on the side wall of the base 1 facing two sides in the longitudinal direction of the IC chip 2.
- the underfill material 23 applied from a coating device such as a dispenser spreads by contacting the peripheral portion with the convex portion 31 and further forms a gap 32 between the IC chip 2 and the convex portion 31.
- the underfill material 23 penetrates completely into the bump 4 side of the IC chip 2 without any gap.
- the width of the convex portion 31 is set to a dimension of 1/3 to 1/2 of the width L0 of the IC chip 2.
- the underfill material 23 is prevented from wrapping around the mount portion 8 or the like.
- the underfill material 23 plays a role of swiftly wrapping around the bump 4 side of the IC chip 2.
- the convex portion 31 is higher than the back surface R of the IC chip 2 and is formed up to the bonding surface S of the base 1 to which the bump 4 is connected.
- the projections 31 By forming the projections 31 in this manner, the underfill material 23 climbs up the side wall of the base 1 and the AT cut quartz crystal 6 It can be prevented from getting into the mounting part 8.
- the formation of the protrusions 31 also serves to allow the underfill material 23 to quickly penetrate into the joint surface of the base 1.
- the gap 32 should be at least as large as the particles of the underfill material 23, and is ideally 0.05 mm from experiments on the penetration characteristics of various underfill materials 23. The degree is suitable.
- the shape of the protrusion 31 may be such that a groove 33 is formed as shown in FIG.
- the underfill material 23 completely penetrates into the gap of the IC chip 2 on the bump 4 side, and covers the periphery of the bump 4.
- the underfill material 23 not only enhances the reliability of bonding, but also improves the thermal conductivity and also serves to release the heat generated by the IC chip 2 to the outside.
- the width is 2 to 3.2 mm
- the width is 2 to 2.5 mm
- the thickness is 0.7.
- a small, thin, highly reliable piezoelectric oscillator with a size of up to 1.0 mm can be provided at low cost.
- FIG. 14 is a structural diagram showing a structure of a crystal oscillator according to still another embodiment of the present invention.
- FIG. 15 is an enlarged plan view showing a configuration example of a part AR in FIG. FIG.
- each pad 14 of the IC chip 2 in a wafer state of 4 to 6 inches has a wire diameter of, for example, ⁇ 25 to 35 ⁇ m.
- a plurality of bumps 4 are formed by ultrasonic bump bonding using the Au bonding thin wire.
- FCB process is the same as the flip chip bonding process shown in Fig. 5.
- the IC chip 2 on the top is picked up by a nozzle such as a pyramid collet, inverted, and delivered to the tip nozzle of the ultrasonic horn.
- the IC chip 2 is aligned by a system such as an image recognition provided in the flip chip bonding apparatus, and is accurately mounted on the mount area of the base i. .
- the pad 14 on which the bumps 4 are formed in this manner is likely to be subjected to a load and an ultrasonic load repeatedly, and the pad 14 is likely to be damaged. Then, this is prevented as follows.
- the direction of vibration of the ultrasonic wave US1 to be ultrasonically bonded to the substrate is set to be different from the direction of vibration US1, preferably, for example, by 90 °.
- a one-chip semiconductor integrated circuit having an oscillation circuit and a crystal oscillator using an AT-cut crystal resonator as a piezoelectric resonator have been described as examples, but the present invention is not limited to this.
- a voltage controlled crystal oscillator VC
- the present invention provides a piezoelectric device in which a crystal resonator chip or a SAW chip is mounted on a package by flip chip bonding. The same applies to chairs.
- an opening is formed at the center of the base on which the input / output electrode pattern is formed, the semiconductor integrated circuit is mounted at the center of the opening, and the semiconductor integrated circuit is Due to the structure in which the base electrode pattern is joined to the plurality of bumps, the stress is uniformly applied to the semiconductor integrated circuit, and the stress is not concentrated on a specific bump. This makes it possible to provide a structurally superior piezoelectric oscillator having no bonding failure between the bump and the electrode pattern.
- the semiconductor integrated circuit has a structure in which a dummy bump is formed on the active element surface of the semiconductor integrated circuit, and the dummy bump is connected to the base electrode pattern.
- the stress applied to the steel can be made uniform.
- a high-quality piezoelectric oscillator can be provided because the bonding process using ultrasonic waves can be performed in a well-balanced manner, and the semiconductor integrated circuit is not mounted obliquely.
- the underfill material is formed around the semiconductor integrated circuit so as to cover the entire semiconductor integrated circuit, including the back surface of the semiconductor integrated circuit.
- the heat generated by the semiconductor integrated circuit can be conducted out of the package by conducting the underfill material.
- the vibration direction of the ultrasonic wave applied to the semiconductor integrated circuit by defining the vibration direction of the ultrasonic wave applied to the semiconductor integrated circuit, a short between adjacent bumps can be prevented, and all bumps and electrode patterns can be prevented. This makes it possible to perform stable ultrasonic bonding, for example, such that bonding is performed uniformly, and to provide a high-quality, high-yield piezoelectric oscillator.
- the shape of the plurality of bumps formed on the semiconductor integrated circuit is, for example, a diameter of ⁇ 80 to 90 ⁇ m, a height of 30 to 35 00/334
- the gap between the semiconductor integrated circuit and the base is several tens of meters by being formed on a two-stage bump with a diameter of 20 and a diameter of 40 to 45 ⁇ m and a height of 30 to 35 ⁇ m. (Approximately 30 m), and stable ultrasonic bonding can be performed without short shots or misalignment.
- At least one or more bases opposing each side of the semiconductor integrated circuit are formed with a convex portion on a side wall, so that an application device such as a dispenser or the like is used.
- the underfill material can completely penetrate into the gaps between the bump portions of the semiconductor integrated circuit, and the bump portion can be surely covered with the underfill material.
- this structure makes it possible to apply as little as necessary the underfill material, and the underfill material adheres to the AT-cut crystal resonator and the like. As a result, it is possible to prevent problems such as oscillation stop and oscillation frequency variation from occurring.
- the vibration direction of the ultrasonic wave for ultrasonic bonding for forming a bump on the semiconductor integrated circuit is different from the vibration direction of the ultrasonic wave for ultrasonic bonding of the semiconductor integrated circuit to the package. As a result, it is possible to prevent the pad from being damaged due to the repeated application of the ultrasonic load.
- the present invention is suitable for use as a piezoelectric device having a semiconductor integrated circuit and a piezoelectric vibrator built in a package and a method for manufacturing the same.
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Description
明 細 書 圧電デバイス及びその製造方法 技術分野
本発明は、 半導体集積回路と圧電振動子とをパッケージに内蔵した圧 電デバイス及びその製造方法に関する ものである。 背景技術
近年、 H D D (ハー ド ' ディ スク ' ドライブ) 、 モバイルコ ンピュー 夕、 あるいは I C力一 ド等の小型の情報機器や、 携帯電話や自動車電話 等の移動体通信機器において装置の小型薄型化がめざま しく 、 それらに 用いられる圧電発振器や電圧制御発振器 ( V C X O ) や温度補償発振器 (T C X O) や S A W発振器、 あるいはリ アルタイ ムクロッ クモジュ一 ル等の圧電デバイスも小型薄型化が要求されている。 又、 それと と もに 、 装置の回路基板に両面実装が可能な表面実装タィプの圧電デバイスが 求められている。
そこで、 従来の圧電デバイスの一例を、 発振回路を有するワ ンチップ の半導体集積回路と、 圧電振動子に A Tカ ツ ト水晶振動子とを用いた第 1 6図 ( a ) 、 第 1 6図 ( b ) の構造図で示される水晶発振器を用いて 説明する。
第 1 6図 ( a ) 、 第 1 6図 ( b ) の従来の水晶発振器の構成において 、 発振回路を有する I Cチップ 1 0 i は、 セラ ミ ツ ク絶縁基板で形成さ れたベース 1 0 2 の底面に導電性接着剤等によ り接着固定され、 A uヮ ィヤーボンディ ング線 1 0 3 によ り、 ベース 1 0 2 の底面外周部に W ( タ ングステン) あるいは M 0 (モ リ ブデン) 等の金属でメ 夕ライ ズされ
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、 N i メ ツキ と A uメ ツキで多層メ ツキされた入出力用電極 1 0 4等に 電気的に接続されている。 具体的に説明する と、 I Cチップ 1 0 1 には 複数の電極 1 0 8 が設けられてお り、 これらの電極 1 0 8 がワイヤーボ ンデイ ング線 1 0 3 によって上述の入出力用電極 1 0 4 等に電気的に接 続される。
又、 矩形タイプの A Tカ ツ ト水晶振動子 1 0 5 が、 ベース 1 0 2 のマ ゥ ン ト部 1 0 6 に導電性接着剤等で電気的に接続され固定されている。 そして、 N 2 (窒素) 雰囲気あるいは真空雰囲気に内部を保ち、 ベース 1 0 2 の最上部のメ ツキ層と、 金属製の リ ツ ド 1 0 7 と を リ ツ ド 1 0 7 に形成された半田等の金属クラ ッ ド材を高温にて溶融させて接合し気密 に封止している。
以上に示す従来の水晶発振器は、 I Cチップ 1 0 1 の周囲に A u ワイ ャ一ボンディ ング線 1 0 3 を配線するエリ アが必要であるこ と、 又、 パ ッケージの厚み方向でも、 A uワイヤーボンディ ング線 1 0 3 のループ 高さの確保や、 A u ワイヤーボンディ ング線 1 0 3 と A Tカ ッ ト水晶振 動子 1 0 5 との隙間の確保が必要である こ と等、 この構成が水晶発振器 を小型薄型にするための制約となっている。
本発明の目的は、 上記課題を解消して、 機械的な衝撃に強く 、 小型薄 型サイズで主に厚み 1 m m以下の水晶発振器等の圧電デバイ スを安価に 提供するこ と及びその製造方法を提供するこ とである。 発明の開示
請求の範囲第 1 項の発明は、 半導体集積回路と圧電振動子とをパッケ 一ジに内蔵した圧電デバイ スにおいて、 入出力用の電極パターンが形成 されたベースのセン夕一に開口部が形成され、 前記開口部のセ ンタ一に 前記半導体集積回路が搭載され、 前記半導体集積回路は前記ベースの電
極パターンと複数のバンプによ り接合されているこ とを特徴とする圧電 デバイスである。
請求の範囲第 2項の発明は、 請求の範囲第 1項の構成において、 前記 半導体集積回路に形成された複数のバンプが、 前記半導体集積回路の能 動素子面のセンタ一周辺に等間隔に形成されている こ とを特徴とする。 請求の範囲第 3項の発明は、 請求の範囲第 1項の構成において、 前記 半導体集積回路に形成された複数のバンプが、 前記半導体集積回路の能 動素子面のセンタ一を中心と して、 同心円上に形成されている こ とを特 徴とする。
請求の範囲第 4項の発明は、 請求の範囲第 1項の構成において、 前記 半導体集積回路は能動素子面にダミ一バンプが形成されていることを特 徴とする。
請求の範囲第 5項の発明は、 請求の範囲第 4項の構成において、 前記 半導体集積回路に形成されたダミーバンプが、 前記ベースの電極パター ンに接続されているこ とを特徴とする。
請求の範囲第 6項の発明は、 請求の範囲第 1項の構成において、 前記 圧電振動子がマウン ト される積層部が前記半導体集積回路の周囲を囲み 、 かつ少なく とも第 1層、 第 2層の 2層で形成されており、 前記第 1層 の開口部が前記第 2層の開口部よ り大き く形成されているこ とを特徴と する。
請求の範囲第 7項の発明は、 請求の範囲第 1項の構成において、 前記 半導体集積回路に形成された複数のバンプの直径が、 それぞれ前記半導 体集積回路の能動素子面のパッ ドの開口部の 1辺の 0 . 8 〜 0 . 9倍及 び 0 . 4 〜 0 . 4 5倍の 2段形状のバンプで形成されているこ とを特徴 とする。
請求の範囲第 8項の発明は、 請求の範囲第 1 項の構成において、 前記 ベースがセラ ミ ッ クの積層基板からなるこ とを特徴とする。
請求の範囲第 9項の発明は、 請求の範囲第 1 項の構成において、 前記 半導体集積回路に形成された複数のバンプがそれぞれ A uバンプである こ とを特徴とする。
請求の範囲第 1 0項の発明は、 請求の範囲第 1 項の構成において、 前 記半導体集積回路の各辺に対向する少なく と も 1 つ以上のベースの側壁 に、 凸部を形成したこ と を特徴とする。
請求の範囲第 1 1 項の発明は、 請求の範囲第 1 0項の構成において、 前記半導体集積回路の長手方向の 2辺に対向するベースの側壁に、 凸部 を形成したこ とを特徴とする。
請求の範囲第 1 2項の発明は、 請求の範囲第 1 0項の構成において、 前記ベースの側壁に形成した凸部が、 前記半導体集積回路と同じ高さか あるいはそれ以上であるこ とを特徴とする。
請求の範囲第 1 3項の発明は、 請求の範囲第 1 0項の構成において、 前記ベースの側壁に形成した凸部と前記半導体集積回路との隙間が、 0 . 0 5 〜 0 . 1 5 m mとなるよ う にしたこ とを特徴とする。
請求の範囲第 1 4項の発明は、 半導体集積回路と圧電振動子とをパッ ケージに内蔵した圧電デバイ スにおいて、 入出力用の電極パターンが形 成されたベースに開口部が形成され、 複数のバンプが前記半導体集積回 路の能動素子面の対向する 2辺に形成され、 前記開口部に前記半導体集 積回路が搭載され、 前記半導体集積回路は前記ベースの電極パターン と 前記複数のバンプによ り接合されているこ とを特徴とする圧電デバイス である。
請求の範囲第 1 5項の発明は、 請求の範囲第 1 4項の構成において、 前記半導体集積回路に形成された複数のバンプが、 前記半導体集積回路
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5 の能動素子面のセンター周辺に等間隔に形成されている こ と を特徴とす る。
請求の範囲第 1 6項の発明は、 請求の範囲第 1 4項の構成において、 前記半導体集積回路は能動素子面にダミーバンプが形成されているこ と を特徴とする。
請求の範囲第 1 7項の発明は、 請求の範囲第 1 6項の構成において、 前記半導体集積回路に形成されたダミ一バンプが、 前記ベースの電極パ ターンに接続されているこ とを特徴とする。
請求の範囲第 1 8項の発明は、 請求の範囲第 1 4項の構成において、 前記圧電振動子がマウ ン 卜 される積層部が前記半導体集積回路の周囲を 囲み、 かつ少な く と も第 1 層、 第 2層の 2層で形成されてお り、 前記第 1層の開口部が前記第 2層の開口部よ り大き く形成されている こ とを特 徴とする。
請求の範囲第 1 9項の発明は、 請求の範囲第 1 4項の構成において、 前記半導体集積回路に形成された複数のバンプの直径が、 それぞれ前記 半導体集積回路の能動素子面のパッ ドの開口部の 1辺の 0 . 8 〜 0 . 9 倍及び 0 . 4 〜 0 . 4 5倍の 2段形状のバンプで形成されている こ とを 特徴とする。
請求の範囲第 2 0項の発明は、 請求の範囲第 1 4項の構成において、 前記ベースがセラ ミ ッ クの積層基板からなるこ とを特徴とする。
請求の範囲第 2 1 項の発明は、 請求の範囲第 1 4項の構成において、 前記半導体集積回路に形成された複数のバンプが A uバンプである こ と を特徴とする。
請求の範囲第 2 2項の発明は、 半導体集積回路と圧電振動子とをパッ ケージに内蔵した圧電デバイ スにおいて、 入出力用の電極パターンが形 成されたベースのセンタ一に開口部が形成され、 複数のバンプが前記半
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6 導体集積回路の能動素子面の対向する 2辺に形成され、 前記開口部のセ ン夕一に前記半導体集積回路が搭載され、 前記半導体集積回路は前記べ ースの電極パターン と前記複数のバンプによ り超音波接合手段によ り接 合されている こ とを特徴とする。
請求の範囲第 2 3項の発明は、 請求の範囲第 2 2項の構成において、 前記半導体集積回路に印加される超音波の振動方向が、 前記複数のバン プが形成された前記半導体集積回路の能動素子面の対向する 2辺に対し 、 垂直方向である こ とを特徴とする。
請求の範囲第 2 4項の発明は、 請求の範囲第 2 2項の構成において、 前記ベースの電極パターンの印刷方向と前記半導体集積回路に印加され る超音波の振動方向が同一方向である こ とを特徴とする。
請求の範囲第 2 5項の発明は、 請求の範囲第 2 2項の構成において、 前記半導体集積回路に形成された複数のバンプの直径が、 それぞれ前記 半導体集積回路の能動素子面のパッ ドの開口部の 1辺の 0 . 8 〜 0 . 9 倍及び 0 . 4 〜 0 . 4 5倍の 2段形状のバンプで形成されている こ とを 特徴とする。
請求の範囲第 2 6項の発明は、 請求の範囲第 2 5項の構成において、 前記半導体集積回路に形成された複数のバンプの形状が、 それぞれ直径 8 0 〜 9 0 m、 高さ 3 0 〜 3 5 〃 m、 及び直径 4 0 〜 4 5 〃 m、 高さ 3 0 〜 3 5 mの 2段形状のバンプで形成されている こ とを特徴とする 請求の範囲第 2 7項の発明は、 請求の範囲第 2 2項の構成において、 前記べ一スがセラ ミ ッ クの積層基板からなる こ と を特徴とする。
請求の範囲第 2 8項の発明は、 請求の範囲第 2 2項の構成において、 前記半導体集積回路に形成された複数のバンプが A uバンプである こ と を特徴とする。
請求の範囲第 2 9項の発明は、 請求の範囲第 2 2項の構成において、 前記ベースの電極パターンの長手方向と、 前記半導体集積回路に印加さ れる超音波の振動方向とが同一方向である こ とを特徴とする。
請求の範囲第 3 0項の発明は、 請求の範囲第 2 2項の構成において、 半導体集積回路と圧電振動子とをパッ ケージに内蔵した圧電デバイスに おいて、 前記半導体集積回路にバンプを形成する超音波接合の超音波の 振動方向と、 前記半導体集積回路を前記パッケージに超音波接合する超 音波の振動方向とが異なる方向であるこ とを特徴とする。
請求の範囲第 3 1 項の発明は、 半導体集積回路と圧電振動子とをパッ ケージに内蔵した圧電デバイスの製造方法において、 前記半導体集積回 路に金属のバンプを形成する工程と、 前記金属のバンプが形成された前 記半導体集積回路をベースに超音波接合によ り接続する工程と、 超音波 接合加工中に前記半導体集積回路の高さ方向の検出を行う工程と、 前記 圧電振動子をマウ ン 卜する工程と、 前記ベースに金属製の リ ッ ドを気密 封止する工程とからなる こ とを特徴とする圧電デバイ スの製造方法であ る。
請求の範囲第 3 2項の発明は、 半導体集積回路と圧電振動子とをパッ ケージに内蔵した圧電デバイ スの製造方法において、 前記半導体集積回 路に金属のバンプを形成する工程と、 前記金属のバンプが形成された前 記半導体集積回路をベースに超音波接合によ り接続する工程と、 超音波 接合加工中に前記半導体集積回路の高さ方向の検出を行う工程と、 アン ダーフィ ル材を前記半導体集積回路の裏面を含み、 前記半導体集積回路 全体を覆う よう にして前記半導体集積回路の周囲に形成する工程と、 前 記圧電振動子をマウ ン トする工程と、 前記ベースに金属製のリ ツ ドを気 密封止する工程とからなるこ とを特徴とする圧電デバイスの製造方法で ある。
図面の簡単な説明
第 1 図は、 本発明の圧電デバイスの構造図。
第 2図は、 本発明の圧電デバイ スのゥヱハ一へのバンプ形成図。
第 3図は、 本発明の圧電デバイ スのバンプ形状図。
第 4図は、 本発明の圧電デバイ スの他のバンプ形状図。
第 5図は、 本発明のフ リ ップチップボンディ ングプロセスを示すェ程 図。
第 6図は、 F E M解析による応力分布図。
第 7図は、 本発明の他の実施例を示す構造図。
第 8図は、 本発明の他の実施例を示す構造図。
第 9図は、 本発明の他の実施例を示す構造図。
第 1 0図は、 本発明の他の実施例を示す平面図及び正面図。
第 1 1 図は、 本発明の他の実施例を示す平面図及び正面図。
第 1 2図は、 本発明の他の実施例を示す構造図。
第 1 3図は、 本発明の接合部の断面を示す構造図。
第 1 4 図は、 本発明のさ らに他の実施例の水晶発振器の構造を示す構 造図。
第 1 5図は、 第 1 4図の部分 A Rの構成例を示す拡大平面図。
第 1 6図は、 従来の圧電デバイスの構造図。 発明を実施するための最良の形態
以下、 本発明の好適な実施の形態を図面に基づいて説明する。
本発明の圧電デバイスの実施の一形態を、 発振回路を有するワンチッ プの半導体集積回路と、 圧電振動子に A Tカ ツ ト水晶振動子とを用いた
、 水晶発振器を例と して図面に基づいて説明する。
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(実施例 i )
第 1 図は、 本発明の一実施例を示す表面実装タイプの水晶発振器の構 造図である。
第 1 図 ( a ) の平面図及び第 1 図 ( b ) の正面図に示すよう に、 少な く と も 3層からなるセラ ミ ツ ク絶縁基板と、 F e— N i 合金等で枠状に 型抜きされたシールリ ングとで形成されたベース 1 の第 1 層に、 半導体 集積回路 ( I Cチップ : 以下 I Cチップと記す) 2 と接続するための電 極パターン 3 が、 W (タ ングステン) あるいは M 0 (モ リ ブデン) 等の 金属配線材料で印刷等によ り メ タライ ズされている。 そして、 その上に は、 N i メ ツキ及び A uメ ツキ等が施されている。
又、 I Cチップ 2 の電極パッ ドには A u等の金属のバンプ 4 が形成さ れ、 フ リ ップチップボンディ ング工法によ りべ一ス 1 に形成された電極 パターン 3 と接続されている。 このフ リ ップチップボンディ ング工法に は、 種々の加工法があるが、 本実施例で用いている工法は超音波による A u — A uの固相接合を用いた加工方法である。
又、 A Tカ ツ 卜水晶振動子 6 は、 その支持部 7 をベース 1 の第 2層 5 に設けられたマウ ン ト部 8 に導電性接着剤 9 で接続固定されている。 更に、 金属製の リ ツ ド (蓋) 1 1 をベース 1 の F e — N i 合金等で枠 状に型抜きされたシールリ ング 1 2 に位置合わせして固定し、 シ一ム溶 接によ り気密に封止している。
以上によ り、 小型薄型の表面実装パッケージの水晶発振器 1 3 が完成 する。
次に、 I Cチップ 2 に A u等で形成されたバンプ 4 を形成するバンプ 形成プロセスと、 I Cチップ 2 をベース 1 に形成された電極パターン 3 に接続する、 フ リ ップチップボンディ ングのプロセスについて詳細に説 明する。
例えば、 第 2 図に示すよ う に例えば 4 ィ ンチ〜 6 ィ ンチのゥヱハー状 態の I Cチップ 2 の各パッ ド 1 4 に、 その線径が例えば Φ 2 5 〜 3 5 μ m程度の A uボンディ ング細線を用いて超音波バンプボンディ ングによ り、 複数のバンプ 4 を形成する。
ここで、 バンプ 4 の形状は種々考えられるが、 本実施例では第 3 図に 示すよ うに 2段形状のバンプ 4 を形成している。
そのバンプ 4 の形状は、 I Cチップ 2 のパッ ド 1 4 のパッ ド開口部 1 5 の一辺を A とする と、 バンプ 4 の直径が、 それぞれ例えば Φ 0 . 8 〜 0 . 9 A及び Φ 0 . 4 〜 0 . 4 5 Aの 2段形状となっている。
更に、 具体的な数値で示すと、 バンプ 4 は、 例えば一般的なパッ ド 1 4 のパッ ド開口部 1 5 の一辺の長さ を 1 0 0 〃 mとする と、 直径 Φ 8 0 〜 9 0 〃 m、 高さ 3 0 〜 3 5 〃 m、 及び直径 Φ 4 0 〜 4 5 i m、 高さ 3 0 〜 3 5 mの 2段形状である こ とが望ま しい。
又、 ウェハー状態で複数個 (数千個程度) の I Cチップ 2 にバンプ形 成加工を行うため、 このバンプ形成加工の温度は低いこ とが望ま しく 、 本実施例では 1 8 0 °C前後の温度でバンプ加工を行っている。 この温度 については、 接合強度及び共晶の程度の評価実験によ り例えば 1 8 0 t 〜 2 3 0で程度の範囲が適当である。
又、 バンプ 4 の 2段目の先端部についてはその平坦度を良く するため に、 第 4 図に示すよ う にバンプ 4 の先端部を潰してレペリ ングを施した 形状を用いてもよい。
次に、 以上の形状でバンプ 4 が形成された I Cチップ 2 を、 ベース 1 にフ リ ップチップボンディ ングするプロセスについて詳細に説明する。 第 5 図は、 フ リ ップチップボンディ ングの加工工程図を示す。
ウェハー上の I Cチップ 2 は、 角錐コ レツ ト等のノ ズルによ り ピッ ク アップされ、 反転されて、 超音波ホーンの先端ノズルに受け渡しされる
。 そして、 フ リ ップチップボンディ ング装置に設けられた画像認識等の システムによ り、 I Cチップ 2 がァライ メ ン 卜 されて精度良く べ一ス 1 のマウ ン トエリ アにチップマウ ン ト される。
更に、 I Cチップ 2 がべ一ス 1 の電極パターン 3上に接しフ リ ップチ ップボンディ ング装置がその負荷を検出する と、 1バンプ当た り 1 0 0 g r前後の荷重を印加し、 そ して同時に超音波を印加してバンプ 4 と電 極パターン 3 の A u同士を固相接合する。 超音波の条件は、 超音波のパ ヮ一と超音波を加える時間によ り設定される。 又、 この接合には適度の 熱も必要であ り、 ベース 1 にはあらかじめ例えば 1 5 0 T:〜 2 0 0 °C前 後の熱が加えられている。 又、 超音波加工中にもベース 1 には同様な熱 が加えられている。
又、 フ リ ップチップボンディ ング装置には、 I Cチップ 2の高さ方向 を検出するセンサ一が設けられてお り、 その高さ方向のデータを管理し ながらバンプ 4 の高さ を均一な状態で加工する こ とが可能である。
こ こで、 本実施例で用いている加工条件は、 1バンプ当た り百グラム 前後の荷重を印加し、 超音波の条件については、 I Cチップ 2 のサイ ズ や、 バンプ 4 の数によ り設定された条件値を用いている。
第 6図は、 F E M ( F i n i t e E l e m e n t M e t h o d ) 解析を用いた リ フロー時や温度サイ クル試験等の熱応力が水晶発振器 1 3 に加わった時の I Cチップ 2及びバンプ 4周辺の応力分布図を示す。 この応力分布図よ りバンプ 4 の配置位置によ り応力値が異な り、 特に I Cチップ 2 のコーナー部のバンプ 4周辺、 又バンプ 4 が少ない箇所等 に強い応力集中が働いている こ とが確認できる。
このよう に、 バンプ 4周辺に応力が発生する とバンプ 4 と電極バタ一 ン 3 とがオープンになる という不良が発生しやすい。 このような不良は
、 特にリ フ口一時等の高温が急激に水晶発振器 1 3 に加わる場合や、 長 期のエージング等、 あるいは水晶発振器 1 3 を内蔵した携帯機器等の製 品の落下、 振動等の機械的シ ョ ッ クによ り発生しやすい。
この熱応力又は落下、 振動等の機械的な応力はベース 1 の構造全体が 関係してお り、 バンプ 4 周辺に応力が集中しないよ うな水晶発振器 1 3 の構造を提供する こ と も本発明の目的である。 以下にその構造のポイ ン ト について説明する。
第 1 図に示すよ う に、 ベース 1 のセン夕一に開口部 1 6 が形成され、 開口部 1 6 のセ ン夕一に I Cチップ 2 が搭載された構造を用いている。 従って、 水晶発振器 1 3 が何らかの応力を受けた時、 この構造によ り応 力は I Cチップ 2 に均一に加わ り、 特定の部位に応力が集中する という こ とがない。
次に、 ダミ ーバンプ 1 7 が形成されている構造について説明する。 こ のダミーバンプ 1 7 は、 ベース 1 にレイアウ ト された電極パターン 1 8 と接合している。 本実施例においては、 この電極パターン 1 8 は入出力 用の端子には接続されておらず、 電気的には浮いた状態で構成されてい る。
このよう に、 ダミーバンプ 1 7 が形成される構造によ り、 バンプ 4 の 配列が対向する 2辺において均一とな りバンプ 4 周辺に発生する応力値 も等分化される。
従って、 特定の部位に応力が集中する という こ とがな く 、 熱応力や機 械的な応力に対しバラ ンスの良い接合特性が得られる構造となっている 次に、 超音波の印加方向とバンプ 4 の変形について説明する。
超音波を印加してバンプ 4 と電極パターン 3 の A u同士を固相接合す るプロセスにおいて、 第 3 図に示すバンプ 4 の 2段形状のイニシャル形
状を変形させて接合する。 この時に隣接するバンプ 4 同士がシ ョー ト し ないよう に、 また全てのバンプ 4 と電極パターン 3 との接合が均一に行 われるよう に、 超音波の印加方向に対するバンプ 4 の配列の仕方や、 ベ ース 1 に印刷する電極パターン 3 の印刷方向及び超音波の印加方向を規 定している。
即ち、 具体的には、 I Cチップ 2 に印加される超音波の振動方向が、 複数のバンプ 4 が形成された I Cチップ 2 の能動素子面の対向する 辺 に対し、 おおむね垂直方向であるよ う にして接合加工が行われる。
第 1 3 図は、 電極パターン 3 とバンプ 4 の接合部の断面図を示してい る。
電極パターン 3 は、 電極材料を厚膜印刷するためにその両端はダレて お り、 このよ うな部分ではバンプ 4 と電極パターン 3 とは接合されない 従って、 電極パターン 3 の長手方向と直角の方向に超音波の振動方向 を合わせて加工する と、 接合が均一には行われず十分な接合力が得られ ないという課題がある。 そのため、 本実施例においては、 ベ一ス 1 の電 極パターン 3 の長手方向及び電極パターン 3 の印刷方向と、 I Cチップ 2 に印加される超音波の振動方向が同一方向であるよ う にして接合加工 を 亍っている。
次に、 A Τカ ッ ト水晶振動子 6 をべ一ス 1 にマウ ン 卜するプロセスに ついて説明する。
第 1 図に示すよ う に、 A Tカ ツ ト水晶振動子 6 は、 ベース 1 の第 2層 5 に設けられたマウ ン ト部 8 のマウ ン ト用電極 2 1 、 2 2 に導電性接着 剤 9 によ り接続固定される。
そして、 導電性接着剤 9 の硬化を含めて I Cチップ 2及び A Tカ ツ 卜 水晶振動子 6 を内蔵したパッケージ全体は、 高温でァニール処理される
。 これは、 導電性接着剤 9 やベース 1等からのァゥ トガスを除去する効 果もあ り、 一般的には例えば 2 0 0 T:〜 3 0 0 °Cの高温下で 1 〜 2 時間 の処理が行われる。
この熱処理によ り、 バンプ 4 部の A 1 — A u共晶反応や、 A u— A u 固相接合の反応や、 接合部の応力緩和等が進み、 バンプ 4 の接合強度等 の接合特性が変化する。 本実施例では、 このよう なフ リ ップチップボン ディ ング以降の熱履歴を踏まえて、 バンプ 4 の形成条件ゃフ リ ップチッ プボンディ ング条件等を決定している。
更に、 金属製のリ ツ ド 1 1 は、 ベース 1 の F e — N i 合金等で枠状に 型抜きされたシールリ ング 1 2 に位置合わせして固定され、 シ一厶溶接 によ り気密に封止している。
(実施例 2 )
第 7 図は、 本発明の他の実施例の水晶発振器の構造を示す平面図であ る。
この水晶発振器は、 複数のバンプ 4 が I Cチップ 2 の能動素子面のセ ン夕一周辺に等間隔に形成されている構成である。
このよ うな構成にする こ とによ り、 バンプ 4 に加わる応力を均一化す る こ とができ、 ノ ンプ 4 と電極パターン 3 とのオープン不良の発生がな い。 また、 このよう な構成にするこ とによ り、 超音波による接合加工が バラ ンス良く行え、 I Cチップ 2 が傾いて実装される という ような不良 も発生しない。
(実施例 3 )
第 8図は、 本発明のさ らに他の実施例の水晶発振器の構造を示す平面 図である。
この水晶発振器は、 I Cチップ 2 に形成された複数のバンプ 4 力 I C チップ 2 の能動素子面のセンターを中心と して、 同心円上に形成されて
いる構成である。
実施例 2 と同様に、 バンプ 4 に加わる応力を均一化する こ とができ、 バンプ 4 と電極パターン 3 とのォ一プン不良の発生がない。 また超音波 による接合加工がバラ ンス良く行え、 I Cチップ 2 が傾いて実装される という ような不良も発生しない。
(実施例 4 )
第 9 図は、 本発明のさ らに他の実施例の水晶発振器の構造を示す構造 図である。
この水晶発振器では、 I Cチップ 2 の裏面を覆う よ う にしてアンダ一 フィ ル材 2 3 が塗布されている。 このア ンダーフ ィル材 2 3 は、 接合の 信頼性を高める と と もに、 熱伝導性を良く して I Cチップ 2 の発熱を外 部に逃がす役目も兼ねている。
更に、 アンダーフィ ル材 2 3 がバンプ 4 の接合部に十分に浸透するよ う に、 A Tカ ッ ト水晶振動子 6 がマウ ン ト される第 2層 5 が、 a層 2 4 (第 1 層) 、 ヒ層 2 5 (第 2層) の 2層で形成されてお り、 a層 2 4 の 開口部が、 b層 2 5 の開口部よ り大き く形成されている。 このよ う に第 2層 5 を形成する こ とによ り、 ア ンダーフ ィ ル材 2 3 力 バンプ 4 の接合 部まで十分に浸透して、 信頼性の高い接合構造となる。
(実施例 5 )
第 i 0図 ( a ) 、 第 1 0図 ( b ) は、 本発明のさ らに他の実施例の水 晶発振器の構造を示す構造図である。
第 1 0図 ( a ) に示すよ う に、 この水晶発振器では、 例えば I Cチッ プ 2 の長手方向の 2辺に対向するベース 1 の側壁に、 凸部 3 1 が形成さ れている。 そ して、 I Cチップ 2 と凸部 3 1 の隙間 3 2 が、 例えば 0 . 0 5 〜 0 . 1 5 m mとなるよう に設定されている。 本実施例では、 隙間 3 2 は例えば 0 . 1 5 m mとなるよ う に設定している。
5
1 6 実施例 1 と同様に I Cチップ 2 の電極パッ ドには A u等の金属のバン プ 4 が形成され、 フ リ ップチップボンデイ ング工法によ りベース 1 に形 成された電極パターン 3 と接続されている。
次に、 第 1 L 図 ( a ) 、 第 1 1 図 ( b ) に示すよう に I Cチップ 2 の 裏面にアンダーフ ィ ル材 2 3 を塗布して、 I Cチップ 2 のバンプ 4側に このアンダーフィ ル材 2 3 を隙間な く完全に浸透させる方法について詳 細に説明する。
ディ スペンサー等の塗布装置から I Cチップ 2 に塗布されたアンダー フィル材 2 3 は、 第 1 1 図 ( b ) に示すよ う に表面張力が働き I Cチッ プ 2 の裏面内に広がるだけで、 I Cチップ 2 の側面からバンプ 4側に流 れていく こ とはない。
そこで、 第 1 1 図 ( a ) に示すよ う に、 I Cチップ 2 の長手方向の 2 辺に対向するベース 1 の側壁には、 凸部 3 1 が形成されている。 これに よ り、 ディ スペンサー等の塗布装置から塗布されたアンダーフィル材 2 3 は、 その周辺部が凸部 3 1 に接触して広がり、 更に I Cチップ 2 と凸 部 3 1 の隙間 3 2 を浸透して I Cチップ 2 のバンプ 4側にこのア ンダ一 フ ィ ル材 2 3 が隙間な く 完全に浸透する。
こ こで、 凸部 3 1 の幅しは、 I Cチップ 2 の幅 L 0 の 1 / 3 〜 1 / 2 の寸法に設定している。 凸部 3 1 の形状をこのよ う な幅寸法に設定する こ とによ り、 ア ンダーフィ ル材 2 3 がマウ ン ト部 8等へ回り込むこ とを 防止している。 更にア ンダーフィ ル材 2 3 が、 早く I Cチップ 2 のバン プ 4側に回り込む役目も果たしている。
また、 第 1 0 図 ( b ) に示すよ う に、 凸部 3 1 は I Cチップ 2 の裏面 Rよ り高く 、 更にバンプ 4 が接続するベース 1 の接合面 S まで形成され ている。 このよ う に凸部 3 1 を形成する こ とによ り、 ベース 1 の側壁を ア ンダーフィ ル材 2 3 が這い上がるこ とや、 A Tカ ッ ト水晶振動子 6 の
マウ ン ト部 8への回 り込み等を防止できる。 また、 凸部 3 1 を形成する こ とによ り、 ベース 1 の接合面にアンダ一フィル材 2 3 が早く 浸透する 役目も兼ねている。
隙間 3 2 は、 少な く と もア ンダーフ ィ ル材 2 3 の粒子以上の間隔があ ればよ く 、 種々のアンダーフィ ル材 2 3 の浸透特性実験から理想的には 0 . 0 5 m m程度が適している。
凸部 3 1 の形状は、 第 1 2 図に示すよ う に溝部 3 3 が形成されている よ うな形状でもよい。
以上によ り、 第 1 0図 ( b ) に示すよ う に、 ア ンダーフ ィ ル材 2 3 が I Cチップ 2 のバンプ 4側の隙間に完全に浸透して、 バンプ 4 の周囲を 被覆する。
このアンダーフ ィル材 2 3 は、 接合の信頼性を高める と と もに、 熱伝 導性を良く して I Cチップ 2 の発熱を外部に逃がす役目も兼ねている。 以上、 セラ ミ ツ ク及び金属といった信頼性が高く 、 かつ安価な構成部 品を用いる こ とによ り、 例えば横 2 〜 3 . 2 m m、 幅 2 〜 2 . 5 m m、 厚さ 0 . 7 〜 1 . 0 m mという小型薄型の高信頼性の圧電発振器が安価 に提供できる。
(実施例 6 )
第 1 4 図は、 本発明のさ らに他の実施例の水晶発振器の構造を示す構 造図であ り、 第 1 5 図は、 第 1 4 図の部分 A Rの構成例を示す拡大平面 図である。
バンプ形成工程は、 第 2 図に示すよ う に例えば 4 イ ンチ〜 6 イ ンチの ウェハ一状態の I Cチップ 2 の各パッ ド 1 4 に、 その線径が例えば Φ 2 5 〜 3 5 u m程度の A uボンディ ング細線を用いて超音波バンプボンデ ィ ングによ り、 複数のバンプ 4 を形成する。
また、 F C B工程は、 第 5 図のフ リ ップチップボンディ ングの加工ェ
程図に示すよう に、 ゥヱハ一上の I Cチップ 2 が角錐コ レツ ト等のノズ ルによ り ピッ クアップされ、 反転して超音波ホーンの先端ノズルに受け 渡しされる。 そして、 フ リ ップチップボンディ ング装置に設けられた画 像認識等のシステムによ り、 I Cチップ 2 がァライ メ ン ト されて精度良 く ベース i のマウ ン トエリ アにチップマウ ン ト される。
このよう にバンプ 4 を形成したパッ ド 1 4 には、 荷重と超音波による 負荷が繰り返し加えられパッ ド 1 4 に、 ダメージが発生する可能性が一 見あ りそうであるが、 本実施形態では以下のよ う にしてこれを防止して いる。
本実施例では、 第 1 5 図に示すよ うな I Cチップ 2 にバンプを形成す る超音波接合の超音波の振動方向 U S 2 と、 第 1 4 図に示すよ う な I C チップ 2 をベース 1 に超音波接合する超音波の振動方向 U S 1 とが異な る方向、 好ま しく は例えば 9 0 ° 異なる方向となるよ う に設定されてい る。
このよう に振動方向 U S 1 と振動方向 U S 2 を異なる方向にする こ と によ り、 超音波による負荷が繰り返し加えられパッ ド 1 4 にダメージが 発生するのを防止する こ とができる。
本発明は、 上記実施の形態に限定されず、 特許請求の範囲を逸脱しな い範囲で種々の変更を行う こ とができる。
例えば、 発振回路を有するワ ンチップの半導体集積回路と、 圧電振動 子に A Tカ ツ ト水晶振動子と を用いた水晶発振器を例に述べてきたが、 本発明はそれに限定される こ とな く 、 例えば電圧制御水晶発振器 ( V C
X 0 ) 、 温度補償水晶発振器 ( T C X O ) 、 S A W発振器あるいはリ ア ルタイ ムクロッ クモジユール等の半導体集積回路を内蔵した圧電デバイ ス全てに適用できる。 更に、 本発明は、 水晶振動子チップや S A Wチッ プをパッケージにフ リ ップチップボンディ ングによ り実装する圧電デバ
イスにも同様に適用できる。
以上説明したよう に本発明によれば、 入出力用の電極パターンが形成 されたベースのセンターに開口部が形成され、 開口部のセンタ一に半導 体集積回路が搭載され、 半導体集積回路はベースの電極パターンと複数 のバンプによ り接合されている構造によ り、 応力は半導体集積回路に均 一に加わるこ とにな り特定のバンプへ応力が集中する こ とがな く なる。 これによ り、 バンプと電極パターンとの接合不良のない構造的に優れた 圧電発振器を提供できる。
また、 本発明によれば、 半導体集積回路は半導体集積回路の能動素子 面にダミーバンプが形成されてお り、 そのダミ一バンプが、 ベースの電 極パターンに接続されている構造によ り、 バンプに加わる応力を均一化 するこ とができる。 また、 超音波による接合加工がバラ ンス良く行え、 半導体集積回路が傾いて実装されるこ と もな く 、 高品質の圧電発振器を 提供できる。
また、 本発明によれば、 ア ンダーフィ ル材を半導体集積回路の裏面を 含み、 半導体集積回路全体を覆う よ う にして半導体集積回路の周囲に形 成する こ とによ り、 半導体集積回路とベースの接合の信頼性を高める と と もに、 半導体集積回路の発熱をァ ンダーフ ィ ル材を伝導させてパッケ ―ジ外部に逃がすこ とができる。
また、 本発明によれば、 半導体集積回路に印加される超音波の振動方 向を規定するこ とによ り、 隣接するバンプ同士のシ ョー ト を防止し、 ま た全てのバンプと電極パターンとの接合が均一に行われる等の安定した 超音波接合を行う こ とができ、 高品質で歩留ま りの良い圧電発振器を提 供できる。
また、 本発明によれば、 半導体集積回路に形成された複数のバンプの 形状を、 それぞれ例えば直径 Φ 8 0〜 9 0 〃 m、 高さ 3 0〜 3 5 〃 m、
00/334
2 0 及び直径 Φ 4 0 〜 4 5 〃 m、 高さ 3 0 〜 3 5 〃 mの 2段形状のバンプに 形成する こ とによ り、 半導体集積回路とベースのギャ ップを数十 m ( 約 3 0 〃 m前後) に保つこ とができ、 シ ョ ー トや接合ズレ等の発生しな い安定した超音波接合を行う こ とができる。
また、 本発明によれば、 半導体集積回路の各辺に対向する少なく と も 1 つ以上のベースの側壁に凸部を形成したこ とによ り、 ディ スペンサー 等の塗布装置から塗布されたア ンダーフィ ル材を、 完全に半導体集積回 路のバンプ部の隙間に浸透させる こ とができ、 ァンダ一フ ィル材でバン プ部を確実に被覆する こ とが可能となる。 また、 この構造によ り、 必要 なだけの少量のァ ンダ一フ ィ ル材を塗布する こ とが可能とな り、 アンダ ーフ ィ ル材が A T力 ッ ト水晶振動子等に付着して、 発振停止や発振周波 数のバラツキ等の不具合を発生させるこ とを防止するこ とができる。
また、 本発明によれば、 半導体集積回路にバンプを形成する超音波接 合の超音波の振動方向と、 半導体集積回路をパッケージに超音波接合す る超音波の振動方向とを異なる方向とするこ とによ り、 超音波による負 荷が繰り返し加えられてパッ ドにダメージが発生するのを防止する こ と ができる。 産業上の利用可能性
このように、 本発明は、 半導体集積回路と圧電振動子とをパッケージ に内蔵した圧電デバイ ス及びその製造方法と して用いるのに適している
Claims
1 . 半導体集積回路と圧電振動子とをパッケージに内蔵した圧電デバイ スにおいて、
入出力用の電極パターンが形成されたベースのセンターに開口部が形 成され、 前記開口部のセンタ一に前記半導体集積回路が搭載され、 前記 半導体集積回路は前記ベースの電極パター ン と複数のバンプによ り接合 されている
こ と を特徴とする圧電デバイ ス。
2 . 前記半導体集積回路に形成された複数のバ ンプが、 前記半導体集積 回路の能動素子面のセ ン ター周辺に等間隔に形成されている こ と を特徴 とする請求の範囲第 1項に記載の圧電デバイス。
3 . 前記半導体集積回路に形成された複数のバンプが、 前記半導体集積 回路の能動素子面のセンターを中心と して、 同心円上に形成されている こ とを特徴とする請求の範囲第 1 項に記載の圧電デバイス。
4 . 前記半導体集積回路は能動素子面にダミーバンプが形成されている こ とを特徴とする請求の範囲第 1 項に記載の圧電デバイス。
5 . 前記半導体集積回路に形成されたダミ ーバンプが、 前記ベースの電 極パターンに接続されている こ と を特徴とする請求の範囲第 4 項に記載 の圧電デバイ ス。
6 . 前記圧電振動子がマウ ン ト される積層部が前記半導体集積回路の周 囲を囲み、 かつ少なく と も第 1 層、 第 2層の 2層で形成されてお り、 前 記第 1層の開口部が前記第 2層の開口部よ り大き く 形成されている こ と を特徴とする請求の範囲第 1 項に記載の圧電デバイス。
7 . 前記半導体集積回路に形成された複数のバ ンプの直径が、 それぞれ 前記半導体集積回路の能動素子面のパッ ドの開口部の 1辺の 0 . 8 〜 0
. 9倍及び 0 . 4 〜 0 . 4 5倍の 2段形状のバンプで形成されているこ とを特徴とする請求の範囲第 1 項に記載の圧電デバイ ス。
8 . 前記べ一スがセラ ミ ッ クの積層基板からなる こ とを特徴とする請求 の範囲第 1 項に記載の圧電デバイ ス。
9 . 前記半導体集積回路に形成された複数のバンプがそれぞれ A uバン プであるこ とを特徴とする請求の範囲第 1 項に記載の圧電デバイ ス。
1 0 . 前記半導体集積回路の各辺に対向する少なく と も i つ以上のベー スの側壁に、 凸部を形成したこ と を特徴とする請求の範囲第 1 項に記載 の圧電デバィ ス。
1 1 . 前記半導体集積回路の長手方向の 2辺に対向するベースの側壁に 、 凸部を形成したこ と を特徴とする請求の範囲第 1 0項に記載の圧電デ バイ ス。
1 2 . 前記ベースの側壁に形成した凸部が、 前記半導体集積回路と同じ 高さかあるいはそれ以上である こ とを特徴とする請求の範囲第 1 0項に 記載の圧電デバイス。
1 3 . 前記ベースの側壁に形成した凸部と前記半導体集積回路との隙間 が、 0 . 0 5 〜 0 . 1 5 m mとなるよ う にしたこ と を特徴とする請求の 範囲第 1 0項に記載の圧電デバイ ス。
1 4 . 半導体集積回路と圧電振動子とをパッケージに内蔵した圧電デバ イ スにおいて、
入出力用の電極パターンが形成されたベースに開口部が形成され、 複 数のバンプが前記半導体集積回路の能動素子面の対向する 2辺に形成さ れ、 前記開口部に前記半導体集積回路が搭載され、 前記半導体集積回路 は前記べ一スの電極パターンと前記複数のバンプによ り接合されている こ とを特徴とする圧電デバイ ス。
1 5 . 前記半導体集積回路に形成された複数のバンプが、 前記半導体集 積回路の能動素子面のセ ン ター周辺に等間隔に形成されている こ とを特 徴とする請求の範囲第 1 4 項に記載の圧電デバイ ス。
1 6 . 前記半導体集積回路は能動素子面にダミ ーバンプが形成されてい るこ とを特徴とする請求の範囲第 1 4項に記載の圧電デバイ ス。
1 7 . 前記半導体集積回路に形成されたダミ ーバンプが、 前記ベースの 電極パターンに接続されている こ とを特徴とする請求の範囲第 1 6項に 記載の圧電デバイ ス。
1 8 . 前記圧電振動子がマゥ ン ト される積層部が前記半導体集積回路の 周囲を囲み、 かつ少な く と も第 1 層、 第 2層の 2 層で形成されてお り、 前記第 1 層の開口部が前記第 2層の開口部よ り大き く形成されているこ とを特徴とする請求の範囲第 1 4項に記載の圧電デバイス。
1 9 . 前記半導体集積回路に形成された複数のバンプの直径が、 それぞ れ前記半導体集積回路の能動素子面のパッ ドの開口部の 1辺の 0 . 8 〜 0 . 9倍及び 0 . 4 〜 0 . 4 5倍の 2段形状のバンプで形成されている こ と を特徴とする請求の範囲第 1 4 項に記載の圧電デバイス。
2 0 . 前記ベースがセラ ミ ッ ク の積層基板からなる こ とを特徴とする請 求の範囲第 1 4項に記載の圧電デバイ ス。
2 1 . 前記半導体集積回路に形成された複数のバンプが A uバンプであ る こ とを特徴とする請求の範囲第 1 4項に記載の圧電デバイ ス。
2 2 . 半導体集積回路と圧電振動子とをパッケージに内蔵した圧電デバ ィ スにおいて、
入出力用の電極パター ンが形成されたベースのセンタ一に開口部が形 成され、 複数のバンプが前記半導体集積回路の能動素子面の対向する 2 辺に形成され、 前記開口部のセンターに前記半導体集積回路が搭載され 、 前記半導体集積回路は前記ベースの電極パターン と前記複数のバンプ
によ り超音波接合手段によ り接合されている
こ とを特徴とする圧電デバイス。
2 3 . 前記半導体集積回路に印加される超音波の振動方向が、 前記複数 のバンプが形成された前記半導体集積回路の能動素子面の対向する 2辺 に対し、 垂直方向である こ とを特徴とする請求の範囲第 2 2項に記載の 圧電デバイ ス。
2 4 . 前記ベースの電極パターンの印刷方向と前記半導体集積回路に印 加される超音波の振動方向が同一方向である こ とを特徴とする請求の範 囲第 2 2項に記載の圧電デバイ ス。
2 5 . 前記半導体集積回路に形成された複数のバンプの直径が、 それぞ れ前記半導体集積回路の能動素子面のパッ ドの開口部の 1辺の 0 . 8 〜 0 . 9倍及び 0 . 4 〜 0 . 4 5倍の 2段形状のバンプで形成されている こ とを特徴とする請求の範囲第 2 2項に記載の圧電デバイ ス。
2 6 . 前記半導体集積回路に形成された複数のバンプの形状が、 それぞ れ直径 8 0 ~ 9 0 〃 m、 高さ 3 0 〜 3 5 〃 m、 及び直径 4 0 〜 4 5 m 、 高さ 3 0 〜 3 5 〃 mの 2段形状のバンプで形成されている こ とを特徴 とする請求の範囲第 2 5項に記載の圧電デバイ ス。
2 7 . 前記ベースがセラ ミ ッ クの積層基板からなるこ とを特徴とする請 求の範囲第 2 2項に記載の圧電デバイス。
2 8 . 前記半導体集積回路に形成された複数のバンプが A uバンプであ るこ とを特徴とする請求の範囲第 2 2項に記載の圧電デバイス。
2 9 . 前記ベースの電極パターンの長手方向と、 前記半導体集積回路に 印加される超音波の振動方向とが同一方向である こ とを特徴とする請求 の範囲第 2 2項に記載の圧電デバイ ス。
3 0 . 半導体集積回路と圧電振動子とをパッ ケージに内蔵した圧電デバ イスにおいて、
前記半導体集積回路にバンプを形成する超音波接合の超音波の振動方 向と、 前記半導体集積回路を前記パッ ケージに超音波接合する超音波の 振動方向とが異なる方向であるこ と を特徴とする請求の範囲第 2 2項に 記載の圧電デバイ ス。
3 1 . 半導体集積回路と圧電振動子とをパッケージに内蔵した圧電デバ ィ スの製造方法において、
前記半導体集積回路に金属のバンプを形成する工程と、
前記金属のバンプが形成された前記半導体集積回路をベースに超音波 接合によ り接続する工程と、
超音波接合加工中に前記半導体集積回路の高さ方向の検出を行う工程 と、
前記圧電振動子をマウ ン トする工程と、
前記ベースに金属製の リ ッ ドを気密封止する工程と
からなるこ とを特徴とする圧電デバイ スの製造方法。
3 2 . 半導体集積回路と圧電振動子と をパッケージに内蔵した圧電デバ ィスの製造方法において、
前記半導体集積回路に金属のバンプを形成する工程と、
前記金属のバンプが形成された前記半導体集積回路をベースに超音波 接合によ り接続する工程と、
超音波接合加工中に前記半導体集積回路の高さ方向の検出を行う工程 と、
アンダーフィル材を前記半導体集積回路の裏面を含み、 前記半導体集 積回路全体を覆う よ う にして前記半導体集積回路の周囲に形成する工程 と、
前記圧電振動子をマウ ン トする工程と、
前記ベースに金属製の リ ッ ドを気密封止する工程と
からなるこ とを特徴とする圧電デバイスの製造方法。
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