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WO2000013318A1 - Regulateur de commutation et systeme lsi - Google Patents

Regulateur de commutation et systeme lsi Download PDF

Info

Publication number
WO2000013318A1
WO2000013318A1 PCT/JP1999/004627 JP9904627W WO0013318A1 WO 2000013318 A1 WO2000013318 A1 WO 2000013318A1 JP 9904627 W JP9904627 W JP 9904627W WO 0013318 A1 WO0013318 A1 WO 0013318A1
Authority
WO
WIPO (PCT)
Prior art keywords
switching
turned
output
transistors
transistor
Prior art date
Application number
PCT/JP1999/004627
Other languages
English (en)
French (fr)
Inventor
Jun Kajiwara
Katsuji Satomi
Shiro Sakiyama
Masayoshi Kinoshita
Katsuhiro Ootani
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Priority to JP2000568186A priority Critical patent/JP3598065B2/ja
Priority to KR1020007004580A priority patent/KR100662172B1/ko
Priority to US09/530,267 priority patent/US6429633B1/en
Priority to DE69925104T priority patent/DE69925104T2/de
Priority to EP99940513A priority patent/EP1028528B1/en
Publication of WO2000013318A1 publication Critical patent/WO2000013318A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements

Definitions

  • the present invention belongs to a technology relating to switching regile, and particularly to a technology for reducing switching noise.
  • the switching regulator is known as a regulation regulator that is much more efficient than the linear regulator due to its operating principle, and various methods have been researched and developed so far. As the operation speed of the LSI increases and the power consumption decreases, the demand for higher efficiency and higher switching speeds has been further increased for the switching technology.
  • Fig. 18 shows a conventional switching regulator, showing the basic circuit configuration of a step-down synchronous rectification switching power supply (DC / DC converter).
  • the DC power supply 1 is a source for generating the output of the switching power supply, and is a target for shoving.
  • the DC power supply 1 has its power supply connected to the source terminal of an output switching transistor 2 composed of a P-type MOS transistor, and has its GND connected to a rectifying switching transistor composed of an N-type MOS transistor. 3 is connected to the source terminal.
  • FIG. 19 is a evening chart showing the operation of the switching regulation in FIG. 18.
  • the control unit 5 compares the output voltage Vout with the reference voltage Vref, and performs on / off control of the switching transistors 2 and 3 based on the comparison result.
  • the voltage comparator 4 compares the output voltage Vout with the reference voltage Vref, and upon receiving this comparison result, the pulse generation circuit 6 outputs a pulse signal SC for on / off control.
  • This signal SC is supplied to the gate driving buffers 8 and 9 of the switching transistors 2 and 3.
  • the drain voltage VD of the switching transistors 2 and 3 is chopped by the on / off operation of the switching transistors 2 and 3 and the diode 11, and a smoothing circuit 1 having an inductance element 12 and a capacitor 13 is provided. 4 and output as the output voltage V out.
  • the conversion efficiency is defined by the following equation.
  • the switching transistors 2, 3 are turned on as much as possible to optimize the switching size, or to increase the switching frequency. It was necessary to reduce the AC loss by performing high-speed switching. However, when switching at a high speed, this causes a problem that large switching noise occurs.
  • a so-called parasitic inductor 102 exists in the power supply wiring.
  • VDS of the switching transistors 2 and 3 When the source-drain voltage VDS of the switching transistors 2 and 3 is large, di / dt noise caused by the parasitic inductor 102 is generated by a sudden current change due to the switching operation. This noise fluctuates the power supply voltage level each time switching is performed, so that a similar noise appears in the output voltage Vout. As a result, the output voltage V out is L ⁇ di / dt switching noise caused by the conductance 102 is generated.
  • a resonance-type switching regulator with capacitance insertion has conventionally been used.
  • This resonance type switching system performs ZVS (Zero Voltage Switching), that is, zero voltage (current) switching, using LC resonance.
  • ZVS Zero Voltage Switching
  • the configuration of the control circuit of this resonant switching regulator is very complicated, and the timing control is not easy.
  • the resonant switching regulator has a problem that as the output current increases, the AC loss increases, and as a result, the conversion efficiency also decreases. Disclosure of the invention
  • An object of the present invention is to reduce switching noise while maintaining high conversion efficiency as a switching regulator.
  • the present invention includes, as a switching regulator, a plurality of output switching transistors, wherein the plurality of output switching transistors are at least one of an on-operation and an off-operation. Are configured to operate in a predetermined order.
  • the switching regulator according to the present invention is configured such that when the plurality of output switching transistors are on, the on-resistance is turned on in descending order of on-resistance, and when the plurality of output switching transistors is off, the on-resistance is small. It is configured to turn off in order from Is preferred.
  • the switching regulator according to the present invention is configured such that when the plurality of output switching transistors are on, the transistors are turned on in order from a transistor having a smaller width, and when the plurality of output switching transistors are off, a transistor having a larger transistor width is turned on. It is preferable that it is configured to turn off in order.
  • the output switching transistor that is turned on first of the plurality of output switching transistors has a drain current value in an unsaturated region where the drain current value is the switching regulator transistor. It is preferable that the configuration is made so as to be larger than the maximum load current value in the evening.
  • the plurality of output switching transistors are configured to be divided into a plurality of groups, and when the plurality of output switching transistors are turned on, It is preferable that the switch is turned on in order from the group with the smallest number of output switching transistors, and is turned off in order from the group with the largest number of output switching transistors during the off operation.
  • the switching regulator according to the present invention includes a plurality of drive circuits provided for each of the plurality of output switching transistors and operating the output switching transistors in accordance with the drive signals. At least one of the driving circuits is a gate of the output switching transistor. And Inbata driven according to the driving signal, preferably assumed that the Inba Isseki to flow current has a constant current source circuit is controlled to be a certain size.
  • the at least one drive circuit includes a current amount control circuit that controls a magnitude of a current flowing through the inverter controlled by the constant current source circuit according to a load current amount of the switching regulator. Is preferred. Further, the at least one drive circuit receives the drive signal as an input, and forms the inverter. It is preferable to provide a non-overlapping circuit for supplying a signal to the receiver so as not to turn on both the MOS transistor and the N-type MOS transistor.
  • the plurality of switching transistors for output in the switching regulator according to the present invention are relatively large in size, relative to the I / O pad of the LSI in which the switching regulator is configured. It is preferable that the device located at a position close to the I / O pad and having a relatively small size is located at a position relatively far from the I / O pad.
  • the switching regulator according to the present invention is provided for at least one of the plurality of output switching transistors, and sets a timing at which the output switching transistor is turned on or off.
  • Switching power supply It is preferable to have a timing setting circuit that sets according to the load current value in the evening.
  • the switching regulator according to the present invention includes a plurality of rectifying switching transistors, and the plurality of rectifying switching transistors perform at least one of an on operation and an off operation. Preferably, they are configured to operate in a predetermined order. Further, the plurality of rectifying switching transistors are turned on in order of on-resistance when on, and turned off in order of on-resistance when off. Is preferred.
  • a plurality of driving circuits are provided for the plurality of rectifying switching transistors, respectively, and the plurality of driving circuits operate the rectifying switching transistors according to the driving signals.
  • At least one of the inverters drives the gate of the rectifying switching transistor in accordance with the drive signal. It is preferable to include a constant current source circuit for controlling the current flowing through the chamber to a constant magnitude.
  • the switching transistor is provided for at least one of the plurality of rectifying switching transistors, and the timing at which the output switching transistor is turned on or off depends on the load current value of the switching regulator. It is preferable to provide a timing setting circuit for setting the time.
  • the switching regulator according to the present invention further includes a control unit that controls on / off operations of the plurality of output switching transistors, and includes a control unit that controls on / off operations of the plurality of output switching transistors.
  • the control unit turns on the output switching transistor that is turned on first, and the other output switching transistors respond to a change in the gate signal of the output switching transistor that is turned on before that.
  • the control unit turns off the output switching transistors that are turned off first, and the other output switching transistors are turned off before that.
  • the switching transistor for the output to be turned off is configured to be turned off in response to a change in the gate signal in the evening. .
  • a plurality of rectifying switching transistors are provided, the plurality of rectifying switching transistors are configured to operate in a predetermined order in on-operation and off-operation thereof, and
  • the control unit turns off the rectifying switching transistor which is turned off first, and the other rectifying switching transistors turn off the rectifying switching transistor which is turned off before that.
  • the output switching transistor is turned on in response to a change in the gate signal of the rectifying switching transistor that is turned off last, and the output switching transistor that is turned on is turned on before that for other output switching transistors.
  • the control unit turns off the output switching transistor which is turned off first,
  • the other output switching transistors are turned off in front of them, the output switching transistors are turned off in response to changes in the gate signal, and the rectifying switching transistors that are turned on first are the output switching transistors that are turned off last.
  • the switching transistor is preferably configured to be turned on in response to a change in the gate signal in the evening.
  • the present invention also provides, as an LSI system, the switching regulator according to the present invention, and an LSI core unit operated by a voltage supplied from the switching regulator according to the present invention.
  • FIG. 1 is a diagram showing the configuration of the switching system according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing the internal configuration of the pulse generation circuit 16 in the configuration of FIG.
  • FIG. 3 is a diagram showing a time change of each signal SG, SA1 to SA3, and SB1 to SB3 in the configuration of FIG.
  • FIG. 4 is a diagram showing the characteristics of each output switching transistor 21 to 23 in the configuration of FIG.
  • FIG. 5 is a diagram showing another configuration example of a plurality of output switching transistors.
  • FIG. 6 is a graph showing the characteristics of the transistors 24 to 26 in FIG.
  • FIG. 7 is a circuit diagram showing the internal configuration of the drive circuit 40 in the configuration of FIG.
  • FIG. 8 is a circuit diagram showing another example of the internal configuration of the drive circuit 40 in the configuration of FIG.
  • FIG. 9 is a circuit diagram showing another example of the internal configuration of the drive circuit 40 in the configuration of FIG.
  • FIG. 10 is a diagram showing an example of the layout of the output switching transistors 21 to 23 and the rectifying switching transistors 31 to 33 in the configuration of FIG.
  • FIG. 11 is a diagram showing a configuration of the switching system according to the second embodiment of the present invention.
  • FIG. 12 (a) shows the internal configuration of the edge detection circuit 60 in the configuration of FIG. 11, and FIG. 12 (b) shows the input / output of the edge detection circuit 60 of FIG. 12 (a). It's a minchart.
  • FIG. 13 is a diagram showing a configuration of a switching regulator according to the third embodiment of the present invention.
  • FIG. 14 is a diagram showing a part of the configuration of the switching system according to the fourth embodiment of the present invention.
  • FIG. 15 is a diagram showing a partially modified example of the configuration of FIG.
  • FIG. 16 is a diagram showing a configuration of a switching regulator according to a fifth embodiment of the present invention.
  • FIG. 17 is a diagram showing a configuration of an LSI system including a switching system according to the present invention.
  • FIG. 18 is a diagram showing the configuration of a conventional switching system.
  • FIG. 19 is a voltage waveform diagram of a conventional switching regulator.
  • FIG. 1 is a diagram showing a configuration of a switching camera according to a first embodiment of the present invention.
  • the switching regulator in Fig. 1 is a step-down synchronous rectifier switching regulator (DC / DC converter).
  • DC power supply 1 is a source for generating the output of this switching regulation.
  • the power supply side of DC power supply 1 is connected to the source terminals of a plurality of output switching transistors 21, 22, and 23 each composed of a P-type MOS transistor, and the GND side is connected to an N-type MO transistor.
  • Output switching transistors 21, 22, 23 and rectifying switching transistors 3 connected to the source terminals of rectifying switching transistors 31, 32, 33, respectively, which are constituted by S transistors.
  • the respective drain terminals of 1, 32 and 33 are connected to a diode 11 and a smoothing circuit 10 having an inductance element 12 and a capacitor 13.
  • the control unit 15 controls the on / off operation of the switching transistors 21 to 23 and 31 to 33 in accordance with the output voltage V out of the switching regulator output from the smoothing circuit 10. I do.
  • the voltage comparator 4 compares the output voltage Vout with the reference voltage Vref, and outputs a signal SG indicating the comparison result (the pulse generation circuit 16 receives this signal SG and Outputs signals SA 1 to SA 3 and SB 1 to SB 3 for controlling the on / off operation of the switching transistors 21 to 23 and 31 to 33.
  • a drive circuit 40 is provided for each of the switching transistors 21 to 23 and 31 to 33.
  • Each drive circuit 40 receives the output signals SA 1 to SA 3 and SB 1 to SB 3 of the control unit 15 as drive signals and operates the corresponding switching transistors 21 to 23 and 31 to 33. .
  • the voltages at the drain terminals of the switching transistors 21-23 and 31-33 are smoothed by the smoothing circuit 10 and output as the output voltage Vout.
  • the output switching transistors 21 to 23 have different transistor widths from each other, and the transistor widths increase in the order of 21 to 22 to 23.
  • the on-resistances of the output switching transistors 21 to 23 increase in the order of 23 ⁇ 22 and 21.
  • the rectifying switching transistors 31 to 33 also have different transistor widths, and the transistor widths increase in the order of 31 to 32 to 33. As a result, the ON resistances of the rectifying switching transistors 31 to 33 increase in the order of 33, 32, and 31.
  • the plurality of output switching transistors 21 to 23 and the plurality of rectifying switching transistors 31 to 33 are operated in a predetermined order in the ON operation and the OFF operation. This suppresses a sudden current change during the switching operation, and reduces switching noise.
  • Fig. 2 shows the internal configuration of the pulse generation circuit 16.
  • Fig. 3 shows the time change of the output signal SG of the voltage comparator 4 and the output signals SA1 to SA3 and SB1 to SB3 of the pulse generation circuit 16.
  • the signals SA1 to SA3 and SB1 to SB3 fall in a predetermined order.
  • the output switching transistors 21-23 which are P-type MOS transistors, respond to the falling edges of the signals SA1-SA3.
  • the rectifying switching transistors 31 to 33 which are N-type MOS transistors, are turned on in response to the falling of the signals SB1 to SB3.
  • the signals SA1 to SA3 and SB1 to SB3 rise in a predetermined order.
  • the output switching transistors 21 to 23 perform an off operation
  • the rectifying switching transistors 31 to 33 perform an on operation.
  • the output switching transistors 21 to 23 are When the transistor is turned on, the transistor operates in ascending order of transistor width, in other words, in order of increasing on-resistance. That is, first, the output switching transistor 21 with the smallest transistor width is turned on, then the output switching transistor 22 is turned on, and finally, the output switching transistor 23 with the largest transistor width. Turns on. On the other hand, at the time of the off operation, the transistor operates in order from the transistor having the largest transistor width, in other words, from the transistor having the small on-resistance. That is, first, the output switching transistor 23 having the largest transistor width is turned off. Next, the output switching transistor 22 is turned off, and finally, the output switching transistor 21 having the smallest transistor width is turned off.
  • the rectifying switching transistors 31 to 33 are turned on by the signals SB1 to SB3 in the order of smaller transistor width (31 ⁇ 3 2 ⁇ 3 3) in the ON operation. Then, it operates in order from the one with the largest on-resistance. On the other hand, when the transistor is turned off, the transistor operates in the order of the transistor width (33 ⁇ 32 ⁇ 31), in other words, in the order of the on-resistance.
  • Figure 4 shows the characteristics of the switching transistors 21 to 23 for each output.
  • the fall time of the gate potential of each output switching transistor 21 to 23 is set to be the same.
  • the total size of the plurality of output switching transistors that is, the total transistor width is determined.
  • the ON resistance of each output transistor switch should be as small as possible. Is preferred.
  • it is necessary to increase the transistor width so there is a trade-off between high efficiency and area.
  • the transistor width is increased, the parasitic capacitance of the transistor increases, and the response time as a switch element increases, so that a large switching loss and charge / discharge loss occur due to the switch element itself during on / off operation. I do.
  • the transistor width of each switching transistor is determined.
  • the transistor width of the first-stage output switching transistor 21 is set so that the value of the drain current in the unsaturated region of the drain voltage-current characteristic becomes larger than the maximum load current value to be output by the switching regulator.
  • point A is a boundary point between the non-saturated region and the saturated region in the characteristics of the switching transistor 21 for output, and the current value at point A is the maximum load of the switching regulator. It is larger than the current value Imax.
  • the transistor width of the output switching transistor 21 is l mm.
  • the output switching transistor 21 in the first stage is configured so that the value of the drain current in the unsaturated region of the characteristic is larger than the maximum load current value in the switching regulator. Is preferred.
  • the output switch The switching interval is set such that the transistor is turned on when the characteristic of the switching transistor 21 changes from the saturated region to the non-saturated region.
  • the time change rate di / dt of the drain current becomes constant. Set it to a size like that. For example, assume that the transistor width of the output switching transistor 22 is 3 mm.
  • the transistor switching width is selected so that the time-varying rate di / dt of the drain current becomes constant when the second-stage output switching transistors 23 are turned on. For example, assume that the transistor width of the output switching transistor 23 is 10 mm.
  • the transistor widths of the rectifying switching transistors 31 to 33 can be determined by the same method as described above.
  • a plurality of output switching transistors are turned on in order of on-resistance during on-operation, and are turned off in descending order of on-resistance during off-operation.
  • t which is optimized so that the time rate of change di / dt of the door transistor width current is substantially constant for each output sweep rate Uz quenching transistor, rapid electrodeposition during sweep rate Dzuchingu operation of the output sweep rate Tsu quenching transistor Current change can be suppressed, and noise due to the parasitic inductor can be reduced.
  • both the output switching transistor and the rectifying switching transistor are configured in a plurality of stages.
  • switching transistor for output or switching transistor for rectification In the evening one of the ON operation and the OFF operation may be operated in a predetermined order.
  • FIG. 5 is a diagram showing another configuration example of a plurality of switching transistors for output.
  • the plurality of output switching transistors 20A shown in FIG. 5 are configured by dividing eight transistors having the same transistor width into three groups. That is, the first group 24 is constituted by the transistors 24a, the second group 25 is constituted by the transistors 25a to 25c, and the third group is constituted by the transistors 26a to 26e. There are 26 configured.
  • control unit 15 turns on or off the plurality of output switching transistors 20A for each group. That is, the transistors 24 a of the first group 24 are controlled by the signal SA 1, the transistors 25 a to 25 c of the second group 25 are respectively controlled by the signal SA 2, and the third group 2
  • the six transistors 26a to 26e are each controlled by a signal SA3.
  • FIG. 6 is a diagram showing the characteristics of the transistor of each group 24 to 26.
  • the fall time of the gate potential in each switching transistor is set to be the same for easy understanding.
  • the number of transistors belonging to the first group 24 is adjusted so that the value of the drain current in the unsaturated region of the drain voltage-current characteristic becomes larger than the maximum load current value to be output by the switching regulator. Then, decide.
  • point A is a boundary point between the unsaturated region and the saturated region in the characteristics of the transistor belonging to the first group 24, and the current value at point A is the maximum load current in the switching regulator. It is larger than the flow value Imax.
  • a switching interval is set so that the transistors belonging to the second group 25 are turned on when the characteristics of the transistors belonging to the first group 24 reach from the saturated region to the non-saturated region.
  • the number of the transistors is determined by the total time change rate di / dt of the drain current in the drain-source voltage VDS when the characteristics of the transistors belonging to the first group 24 reach the unsaturated region from the saturated region. Set the maximum number to be constant.
  • the number of transistors belonging to the second group is three.
  • the number of transistors belonging to the third group 26 is set so that the total time change rate d i / dt of the drain currents becomes constant when the transistors are turned on.
  • the number of transistors belonging to the third group is five.
  • the number of transistors belonging to each group is set so that the time rate of change di / dt of the current is constant, and when the transistor is on, the transistor is turned on. Turn off when The number of Transistors is reduced and turned off. As a result, it is possible to suppress a rapid current change during the switching operation of the output switching transistor, and to reduce noise due to the parasitic inductor.
  • FIG. 7 is a circuit diagram showing the internal configuration of the driving circuit 40.
  • the drive circuit 40 shown in FIG. 7 operates the output switching transistor 23, and the driver circuit 41 drives the gate of the output switching transistor 23 according to the signal SA3.
  • a constant current source circuit 42 configured to allow a constant current I to flow through the inverter 41.
  • the driving circuit 40 includes one inverter 41.
  • the drive circuit 40 is composed of only an inverter 41 consisting of a P-type MOS transistor 41a and an N-type M ⁇ S transistor 4 lb, the current during gate charge and discharge Since the change is large, di / dt noise may be generated. Therefore, by providing a constant current source circuit 42 for controlling the current I flowing through the inverter 41 to a constant magnitude as shown in FIG. Changes can be suppressed and noise can be prevented.
  • the constant current source circuit 42 It is not always necessary to provide the constant current source circuit 42 as shown in FIG. 7 in all the drive circuits 40, but may be provided only in some of the drive circuits 40.
  • the di / dt noise caused by the current change during gate charging / discharging increases as the transistor width increases. Therefore, the effect of noise removal can be obtained most remarkably when the constant current source circuit 42 is provided in the drive circuit 40 that drives the output switching transistor 23 having the largest transistor width.
  • the constant current source circuit 42 is provided in the drive circuit 40 that drives the other output switching transistors 21 and 23 and the rectification switching transistors 31 to 33, noise can be eliminated. The effect is obtained, and it goes without saying that the more the constant current source circuit 42 is provided in more drive circuits 40, the more remarkable the effect of noise removal is obtained as a whole switching regulator.
  • FIG. 8 is a circuit diagram showing another internal configuration of the drive circuit 40.
  • the drive circuit 4OA shown in FIG. 8 includes a load current monitor circuit 43 and a current amount control circuit 44 in addition to the inverter 41 and the constant current source circuit 42.
  • the current control circuit 44 includes transistors 44 a and 44 b connected in series and connected in parallel with the resistor 42 a of the constant current source circuit 42.
  • the load current monitor circuit 43 turns on the transistors 44 a and 44 b of the current amount control circuit 44 according to the magnitude of the load current. Switch control. Thereby, the resistance value of the resistor 42 a is substantially controlled, and the magnitude of the constant current I flowing through the inverter 41 is controlled.
  • the load current monitor circuit 43 may have various configurations. For example, a plurality of comparators for comparing the output voltage Vout with a predetermined reference voltage are provided, and the transistors 44a and 44b of the current amount control circuit 44 are controlled according to the output of each comparator. It may be. Further, the drain voltage of the output switching transistor 23 may be monitored. Alternatively, the magnitude of the load current may be determined in accordance with the operating state of the device provided with the switching regulator. For example, in the case of a mobile phone, it may be determined that the load current is large during a call and the load current is small during standby.
  • FIG. 9 is a circuit diagram showing another internal configuration of the drive circuit 40.
  • the drive circuit 40B shown in FIG. 9 includes a non-overlap circuit 45 in addition to the inverter 41 and the constant current source circuit 42.
  • the constant current source circuit 42 is provided in order to slow down the current change at the time of charging and discharging the gate of the output switching transistor 23.
  • the gate charge / discharge takes a corresponding amount of time and noise is reduced, but the efficiency deteriorates.
  • Current change when charging and discharging the gate of output switching transistor 23 In order to slow down power consumption and to suppress the deterioration of efficiency, it is conceivable to slow down the switching of Invar 41.
  • a non-overlap circuit 45 is provided for gate control of the inverter elements 4 la and 41 b of the inverter element 41 and the inverter elements 41 a and 41 are provided. 1b is prevented from turning on. As a result, generation of a through current in the inverter 41 can be avoided.
  • the inverters 45a and 45b of the non-overlap circuit 45 have an asymmetrical transistor width inside.
  • the inverter transistor width is set so that the P-type MOS transistor 41 a turns on slowly and turns off quickly, the output potential falls slowly, and the rise rises steeply. Should be set.
  • the inverter 45b is designed so that the output potential rises slowly and falls steeply so that the N-type MOS transistor 41b turns on slowly and turns off quickly.
  • the internal transistor width may be set.
  • FIG. 10 is a diagram schematically showing an example of the layout of the output switching transistors 21 to 23 and the rectifying switching transistors 31 to 33 shown in FIG. As shown in Fig.
  • the relatively large transistors 21 and 31 are placed relatively close to the I / O pad, while the relatively small transistors 23 and 33 Is located relatively far from the I / O pad.
  • Large transistors Transistors 21 and 31 are provided to obtain high conversion efficiency, so arrange them near the I / O pad to shorten the wiring and reduce wiring resistance. Need to be On the other hand, the transistors 23 and 33, which are small in size, are provided to remove noise due to their high on-resistance. It can be said that it is rather preferable for the value to be large.
  • transistors 21 and 31 function as diodes to release the charge of the surge, placing the large-sized transistors 21 and 31 closer to the outside of the LSI chip is important in terms of surge protection. preferable.
  • FIG. 11 is a diagram showing a configuration of the switching system according to the second embodiment of the present invention. 11, the same components as those in FIG. 1 are denoted by the same reference numerals as those in FIG.
  • the pulse generation circuit 16 A of the control unit 15 A receives the output signal SG of the voltage comparator 4 and turns on the switching transistors 21 to 23 and 31 to 33. ⁇ Output two signals SA and SB for controlling the OFF operation.
  • an edge detection circuit 60 is provided at a stage preceding the driving circuit 40 for each of the switching transistors 21 to 23 and 31 to 33.
  • the input signals A and B of each edge detection circuit 60 are provided with the output signal of the pulse generation circuit 16 A or the gate signal output from the drive circuit 40 provided for another switching transistor. Entered.
  • FIG. 12 (a) shows the internal configuration of the edge detection circuit 60
  • FIG. 12 (b) shows the inputs A and B and the output 0 UT of the edge detection circuit 60 shown in FIG. 12 (a).
  • the edge detection circuit 60 sets the output OUT to "H” in response to the rising edge of input A, and the output OUT to "L” in response to the falling edge of input B. Circuit.
  • the output switching transistors 21 to 23 operate as follows.
  • the pulse generation circuit 16 A sets the signal SA to “L” when the output switching transistors 21 to 23 are on. In response to the fall of this signal SA, first, the output switching transistor 21 having the highest on-resistance is turned on. Next, in response to the fall of the gate signal of the output switching transistor 21, the next-stage output switching transistor 22 is turned on. Similarly, in response to the fall of the gate signal of the output switching transistor 22, the output switching transistor 23 having the smallest on-resistance is turned on. That is, the output switching transistors 21 to 23 are turned on in descending order of the on-resistance according to the fall of the output signal SA of the pulse generation circuit 16A.
  • the noise generation circuit 16A sets the signal SA to "H". In response to the rise of the signal SA, first, the output switching transistor 23 having the smallest on-resistance is turned off. Next, in response to the rise of the gate signal of the output switching transistor 23, the output switching transistor 22 is turned off, and similarly, the gate signal of the output switching transistor 22 is output. In response to the rise, the output switching transistor 21 is turned off. That is, the output switching transistors 21 to 23 are turned off in ascending order of on-resistance according to the rise of the output signal SA of the pulse generation circuit 16A.
  • the rectifying switching transistors 31 to 33 operate similarly.
  • the pulse generation circuit 16 A sets the signal SB to “H” when the rectifying switching transistors 31 to 33 are turned on.
  • the rectifying switching transistor 31 having the highest on-resistance is turned on.
  • Receiving the rise of the gate signal of the rectifying switching transistor 31, the rectifying switching transistor 32 turns on.
  • Receiving the rise of the gate signal of the rectifying switching transistor 32 Rectifier switching tiger with minimum on-resistance 3 3 turns on.
  • the pulse generation circuit 16A sets the signal SB to "L".
  • the rectifying switching transistor 33 with the lowest on-resistance is turned off, and thereafter, the rectifying switching transistors 32, 31 are turned off in that order. That is, the rectifying switching transistors 31 to 33 are turned on in descending order of the on-resistance in accordance with the rise of the output signal SB of the pulse generation circuit 16A, while being turned on in response to the fall of the signal SB. Turn off the fan order in ascending order.
  • the ON / OFF operation of the switching transistor for output and rectification is controlled by the two pulse signals SA and SB output from the pulse generation circuit 16A. can do. Therefore, even if the number of switching transistors is further increased, there is no need to increase the number of gate control signals and their signal lines.
  • FIG. 13 is a diagram showing a configuration of a switching regulator according to the third embodiment of the present invention.
  • components common to FIG. 11 are denoted by the same reference numerals as in FIG. 11.
  • the pulse generation circuit 16 B of the control unit 15 B outputs one signal SX, and this signal SX is generated by the output switching transistor 23 having the smallest on-resistance.
  • the input A of the edge detection circuit 6, the input B of the edge detection circuit 60 of the rectifying switching transistor 33 having the smallest on-resistance, and the 0 R are supplied to one input of the R gate 65.
  • the other input of the R gate 65 is supplied with the gate signal of the rectifying switching transistor 31 having the largest ON resistance.
  • the output of the OR gate 65 is supplied to the input B of the edge detection circuit 6 ⁇ of the output switching transistor 21 having the highest on-resistance.
  • the input A of the edge detection circuit 60 of the rectifying switching transistor 31 having the largest on-resistance is connected to the input A. Is supplied with a gate signal of the switching transistor 21 for output. The rest of the configuration is the same as in FIG.
  • the pulse generation circuit 16B sets the signal SX to "L" when the output switching transistors 21 to 23 are turned on and the rectifying switching transistors 31 to 33 are turned off. I do. As a result, first, the rectifying switching transistor 33 is turned off, and then the rectifying switching transistors 32 and 31 are turned off in that order. Then, the output of the OR gate 65 falls in response to the fall of the gate signal of the rectifying switching transistor 31, whereby the output switching transistor 21 turns on. Next, the output switching transistors 22 and 23 are sequentially turned on.
  • the pulse generation circuit 16B sets the signal SX to "H". To As a result, first, the output switching transistor 23 is turned off, and then the output switching transistors 22 and 21 are turned off in that order. The rectifying switching transistor 31 is turned on in response to the rise of the gate signal of the output switching 21. Next, the rectifying switching transistors 32 and 33 are turned on in order.
  • the ON operations of the output switching transistors 21 to 23, the OFF operations of the rectifying switching transistors 31 to 33, and the output switching transistors 21 to The off-operation of 23 and the on-operation of rectifying switching transistors 31 to 33 are performed continuously in each case. Further, control of the on / off operation of the switching transistor for output and rectification can be realized by one pulse signal SX output from the pulse generation circuit 16B. Therefore, even if the number of switching transistors is further increased, it is not necessary to increase the number of gate control signals and signal lines thereof. (Fourth embodiment)
  • FIG. 14 is a diagram showing a part of the configuration of the switching system according to the fourth embodiment of the present invention.
  • FIG. 14 shows only the configuration related to the output switching transistor 21, 71 is a load current monitor circuit, and 72 a and 72 b are delay circuits composed of inverter switches.
  • 72 a and 72 b select output when the selected input S is "L”, output the input A as OUT, and when the selected input S is "H”, output the input B as the output ⁇ UT Circuit.
  • the delay circuits 72 a and 72 b and the selection circuits 73 a and 73 b constitute a timing setting circuit.
  • the load current monitor circuit 71 monitors the load current amount of the switching regulator, and outputs "L" when the load current amount is small and outputs "H” when the load current amount is large.
  • the delay from the change of the gate signal or signal SA of the output switching transistor 22 to the change of the gate signal of the output switching transistor 21 is small when the load current is small.
  • the delay circuits 72a and 72b When the current is large, the current increases by the amount of delay by the delay circuits 72a and 72b. Therefore, when the load current is small, the order switching interval can be shortened, so that a decrease in efficiency at this time can be suppressed more effectively.
  • FIG. 14 may be provided for another output switching transistor, or may be provided for a rectifying switching transistor.
  • FIG. 14 shows a configuration example in which two types of delays can be set according to the load current, a configuration in which two or more types of delays can be set is also possible.
  • Figure 15 shows an example of a circuit configured to be able to set four types of delay.
  • each time interval of the sequential switching can be appropriately set, so that it is possible to suppress the deterioration of the efficiency when the load current amount is small.
  • FIG. 16 is a circuit diagram showing a configuration of the switching system according to the fifth embodiment of the present invention.
  • a logic circuit 80 is provided to avoid such a through current.
  • the three-input AND circuit 81 receives the driving signals S A1 to S A3 of the output switching transistors 21 to 23 as inputs.
  • the two-input AND circuits 82 a to 82 c use the drive signals SB 1 to SB 3 of the rectifying switching transistors 31 to 33 as one input, and the output of the three-input AND circuit 81 as the other input. I do.
  • the number of output switching transistors is 3
  • a 3-input AND circuit is provided.However, if the number of inputs of the AND circuit is changed according to the number of output switching transistors, It goes without saying that it is good.
  • the logic circuit can be controlled so that all of the plurality of rectifying switching transistors 31 to 33 are off. Any configuration may be used.
  • a supplementary explanation will be given on the implementation of the switching regile LSI. As described above, in order to realize a switching regulator with high conversion efficiency, it is important to reduce the on-resistance of the switching transistor as much as possible. In addition, the loss due to the resistance component of wiring and bonding wires, etc. Can not be ignored. In addition, when using the switching regulator in a portable device, the number of external parts should be as small and small as possible in order to make the shape smaller and lighter.
  • FIG. 1D is a diagram showing an example of an LSI system configured using the switching regulator according to the present invention.
  • the LSI 90 includes an LSI core unit 91 and a DC / DC converter 92, and includes a smoothing circuit 10 as an external component.
  • 93 a to 93 e are pads of the LSI 90.
  • the DC / DC converter 92 includes, for example, a plurality of output switching transistors as described in the above embodiment, and includes the DC / DC converter 92 and the smoothing circuit 10 according to the present invention. Switching regular evenings are configured.
  • the DC / DC converter 92 converts the power supply potentials Vdd and Vss supplied to the pads 93a and 93b into a voltage Vnd by the operation according to the above-described embodiment, and Output.
  • the smoothing circuit 10 smoothes the output voltage Vnd of the DC / DC converter 92 and outputs it as a voltage Vout.
  • the output voltage Vout of the c smoothing circuit 10 is supplied as the internal power supply voltage of the LSI core unit 91. Be paid.

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Description

曰月糸田 β スイ ッチングレギユレ一夕およびこれを用いた L S I システム 技術分野
本発明は、 スイ ッチングレギユレ一夕に関する技術に属するものであり、 特に、 スイ ッチングノィズを低減する技術に属する。 背景技術
近年、 携帯電話やノート型パソコン等の携帯電子機器の普及にはめざましいも のがある。 これに伴い、 半導体技術の分野において、 低消費電力化技術は必須の ものとなってきた。 L S Iの消費電力を抑えるためには、 L S I 自体の電源電圧 を下げるのが効果的であり、 このために、 効率の高い電源電圧変換回路が必要と なっている。
スイ ッチングレギユレ一タは、 その動作原理上、 リニアレギユレ一夕と比較し てはるかに効率の高いレギユレ一夕として知られ、 これまでに、 様々な方式が研 究開発されている。 そして、 L S Iの動作高速化や低消費電力化に伴い、 スイ ツ チングレギユレ一夕に対して、 高効率化および高速スイ ッチング化の要求が、 一 層高まっている。
図 1 8は従来のスィ ツチングレギユレ一夕であって、 降圧型の同期整流方式ス イ ッチング電源 （D C / D Cコンパ'一タ） の基本回路構成を示す図である。 直流 電源 1はこのスィ ツチングレギユレ一夕の出力を生成するためのソースであり、 チヨヅビングの対象である。 直流電源 1はその電源側が、 P型 M O S トランジス 夕によって構成された出力用スイ ッチングトランジスタ 2のソース端子に接続さ れ、 その G N D側が、 N型 M O S トランジスタによって構成された整流用スイ ツ チングトランジスタ 3のソース端子に接続されている。 図 1 9は図 1 8のスイ ッチングレギュレ一夕の動作を示す夕ィ ミングチャート である。 制御部 5は出力電圧 V 0 u t と基準電圧 V r e f とを比較し、 この比較 結果に基づいてスイ ッチングトランジスタ 2 , 3のオン ' オフ制御を行う。 電圧 比較器 4が出力電圧 V 0 u t と基準電圧 V r e f とを比較し、 この比較結果を受 けてパルス生成回路 6はオン · オフ制御のためのパルス信号 S Cを出力する。 こ の信号 S Cはスイ ッチングトランジスタ 2， 3のゲート駆動用バッファ 8 , 9に 与えられる。 スイ ッチングトランジスタ 2、 3のドレイン電圧 V Dはスイ ッチン グトランジスタ 2， 3のオン ' オフ動作およびダイォ一ド 1 1によってチヨヅピ ングされ、 ィンダク夕ンス素子 1 2およびコンデンサ 1 3を有する平滑回路 1 4 によって平滑され、 出力電圧 V o u t として出力される。 なお、 変換効率は次式 で定義される。
変換効率 = (出力電力） / (入力電力） 解決課題
従来のスイ ッチングレギユレ一タでは、 高い変換効率を維持するためには、 ス イ ッチングトランジスタ 2 , 3のオン抵枋をできるだけ下げてスイ ッチングサイ ズの最適化を行ったり、 スィ ツチング周波数を上げて高速スィ ツチングを行うこ とによって交流損失を減らすことが必要であった。 ところが、 高速にスイ ッチン グさせる場合には、 これに起因して、 大きなスイ ッチングノイズが発生するとい う問題が生じた。
すなわち、 図 1 8に示すように、 電源配線にはいわゆる寄生インダクタ 1 0 2 が存在する。 そして、 スイ ッチングトランジスタ 2 , 3のソ一ス ' ドレイン間電 圧 V D Sが大きいときには、 スィ ツチング動作による急激な電流変化によって、 寄生インダクタ 1 0 2に起因する d i / d tノィズが発生する。 このノイズはス イ ッチングの度に電源電圧レベルを揺らし、 これにより、 出力電圧 V o u tにも 同様のノイズが現れる。 この結果、 出力電圧 V o u tに、 電源配線の寄生インダ クタンス 1 0 2に起因する L · d i / d tのスィヅチングノイズが発生してしま う。
このようなスィ ヅチングノイズを低減するために、 例えば従来から、 容量挿入 の共振型スィ ヅチングレギユレ一夕が用いられている。 この共振型スィ ツチング レギユレ一夕は、 L C共振を利用して、 Z V S ( Zero Voltage Swi tching) すな わち零電圧 （電流） スイ ッチングを行うものである。 しかしながら、 この共振型 スイ ッチングレギユレ一夕は、 その制御回路の構成が非常に複雑であり、 また夕 イ ミング制御も容易ではない。 さらに、 この共振型スイ ッチングレギユレ一夕は、 出力電流が大きいほど交流損失が大きくなり、 この結果、 変換効率も低下してし まうという問題を有している。 発明の開示
本発明は、 スイ ッチングレギユレ一タとして、 変換効率を高く維持しつつ、 ス イ ッチングノイズを低減することを目的とする。
具体的には、 本発明は、 スイ ッチングレギユレ一夕として、 複数の出力用スィ ツチングトランジスタを備え、 前記複数の出力用スィ ツチングトランジス夕がそ のオン動作およびオフ動作のうちの少なく とも一方において所定の順に動作する ように構成されたものである。
本発明によると、 複数の出力用スイ ッチングトランジスタが、 そのオン動作お よびオフ動作のうちの少なく とも一方において所定の順に動作するため、 スィ ッ チング動作の際の急激な電流変化を抑えることができる。 これにより、 寄生イン ダクタに起因する d i / d ノイズを低減することができる。 そして、 前記本発明に係るスイ ッチングレギユレ一夕は、 前記複数の出力用ス イ ッチングトランジス夕がオン動作のときはオン抵抗の大きいものから順にオン し、 オフ動作のときはオン抵抗の小さいものから順にオフするように、 構成され ているのが好ましい。
また、 前記本発明に係るスイ ッチングレギユレ一タは、 前記複数の出力用スィ ツチングトランジスタがオン動作のときはトランジスタ幅の小さいものから順に オンし、 オフ動作のときはトランジス夕幅の大きいものから順にオフするように、 構成されているのが好ましい。
また、 前記本発明に係るスイ ッチングレギユレ一夕における， 前記複数の出力 用スイ ッチングトランジスタのうちの最初にオンする出力用スィ ツチングトラン ジス夕は、 非飽和領域における ドレイン電流の値が当該スィ ツチングレギユレ一 夕の最大負荷電流値よりも大きくなるように、 構成されているのが好ましい。 また、 前記本発明に係るスイ ッチングレギユレ一夕は、 前記複数の出力用スィ ツチングトランジスタは複数の群に分かれて構成されており、 前記複数の出力用 スイ ッチングトランジスタが、 オン動作のときは出力用スイ ッチングトランジス タの個数の少ない群から順にオンし、 オフ動作のときは出力用スィ ツチングトラ ンジスタの個数の多い群から順にオフするように、 構成されているのが好ましい また、 前記本発明に係るスイ ッチングレギユレ一夕は、 前記複数の出力用スィ ツチングトランジス夕に対してそれぞれ設けられ、 当該出力用スィ ツチングトラ ンジスタをその駆動信号に応じて動作させる複数の駆動回路を備え、 前記複数の 駆動回路のうちの少なく とも 1つは、 当該出力用スィ ツチングトランジスタのゲ 一トを前記駆動信号に応じて駆動するィンバータと、 前記ィンバ一夕に流れる電 流が一定の大きさになるように制御する定電流源回路とを備えたものとするのが 好ましい。
さらに、 前記少なく とも 1つの駆動回路は、 前記定電流源回路が制御する前記 ィンバー夕に流れる電流の大きさを当該スィツチングレギュレー夕の負荷電流量 に応じて制御する電流量制御回路を備えているのが好ましい。 また、 前記少なく とも 1つの駆動回路は、 前記駆動信号を入力とし、 前記インバ一タを構成する P 型 M O S トランジスタおよび N型 M〇 S トランジスタがともにオンすることのな いよう、 前記ィンバ一夕に信号を与えるノンオーバ一ラップ回路を備えているの が好ましい。 また、 前記本発明に係るスィ ツチングレギュレー夕における複数の出力用スィ ツチングトランジスタは、 サイズが相対的に大きいものが当該スイ ッチングレギ ユレ一夕が構成された L S Iの I / 0パッ ドに相対的に近い位置に配置され、 サ ィズが相対的に小さいものが前記 I / 0パッ ドから相対的に遠い位置に配置され ているのが好ましい。
また、 前記本発明に係るスイ ッチングレギユレ一夕は、 前記複数の出力用スィ ツチングトランジスタの少なく とも 1つに対して設けられ、 当該出力用スィ ツチ ングトランジス夕がオンまたはオフするタイ ミングを当該スィ ヅチングレギユレ —夕の負荷電流値に応じて設定するタイ ミング設定回路を備えているのが好まし い。 また、 前記本発明に係るスイ ッチングレギユレ一夕は、 複数の整流用スイ ッチ ングトランジスタを備え、 前記複数の整流用スィ ヅチングトランジス夕がそのォ ン動作およびオフ動作のうちの少なく とも一方において所定の順に動作するよう に構成されているのが好ましい。 さらに、 前記複数の整流用スイ ッチングトラン ジス夕がオン動作のときはオン抵抗の大きいものから順にオンし、 オフ動作のと きはオン抵抗の小さいものから順にオフするように、 構成されているのが好まし い。
さらに、 前記複数の整流用スィ ツチングトランジスタに対してそれそれ設けら れ、 当該整流用スイ ッチングトランジスタを、 その駆動信号に応じて動作させる 複数の駆動回路を備え、 前記複数の駆動回路のうちの少なく とも 1つは、 当該整 流用スイ ッチングトランジスタのゲートを前記駆動信号に応じて駆動するインバ 一夕と、 前記ィンバ一夕に流れる電流が一定の大きさになるように制御する定電 流源回路とを備えたものとするのが好ましい。
また、 前記複数の整流用スィ ヅチングトランジスタの少なく とも 1つに対して 設けられ、 当該出力用スイ ッチングトランジスタがオンまたはオフするタイ ミン グを当該スィツチングレギュレ一夕の負荷電流値に応じて設定するタイ ミング設 定回路を備えているのが好ましい。
また、 前記複数の出力用スィ ツチングトランジスタのうち少なく とも 1つがォ ンしているとき、 前記複数の整流用スィ ツチングトランジスタがオンすることを 防止する論理回路を備えているのが好ましい。 また、 前記本発明に係るスイ ッチングレギユレ一夕は、 前記複数の出力用スィ ツチングトランジスタのオン · オフ動作を制御する制御部を備え、 前記複数の出 力用スイ ッチングトランジス夕のオン動作のときは、 前記制御部は最初にオンす る出力用スイ ッチングトランジスタをオンさせ、 他の出力用スイ ッチングトラン ジス夕はその前にオンする出力用スイ ッチングトランジスタのゲート信号の変化 に応じてオンし、 前記複数の出力用スィ ツチングトランジスタのオフ動作のとき は、 前記制御部は最初にオフする出力用スィ ツチングトランジス夕をオフさせ、 他の出力用スイ ッチングトランジスタはその前にオフする出力用スイ ッチングト ランジス夕のゲ一ト信号の変化に応じてオフするように構成されているのが好ま しい。
さらに、 複数の整流用スイ ッチングトランジスタを備え、 前記複数の整流用ス イ ッチングトランジスタがそのオン動作およびオフ動作において所定の順に動作 するように構成されており、 かつ、 前記複数の出力用スイ ッチングトランジスタ のオン動作のときは、 前記制御部は最初にオフする整流用スィツチングトランジ スタをオフさせ、 他の整流用スィ ツチングトランジスタはその前にオフする整流 用スイ ッチングトランジスタのゲート信号の変化に応じてオフし、 最初にオンす る出力用スイッチングトランジス夕は最後にオフする整流用スィ ヅチングトラン ジス夕のゲ一ト信号の変化に応じてオンし、 他の出力用スィ ヅチングトランジス 夕はその前にオンする出力用スィ ヅチングトランジス夕のゲ一ト信号の変化に応 じてオンし、 前記複数の出力用スィヅチングトランジスタのオフ動作のときは、 前記制御部は最初にオフする出力用スィ ツチングトランジスタをオフさせ、 他の 出力用スィ ツチングトランジスタはその前にオフする出力用スィ ツチングトラン ジス夕のゲ一ト信号の変化に応じてオフし、 最初にオンする整流用スィ ツチング トランジスタは最後にオフする出力用スィツチングトランジスタのゲ一ト信号の 変化に応じてオンし、 他の整流用スィ ツチングトランジスタはその前にオンする 整流用スィ ツチングトランジス夕のゲ一ト信号の変化に応じてオンするように構 成されているのが好ましい。 また、 本発明は、 L S Iシステムとして、 前記本発明に係るスイ ッチングレギ ユレ一夕と、 前記本発明に係るスィ ツチングレギユレ一夕から供給された電圧に よって動作する L S Iコア部とを備えたものである。 図面の簡単な説明
図 1は本発明の第 1の実施形態に係るスィ ツチングレギュレ一夕の構成を示す 図である。
図 2は図 1の構成におけるパルス生成回路 1 6の内部構成を示す図である。 図 3は図 1 の構成における各信号 S G , S A 1〜 S A 3 , S B 1〜 S B 3の時 間変化を示す図である。
図 4は図 1の構成における各出力用スィ ツチングトランジスタ 2 1〜 2 3の特 性を示す図である。
図 5は複数の出力用スィ ツチングトランジスタの他の構成例を示す図である。 図 6は図 5の各群 2 4〜 2 6のトランジス夕の特性を示す図である。 図 7は図 1の構成における駆動回路 4 0の内部構成を示す回路図である。
図 8は図 1の構成における駆動回路 4 0の内部構成の他の例を示す回路図であ る。
図 9は図 1の構成における駆動回路 4 0の内部構成の他の例を示す回路図であ る。
図 1 0は図 1の構成における各出力用スィ ツチングトランジスタ 2 1 〜 2 3お よび整流用スィ ツチングトランジスタ 3 1〜 3 3のレイァゥ卜の一例を示す図で ある。
図 1 1は本発明の第 2の実施形態に係るスィ ツチングレギュレ一夕の構成を示 す図である。
図 1 2 ( a ) は図 1 1 の構成におけるエッジ検出回路 6 0の内部構成を示す図、 図 1 2 ( b ) は図 1 2 ( a ) のェヅジ検出回路 6 0の入出力を示すタイ ミングチ ヤートである。
図 1 3は本発明の第 3の実施形態に係るスィ ヅチングレギュレー夕の構成を示 す図である。
図 1 4は本発明の第 4の実施形態に係るスィ ヅチングレギュレ一夕の構成の一 部を示す図である。
図 1 5は図 1 4の構成の一部の変形例を示す図である。
図 1 6は本発明の第 5の実施形態に係るスィツチングレギュレー夕の構成を示 す図である。
図 1 7は本発明に係るスィ ヅチングレギユレ一夕を備えた L S I システムの構 成を示す図である。
図 1 8は従来のスィ ツチングレギュレ一夕の構成を表す図である。
図 1 9は従来のスィ ツチングレギュレー夕の電圧波形図である。
発明を実施するための最良の形態 (第 1の実施形態）
図 1は本発明の第 1の実施形態に係るスィ ツチングレギユレ一夕の構成を示す 図である。 図 1に示すスイ ッチングレギユレ一夕は、 降圧型の同期整流方式スィ ツチングレギユレ一夕 （D C/D Cコンバータ） である。
直流電源 1は本スイ ッチングレギュレ一夕の出力を生成するためのソースであ る。 直流電源 1の電源側は、 P型 M〇 S トランジスタによって構成された複数の 出力用スイ ッチングトランジスタス夕 2 1， 22 , 23のソース端子にそれそれ 接続され、 GND側は、 N型 MO S トランジスタによって構成された整流用スィ ツチングトランジスタ 3 1 , 32， 33のソ一ス端子にそれそれ接続されている 出力用スイ ッチングトランジスタ 2 1， 22， 2 3および整流用スイッチングト ランジスタ 3 1， 3 2， 33のそれそれのドレイン端子は、 ダイォ一ド 1 1、 並 びにィンダク夕ンス素子 1 2およびコンデンサ 1 3を有する平滑回路 1 0に接続 されている。
制御部 1 5は平滑回路 1 0から出力される当該スイ ッチングレギユレ一夕の出 力電圧 V outに応じて、 各スィ ツチングトランジスタ 2 1〜2 3 , 3 1〜33 のオン . オフ動作を制御する。 制御部 1 5において、 電圧比較器 4は出力電圧 V o u tと基準電圧 V r e f とを比較し、 この比較結果を示す信号 S Gを出力する ( パルス生成回路 1 6はこの信号 S Gを受けて、 各スィ ヅチングトランジスタ 2 1 〜23 , 3 1〜33のオン ' オフ動作を制御するための信号 SA 1〜SA 3， S B 1〜 S B 3を出力する。
各スイッチングトランジスタ 2 1〜 2 3 , 3 1〜 33に対して、 それそれ、 駆 動回路 40が設けられている。 各駆動回路 40は制御部 1 5の出力信号 S A 1〜 SA 3 , SB 1〜S B 3を駆動信号として受けて、 対応するスィ ツチングトラン ジス夕 2 1〜2 3 , 3 1〜3 3を動作させる。 スイ ッチングトランジスタ 2 1〜 23 , 3 1 ~33の ドレイン端子の電圧は平滑回路 1 0によって平滑され、 出力 電圧 V 0 u tとして出力される。 ここで、 出力用スイ ッチングトランジスタ 2 1〜 23はトランジスタ幅が互い に異なっており、 2 1く 22く 2 3の順にトランジスタ幅が大きくなつている。 これにより、 出力用スィ ツチングトランジスタ 2 1〜 2 3のオン抵抗は、 23 < 2 2く 2 1の順に大きくなつている。 また同様に、 整流用スィ ヅチングトランジ スタ 3 1 ~33も トランジス夕幅が互いに異なっており、 3 1く 3 2く 33の順 にトランジスタ幅が大きくなつている。 そして、 これにより、 整流用スィ ヅチン グトランジスタ 3 1〜33のオン抵抗は、 33く 32く 3 1の順に大きくなつて いる。
本実施形態では、 複数の出力用スィ ツチングトランジスタ 2 1〜 2 3および複 数の整流用スィ ヅチングトランジスタ 3 1〜33を、 そのオン動作およびオフ動 作において、 所定の順に動作させる。 これによつて、 スイ ッチング動作時におけ る急激な電流変化を抑え、 スィ ツチングノィズを低減する。 図 2はパルス生成回路 1 6の内部構成を示す図、 図 3は電圧比較器 4の出力信 号 S Gおよびパルス生成回路 1 6の出力信号 S A 1〜SA3， SB 1 ~SB 3の 時間変化を示す図である。
図 3に示すように、 信号 S Gが立ち下がるとき、 各信号 SA 1〜SA 3， SB 1〜 S B 3は所定の順に立ち下がる。 ここで、 各駆動回路 40においては信号の 論理は反転しないものとすると、 P型 MO S トランジスタである出力用スィ ッチ ングトランジスタ 2 1〜23は信号 SA 1〜SA 3の立ち下がりに応じてオン動 作を行い、 N型 MO S トランジスタである整流用スィ ヅチングトランジスタ 3 1 〜 33は信号 SB 1〜SB 3の立ち下がりに応じてオフ動作を行う。 一方、 信号 S Gが立ち上がるとき、 各信号 SA 1〜SA 3 , SB 1〜S B 3は所定の順に立 ち上がる。 これにより、 出力用スイ ッチングトランジスタ 2 1〜 2 3はオフ動作 を行い、 整流用スイ ッチングトランジスタ 3 1〜 33はオン動作を行う。
信号 S A 1〜S A 3によって、 出力用スィ ツチングトランジスタ 2 1〜2 3は、 オン動作のときは、 トランジスタ幅の小さいものから順に、 言い換えると、 オン 抵抗の大きいものから順に、 動作する。 すなわち、 まず、 トランジスタ幅が最も 小さい出力用スィ ヅチングトランジスタ 2 1がオンし、 次に出力用スィ ツチング トランジスタ 2 2がオンし、 最後に最も トランジスタ幅の大きい出力用スイ ッチ ングトランジスタ 2 3がオンする。 一方、 オフ動作のときは、 トランジス夕幅の 大きいものから順に、 言い換えると、 オン抵抗の小さいものから順に、 動作する, すなわち、 まず、 トランジスタ幅が最も大きい出力用スイッチングトランジスタ 2 3がオフし、 次に出力用スィ ツチングトランジスタ 2 2がオフし、 最後にトラ ンジス夕幅が最も小さい出力用スイ ッチングトランジスタ 2 1がオフする。
同様に、 信号 S B 1〜 S B 3によって、 整流用スィ ツチングトランジスタ 3 1 〜 3 3は、 オン動作のときは、 トランジスタ幅の小さいものから順 （ 3 1→3 2 →3 3 ) に、 言い換えると、 オン抵抗の大きいものから順に、 動作する。 一方、 オフ動作のときは、 トランジスタ幅の大きいものから順 （3 3→3 2→3 1 ) に、 言い換えると、 オン抵抗の小さいものから順に、 動作する。
このようなスィ ツチング動作を行うことによって、 ドレイン電流の急激な変化 を抑え、 寄生インダクタ 1 0 2による L · d i / d tのノイズを低減することが できる。 次に、 本実施形態に係る複数の出力用スィ ツチングトランジスタ 2 0のトラン ジス夕幅の決定方法について説明する。 図 4は各出力用スイ ッチングトランジス 夕 2 1〜 2 3の特性を示す図である。 図 4では理解を容易にするために、 各出力 用スイ ッチングトランジスタ 2 1 〜 2 3のゲート電位の立ち下がり時間は同一に 設定したものとしている。
まず、 複数の出力用スィ ツチングトランジスタのトータルサイズすなわち総ト ランジスタ幅を決定する。 スィ ヅチングレギユレ一夕において高い変換効率を実 現するためには、 各出力用トランジスタスィ ヅチのオン抵抗はなるべく小さい方 が好ましい。 オン抵抗を下げるためにはトランジスタ幅を大きくする必要がある ので、 高効率と面積とはトレードオフの関係になる。 また、 トランジスタ幅を大 きくすると、 トランジスタの寄生容量が増し、 スィ ッチ素子としての応答時間が 長くなるため、 オン ' オフ動作中にスィ ツチ素子自身によって大きなスィッチン グ損失、 充放電ロスが発生する。
したがって、 出力用スイッチングトランジスタのサイズ決定は、 高効率なスィ ツチングレギュレ一タを設計する上で重要な要素となり、 前述のことを考慮しつ つ、 最適値を選択しなければならない。 出力用スイ ッチングトランジスタのト一 タルサイズが決定したら、 次に、 各スイ ッチングトランジスタのトランジスタ幅 を決定する。
まず、 初段の出力用スィ ツチングトランジスタ 2 1のトランジスタ幅を、 その ドレイン電圧一電流特性の非飽和領域における ドレイン電流の値が、 スィッチン グレギュレー夕が出力すべき最大負荷電流値よりも大きくなるように、 決定する 図 4において、 A点は出力用スイ ッチングトランジスタ 2 1の特性における非飽 和領域と飽和領域との境界点であり、 A点における電流値は、 スイ ッチングレギ ュレー夕の最大負荷電流値 I m a xよりも大きい。 例えば、 出力用スィ ツチング トランジスタ 2 1のトランジスタ幅を l mmとする。
仮に、 初段の出力用スィヅチングトランジスタ 2 1のみがオン状態である場合 において、 スイ ッチングレギュレー夕の負荷電流値が初段の出力用スィ ヅチング トランジスタ 2 1のドレイン電流よりも大きいときには、 ダイオード 1 1からの 供給電流が大きくなる。 この状態で、 次段の出力用スイ ッチングトランジスタ 2 2がオンすると、 急激な電流変化が生じ、 ノイズ発生の原因となる。 このような ノィズ発生を防ぐために、 初段の出力用スィ ツチングトランジスタ 2 1を、 その 特性の非飽和領域における ドレイン電流の値がスィ ツチングレギユレ一夕の最大 負荷電流値よりも大きくなるように、 構成するのが好ましい。
次に、 次段の出力用スイッチングトランジスタ 2 2について、 出力用スィッチ ングトランジスタ 2 1の特性が飽和領域から非飽和領域に達するときにオンする よう、 スイ ッチング間隔を設定する。 そしてそのトランジスタ幅を、 初段の出力 用スィ ツチングトランジスタ 2 1の特性が飽和領域から非飽和領域に達するとき のドレイン一ソース間電圧 V D Sにおいて、 ドレイン電流の時間変化率 d i / d tが一定となるような大きさに、 設定する。 例えば、 出力用スイ ッチングトラン ジス夕 2 2のトランジスタ幅を 3 m mとする。
さらに、 次々段の出力用スイ ッチングトランジスタ 2 3についても、 オンする ときに、 ドレイン電流の時間変化率 d i / d tが一定となるように、 トランジス 夕幅を選択する。 例えば、 出力用スイ ッチングトランジスタ 2 3のトランジスタ 幅を 1 0 m mとする。
また、 整流用スイ ッチングトランジスタ 3 1〜 3 3のトランジスタ幅について も、 ここで説明したのと同様の方法によって、 決定することができる。
以上のように本実施形態によると、 複数の出力用スィ ツチングトランジスタを、 オン動作のときはオン抵抗の大きいものから順にオンさせ、 オフ動作のときはォ ン抵抗の小さいものから順にオフさせ、 各出力用スィ ヅチングトランジスタのト ランジスタ幅を電流の時間変化率 d i / d tがほぼ一定になるように最適化する t これにより、 出力用スィ ツチングトランジスタのスィ ヅチング動作時の急激な電 流変化を抑えることができ、 寄生インダクタによるノィズを低減することができ る。
なお、 本実施形態では、 出力用スイ ッチングトランジスタおよび整流用スイ ツ チングトランジスタの両方について、 複数段に構成しているが、 整流用スイ ッチ ングトランジス夕は必ずしも複数個設ける必要はなく、 出力用スィ ツチングトラ ンジスタのみを複数構成しても、 スイ ッチングノイズ抑制の効果は得られる。 た だし、 整流用スイ ッチングトランジスタを複数個設けた場合には、 ノイズをより 効果的に低減することができる。
また、 出力用スィ ツチングトランジス夕または整流用スィ ツチングトランジス 夕を、 オン動作およびオフ動作のいずれか一方において、 所定順に動作させるよ うにしても、 かまわない。
さらには、 出力用スィ ツチングトランジスタまたは整流用スィ ツチングトラン ジス夕を、 トランジスタ幅以外の要素によってオン抵抗が異なるように構成して もかまわない。 図 5は複数の出力用スィ ツチングトランジス夕の他の構成例を示す図である。 図 5に示す複数の出力用スイ ッチングトランジスタ 2 0 Aは、 トランジスタ幅が 等しい 8個のトランジスタが 3個の群に分かれて構成されている。 すなわち、 ト ランジスタ 2 4 aによって第 1の群 2 4が構成され、 トランジスタ 2 5 a〜 2 5 cによって第 2の群 2 5が構成され、 トランジスタ 2 6 a〜 2 6 eによって第 3 の群 2 6が構成されている。
この場合には、 制御部 1 5は、 複数の出力用スィ ツチングトランジスタ 2 0 A を、 その群毎にオンまたはオフさせる。 すなわち、 第 1の群 2 4のトランジスタ 2 4 aは信号 S A 1 によって制御され、 第 2の群 2 5のトランジスタ 2 5 a〜 2 5 cは信号 S A 2によってそれぞれ制御され、 第 3の群 2 6のトランジスタ 2 6 a〜 2 6 eは信号 S A 3によってそれそれ制御される。
次に、 各群に属する トランジスタの個数の決定方法について説明する。 図 6は 各群 2 4〜 2 6のトランジス夕の特性を示す図である。 図 6でも理解を容易にす るために、 各出力用スィ ツチングトランジス夕のゲ一ト電位の立ち下がり時間は 同一に設定したものとしている。
まず、 第 1の群 2 4に属する トランジスタの個数を、 そのドレイン電圧一電流 特性の非飽和領域における ドレイン電流の値が、 スィ ツチングレギユレ一夕が出 力すべき最大負荷電流値よりも大きくなるように、 決定する。 図 6において、 A 点は第 1の群 2 4に属する トランジス夕の特性における非飽和領域と飽和領域と の境界点であり、 A点における電流値はスィ ツチングレギュレー夕の最大負荷電 流値 I m a xよりも大きい。
次に、 第 2の群 2 5に属する トランジスタについて、 第 1の群 2 4に属する ト ランジス夕の特性が飽和領域から非飽和領域に達するときにオンするよう、 スィ ツチング間隔を設定する。 そして、 その個数を、 第 1の群 2 4に属する トランジ ス夕の特性が飽和領域から非飽和領域に達するときのドレインーソース間電圧 V D Sにおいて、 ドレイン電流の合計の時間変化率 d i / d tが一定となるような 最大数に、 設定する。 ここでは、 第 2の群に属する トランジスタの個数は 3とし ている。
さらに、 第 3の群 2 6に属する トランジスタについて、 オンするときに、 その ドレイン電流の合計の時間変化率 d i / d tが一定となるように、 その個数を設 定する。 ここでは、 第 3の群に属する トランジスタの個数は 5としている。 このように、 電流の時間変化率 d i / d tが一定となるように、 各群に属する トランジス夕の個数を設定し、 オン動作のときはオンする トランジス夕の個数を 増やしつつオンさせ、 オフ動作のときはオフする トランジス夕の個数を減らしつ つオフさせる。 これにより、 出力用スイ ッチングトランジスタのスイ ッチング動 作時の急激な電流変化を抑えることができ、 寄生インダクタによるノイズを低減 することができる。
なお、 ここでは、 最初にオンさせる第 1の群に属する トランジスタの個数は 1 としたが、 複数のトランジスタを最初にオンさせるようにしても、 かまわない。 次に、 図 1の構成における駆動回路 4 0の内部構成について、 説明する。 図 7は駆動回路 4 0の内部構成を示す回路図である。 図 7に示す駆動回路 4 0 は出力用スイ ッチングトランジスタ 2 3を動作させるものであり、 信号 S A 3に 応じて出力用スィ ツチングトランジスタ 2 3のゲ一トを駆動するィンバ一夕 4 1 と、 ィンバ一夕 4 1に一定電流 Iが流れるように構成された定電流源回路 4 2 と を備えている。 なお、 図 1のスイ ッチングレギユレ一夕の動作の説明では、 各駆 動回路 4 ◦において信号の論理は反転しないものとしたが、 ここでの説明では、 駆動回路 4 0は 1個のインバー夕 4 1 を備えているものとする。
仮に、 駆動回路 4 0が P型 M O S トランジスタ 4 1 aと N型 M〇 S トランジス 夕 4 l bとからなるィ ンバー夕 4 1のみによって構成されているとすると、 ゲ一 トの充放電時の電流変化が大きいため、 d i / d tノイズを発生させるおそれが ある。 そこで、 図 7に示すような， インバ一タ 4 1に流れる電流 Iが一定の大き さになるように制御する定電流源回路 4 2を設けることによって、 ゲートの充放 電時における急激な電流変化を抑えることができ、 ノィズの発生を防ぐことがで きる。
なお、 図 7に示すような定電流源回路 4 2を全ての駆動回路 4 0に設ける必要 は必ずしもなく、 一部の駆動回路 4 0にのみ、 設けてもかまわない。 ゲート充放 電時の電流変化に起因する d i / d tノイズは、 トランジスタ幅が大きいトラン ジス夕ほど大きい。 このため、 ノイズ除去の効果は、 トランジスタ幅が最も大き い出力用スィ ツチングトランジスタ 2 3を駆動する駆動回路 4 0に定電流源回路 4 2を設けた場合に、 最も顕著に得られる。 もちろん、 その他の出力用スィ ッチ ングトランジスタ 2 1， 2 3や整流用スイッチングトランジスタ 3 1〜 3 3を駆 動する駆動回路 4 0に定電流源回路 4 2を設けた場合にもノィズ除去の効果は得 られ、 より多くの駆動回路 4 0に定電流源回路 4 2を設けるほど、 スイ ッチング レギユレ一タ全体として、 より顕著なノィズ除去の効果が得られることはいうま でもない。
図 8は駆動回路 4 0の他の内部構成を示す回路図である。 図 8に示す駆動回路 4 O Aは、 インバ一タ 4 1および定電流源回路 4 2に加えて、 負荷電流モニタ回 路 4 3および電流量制御回路 4 4を備えている。 電流量制御回路 4 4は、 直列に 接続され、 かつ、 定電流源回路 4 2が有する抵抗 4 2 aと並列に接続された トラ ンジス夕 4 4 a， 4 4 bを備えている。 負荷電流モニタ回路 4 3は負荷電流の大 きさに応じて、 電流量制御回路 4 4の各トランジスタ 4 4 a , 4 4 bのオン ' ォ フを切り替え制御する。 これにより、 抵抗 4 2 aの抵抗値が実質的に制御され、 インバ一夕 4 1に流れる一定電流 Iの大きさが制御される。
負荷電流が小さいときは、 相対的にノイズも小さいので、 出力用スイ ッチング トランジス夕や整流用スィ ツチングトランジスタのゲ一ト充放電を定電流源回路 4 2によって鈍化させた場合には、 当然のことながら、 スイ ッチングレギユレ一 夕の効率は劣化する。
そこで、 負荷電流の小さいときは、 電流量制御回路 4 4によって定電流源回路 4 2の抵抗 4 2 aの一部を短絡することによって、 ィンバ一夕 4 1への供給電流 I を大きくする。 これによつて、 出力用スイ ッチングトランジスタ 2 3のゲート 充放電時のゲ一ト電位変化を急峻にし、 効率の低下を防止する。
負荷電流モニタ回路 4 3としては、 様々な構成のものが考えられる。 例えば、 出力電圧 V 0 u tを所定の基準電圧と比較する複数のコンパレータを設け、 各コ ンパレー夕の出力に応じて電流量制御回路 4 4の各トランジスタ 4 4 a , 4 4 b を制御するようにしてもよい。 また、 出力用スイ ッチングトランジスタ 2 3のド レイン電圧をモニタ一するようにしてもよい。 あるいは、 このスイ ッチングレギ ユレ一タを備えた機器の動作状態に応じて、 負荷電流の大小を判定するようにし てもかまわない。 例えば、 携帯電話の場合には、 通話時は負荷電流が大きく、 待 ち受けの場合に負荷電流が小さい、 と判定するようにしてもよい。
図 9は駆動回路 4 0の他の内部構成を示す回路図である。 図 9に示す駆動回路 4 0 Bは、 インバ一タ 4 1および定電流源回路 4 2に加えて、 ノンオーバラップ 回路 4 5を備えている。
図 7および図 8の構成では、 出力用スイッチングトランジスタ 2 3のゲート充 放電時における電流変化を鈍化させるために、 定電流源回路 4 2を設けている。 しかしながら、 インバータ 4 1 に流れる電流量 I を絞りすぎると、 その分、 ゲ一 ト充放電に時間がかかり、 ノイズ低減は実現されるものの、 逆に効率は劣化する ことになる。 出力用スィ ツチングトランジスタ 2 3のゲート充放電時の電流変化 を鈍化させ、 かつ、 効率劣化も抑えるためには、 インバ一夕 4 1のスイ ッチング を鈍化させる、 という方法が考えられる。
しかしながら、 この場合には、 インバ一タ 4 1 を構成する P型 M〇 S トランジ スタ 4 1 aおよび N型 M O S トランジスタ 4 1 bがともにオン状態にある期間が 生じるおそれがあり、 これにより、 インバ一夕 4 1に貫通電流が流れてしまう可 能性がある。
そこで図 9の構成では、 ィンバ一夕 4 1のィンバ一タ素子 4 l a , 4 1 bのゲ ―ト制御のためにノンォ一バラップ回路 4 5を設けて、 ィンバ一夕素子 4 1 a , 4 1 bがともにオン状態になることを防止している。 これにより、 インバ一タ 4 1における貫通電流の発生を回避することができる。
さらに、 ノンオーバラップ回路 4 5のインバー夕 4 5 a， 4 5 bは、 その内部 のトランジスタ幅を非対称に構成するのが好ましい。 すなわち、 インバー夕 4 5 aは、 P型 M O S トランジスタ 4 1 aが緩やかにオンし、 速やかにオフするよう に、 出力電位の立ち下がりは遅く、 立ち上がりは急峻になるように、 その内部の トランジスタ幅を設定すればよい。 同様に、 インバ一タ 4 5 bは、 N型 M O S ト ランジス夕 4 1 bが緩やかにオンし、 速やかにオフするように、 出力電位の立ち 上がりは遅く、 立ち下がりは急峻になるように、 その内部のトランジスタ幅を設 定すればよい。 図 1 0は図 1に示す各出力用スイ ッチングトランジスタ 2 1〜 2 3および整流 用スイ ッチングトランジスタ 3 1〜 3 3のレイァゥ トの一例を概略的に示す図で ある。 図 1 0に示すように、 サイズが相対的に大きい トランジスタ 2 1 , 3 1は I / 0パッ ドに相対的に近い位置に配置する一方、 サイズが相対的に小さいトラ ンジスタ 2 3 , 3 3は I / 0パヅ ドから相対的に遠い位置に配置する。 サイズが 大きい トランジスタ 2 1 , 3 1は高い変換効率を得るために設けられたものなの で、 I / 0パッ ドに近い位置に配置し、 配線を短く して配線抵抗をより小さくす る必要がある。 一方、 サイズが小さいトランジスタ 23 , 33はその高いオン抵 抗によってノィズ除去を行うために設けたものであるから、 I/Oパヅ ドから遠 い位置に配置することによって配線が長くなり配線抵抗が大きくなることは、 む しろ好ましいといえる。
また、 トランジスタ 2 1， 3 1はサージの電荷を逃がすダイオードの役目を果 たすので、 サイズが大きいトランジスタ 2 1 , 3 1を L S Iチップ外部に近い方 に配置することは、 サージ保護の面で好ましい。
(第 2の実施形態）
図 1 1は本発明の第 2の実施形態に係るスィ ツチングレギュレ一夕の構成を示 す図である。 図 1 1において、 図 1と共通の構成要素には図 1と同一の符号を付 している。
図 1 1の構成では、 制御部 1 5 Aのパルス生成回路 1 6 Aは、 電圧比較器 4の 出力信号 S Gを受けて、 各スイ ッチングトランジスタ 2 1〜2 3 , 3 1〜33の オン · オフ動作を制御するための 2個の信号 S A, SBを出力する。 また、 各ス イ ッチングトランジスタ 2 1〜 2 3， 3 1〜 33に対してそれそれ、 駆動回路 4 0の前段にエッジ検出回路 6 0が構成されている。 各エッジ検出回路 60の入力 A , Bには、 パルス生成回路 1 6 Aの出力信号、 または、 他のスイ ッチングトラ ンジス夕に対して設けられた駆動回路 40から出力されたゲ一ト信号が、 入力さ れる。
図 1 2 (a) はエッジ検出回路 6 0の内部構成を示す図、 図 1 2 (b) は図 1 2 (a) に示すエッジ検出回路 6 0の入力 A, Bおよび出力 0 U Tを示す夕イ ミ ングチャートである。 図 1 2に示すように、 エッジ検出回路 6 0は、 入力 Aの立 ち上がりエッジに応じて出力 OUTが "H" になり、 入力 Bの立ち下がりエッジ に応じて出力 OUTが "L" になる回路である。
図 1 1のスイ ッチングレギユレ一夕の動作について説明する。 出力用スィ ツチングトランジスタ 2 1〜2 3は次のように動作する。 パルス生 成回路 1 6 Aは、 出力用スイ ッチングトランジスタ 2 1〜 2 3のオン動作のとき は、 信号 S Aを " L " にする。 この信号 S Aの立ち下がりに応じて、 まず、 オン 抵抗が最も大きい出力用スイ ッチングトランジスタ 2 1が、 オンする。 次に、 こ の出力用スイッチングトランジスタ 2 1のゲート信号の立ち下がりを受けて、 次 段の出力用スイ ッチングトランジスタ 2 2がオンする。 そして同様に、 この出力 用スィ ツチングトランジスタ 2 2のゲ一ト信号の立ち下がりを受けて、 オン抵抗 が最も小さい出力用スイ ッチングトランジスタ 2 3がオンする。 すなわち、 出力 用スィ ツチングトランジス夕 2 1〜 2 3は、 パルス生成回路 1 6 Aの出力信号 S Aの立ち下がりに応じて、 オン抵抗の大きい順に、 オンする。
一方、 出力用スイ ッチングトランジスタ 2 1〜2 3のオフ動作のときは、 ノ ル ス生成回路 1 6 Aは、 信号 S Aを " H " にする。 この信号 S Aの立ち上がりに応 じて、 まず、 オン抵抗が最も小さい出力用スイ ッチングトランジスタ 2 3が、 ォ フする。 次に、 この出力用スィ ツチングトランジスタ 2 3のゲ一ト信号の立ち上 がりを受けて、 出力用スイッチングトランジスタ 2 2がオフし、 同様にこの出力 用スイ ッチングトランジスタ 2 2のゲート信号の立ち上がりを受けて、 出力用ス イ ッチングトランジスタ 2 1がオフする。 すなわち、 出力用スイ ッチングトラン ジス夕 2 1〜2 3は、 パルス生成回路 1 6 Aの出力信号 S Aの立ち上がりに応じ て、 オン抵抗が小さい順に、 オフする。
整流用スィ ヅチングトランジスタ 3 1〜3 3もまた、 同様に動作する。 パルス 生成回路 1 6 Aは、 整流用スィ ツチングトランジスタ 3 1〜 3 3のオン動作のと きは、 信号 S Bを " H " にする。 この信号 S Bの立ち上がりに応じて、 オン抵抗 が最も大きい整流用スィ ツチングトランジスタ 3 1がオンする。 この整流用スィ ツチングトランジスタ 3 1のゲート信号の立ち上がりを受けて、 整流用スィ ヅチ ングトランジスタ 3 2がオンし、 この整流用スィ ツチングトランジスタ 3 2のゲ 一ト信号の立ち上がりを受けて、 オン抵抗が最も小さい整流用スィ ツチングトラ ンジス夕 3 3がオンする。 一方、 整流用スィ ヅチングトランジスタ 3 1〜 3 3の オフ動作のときは、 パルス生成回路 1 6 Aは信号 S Bを " L " にする。 この信号 S Bの立ち下がりに応じて、 オン抵抗が最も小さい整流用スィ ツチングトランジ ス夕 3 3がオフし、 以下、 整流用スイ ッチングトランジスタ 3 2， 3 1が順にォ フする。 すなわち、 整流用スィ ヅチングトランジスタ 3 1〜 3 3は、 パルス生成 回路 1 6 Aの出力信号 S Bの立ち上がりに応じて、 オン抵抗の大きい順にオンす る一方、 信号 S Bの立ち下がりに応じて、 オン抵枋が小さい順にオフする。 このように本実施形態によると、 出力用および整流用スィ ツチングトランジス 夕のオン . オフ動作の制御を、 パルス生成回路 1 6 Aから出力される 2個のパル ス信号 S A , S Bによって、 実現することができる。 したがって、 スイ ッチング トランジスタの段数をさらに増やした場合であっても、 ゲート制御信号やその信 号線を増やす必要はない。
(第 3の実施形態）
図 1 3は本発明の第 3の実施形態に係るスィツチングレギュレー夕の構成を示 す図である。 図 1 3において、 図 1 1 と共通の構成要素には図 1 1 と同一の符号 を付している。
図 1 3において、 制御部 1 5 Bが有するパルス生成回路 1 6 Bは 1個の信号 S Xを出力するものであり、 この信号 S Xは、 オン抵抗が最も小さい出力用スイ ツ チングトランジスタ 2 3のエッジ検出回路 6 ◦の入力 A、 オン抵抗が最も小さい 整流用スィ ツチングトランジスタ 3 3のエツジ検出回路 6 0の入力 B、 および 0 Rゲート 6 5の一方の入力に与えられる。 0 Rゲート 6 5の他方の入力には、 ォ ン抵抗が最も大きい整流用スィ ツチングトランジスタ 3 1のゲート信号が与えら れる。 O Rゲート 6 5の出力は、 オン抵抗が最も大きい出力用スイ ッチングトラ ンジスタ 2 1のエッジ検出回路 6 ◦の入力 Bに与えられる。 また、 オン抵抗が最 も大きい整流用スィ ツチングトランジスタ 3 1のエツジ検出回路 6 0の入力 Aに は、 出力用スイ ッチングトランジスタ 2 1のゲート信号が与えられる。 これ以外 の構成は、 図 1 1 と同様である。
パルス生成回路 1 6 Bは、 出力用スイ ッチングトランジスタ 2 1〜2 3のオン 動作と整流用スィ ツチングトランジスタ 3 1〜 3 3のオフ動作とを行うときは、 信号 S Xを " L " にする。 これにより、 まず、 整流用スィ ツチングトランジスタ 3 3がオフし、 次いで、 整流用スィ ヅチングトランジスタ 3 2， 3 1が順にオフ する。 そして、 整流用スィツチングトランジスタ 3 1のゲート信号の立ち下がり に応じて O Rゲート 6 5の出力が立ち下がり、 これにより、 出力用スイ ッチング トランジスタ 2 1がオンする。 次いで、 出力用スイ ッチングトランジスタ 2 2， 2 3が順にオンする。
一方、 出力用スイ ッチングトランジスタ 2 1〜 2 3のオフ動作と整流用スイ ツ チングトランジスタ 3 1〜3 3のオン動作とを行うときは、 パルス生成回路 1 6 Bは信号 S Xを " H " にする。 これにより、 まず、 出力用スイ ッチングトランジ ス夕 2 3がオフし、 次いで、 出力用スィ ツチングトランジスタ 2 2， 2 1が順に オフする。 そして、 出力用スイ ッチング 2 1のゲ一ト信号の立ち上がりに応じて、 整流用スィ ツチングトランジス夕 3 1がオンする。 次いで、 整流用スィ ツチング トランジスタ 3 2， 3 3が順にオンする。
このように本実施形態によると、 出力用スィ ツチングトランジスタ 2 1〜 2 3 のオン動作と整流用スイ ッチングトランジスタ 3 1〜 3 3のオフ動作、 および、 出力用スィ ツチングトランジスタ 2 1〜 2 3のオフ動作と整流用スィ ツチングト ランジス夕 3 1〜 3 3のオン動作は、 それそれ、 連続して行われる。 また、 出力 用および整流用スィ ツチングトランジス夕のオン · オフ動作の制御を、 パルス生 成回路 1 6 Bから出力される 1個のパルス信号 S Xによって、 実現することがで きる。 したがって、 スイ ッチングトランジスタの段数をさらに増やした場合であ つても、 ゲート制御信号やその信号線を増やす必要はない。 (第 4の実施形態）
図 1 4は本発明の第 4の実施形態に係るスィ ツチングレギュレ一夕の構成の一 部を示す図である。 図 1 4では、 出力用スイ ッチングトランジスタ 2 1に係る構 成のみを示しており、 7 1は負荷電流モニタ回路、 7 2 a , 7 2 bはインバー夕 チェ一ンによって構成された遅延回路、 7 3 a， 7 3 bは選択入力 Sが " L " の ときは出力 O U Tとして入力 Aを出力する一方、 選択入力 Sが " H " のときは出 力〇U Tとして入力 Bを出力する選択回路である。 遅延回路 7 2 a , 7 2 bおよ び選択回路 7 3 a， 7 3 bによって、 タイ ミング設定回路が構成されている。 負荷電流モニタ回路 7 1はスィ ツチングレギユレ一夕の負荷電流量をモニタし、 負荷電流量が小さいときは " L " を、 負荷電流量が大きいときは " H " を出力す る。 これにより、 出力用スイ ッチングトランジスタ 2 2のゲート信号または信号 S Aの変化から出力用スィ ツチングトランジス夕 2 1のゲート信号の変化までの 間の遅延は、 負荷電流が小さいときは小さく、 負荷電流が大きいときは遅延回路 7 2 a , 7 2 bによる遅延量だけ大きくなる。 したがって、 負荷電流が小さいと きには、 順序スイ ッチング間隔を縮めることができるので、 このときの効率の劣 化をより効果的に抑えることができる。
また、 図 1 4の構成は他の出力用スィ ツチングトランジス夕に対して設けても かまわないし、 整流用スィ ツチングトランジスタに対して設けてもかまわない。 また、 図 1 4では負荷電流に応じて 2種類の遅延を設定可能にした構成例を示し たが、 2種類以上の遅延を設定可能に構成することも可能である。 図 1 5は 4種 類の遅延を設定可能に構成した回路の例である。
このように本実施形態によると、 順序スィ ツチングの各時間間隔を適切に設定 することができるので、 負荷電流量が小さいときの効率の劣化を抑えることがで きる。
(第 5の実施形態） 図 1 6は本発明の第 5の実施形態に係るスィ ツチングレギュレ一夕の構成を示 す回路図である。 上記の各実施形態において、 出力用スイッチングトランジスタ と整流用スィ ツチングトランジスタとがともにオンしてしまうと、 そこに貫通電 流が流れてしまう。 図 1 6の構成では、 このような貫通電流の発生を回避するた めに、 論理回路 80を設けている。
図 1 6に示す論理回路 80において、 3入力 AND回路 8 1は、 出力用スィ ヅ チングトランジスタ 2 1〜2 3の駆動信号 S A 1〜 S A 3を入力とする。 2入力 AND回路 8 2 a〜 82 cは整流用スイ ッチングトランジスタ 3 1〜33の駆動 信号 S B 1〜 S B 3をそれそれ一方の入力とし、 3入力 AND回路 8 1の出力を 他方の入力とする。
このような構成により、 複数の出力用スィ ツチングトランジスタ 2 1〜2 3の うち 1個でもオンしているときは、 3入力 AND回路 8 1の出力は "L" になり、 これにより、 複数の整流用スィ ツチングトランジスタ 3 1〜33は制御信号 SB 1〜SB 3の論理レベルにかかわらず、 全てオフとなる。 したがって、 貫通電流 の発生を回避することができる。
なお、 本実施形態では、 出力用スイ ッチングトランジスタの個数が 3であるた め 3入力 AND回路を設けたが、 出力用スィ ツチングトランジスタの個数に応じ て、 AND回路の入力数を変えればよいことはいうまでもない。 また、 複数の出 力用スイ ッチングトランジスタのうち 1個でもオンしているとき、 複数の整流用 スイ ッチングトランジスタ 3 1〜 33は全てオフとなるように制御できる論理回 路であれば、 どのような構成であってもかまわない。 ここで、 スイ ッチングレギユレ一夕の L S I化について、 補足説明を行う。 前 述したように、 変換効率の高いスィ ツチングレギュレ一タを実現するためには、 スイ ッチングトランジス夕のオン抵抗はできる限り下げることが重要である。 ま た、 配線やボンディ ングワイヤー等の抵抗成分による損失も、 負荷電流量が大き い場合には無視できない。 また、 スイ ッチングレギユレ一夕を携帯機器に用いる 場合には、 その形状をより小さく、 かつ、 より軽くするために、 外付け部品はな るべく少なく、 かつ、 小さい方がよい。
このような観点からみて、 スイ ッチングトランジスタは、 できるだけオン抵抗 を下げた上でオンチップ化することが望ましい。 また、 オン抵抗の小さいスイ ツ チングトランジス夕のみを外付けとし、 これ以外のものは全てオンチップ化して もよい。 これにより、 高い変換効率を維持しつつ、 スイ ッチングノイズを低減し、 かつ、 外付け部品を少なくすることができる。 図 1 Ίは本発明に係るスィ ツチングレギュレータを用いて構成された L S Iシ ステムの例を示す図である。 図 1 7において、 L S I 9 0は L S I コア部 9 1 と D C/D C変換器 9 2 とを備えており、 外付け部品として、 平滑回路 1 0を備え ている。 9 3 a〜9 3 eは L S I 9 0のパッ ドである。 D C/D C変換器 9 2は 例えば前記の実施形態で示したような複数の出力用スィ ツチングトランジスタを 備えたものであり、 D C/D C変換器 9 2および平滑回路 1 0によって本発明に 係るスイ ッチングレギュレー夕が構成されている。 D C/D C変換器 9 2はパッ ド 9 3 a， 9 3 bに供給された電源電位 Vd d， V s sを前記の実施形態に係る 動作によって電圧 Vn dに変換し、 パッ ド 9 3 cに出力する。 平滑回路 1 0は D C/D C変換器 9 2の出力電圧 V n dを平滑化して電圧 V o u t として出力する c 平滑回路 1 0の出力電圧 V o u tは、 L S Iコア部 9 1の内部電源電圧として供 給される。

Claims

言青求の範囲
1 . 複数の出力用スイッチングトランジスタを備え、
前記複数の出力用スィ ツチングトランジス夕が、 そのオン動作およびオフ動作 のうちの少なく とも一方において、 所定の順に動作する
ように構成されたスィ ツチングレギユレ一夕。
2 . 請求項 1のスイ ッチングレギユレ一夕において、
前記複数の出力用スイ ッチングトランジスタが、 オン動作のときは、 オン抵抗 の大きいものから順にオンし、 オフ動作のときは、 オン抵抗の小さいものから順 にオフする
ように構成されたスィ ツチングレギユレ一夕。
3 . 請求項 1のスイ ッチングレギユレ一夕において、
前記複数の出力用スイ ッチングトランジスタが、 オン動作のときは、 トランジ スタ幅の小さいものから順にオンし、 オフ動作のときは、 トランジスタ幅の大き いものから順にオフする
ように構成されたスィ ツチングレギユレ一夕。
4 . 請求項 1のスイ ッチングレギユレ一夕において、
前記複数の出力用スィ ヅチングトランジスタのうちの、 最初にオンする出力用 スイ ッチングトランジス夕は、
非飽和領域における ドレイン電流の値が当該スィ ツチングレギユレ一夕の最大 負荷電流値よりも大きくなるように、 構成されている
スイ ッチングレギユレ一夕。
5 . 請求項 1のスイ ッチングレギユレ一夕において、 前記複数の出力用スィ ツチングトランジスタは、 複数の群に分かれて構成され ており、
前記複数の出力用スイ ッチングトランジスタが、 オン動作のときは、 出力用ス イ ッチングトランジス夕の個数の少ない群から順にオンし、 オフ動作のときは、 出力用スイ ッチングトランジス夕の個数の多い群から順にオフする
ように構成されたスィ ツチングレギユレ一夕。
6 . 請求項 1のスイ ッチングレギユレ一夕において、
前記複数の出力用スィ ツチングトランジス夕に対してそれそれ設けられ、 当該 出力用スイ ッチングトランジスタを、 その駆動信号に応じて動作させる複数の駆 動回路を備え、
前記複数の駆動回路のうちの少なく とも 1つは、
当該出力用スイ ッチングトランジスタのゲ一トを、 前記駆動信号に応じて、 駆 動するィンバ一タと、
前記ィンバー夕に流れる電流が、 一定の大きさになるように制御する定電流源 回路とを備えたものである
ことを特徴とするスイ ッチングレギユレ一夕。
7 . 請求項 6のスイ ッチングレギユレ一夕において、
前記少なく とも 1つの駆動回路は、
前記定電流源回路が制御する前記ィンバー夕に流れる電流の大きさを、 当該ス ィ ツチングレギュレ一夕の負荷電流量に応じて、 制御する電流量制御回路を備え ている
ことを特徴とするスイ ッチングレギユレ一夕。
8 . 請求項 6のスイ ッチングレギユレ一夕において、 前記少なく とも 1つの駆動回路は、
前記駆動信号を入力とし、 前記ィンバ一タを構成する P型 M O S トランジスタ および N型 M〇 S トランジスタがともにオンすることのないよう、 前記インバ一 夕に信号を与えるノンォ一バーラップ回路を備えている
ことを特徴とするスィ ツチングレギュレ一夕。
9 . 請求項 1のスィ ツチングレギュレー夕において、
前記複数の出力用スィ ツチングトランジス夕は、
サイズが相対的に大きいものが、 当該スィ ヅチングレギユレ一夕が構成された L S Iの I /〇パッ ドに相対的に近い位置に配置され、 サイズが相対的に小さい ものが、 前記 I / Oパ ヅ ドから相対的に遠い位置に配置されている
ことを特徴とするスィ ツチングレギユレ一夕。
1 0 . 請求項 1のスイ ッチングレギユレ一夕において、
前記複数の出力用スィ ツチングトランジスタの少なく とも 1つに対して設けら れ、 当該出力用スイ ッチングトランジスタがオンまたはオフするタイ ミングを、 当該スィ ツチングレギユレ一タの負荷電流値に応じて、 設定するタイ ミング設定 回路を備えている
ことを特徴とするスイ ッチングレギユレ一夕。
1 1 . 請求項 1のスイ ッチングレギユレ一夕において、
複数の整流用スィ ヅチングトランジス夕を備え、
前記複数の整流用スィ ツチングトランジス夕が、 そのオン動作およびオフ動作 のうちの少なく とも一方において、 所定の順に動作する
ように構成されたスィ ツチングレギユレ一タ。
1 2 . 請求項 1 1のスイ ッチングレギユレ一夕において、
前記複数の整流用スイ ッチングトランジスタが、 オン動作のときは、 オン抵抗 の大きいものから順にオンし、 オフ動作のときは、 オン抵抗の小さいものから順 にオフする
ように構成されたスィ ツチングレギユレ一夕。
1 3 . 請求項 1 1のスイ ッチングレギユレ一夕において、
前記複数の整流用スィ ツチングトランジス夕に対してそれそれ設けられ、 当該 整流用スィ ツチングトランジスタを、 その駆動信号に応じて動作させる複数の駆 動回路を備え、
前記複数の駆動回路のうちの少なく とも 1つは、
当該整流用スィ ツチングトランジス夕のゲ一トを、 前記駆動信号に応じて駆動 するィンバ一タと、
前記ィンバ一夕に流れる電流が、 一定の大きさになるように制御する定電流源 回路とを備えている
ことを特徴とするスィ ツチングレギユレ一タ。
1 4 . 請求項 1 1のスイ ッチングレギユレ一夕において、
前記複数の整流用スィ ツチングトランジス夕の少なく とも 1つに対して設けら れ、 当該出力用スイ ッチングトランジスタがオンまたはオフするタイ ミングを、 当該スィ ツチングレギユレ一夕の負荷電流値に応じて、 設定するタイ ミング設定 回路を備えている
ことを特徴とするスイ ッチングレギユレ一タ。
1 5 . 請求項 1 1のスイ ッチングレギユレ一夕において、
前記複数の出力用スィ ツチングトランジスタのうち少なく とも 1つがオンして いるとき、 前記複数の整流用スィ ツチングトランジスタがオンすることを防止す る論理回路を備えている
ことを特徴とするスィ ヅチングレギユレ一タ。
1 6 . 請求項 1のスィ ヅチングレギュレ一夕において、
前記複数の出力用スィ ツチングトランジスタのオン · オフ動作を制御する制御 部を備え、
前記複数の出力用スィ ツチングトランジス夕のオン動作のときは、
前記制御部は、 最初にオンする出力用スィ ツチングトランジスタをオンさせ、 他の出力用スイ ッチングトランジスタは、 その前にオンする出力用スイッチン グトランジスタのゲ一ト信号の変化に応じて、 オンし、
前記複数の出力用スィ ツチングトランジス夕のオフ動作のときは、
前記制御部は、 最初にオフする出力用スィ ツチングトランジスタをオフさせ、 他の出力用スイ ッチングトランジスタは、 その前にオフする出力用スィ ッチン グトランジスタのゲ一ト信号の変化に応じて、 オフする
ように構成されたスイ ッチングレギユレ—夕。
1 7 . 請求項 1 6のスイ ッチングレギユレ一夕において、
複数の整流用スィ ツチングトランジス夕を備え、
前記複数の整流用スィ ツチングトランジス夕がそのオン動作およびオフ動作に おいて、 所定の順に動作するように、 構成されており、 かつ、
前記複数の出力用スィ ヅチングトランジスタのオン動作のときは、
前記制御部は、 最初にオフする整流用スィ ツチングトランジスタをオフさせ、 他の整流用スィ ツチングトランジスタは、 その前にオフする整流用スィ ッチン グトランジス夕のゲ一ト信号の変化に応じて、 オフし、
最初にオンする出力用スイ ッチングトランジスタは、 最後にオフする整流用ス ィ ヅチングトランジスタのゲ一ト信号の変化に応じて、 オンし、 他の出力用スイ ッチングトランジスタは、 その前にオンする出力用スィ ヅチン グトランジス夕のゲ一ト信号の変化に応じて、 オンし、
前記複数の出力用スィ ヅチングトランジスタのオフ動作のときは、
前記制御部は、 最初にオフする出力用スィ ツチングトランジスタをオフさせ、 他の出力用スイ ッチングトランジスタは、 その前にオフする出力用スィッチン グトランジス夕のゲート信号の変化に応じて、 オフし、
最初にオンする整流用スィ ツチングトランジスタは、 最後にオフする出力用ス ィ ツチングトランジスタのゲ一ト信号の変化に応じて、 オンし、
他の整流用スィ ヅチングトランジスタは、 その前にオンする整流用スィッチン グトランジス夕のゲ一ト信号の変化に応じて、 オンする
ように構成されたスィ ツチングレギュレー夕。
1 8 . 請求項 1のスイ ッチングレギユレ一夕と、
前記スィ ツチングレギュレ一夕から供給された電圧によって動作する L S I コ ァ部とを備えた L S I システム。
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