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TWI842203B - 電感器結構及其製法 - Google Patents

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TWI842203B
TWI842203B TW111143780A TW111143780A TWI842203B TW I842203 B TWI842203 B TW I842203B TW 111143780 A TW111143780 A TW 111143780A TW 111143780 A TW111143780 A TW 111143780A TW I842203 B TWI842203 B TW I842203B
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許詩濱
胡竹青
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恆勁科技股份有限公司
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Abstract

一種電感器結構，係於半導體封裝載板中形成一電感線圈，且將圖案化導磁層佈設於該電感線圈內，故採用製作載板之圖案化增層線路之方式將導磁材料形成於該載板中，藉以提升該電感器之電氣特性。

Description

電感器結構及其製法
本發明係有關一種電感器結構，尤指一種於載板中嵌埋有導磁體之電感器結構。
近年來手持式及穿戴式電子產品盛行，不斷地朝多功能、輕薄短小和高集積化發展，在這些應用之需求下，所使用之主動元件及被動元件被要求微型化及模組化，以提高性能及降低成本。
為了達到上述目的，習知技術中常將被動元件(如電感、電容、電阻)以獨立元件型式與晶片整合於半導體封裝件中(亦可採用內埋方式)。然而，如電感元件之被動元件於要求較高電氣特性(如電感值、Q值)下，大多採用機械繞絲態樣，其欲微型化會有許多限制，故若欲將其整合於半導體封裝件中，不僅難以符合微型化需求，且欲採用內埋方式製作更是高難度製程。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之課題。
有鑑於習知技術之問題，本發明提供一種電感器結構，係包括：一載板，係具有相對之第一側與第二側及複數絕緣層；至少一電感線圈，係埋設於該載板中，且該電感線圈包括有複數柱狀電感層與複數電感線路；一導電線路結構，係埋設於該載板中並部分電性連接於該電感線圈，且包括設於該第一側且其中一表面外露於該第一側之複數第一電極墊、及設於該第二側且其中一表面外露於該第二側之複數第二電極墊；以及一導磁體，係嵌埋於該載板中之該電感線圈之線圈內，其中，該導磁體係包含至少一圖案化導磁層。
前述之電感器結構中，該圖案化導磁層係延伸到該電感線圈外側，且於該電感線圈之該複數柱狀電感層之處係具有相對應的複數開孔，以令該複數柱狀電感層分別對應穿過各該開孔。
前述之電感器結構中，該至少一圖案化導磁層係為呈層狀間隔堆疊之複數圖案化導磁層。
前述之電感器結構中，該導磁體係呈平板、齒狀、鰭狀或其組合。
前述之電感器結構中，該電感線圈之複數柱狀電感層之形狀係為圓柱體、矩形體或三角體。
前述之電感器結構中，該電感線圈係為螺旋線圈(spiral)、螺管線圈(solenoid)或環形線圈(toroid)。
前述之電感器結構中，該電感器結構係為單一分離元件或多電感積體所形成之分離元件。
前述之電感器結構中，該電感器結構係為內埋電感之封裝載板結構之一部分。
本發明亦提供一種電感器結構之製法，係包括：提供一具有金屬表面之承載板；於該承載板上以圖案化增層方式形成複數絕緣層及第一導電線路結構，其中，該第一導電線路結構包括複數第一電極墊；於該第一導電線路結構與其中一該絕緣層上以增層線路製法形成一電感線圈之第一電感層及柱狀電感層，並以另一絕緣層包覆該第一電感層及柱狀電感層；於該另一絕緣層上形成導磁體及該電感線圈之另一柱狀電感層，其中，該導磁體係包含至少一圖案化導磁層；以其它絕緣層包覆該導磁體及該另一柱狀電感層；於該其它絕緣層上以增層線路製法形成該電感線圈之第二電感層，以令該電感線圈圍繞該導磁體；於該其它絕緣層與該第二電感層上以圖案化增層方式形成第二導電線路結構，其中，該第二導電線路結構包括複數第二電極墊；以及移除該承載板，以露出該第一導電線路結構之該複數第一電極墊之其中一表面。
前述之製法中，復包括於進行該第二電感層之前，至少先重複一次該導磁體、該柱狀電感層及該其它絕緣層之製程，以形成呈層狀間隔堆疊之複數圖案化導磁層。
前述之製法中，該電感線圈之柱狀電感層係用任一形狀電鍍形成。
前述之製法中，該電感器結構係於製備封裝載板之同時一併完成。
前述之電感器結構及其製法中，該圖案化導磁層係形成為具有直向分割且呈行狀間隔佈設之複數凸條結構、具有橫向分割且呈列狀間隔佈設之複數齒條結構、或具有網格分割且呈矩陣間隔佈設之複數凸塊結構。
前述之電感器結構及其製法中，形成該絕緣層之材料係為感光或非感光之介電材料，味之素增層膜(Ajinomoto Build-up Film，簡稱ABF)、聚醯亞胺(PI)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)、含玻纖 之FR4或FR5、或雙順丁醯二酸醯亞胺/三氮阱(Bismaleimide triazine，簡稱BT)，或其他絕緣材料。
前述之電感器結構及其製法中，該導磁體係包含導磁性材料。例如，該導磁性材料係包含鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)、鉬(Mo)之至少一者或其複數元素組合之合金材料，該合金材料例如為鎳/鐵、鎳/鈷、鎳/鐵/鈷或鋅/鎳。
前述之電感器結構及其製法中，復包括於移除該承載板後，於該載板之第一側所露出之該複數第一電極墊上電性結合封裝至少一主動晶片及/或一被動元件，而於該載板之第二側所露出之該複數第二電極墊上相對應結合複數導電元件。
由上可知，本發明之電感器結構，主要藉由採用電路板(PCB)或載板之製作圖案化增層線路之方式將導磁材料以電鍍或沈積方式形成於該載板中，以形成導磁體，使該導磁體之精度之控制極佳，故相較於習知技術，本發明之電感器結構之電感值之精度控制極佳，且因內埋於載板中而可減少生產流程，以降低成本，並因可製作出微小之電感元件，而可達將產品微小化或薄型化之目的。
再者，利用IC載板製程，同時將該電感線圈設計於該載板中，使封裝載板具有電感功能，而於封裝製程中無需額外製備電感元件，故相較於習知技術，本發明之電感器結構之可降低製作成本。
又，藉由複數層圖案化導磁層之設計，可以提高電感值，並可降低渦電流及磁損耗對Q值的影響。
另外，相較於習知技術之鐵芯塊之配置，本發明之電感器結構之厚度可依需求調整，因而更易於微型化，以利於終端產品符合微小化之需求。
1:電感器結構
1a:電感線圈
1b:導磁體
11:電感線路
11a:第一電感層
11b:第二電感層
12:柱狀電感層
12a:第一柱狀電感層
12b:第二柱狀電感層
12c:第三柱狀電感層
14,15,18,18a:圖案化導磁層
180:開口
2:導電線路結構
2a:第一導電線路結構
2b:第二導電線路結構
2c:垂直導通結構
20:第一線路層
21:第二線路層
22,24,28:導電線路
23,25,26,27,29:導電柱
201,203:第一電極墊
202,204:第二電極墊
30:載板
30a:第一側
30b:第二側
300:絕緣保護層
301:第一絕緣層
302:第二絕緣層
303:第三絕緣層
304:第四絕緣層
305:第五絕緣層
306:第六絕緣層
34a:第一導磁層
34b:第二導磁層
35a,35b:齒狀導磁層
50:主動晶片
50a:作用面
50b:非作用面
500:接點
51:焊錫凸塊
60:電容元件，被動元件
61:導電層
70:導電元件
9:承載板
9a:金屬材
h:厚度
t:距離
圖1A係為本發明之電感器結構之剖面示意圖。
圖1B係為本發明之電感器結構之導磁體之另一態樣之局部立體示意圖。
圖1C係為圖2A之另一態樣之剖面示意圖。
圖2A係為圖1A之另一實施例之剖面示意圖。
圖2B係為本發明之電感器結構之導磁體之另一態樣之局部立體示意圖。
圖2C係為圖2A之另一態樣之剖面示意圖。
圖3A至圖3H係為本發明之電感器結構之製法之剖面示意圖。
圖3D-1係為圖3D之另一實施例之剖面示意圖。
圖4A係為圖3H之後續製程之剖面示意圖。
圖4B係為圖2A之應用之剖面示意圖。
圖5A至圖5D係為本發明之電感器結構之導磁體之不同態樣之立體示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」、「第三」、「第四」、「第五」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖1A係為本發明之電感器結構1之剖面示意圖。如圖1A所示，所述之電感器結構1係包括一載板30、至少一埋設於該載板30中之電感線圈1a、一埋設於該載板30中並部分電性連接於該電感線圈1a之導電線路結構2、及一嵌埋於該載板30中且未電性連接該電感線圈1a之導磁體1b。
所述之載板30係具有相對之第一側30a與第二側30b，供作為電極墊側，如第一側30a為置晶側係為電感器之焊墊側或封裝載板之置晶側，該第二側30b為焊墊側，且該載板30係包含複數絕緣層(如圖3H所示之第一至第六絕緣層301~306與絕緣保護層300)。
於本實施例中，該載板30之絕緣層係為感光性或非感光性介電材料、味之素增層膜(Ajinomoto Build-up Film，簡稱ABF)、聚醯亞胺(Polyimide，簡稱PI)、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)、含玻纖之FR4或FR5、雙順丁醯二酸醯亞胺/三氮阱(Bismaleimide triazine，簡稱BT)或其它適當材質。
所述之導電線路結構2係包括第一導電線路結構2a、第二導電線路結構2b及導通結構2c，該第一導電線路結構2a係包含設於該第一側30a且其中一表面外露於該第一側30a之複數第一電極墊201，且該第二導電線路結構2b係包含設於該第二側30b且其中一表面外露於該第二側30b之複數第二電極墊202，該導通結構2c係垂直導通該第一與第二導電線路結構2a,2b，以電性連接該第一與第二導電線路結構2a,2b。
於本實施例中，該導電線路結構2之電極墊(如第一與第二電極墊201,202)係作為焊墊，以外接電子元件或電路板，該焊墊可設於單側或雙側。
再者，於另一實施例中，如圖2A所示之電感器結構1，係嵌埋電感於半導體封裝用之載板結構中。例如，該載板30之第一側30a之第一導電線路結構2a復包含用於封裝接合(如覆晶或打線)之複數第一電極墊203，以定義該第一側30a為電感器之焊墊側或封裝載板之置晶側，且該第二側30b係為焊墊側，使該第二電極墊202,204作為焊墊以接置外部元件(如焊球、被動元件、主動元件或電路板)。如圖4B所示，該複數第一電極墊203墊係電性結合一電容元件60及/或一覆晶式主動晶片50。
又，可於該第一與第二電極墊201,203,202,204上形成一表面處理層(圖略)，以利於接置電子元件，其中，形成該表面處理層(圖略)之材質係為鎳/金(Ni/Au)、鎳/鈀/金(Ni/Pd/Au)、焊錫材料、有機保焊劑(OSP)或其組合等。此外，於該載板30之第二側30b(或第一側30a)之最外側絕緣層可作為絕緣保護層，並外露出該些電極墊(或其上之表面處理層)，其中，形成該絕緣保護層(圖略)之材質係為介電材、感光或非感光之有機絕緣材，如防銲材(solder resist)、PI、ABF及EMC等。
所述之電感線圈1a係埋設於該載板30中且包含單層或複數層(如兩層)呈層狀間隔堆疊埋設於該載板30中之電感線路11及連通於該複數電感線路11之間的柱狀電感層12。
於本實施例中，該電感線圈1a係為螺旋線圈(spiral)、螺管線圈(solenoid)或環形線圈(toroid)，且該柱狀電感層12之形狀係為圓柱體、矩形體或三角體。
所述之導磁體1b係形成於該載板30中之該電感線圈1a之線圈內，其中，該導磁體1b係包含至少一圖案化導磁層14。
於本實施例中，該導磁體1b係以電鍍、無電電鍍、濺鍍(Sputtering)、物理氣相沉積(Physical Vapor Deposition，簡稱PVD)或化學氣相沉積(CVD)等方式製成，且該導磁體1b係包含高導磁性材料，其包含鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)、鉬(Mo)之至少一者或其複數元素組合之合金材料，如鎳/鐵、鎳/鈷、鈷/鎳/鐵或鋅/鎳。
再者，該導磁體1b之單一圖案化導磁層14係為一平板之板體、齒狀或鰭狀板體；或者，該導磁體1b可包含呈層狀間隔堆疊之複數圖案化導磁層14；甚至於，如圖1B所示，該導磁體1b可由相互分離之圖案化導磁層14,15組成。該導磁體1b之目的係用以降低渦電流效應及磁損而提升電感之電氣特性。
又，該圖案化導磁層18可具有至少一開孔180。如圖1C、圖2B及圖2C所示，該圖案化導磁層18係延伸到該電感線圈1a之外側，且該導磁體1b於該電感線圈1a之該柱狀電感層12之處係具有相對應的複數開孔180，以令該柱狀電感層12分別對應穿過各該開孔180。
另外，該圖案化導磁層18a係具有直向分割為呈行狀間隔佈設之複數凸條結構(如圖5B所示)、具有橫向分割為呈列狀間隔佈設之複數齒條結構(如圖5C所示)、或具有網格分割為呈矩陣間隔佈設之複數凸塊結構(如圖5D所示)。
圖3A至圖3H係為本發明之電感器結構1之製法之剖面示意圖。
如圖3A至圖3B所示，於一具有金屬表面之承載板9上以增層線路製法形成第一導電線路結構2a(含複數第一電極墊201,203)及形成至少一絕緣層(如絕緣保護層300與第一絕緣層301)於該承載板9上，以包覆該複數第一電極墊201,203。
於本實施例中，該承載板9係為可移除之金屬板及絕緣材組合而成，亦可用銅箔基板，但無特別限制，於承載板9兩側具有含薄銅(厚約0.5-10微米)之金屬材9a。
本發明之電感器結構1之製法係採用半導體封裝載板之增層(build up)技術加工，可以選用有核心層或無核心層之製程為之。本實施例以無核心層之增層作說明，即是於一承載板9上形成圖案線路增層。具體地，先於承載板9上形成圖案化線路或導電柱，再形成絕緣層(真空壓合或塗佈)，之後於該絕緣層上研磨露出導電柱表面，並採用半加成法(semi-additive process，簡稱SAP)於該絕緣層上形成晶種層(seed layer)，以電鍍圖案化線路，經去光阻與快速蝕刻多餘晶種層而形成增層線路結構。依此重複步驟，即可形成多層之增層。本發明之導電線路結構2、電感線圈1a及導磁體1b皆可以此法加工。另，導電柱亦可以雷射盲孔替代，不再贅述。
再者，以圖案化增層方式形成第一導電線路結構2a之第一線路層 20、導電線路22及導電柱23，以令該導電線路22部分電性連接至第一線路層20之第一電極墊201,203，且該導電柱23形成於該導電線路22上，並使該導電柱23之上表面外露於該第一絕緣層301。例如，該絕緣保護層300包覆該第一線路層20，且該第一絕緣層301包覆該導電線路22及導電柱23。
如圖3C所示，於該第一絕緣層301上形成一第一電感層11a，且部分該第一電感層11a連接部分導電柱23，再於該第一電感層11a上形成第一柱狀電感層12a，以令該第一柱狀電感層12a之位置連接部分該第一電感層11a之位置。接著，形成第二絕緣層302於該第一絕緣層301上，以包覆該第一電感層11a與該第一柱狀電感層12a，且該第一柱狀電感層12a係外露於該第二絕緣層302。於形成第一電感層11a及第一柱狀電感層12a時，同時形成一垂直導通層，其包含相互堆疊之導電線路24與導電柱25，以令該第二絕緣層302包覆該導電線路24與導電柱25，並使該導電柱25外露於該第二絕緣層302。
於本實施例中，該些電感層之材料係為銅、銅合金、鎳(Ni)、銀、其它導體或其組合。
如圖3D所示，於該第二絕緣層302上形成圖案化之第一導磁層34a，且該第一導磁層34a未接觸該第一柱狀電感層12a之外露表面，再於該第一導磁層34a上形成一齒狀導磁層35a，以令該第一導磁層34a與該齒狀導磁層35a作為導磁體1b，其中，該齒狀導磁層35a與該第一導磁層34a相結合成鰭狀，或藉由另一第二絕緣層302間隔分離該第一導磁層34a與該齒狀導磁層35a(如圖3D-1所示)。
於本實施例中，該第一導磁層34a及該齒狀導磁層35a可採用電鍍、無電電鍍、濺鍍(Sputtering)、物理氣相沉積(Physical Vapor Deposition，簡 稱PVD)或化學氣相沉積(CVD)等方式製成。
再者，該導磁體1b之結構設計可依需求呈連續或非連續之薄板，如圖5A所示之完整形連續狀之薄板、如圖5B所示之縱向切割之非連續狀之薄板(或多組相互分開之條狀體)、如圖5C所示之橫向切割之非連續狀之薄板(或多組相互分開之條狀體)、如圖5D所示之縱向及橫向分割之非連續狀之薄板(或多組相互分開之塊體)。
如圖3E所示，於該第二絕緣層302上以圖案化增層方式形成第二柱狀電感層12b，且該第二柱狀電感層12b連接該第一柱狀電感層12a，以於後續垂直導通連接第二電感層11b。接著，以第三絕緣層303包覆該第二柱狀電感層12b、第一導磁層34a及其上之齒狀導磁層35a，且該第二柱狀電感層12b係外露於該第三絕緣層303。同時形成一垂直導通層，其包含堆疊於導電柱25上之複數導電柱26，以令該第三絕緣層303包覆該導電柱26，並使該導電柱26外露於該第三絕緣層303。
如圖3F所示，重複上述步驟，於該第三絕緣層303上形成第二導磁層34b及其上之齒狀導磁層35b，再形成第三柱狀電感層12c，並形成第四絕緣層304於該第三絕緣層303上以包覆該第三柱狀電感層12c、第二導磁層34b及其上之齒狀導磁層35b，且該第三柱狀電感層12c係外露於該第四絕緣層304。同時形成一垂直導通層，其包含堆疊於導電柱26上之複數導電柱27，以令該第四絕緣層304包覆該導電柱27，並使該導電柱27外露於該第四絕緣層304。
於本實施例中，該些齒狀導磁層35a,35b之齒狀可以是圓體、矩形體、三角錐體或U形體，並可依厚度或高度不同而設計。
再者，該齒狀導磁層35a,35b與該第一導磁層34a或第二導磁層 34b亦可間隔分離。例如，下方僅製作第一導磁層34a(省略齒狀導磁層35a)，而上方僅製作該齒狀導磁層35b(省略第二導磁層34b)。
如圖3G所示，於該第四絕緣層304上形成第二電感層11b，以電性連接於該第三柱狀電感層12c。接著，於第二電感層11b上形成第二導電線路結構2b，以電性連接第二電感層11b。該第二導電線路結構2b包含有複數第二電極墊202,204，並以第五絕緣層305與第六絕緣層306包覆該第二電感層11b與該第二導電線路結構2b，以形成一具有多層絕緣層之載板30，其中，該載板30係具有相對之第一側30a與第二側30b，供作為電極墊側。
於本實施例中，以圖案化增層方式形成第二導電線路結構2b之第二線路層21、導電線路28與導電柱29，且該第六絕緣層306可作為絕緣保護層，並令該第一側30a作為電感器之焊墊側或封裝載板之置晶側，而該第二側30b作為焊墊側。
再者，該第一電感層11a、第二電感層11b與該第一至第三柱狀電感層12a,12b,12c組成一呈線圈狀之電感線圈1a，並使該電感線圈1a埋設於該載板30中。
又，該第一導磁層34a與第二導磁層34b及其上之齒狀導磁層35a,35b係構成該導磁體1b，其嵌埋於該載板30中之該電感線圈1a之線圈內而未電性連接該電感線圈1a。
另外，該第一至第三柱狀電感層12a,12b,12c係用任一形狀電鍍形成，其可為圓柱體、矩形體、三角體或其它幾何形體，並可依設計需求使用調整，以降低電阻值。
如圖3H所示，於該第二電極墊202,204之外露表面上及/或該第 一電極墊201,203之外露表面上形成表面處理層(圖略)，且該第一導電線路結構2a與該第二導電線路結構2b及垂直導通結構2c作為導電線路結構2，並部分電性連接於該電感線圈1a之第一與第二電感層11a,11b。接著，移除該承載板9，以外露出該載板30之第一側30a，之後，可進行翻轉(如圖4A所示)，以獲取等同圖1A所示之電感器結構1或圖2A之電感埋入半導體封裝之載板結構。
於本實施例中，該導電線路24,28與導電柱25,26,27係組成垂直導通結構2c。
因此，本發明之電感器結構1主要藉由在製作封裝載板時，利用其導電線路結構2之設計及介電材特性的變更，使線路設計成一感應線圈(如該電感線圈1a)，且於該電感線圈1a中電鍍高導磁率的合金金屬材(如該導磁體1b)，以獲取磁通量大(即符合較大電感值或薄型化之需求)之電感元件(即該電感線圈1a與該導磁體1b之組合)，故該電感元件與封裝載板中的一般訊號導電線路結構同步製作完成。
應可理解地，藉由封裝載板之製程可僅製作該電感元件，而無需製作該導電線路結構2，以獲取扁形/薄型的電感元件(或電磁元件)，其整體尺寸厚度可降到約0.2mm，以達到產品微小化或薄型化之目的。
於後續製程中，可於該複數第一電極墊201,203上電性結合封裝一如電容元件之被動元件60及/或一主動晶片50，如圖4B所示，且可於該載板30之第二側30b所露出之部分該第二電極墊202上相對應結合如焊球之導電元件70，如圖4B所示，並可於部分該第二電極墊204上電性結合封裝另一被動元件60。
於本實施例中，該主動晶片50係為半導體晶片，其具有相對之作 用面50a與非作用面50b，該作用面50a上具有複數接點500，以結合複數焊錫凸塊51覆晶結合於該端面較小之第一電極墊203上。或者，該電容元件60係為被動元件，其以導電層61結合於該端面較大之第一電極墊201上。
綜上所述，本發明之電感器結構1，其採用載板的加工方式進行製作，以輕易地進行大板面量產，且採用無核心層(coreless)態樣之圖案化增層線路製法將導磁材料以電鍍或沈積方式形成，故相較於習知技術，本發明之電感器結構1因內埋於載板中而可減少生產流程，以降低成本，並因可製作出微小之電感元件，而可達將產品微小化或薄型化之目的。
再者，利用IC載板製程，將該電感線圈1a設計於該載板30中，使封裝載板具有電感功能，而於封裝製程中無需額外製備電感元件。
又，藉由該齒狀導磁層35a,35b之設計，可增加截面積、增加電感值，又可降低渦電流及磁損耗對Q值的影響。
另外，相較於習知技術之鐵芯塊之配置，本發明之電感器結構1之厚度h(或該第一與第二電感層11a,11b之間的距離t，如圖4A所示)可依需求調整而無需配置鐵芯塊，因而更易於微型化，以利於終端產品符合微小化之需求。應可理解地，本發明之電感器結構1之載板30易於製作無需摻雜磁粉，因而能降低製作成本，以利於終端產品符合經濟效益之需求。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
1:電感器結構
1a:電感線圈
1b:導磁體
11:電感線路
12:柱狀電感層
14:圖案化導磁層
2:導電線路結構
2a:第一導電線路結構
2b:第二導電線路結構
2c:垂直導通結構
201:第一電極墊
202:第二電極墊
30:載板
30a:第一側
30b:第二側

Claims (21)

  1. 一種電感器結構，係包括：一載板，係具有相對之第一側與第二側及複數絕緣層；至少一電感線圈，係埋設於該載板中，且該電感線圈包括有複數柱狀電感層與複數電感線路；一導電線路結構，係埋設於該載板中並部分電性連接於該電感線圈，且包括設於該第一側且其中一表面外露於該第一側之複數第一電極墊、及設於該第二側且其中一表面外露於該第二側之複數第二電極墊；以及一導磁體，係嵌埋於該載板中之該電感線圈之線圈內，且未電性連接該電感線圈，其中，該導磁體係包含至少一圖案化導磁層，且該圖案化導磁層之縱向截面呈齒板狀或鰭板狀。
  2. 如請求項1所述之電感器結構，其中，該圖案化導磁層係延伸到該電感線圈外側，且於該電感線圈之該複數柱狀電感層之處係具有相對應的複數開孔，以令該複數柱狀電感層分別對應穿過各該開孔。
  3. 如請求項1所述之電感器結構，其中，該至少一圖案化導磁層係為呈層狀間隔堆疊之複數圖案化導磁層。
  4. 如請求項1或3所述之電感器結構，其中，該圖案化導磁層係具有直向分割為呈行狀間隔佈設之複數凸條結構、具有橫向分割為呈列狀間隔佈設之複數齒條結構、或具有網格分割為呈矩陣間隔佈設之複數凸塊結構。
  5. 如請求項1所述之電感器結構，其中，該導磁體係包含導磁性材料。
  6. 如請求項5所述之電感器結構，其中，該導磁性材料係包含鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)、鉬(Mo)之至少一者或其複數元素組合之合金材料，該合金材料為鎳/鐵、鎳/鈷、鎳/鐵/鈷或鋅/鎳。
  7. 如請求項1所述之電感器結構，其中，該電感線圈之複數柱狀電感層之形狀係為圓柱體、矩形體或三角體。
  8. 如請求項1所述之電感器結構，其中，該電感線圈係為螺旋線圈(spiral)、螺管線圈(solenoid)或環形線圈(toroid)。
  9. 如請求項1所述之電感器結構，其中，該電感器結構係為單一分離元件或多電感積體所形成之分離元件。
  10. 如請求項1所述之電感器結構，其中，該電感器結構係為內埋電感之封裝載板結構之一部分。
  11. 如請求項1所述之電感器結構，其中，形成該絕緣層之材料係為感光或非感光之介電材料，味之素增層膜(Ajinomoto Build-up Film，簡稱ABF)、聚醯亞胺、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)、含玻纖之FR4或FR5、或雙順丁醯二酸醯亞胺/三氮阱(Bismaleimide triazine，簡稱BT)。
  12. 如請求項1所述之電感器結構，其中，該複數第一電極墊係電性結合至少一主動晶片及/或一電容元件。
  13. 一種電感器結構之製法，係包括：提供一具有金屬表面之承載板；於該承載板上以圖案化增層方式形成複數絕緣層及第一導電線路結構，其中，該第一導電線路結構包括複數第一電極墊； 於該第一導電線路結構與其中一該絕緣層上以增層線路製法形成一電感線圈之第一電感層及柱狀電感層，並以另一絕緣層包覆該第一電感層及柱狀電感層；於該另一絕緣層上形成導磁體及該電感線圈之另一柱狀電感層，且該導磁體未電性連接該電感線圈，其中，該導磁體係包含至少一圖案化導磁層，且該圖案化導磁層之縱向截面呈齒板狀或鰭板狀；以其它絕緣層包覆該導磁體及該另一柱狀電感層；於該其它絕緣層上以增層線路製法形成該電感線圈之第二電感層，以令該電感線圈圍繞該導磁體；於該其它絕緣層與該第二電感層上以圖案化增層方式形成第二導電線路結構，其中，該第二導電線路結構包括複數第二電極墊；以及移除該承載板，以露出該第一導電線路結構之該複數第一電極墊之其中一表面。
  14. 如請求項13所述之電感器結構之製法，復包括於進行該第二電感線路之前，至少先重複一次該導磁體、該另一柱狀電感層及其它絕緣層之製程，以形成呈層狀間隔堆疊之複數圖案化導磁層。
  15. 如請求項13或14所述之電感器結構之製法，其中，該圖案化導磁層係形成為具有直向分割且呈行狀間隔佈設之複數凸條結構、具有橫向分割且呈列狀間隔佈設之複數齒條結構、或具有網格分割且呈矩陣間隔佈設之複數凸塊結構。
  16. 如請求項13所述之電感器結構之製法，其中，該電感線圈之柱狀電感層係用任一形狀電鍍形成。
  17. 如請求項13所述之電感器結構之製法，其中，形成該絕緣層之材料係為感光或非感光之介電材料，味之素增層膜(Ajinomoto Build-up Film，簡稱ABF)、聚醯亞胺、模壓環氧樹脂(Epoxy Molding Compound，簡稱EMC)、含玻纖之FR4或FR5、或雙順丁醯二酸醯亞胺/三氮阱(Bismaleimide triazine，簡稱BT)。
  18. 如請求項13所述之電感器結構之製法，其中，該導磁體係包含導磁性材料。
  19. 如請求項18所述之電感器結構之製法，其中，該導磁性材料係包含鐵(Fe)、鎳(Ni)、鈷(Co)、錳(Mn)、鋅(Zn)之至少一者或其複數元素組合之合金材料，該合金材料為鎳/鐵、鎳/鈷、鎳/鐵/鈷或鋅/鎳。
  20. 如請求項13所述之電感器結構之製法，其中，該電感器結構係於製備封裝載板之同時一併完成。
  21. 如請求項13所述之電感器結構之製法，復包括於移除該承載板後，於該複數第一電極墊上電性結合封裝至少一主動晶片及/或一被動元件，而於該複數第二電極墊上相對應結合複數導電元件。
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