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TWI789956B - 基於晶圓堆疊架構的計算機系統，記憶體裝置和記憶體控制方法 - Google Patents

基於晶圓堆疊架構的計算機系統，記憶體裝置和記憶體控制方法 Download PDF

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TWI789956B
TWI789956B TW110138931A TW110138931A TWI789956B TW I789956 B TWI789956 B TW I789956B TW 110138931 A TW110138931 A TW 110138931A TW 110138931 A TW110138931 A TW 110138931A TW I789956 B TWI789956 B TW I789956B
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蔡昆華
嚴逸緯
Original Assignee
鯨鏈科技股份有限公司
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Publication date
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Abstract

本申請提出一種基於晶圓堆疊架構的計算機系統，包含一記憶體裝置和一邏輯電路層結合成一晶圓堆疊。該記憶體裝置中包含一記憶體陣列和一線路驅動器。該記憶體陣列中包含一共用線路以及多個記憶體單元，該共用線路連接該等記憶體單元。 該線路驅動器連接該共用線路，驅動該等記憶體單元。該邏輯電路層包含多個用於傳遞訊號的連接墊，以及一延遲控制器，透過該等連接墊連接該記憶體陣列調整該共用線路上連接的記憶體單元個數，以動態改變該記憶體陣列的延遲特性。本申請亦提出該記憶體裝置和記憶體控制方法。

Description

基於晶圓堆疊架構的計算機系統，記憶體裝置和記憶體控制方法
本申請是關於一種記憶體裝置，尤其是關於可根據應用程式需求而改變延遲特性的記憶體架構，以及應用該記憶體架構和晶片堆疊技術實作而成的計算機系統。
在這個年代，人工智能和區塊鏈的應用成為一種新的商機。區塊鏈可以廣泛應用於智能合約，數位身份，共享經濟等應用。
然而一些區塊鏈平台為了各種安全性考量或是漏洞修補，經常會改變區塊鏈的演算法。除了增加運算難度之外，也經常刻意為了降低特定應用晶片(ASIC)的運算效率而做出特殊設計，例如增加記憶體吞吐量的要求，或是儲存裝置的容量要求。
因此，對於區塊鏈伺服器的開發者而言，也隨著必須要改變硬體架構，來適應區塊鏈演算法的變化。然而，這些眾籌平台提出的演算法，有可能不斷的更新。因此，如何使同一套區塊鏈伺服器的硬體能彈性地改變參數以適應新的演算法，是有待開發的。
本申請提出一種計算機系統，可彈性地適應區塊鏈演算法的變化要求。在一計算機系統的實施例中，採用了晶圓堆疊(wafer on wafer)的技術，使記憶體裝置所在的晶圓和核心邏輯電路的晶圓堆疊成立體結構。這個做法可使兩片晶圓之間不需要多餘的面積，直接以成千上萬個連接墊做為訊號傳遞的路徑。由於傳送線路的數量不再受到平面設計的限制，因此可以使用大量的專用接線來解決資料傳遞的效能問題。
本申請的記憶體裝置，配置於記憶體專用的一層晶圓，其中可包含多個記憶體陣列(BANK)。每一記憶體陣列主要由一共用線路以及多個記憶體單元組成。該共用線路，在本實施例中可以是資料線或地址線的代稱，每條共用線路各對應地連接該等記憶體單元的其中一行或一列。記憶體單元指的是儲存位元資訊的基本單位，通常受到地址訊號的控制而開啟，並受到資料訊號的控制而讀出或寫入資料。
所述記憶體裝置中還包含一線路驅動器，連接該共用線路，用於驅動該等記憶體單元。該線路驅動器可以是資料驅動器或地址解碼器的代稱。
如上所述，該計算機系統中包含一邏輯電路層，與該記憶體晶體層結合成一晶圓堆疊(Wafer on Wafer)。其中包含多個連接墊，用於傳遞訊號。
本申請在計算機系統的邏輯電路層中，配置了一個延遲控制器，透過該等連接墊連接該記憶體陣列。其設計目的是彈性調整該共用線路上連接的記憶體單元個數，以動態改變該記憶體陣列的延遲特性。
在進一步的實施例中，每一記憶體陣列中配置了多個多工器(MUX)。每個多工器之間相隔特定數量的行數或列數。這些多工器將一記憶體陣列定義為多個記憶體區域，每一記憶體區域各包含特定行數或特定列數的記憶體單元。換言之，每兩個記憶體區域相鄰之處，就會配置有一個多工器，和該線路驅動器以一專用線路相連。
當該延遲控制器透過一連接墊傳遞一控制訊號啟動一多工器時，會使該共用線路斷開為一第一線段和一第二線段，並使該第二線段連接至該專用線路。
由於該共用線路原本串接了多個記憶體單元，在斷開為兩個線段後，在邏輯上就形成了兩個子陣列。換句話說，該第一線段對應的記憶體區域形成一第一子陣列，而該第二線段對應的記憶體區域形成一第二子陣列。為了便於實施於管理，本實施例的斷開方式可以是二等分。因此一記憶體陣列可等分為兩個大小相等的子陣列，而兩個子陣列可進一步再透過更多多工器分割為四個，依此類推。
在一具體的實施方式中，改變記憶體陣列維度的方式，即子陣列的形成方式，可以是將共用資料線斷開為兩個較短的資料線。該線路驅動器包含一資料驅動器。該共用線路在此代表一或多條共用資料線，每一共用資料線連接該資料驅動器和該等記憶體單元中對應的一列記憶體單元，用於傳送該等記憶體單元的資料訊號。在該多工器被啟動後，由於共用資料線斷開，該第二子陣列不再共用該第一子陣列的共用資料線。而是由多工器另外提供專用線路，給該第二子陣列中的記憶體單元傳送資料訊號。這個做法可讓共用線路上的記憶體單元數量減少，進而使電容負載降低，加快了資料驅動的反應速度。
至於第二子陣列，由於資料線改由專用線路連接至資料驅動器，獨立接收不同的資料訊號源，也同樣的享有低負載高速度的效果。更進一步地說，可將第二子陣列的地址線改為共用第一子陣列的地址線。如此，等於是將原本的記憶體陣列維度改變，資料線數（陣列寬度）倍增，而地址線數(陣列高度)減半。該記憶體裝置中原本就包含多條共用地址線，每一共用地址線連接該地址解碼器和該等記憶體單元中對應的一行記憶體單元，用於傳送該等記憶體單元的地址訊號。該線路驅動器包含一地址解碼器，透過該等共用地址線連接該記憶體陣列中的每行記憶體單元。實作上，在該多工器被啟動後，該地址解碼器根據該控制訊號，使該第二子陣列中的記憶體單元共用該第一子陣列的共用地址線，或使用相同的地址訊號同步驅動該第一子陣列和該第二子陣列。換句話說，使該第二子陣列與該第一子陣列中對應行數的共用地址線接收相同的地址訊號。
在另一具體的實施方式中，改變記憶體陣列維度的方式，即子陣列的形成方式，也可以是將共用地址線斷開為兩個較短的地址線。在這種情況中，上述共用線路代表的是一或多條共用地址線，用於傳送該等記憶體單元的地址訊號。在該多工器被啟動後，該第二子陣列中的記憶體單元使用該專用線路傳送地址訊號。同時，該地址解碼器根據該控制訊號，使該第二子陣列中的記憶體單元共用該第一子陣列的共用資料線，或使用相同的資料訊號驅動該第一子陣列和該第二子陣列。由於第二子陣列中的記憶體單元使用了和第一子陣列不同的地址線，記憶體陣列維度等於是將資料位元數(陣列寬度)砍半，並將地址線數(陣列高度)倍增。
在進一步的實施例中，其中該邏輯電路層進一步包含一記憶體控制器，透過該等連接墊耦接該記憶體陣列。一核心連接該記憶體控制器和該延遲控制器，用於執行一應用程式。該核心可根據該應用程式要求的一應用程式條件，透過該延遲控制器設定該記憶體陣列中的該等多工器，使該記憶體陣列改變維度，即分割為二的多乘方個子陣列，再重組為符合該應用程式條件的新陣列維度。在執行該應用程式時，核心可透過該記憶體控制器使用重組後的記憶體陣列。
在進一步的實施例中，該應用程式條件包含該應用程式需要的反應時間。在斷開資料線的實施例中，該延遲控制器啟動的多工器數量越多，形成的新記憶體陣列反應時間越短，
本申請另外提出一種記憶體控制方法，應用於前述的計算機系統和記憶體裝置中。由一核心執行一應用程式時，該核心根據該應用程式要求的一應用程式條件，透過該延遲控制器設定該記憶體陣列中的該等多工器，使該記憶體陣列分割為二或多個符合該應用程式條件的子陣列，並在執行該應用程式時透過該記憶體控制器使用該等記憶體子陣列。
綜上所述，本申請基於晶片堆疊技術，提出了一種可以彈性調整陣列維度的記憶體架構，使得區塊鏈伺服器產品有能力可以適應未來演算法的需求。
下面將結合本申請實施例中的圖示，對本申請實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本申請一部分實施例，而不是全部的實施例。基於本申請中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬本申請保護的範圍。
圖1是本申請的立體晶圓產品100的實施例。立體晶圓產品100由至少一記憶體晶體層110，一邏輯電路層120，及一基底130層層堆疊。基底130除了提供基本的支撐，也提供額外的布線空間。每一層之間配置有多個連接墊102或104以提供訊號通道。本實施例的立體晶圓產品100是計算機系統700的半成品，經過切割後可產生多個獨立運作的計算機系統700。如圖1所示，每個計算機系統700可各包含若干個記憶體裝置112和若干個邏輯電路122，具備相同的立體晶圓結構。換句話說，每個計算機系統700中包含的記憶體裝置112和邏輯電路122，是事先各別布局於記憶體晶體層110和邏輯電路層120中，再以晶片堆疊的形式製成的立體結構。在立體結構中，晶片組之間的電路導線不需要佔用多餘的面積，可直接以成千上萬個連接墊102和104做為訊號傳遞的路徑，使資料傳遞的效能問題有效被解決，借此實現本申請的計算機系統700。
圖2是本申請的記憶體裝置的實施例。本申請的記憶體裝置112，布局在記憶體專用的記憶體晶體層110上。其製造可以是模組化的形式，每一記憶體裝置112中可包含多個記憶體陣列200，或稱為記憶體矩陣(BANK)。每一記憶體矩陣的運作可受到一陣列選擇訊號#SL的控制。每一記憶體陣列200主要由多個記憶體單元202組成。記憶體單元202排列成多行和多列，每一行共用一條地址線，接收編號為R0至Rn的地址訊號。而每一列共用一條資料線，傳送編號為B0至Bn的資料訊號。換言之，每條共用線路各對應地連接該等記憶體單元202的其中一行或一列。記憶體單元202指的是儲存位元資訊的基本單位，通常受到地址訊號的控制而開啟，並受到資料訊號的控制而讀出或寫入資料。該等地址線連接一地址解碼器210，用於傳遞該地址解碼器產生的地址訊號214，使被選定的一或多行記憶體單元202被開啟。該等資料線連接一資料驅動器220，用於傳送記憶體單元202寫入或讀出的資料。圖2所揭示的架構僅為示例，在實際製作中，記憶體陣列200，地址解碼器210，和資料驅動器220的數量不限定為一，其間的連結關係也不限定為一對一，或多對多。綜上所述，所述記憶體裝置中的地址解碼器210和資料驅動器220是一種線路驅動器。而連接的資料線和地址線是一種共用線路，以網狀交織的方式驅動多個記憶體單元202。
圖3A至3C是本申請的記憶體陣列200和多工器(MUX)302的實施例。為了達成動態調整延遲特性的功效，本實施例在每一記憶體陣列200中配置了多個多工器302。每個多工器302之間相隔特定數量的行數或列數。這些多工器302可將一記憶體陣列200定義為多個記憶體區域310，每一記憶體區域310各包含特定行數或特定列數的記憶體單元202。以圖3A為例，每兩個記憶體區域310相鄰之處配置有一個多工器302。
圖3B顯示多工器302啟動時的運作情形。該多工器302透過一專用線路224連接該資料驅動器220。當一控制訊號#S從圖1中所示的邏輯電路層120透過該等連接墊102其中之一傳遞至該多工器時，會使共用的資料線222在多工器302所在處斷開，使上下兩個記憶體區域310不再共用相同的資料線路222。資料線222被分割為上半部記憶體區域310中的第一線段，和下半部記憶體區域310中的第二線段。在本實施例中，上半部的記憶體區域310可繼續接收原本的資料訊號B0至B7，但是由於第一線段上共用的記憶體單元數減少了，電容負載顯著地降低，因此記憶體區域310的延遲時間可以有效縮短，也就是加快了反應的速度。多工器302將該下半部的記憶體區域310的第二線段改接至專用線路224，使該下方記憶體區域310繼續受到資料驅動器220的控制。舉例來說，該多工器302透過該專用線路224繼續從該資料驅動器220接收編號為B0至B7的資料訊號。由於第二線段上共用的記憶體單元202比原來少，所以也達成了減少延遲的效果。
圖3C顯示多工器302啟動時的另一具體的實施方式。本實施例除了改變記憶體陣列200的延遲特性，也可以改變記憶體陣列200維度。子陣列的形成方式，同樣是將共用資料線222斷開為較短的上下兩部份。換句話說，由於資料線222原本串接了多個記憶體單元202，在斷開為兩個線段後，在邏輯上就形成了兩個子陣列。該第一線段對應的記憶體區域310形成一第一子陣列，而該第二線段對應的記憶體區域310形成一第二子陣列。在該多工器302被啟動後，由於共用資料線222斷開，該第二子陣列不再共用該第一子陣列的共用資料線222。而是由多工器302另外提供專用線路224，給該第二子陣列中的記憶體單元202傳送資料訊號。在本實施例中，可透過資料驅動器220的改良，使透過專用線路224傳送的資料訊號，不再是編號B0至B7，而是新增的B8至B15。更進一步地，本實施例可透過地址解碼器的改良，使第二子陣列共用第一子陣列的地址線，或是接收到與第一子陣列相同的地址訊號R0至R3。
也就是說，該地址解碼器230可根據該控制訊號#S，使該第二子陣列中的記憶體單元共用該第一子陣列的共用地址線，或使用相同的地址訊號同步驅動該第一子陣列和該第二子陣列。如此，等於是將原本的記憶體陣列200維度改變。資料線數（陣列寬度）從原本的8條倍增為16條，而地址線數(陣列高度)從原本的8條減半為4條。本實施例雖然以8x8為例說明記憶體陣列200的分割重組方式，但可以理解的是，在實際製造中，每個記憶體陣列200的維度可以是容量百兆位元的大型陣列。
圖4是本申請的記憶體裝置112的進一步實施例。一記憶體陣列200中可配置有n個多工器402#1至402#n，將記憶體陣列200區分為n個記憶體區域410#1至410#n。在多工器不啟動時，該記憶體陣列200維持習知的運作方式。資料驅動器220除了透過傳統的共用資料線222傳送資料訊號之外，也提供多條專用線路224連接至該等多工器402#1至402#n。該記憶體裝置112中進一步包含一地址解碼器230，透過地址線232傳送地址訊號#A至每一記憶體區域410#1至410#n。資料線222和地址線232雖以單線條表示，但可以理解的是實作上可包含多條線路，各別連接該記憶體陣列中的每行或列。與傳統設計相似的是，記憶體陣列200中的每一記憶體單元共同連接至一基準電壓，或是地線#Gnd。
實作上，每一多工器可以是收到一控制訊號#S而決定是否啟動。舉例來說，控制訊號#S可以是一個二乘方的數值，即2, 4, 8, 或16等，用以指示該些多工器402#1至402#n將該記憶體陣列200分為對應數量個子陣列。在控制訊號#S為2時，表示需要一個多工器將該記憶體陣列200等分為兩個子陣列。這時，位於該記憶體陣列200中編號為n/2的多工器可響應該控制訊號而啟動，以達成此目的。同理，當控制訊號#S的數值為4時，表示需要三個多工器將該記憶體陣列200等分為四個子陣列。這時，位於該記憶體陣列200中，編號為n/4, 2n/4, 3n/4的多工器可響應該控制訊號#S而啟動，以達成分割四塊的效果。在這種設計方式中，n的數值可預先設定為一個二的乘方數，以方便實現上述分割法。
在另一種實作方式中，也可以用該控制訊號#S來決定每隔幾個記憶體區域需要切開。舉例來說，當控制訊號#S的值為1時，表示每一個記憶體區域都需要獨立出來，也就是全部的多工器402#1至402#n都被啟動，使該記憶體陣列200成為n個子陣列，每個子陣列包含一個記憶體區域。當控制訊號#S的值為2時，表示需要將該記憶體陣列200以每兩個記憶體區域為一組而分割。因此，編號2, 4, 6, 8等可被2整除的多工器會響應該控制訊號而啟動，使該記憶體陣列成為n/2個子陣列，每個子陣列包含2個記憶體區域。
在更進一步的實作方式中，記憶體陣列200的分割方式可以更加靈活。例如每一多工器各別接收不同的控制訊號而決定是否啟動。因此實際上可產生的分割可能性不限定於上述實施例。
在圖4的實施例中，資料驅動器220和地址解碼器230也可進一步的改良，根據控制訊號#S分割的情況，而改變提供給每一記憶體區域的資料訊號，或改變提供給每一記憶體區域的地址訊號。這個做法如同圖3C的實施例所述，能使記憶體陣列200在邏輯上動態改變長寬維度。
圖5A至5B是本申請的各種記憶體陣列的實施例。圖5A中顯示圖4的記憶體陣列200被多工器分割重組後產生的記憶體陣列500a。原本每一記憶體區域410#1至410#n各具有W列數的記憶體單元(寬度)和H行數的地址線(高度)。經過維度重組後，形成了包含多個子陣列502a的記憶體陣列500a。其中所有的子陣列502a共用該H行地址線，而位元寬度則擴展為nW列。這表示多工器需提供為nW列記憶體單元提供專用線路連接至資料驅動器，即nW條。在晶片堆疊技術的支持下，可以輕易克服實作的技術難度。在圖5A的實施例中，原本的記憶體陣列維度可能是nH*W，在這裏被重組為H*nW。因此每一列記憶體單元的資料線被驅動時，需要克服的電容負載變小n倍，使記憶體單元的反應速度變快。
圖5B中顯示圖4的記憶體陣列200被多工器分割重組後產生的記憶體陣列500b的情況。原本每一記憶體區域410#1至410#n各具有W列數的記憶體單元(寬度)和H行數的地址線(高度)。在此以每隔兩個記憶體區塊啟動一個多工器的方式重組維度，形成了包含多個子陣列502b的記憶體陣列500b。其中每個子陣列502b包含兩個記憶體區域，高2H行，寬W列。該記憶體陣列500b中的子陣列502a共用2H行地址線。更確切地說，通過地址解碼器230的改良，可彈性地根據記憶體陣列500b的分割情況，使所有的記憶體子陣列502b共用相同的地址線，或使地址解碼器230傳送相同的地址訊號至這些記憶體子陣列。該記憶體陣列500b的位元寬度擴展為nW/2列。這表示多工器需為nW/2列記憶體單元提供對應數量的專用線路連接至資料驅動器。在圖5B的實施例和圖5A相比，由於子陣列502b的高度(地址行數)較多，延遲時間不如圖5A的架構，但需要的專用線路數較少。這說明了本實施例的架構可根據不同的需求權衡而彈性調整。
圖6顯示計算機系統700中的記憶體層600的進一步實施例。基於前述實施例介紹的概念，記憶體層600可以是從圖1的記憶體晶體層110中切割出來的計算機系統的其中一個區域，包含多個記憶體裝置510a至510d。每個記憶體裝置510a至510d可各別應用多種不同的控制訊號，配置不同的延遲特性。舉例來說，一計算機系統700可在韌體中預先設定每一記憶體裝置510a至510d的組態，在開機後透過控制訊號#S1至#S4各別配置該等記憶體裝置510a至510d，然後再開機載入作業系統。在更進一步的情況下，本申請的計算機系統700也可設計為允許在運作中動態無縫的改變記憶體延遲特性。例如在載入一應用程式時，判斷該應用程式對記憶體延遲的需求，而動態發出控制訊號改變該些記憶體裝置的維度，使延遲特性改變。
圖7是本申請的計算機系統700的進一步實施例。圖1所示的立體晶圓產品100，完成晶片堆疊程序之後，進一步經過晶圓切割的程序，形成多個計算機系統700。記憶體層600中顯示的是根據圖6實施例所設定的記憶體裝置510a至510c。一系統層620與該記憶體層600堆疊。系統層620是從圖1的邏輯電路層120切割而成，包含各種計算機架構必備的邏輯電路，例如核心616和記憶體控制器614a至614c。每一記憶體控制器614a至614c各透過一接口模組612a至612c連接該記憶體層600中的記憶體裝置510a至510c。接口模組是專為確保資料傳輸而設計的界面，俗稱實體層界面(PHY)。與圖1相同，記憶體層600和系統層620的堆疊之間透過多個連接墊(未圖示)傳遞訊號。系統層620也透過多個連接墊104固定在基底130上。基底130除了提供基本的支撐作用，也可提供額外的布線空間。記憶體控制器614a至614c可透過這些接口模組612a至612c和連接墊提供地址訊號#A至該等記憶體裝置510a至510c，以存取資料訊號#D。此計算機系統700的架構僅為示例。記憶體控制器、接口模組、記憶體裝置的配置數量不限定為三組。核心616可以是多核心的架構。
在圖7的計算機系統700中，配置了一個延遲控制器602，透過一或多個連接墊連接至該記憶體層600，將控制訊號#S傳送至該等記憶體裝置510a至510c中。這些記憶體裝置510a和510c，如前述實施例所說明的，可根據控制訊號#S彈性地調整每一記憶體陣列中的共用線路上連接的記憶體單元個數，以動態改變記憶體陣列的延遲特性。該延遲控制器602可受到核心616的控制。當核心616在執行一應用程式時，可即時判斷該應用程式的延遲需求，指示該延遲控制器602調整該等記憶體裝置510a至510c。舉例來說，使該記憶體陣列改變維度機，可將每一記憶體陣列分割為二的乘方個子陣列，再重組為符合該應用程式條件的新陣列維度。在執行該應用程式時，核心616可透過該記憶體控制器614a至614c適應性的使用符合應用程式要求的記憶體裝置510a至510c。
圖8是本申請的記憶體陣列和多工器的進一步實施例。在此以記憶體單元202a和202b來說明多工器402如何減少資料線上的電容負載。一個記憶體單元中的基本邏輯是由一開關來控制一電容，使電容充電或放電，來代表一位元的資料。傳送地址訊號R0和R1的地址線串接記憶體單元202a和202b的閘極。用於傳遞資料訊號B0的資料線串接記憶體單元202a和202b的開關一端。在多工器402不啟動時，資料線的第一線段222a和第二線段222b是相連成同一線段的，使記憶體單元202a和202b共用同一資料線接收資料訊號B0而正常運作。當多工器402受到控制訊號#S的指示而開啟時，該多工器402中的開關使第二線段222b與第一線段222a斷開，並使第二線段222b改接至一專用線路224。該專用線路連接至資料驅動器220，使記憶體單元202b仍然可接收到資料訊號。在這種架構下，由於第一線段222a和第二線段222b各別驅動一半數量的記憶體單元，因負載電容產生的效遲效應可以降低，因此記憶體的反應速度可以提高。本實施例雖然僅以一列兩行記憶體單元做說明，但可以理解的是多工器402實際上可以是多個數量，安插在一記憶體陣列中的多行中間，同時控制多條資料線的共用與斷開。該專用線路224上傳送的資料訊號，不限定是和第一線段222a的資料訊號相同。資料驅動器220也可以改良，使記憶體單元202a和202b在斷開後接收不同資料訊號。相對地，地址解碼器也可以改良，使原本各別傳遞地址訊號R0和R1的地址線在多工器402啟動後，共用相同地址訊號，例如R0，使記憶體單元202a和202b同時開啟。在這種情況下，記憶體單元202a和202b在邏輯上可視為是同一行上的不同位元。也就是記憶體陣列的寬高維度從原本的1*2改變為2*1了。這個架構對於彈性適應不同延遲需求具有顯著的功效。上述記憶體單元202a和202b的實際電路結構已存在成熟的現有技術，因此本實施例僅為示意，並不限定詳細的實施方式。
圖9顯示的是在地址線上設置多工器的實施例。前述實施例主要說明如何將共用資料線變短。然而本申請的實施方式也可以從地址線著手。改變記憶體陣列維度的方式，即子陣列810和820的形成方式，也可以是將共用地址線斷開為兩個較短的地址線。在這種情況中，多條共用地址線傳送該等記憶體單元202的地址訊號R0至R7。在多工器802接收到控制訊號#S而啟動後，將第二子陣列820中被斷開的多條地址線轉接至專用線路，與地址解碼器連接。進一步地，資料驅動器220和地址解碼器230也可加以改良，根據該控制訊號#S，使該第二子陣列820共用該第一子陣列810的共用資料線，或使用相同的資料訊號驅動該第一子陣列810和該第二子陣列820。同時，使第二子陣列820使用和第一子陣列不同的地址訊號源，例如R8至R15(未圖示)。如此，在邏輯上等於是產生了新的記憶體陣列，維度是原資料位元數(陣列寬度)的一半，且地址線數(陣列高度)倍增。圖8的做法，由於地址線變短，所以地址線的驅動負載可以減少，同樣具有改變記憶體陣列延遲特性的效果。
圖10是本申請記憶體控制方法的流程圖。本申請另外提出一種記憶體控制方法，應用於前述的計算機系統和記憶體裝置中。在步驟901中，由一核心執行一應用程式時，該核心根據該應用程式要求的一應用程式條件，指示延遲控制器發出一控制訊號。在步驟903中，該記憶體陣列中的該等多工器，根據該控制訊號，使該記憶體陣列改變維度。例如將該記憶陣列分割為二或多個符合該應用程式條件的子陣列。在步驟905中，該核心在執行該應用程式時透過該記憶體控制器使用該等記憶體子陣列。
綜上所述，本申請基於晶片堆疊技術，提出了一種可以彈性調整陣列維度的記憶體架構，使得區塊鏈伺服器產品有能力可以適應未來演算法的需求。
需要說明的是，在本文中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括爲這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上面結合圖示對本申請的實施例進行了描述，但是本申請並不局限於上述的具體實施方式，上述的具體實施方式僅僅是示意性的，而不是限制性的，本領域的普通技術人員在本申請的啓示下，在不脫離本申請宗旨和權利要求所保護的範圍情況下，還可做出很多形式，均屬本申請的保護之內。
100:立體晶圓產品
102:連接墊
104:連接墊
110:記憶體晶體層
112:記憶體裝置
120:邏輯電路層
122:邏輯電路
130:基底
200:記憶體陣列
202, 202a, 202b:記憶體單元
210:地址解碼器
214:地址訊號
220:資料驅動器
222:資料線
222a:第一線段
222b:第二線段
224:專用線路
230:地址解碼器
232:地址線
#SL:陣列選擇訊號
B0~B7:資料訊號
B8~B15:資料訊號
R0~R7:地址訊號
H, 2H:行的數量
W, nW, nW/2:列的數量
302:多工器
310:記憶體區域
#S, #S1~#S4:控制訊號
410#1~410#n:記憶體區域
402, 402#1~402#n:多工器
#A:地址訊號
#D:資料訊號
#Gnd:地線
500a~500b:記憶體陣列
502a~502b:子陣列
510a~510d:記憶體裝置
602:延遲控制器
612a~612c:接口模組
614a~614c:記憶體控制器
616:核心
600:記憶體層
620:系統層
700:計算機系統
802:多工器
810, 820:子陣列
901, 903, 905:步驟
此處所說明的圖示用來提供對本申請的進一步理解，構成本申請的一部分，本申請的示意性實施例及其說明用於解釋本申請，並不構成對本申請的不當限定。在圖示中： 圖1是本申請的計算機系統的實施例。 圖2是本申請的記憶體裝置的實施例。 圖3A至3C是本申請的記憶體陣列和多工器的實施例。 圖4是本申請的記憶體裝置112的進一步實施例。 圖5A至5B是本申請的各種記憶體陣列的實施例。 圖6是本申請的計算機系統700中的記憶體層600的實施例。 圖7是本申請的計算機系統的進一步實施例。 圖8是本申請的記憶體陣列和多工器的進一步實施例。 圖9是本申請的記憶體陣列和多工器的另一實施例。 圖10是本申請記憶體控制方法的流程圖。
202:記憶體單元
302:多工器
310:記憶體區域
#S:控制訊號
B0~B7:資料訊號
R0~R7:地址訊號

Claims (13)

  1. 一種計算機系統，包含：一記憶體晶體層，包含多個記憶體裝置，其中一記憶體裝置包含：一記憶體陣列，包含一共用線路以及多個記憶體單元，該共用線路連接該等記憶體單元；以及一線路驅動器，連接該共用線路，用於驅動該等記憶體單元；一邏輯電路層，與該記憶體晶體層結合成一晶圓堆疊(Wafer on Wafer)，包含：多個連接墊，用於傳遞訊號；以及一延遲控制器，透過該等連接墊連接該記憶體陣列，用於調整該共用線路上連接的記憶體單元個數，以動態改變該記憶體陣列的延遲特性。
  2. 如請求項1所述的計算機系統，其中該記憶體陣列包含：多個記憶體區域，每一記憶體區域各包含特定行數或特定列數的記憶體單元；多個多工器，各配置在該等記憶體區域兩兩相鄰之處，各和該線路驅動器以一專用線路相連；其中：當該延遲控制器透過一連接墊傳遞一控制訊號啟動一多工器時，使該共用線路斷開為一第一線段和一第二線段，並使該第二線段連接至該專用線路；該第一線段對應的記憶體區域形成一第一子陣列；以及該第二線段對應的記憶體區域形成一第二子陣列。
  3. 如請求項2所述的計算機系統，其中： 該線路驅動器包含一資料驅動器；該共用線路包含多條共用資料線，每一共用資料線連接該資料驅動器和該等記憶體單元中對應的一列記憶體單元，用於傳送資料訊號；以及在該多工器被啟動後，該第二子陣列中的記憶體單元使用該專用線路傳送該資料訊號。
  4. 如請求項3所述的計算機系統，其中：該線路驅動器包含一地址解碼器；該記憶體裝置進一步包含多條共用地址線，每一共用地址線連接該地址解碼器和該等記憶體單元中對應的一行記憶體單元，用於傳送地址訊號；以及在該多工器被啟動後，該地址解碼器根據該控制訊號，使該第二子陣列與該第一子陣列中對應行數的共用地址線接收相同的地址訊號。
  5. 如請求項2所述的計算機系統，其中該邏輯電路層進一步包含：一記憶體控制器，透過該等連接墊耦接該記憶體陣列；以及一核心，連接該記憶體控制器和該延遲控制器，用於執行一應用程式；其中：該核心根據該應用程式要求的一應用程式條件，透過該延遲控制器設定該記憶體陣列中的該等多工器，使該記憶體陣列分割為符合該應用程式條件的二或多個記憶體子陣列，並在執行該應用程式時透過該記憶體控制器使用該等記憶體子陣列。
  6. 如請求項5所述的計算機系統，其中：該應用程式條件包含該應用程式需要的反應時間；以及需要的反應時間越短，該延遲控制器啟動的多工器數量越多。
  7. 一種記憶體控制方法，應用於如請求項5所述的計算機系統，包含：執行該應用程式；該核心根據該應用程式要求的該應用程式條件，透過該延遲控制器設定該記憶體陣列中的該等多工器，使該記憶體陣列分割為符合該應用程式條件的二或多個記憶體子陣列，並在執行該應用程式時透過該記憶體控制器使用該等記憶體子陣列，其中：該應用程式條件包含該應用程式需要的反應時間。
  8. 一種記憶體裝置，配置於與一邏輯電路層結合成一計算機系統中的一晶圓堆疊的一記憶體晶體層中，包含：一記憶體陣列，包含一共用線路以及多個記憶體單元，該共用線路連接該等記憶體單元；以及一線路驅動器，連接該共用線路，用於驅動該等記憶體單元；其中：該記憶體晶體層接收該邏輯電路層傳遞的一控制訊號，調整該共用線路上連接的記憶體單元個數，以動態改變該記憶體陣列的延遲特性。
  9. 如請求項8所述的記憶體裝置，其中該記憶體陣列包含：多個記憶體區域，每一記憶體區域各包含特定行數或特定列數的記憶體單元；多個多工器，各配置在該等記憶體區域兩兩相鄰之處，各和該線路驅動器以一專用線路相連；其中：當該多個多工器中的其中一多工器被該控制訊號啟動時，使該共用線路斷開為一第一線段和一第二線段，並使該第二線段連接至該專用線路；該第一線段對應的記憶體區域形成一第一子陣列；以及該第二線段對應的記憶體區域形成一第二子陣列。
  10. 如請求項9所述的記憶體裝置，其中：該線路驅動器包含一資料驅動器；該共用線路包含多條共用資料線，每一共用資料線連接該資料驅動器和該等記憶體單元中對應的一列記憶體單元，用於傳送資料訊號；以及在該多工器被啟動後，該第二子陣列中的記憶體單元使用該專用線路傳送該資料訊號。
  11. 如請求項9所述的記憶體裝置，其中：該線路驅動器包含一地址解碼器；該記憶體裝置進一步包含多條共用地址線，每一共用地址線連接該地址解碼器和該等記憶體單元中對應的一行記憶體單元，用於傳送地址訊號；以及在該多工器被啟動後，該地址解碼器根據該控制訊號，使該第二子陣列與該第一子陣列中對應行數的共用地址線接收相同的地址訊號。
  12. 如請求項9所述的記憶體裝置，其中：該控制訊號是該計算機系統執行一應用程式時，根據一應用程式條件產生，使該等多工器將該記憶體陣列分割為符合該應用程式條件的二或多個記憶體子陣列，供該應用程式存取使用。
  13. 如請求項12所述的記憶體裝置，其中：該應用程式條件包含該應用程式需要的反應時間。
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