KR101746325B1 - 스택형 메모리 디바이스들에서 대역폭을 개선하는 방법 - Google Patents
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Abstract
스택형 메모리 디바이스 다이들을 포함하는 시스템 메모리의 데이터 레이트 및 대역폭을 증가시키는 장치들 및 방법들. 시스템 메모리는 복수의 메모리 디바이스 다이들을 스택형 구성으로 갖는 메모리 디바이스, 스택형 메모리 디바이스 다이들에 연결되는 메모리 제어기, 및 분할된 데이터 버스를 포함한다. 메모리 디바이스 다이들은 메모리 뱅크들의 1개, 2개, 또는 그 이상의 그룹들을 각각 포함한다. 데이터 채널의 상이한 단일 분할을 통해 자신의 대역폭 전부를 전달하도록 각 메모리 디바이스 다이를 구성함으로써, 시스템 메모리는, 스택형 메모리 디바이스 다이들을 포함하는 통상적인 시스템 메모리 구성들에 대해 비용들을 현저히 증가시키지 않고도, 증가된 데이터 레이트 및 대역폭을 달성할 수 있다.
Description
근년에, 메모리 디바이스 제조자들은, 2개 이상의 메모리 디바이스 다이들이 하나가 다른 것의 상부 상에 스택되는 메모리 디바이스들을 제조하고 있으며, 이에 의해 개별 메모리 디바이스들의 리드들의 길이들을 감소시키면서 균일성을 증가시키고 있다. 예를 들어, 종래의 제조 프로세스에서, 이러한 메모리 디바이스들은 제1 메모리 디바이스 다이들 및 제2 메모리 디바이스 다이들을 각각 포함할 수 있고, 제1 메모리 디바이스 다이들은 제2 메모리 디바이스 다이들의 상부 상에 스택되도록 구성된다. 제1 및 제2 메모리 디바이스 다이들 각각은 DRAM(Dynamic Random Access Memory)로서 구현될 수 있고, 하나 이상의 메모리 뱅크들 및 관련된 트랜시버들 및 제어/어드레스 로직을 포함한다. 이러한 메모리 디바이스들은, 각각의 제1 및 제2 메모리 디바이스 다이들 내에, 특정 수의 제어/어드레스 비트들을 갖는 제어/어드레스 버스, 특정 수의 데이터 비트들을 갖는 데이터 버스, 및 제어/어드레스 및 데이터 버스들에 대응하는 복수의 채널들을 각각 더 포함할 수 있다. 이러한 메모리 디바이스들에서, 제1 및 제2 메모리 디바이스 다이들 각각은 개별 메모리 랭크에 대응할 수 있고, 스택형 제1 및 제2 메모리 디바이스 다이들은 제1 및 제2 메모리 디바이스 다이들 중 하나와 동일한 수의 채널들을 갖는 2-랭크 메모리 스택을 나타낼 수 있다.
위에 설명된 메모리 디바이스들은, 메모리 디바이스의 제어/어드레스 및 데이터 버스들과, 각각, 인터페이스하기 위한, 제어/어드레스 및 데이터 버스 접속들과의 메모리 인터페이스를 갖는 메모리 제어기를 포함하는 시스템 메모리 내에 각각 구현될 수 있다. 또한, 데이터 버스는 각각의 제1 및 제2 메모리 디바이스 다이들 내의 수 개 채널들과 인터페이스하도록 분할될 수 있고, 제어/어드레스 버스는 각각의 제1 및 제2 메모리 디바이스 다이들 내의 제어/어드레스 로직과 인터페이스하도록 마찬가지로 분할될 수 있다.
본 명세서에 포함되고 그 일부를 구성하는, 첨부 도면들은, 본 명세서에 설명되는 하나 이상의 실시예들을 도시하며, 상세한 설명과 함께, 이러한 실시예들을 설명한다. 도면들에서:
도 1a는 2-랭크 메모리 스택을 갖는 메모리 디바이스, 및 2-랭크 메모리 스텍에 연결되는 메모리 제어기를 포함하는 시스템 메모리의 블럭도이다.
도 1b는 도 1a의 메모리 디바이스에 포함되는 2-랭크 메모리 스택의 블럭도이다.
도 2a는 도 1a의 시스템 메모리의 데이터 레이트 및 대역폭을 증가시키기 위한 예시적인 시스템 메모리의 블럭도로, 도 2a의 예시적인 시스템 메모리는, 본 발명에 따라, 복수의 스택형 메모리 디바이스 다이들, 및 스택형 메모리 디바이스 다이들에 연결되는 메모리 제어기를 갖는 메모리 디바이스를 포함한다.
도 2b는 도 2a의 메모리 디바이스에 포함되는 스택형 메모리 디바이스 다이들의 블럭도이다.
도 3은 도 2a의 메모리 디바이스 내의 스택형 메모리 디바이스 다이들의 예시적인 동작을 도시하는 타이밍도이다.
도 4는 도 2a의 메모리 디바이스 및 메모리 제어기를 포함하는 예시적인 컴퓨티 시스템의 블럭도이다.
도 5a, 5b 및 5c는 도 2b의 스택형 메모리 디바이스 다이들의 예시적인 대안적 실시예들의 블럭도들이다.
도 6은 도 2a의 시스템 메모리를 동작시키는 예시적인 방법의 흐름도이다.
도 1a는 2-랭크 메모리 스택을 갖는 메모리 디바이스, 및 2-랭크 메모리 스텍에 연결되는 메모리 제어기를 포함하는 시스템 메모리의 블럭도이다.
도 1b는 도 1a의 메모리 디바이스에 포함되는 2-랭크 메모리 스택의 블럭도이다.
도 2a는 도 1a의 시스템 메모리의 데이터 레이트 및 대역폭을 증가시키기 위한 예시적인 시스템 메모리의 블럭도로, 도 2a의 예시적인 시스템 메모리는, 본 발명에 따라, 복수의 스택형 메모리 디바이스 다이들, 및 스택형 메모리 디바이스 다이들에 연결되는 메모리 제어기를 갖는 메모리 디바이스를 포함한다.
도 2b는 도 2a의 메모리 디바이스에 포함되는 스택형 메모리 디바이스 다이들의 블럭도이다.
도 3은 도 2a의 메모리 디바이스 내의 스택형 메모리 디바이스 다이들의 예시적인 동작을 도시하는 타이밍도이다.
도 4는 도 2a의 메모리 디바이스 및 메모리 제어기를 포함하는 예시적인 컴퓨티 시스템의 블럭도이다.
도 5a, 5b 및 5c는 도 2b의 스택형 메모리 디바이스 다이들의 예시적인 대안적 실시예들의 블럭도들이다.
도 6은 도 2a의 시스템 메모리를 동작시키는 예시적인 방법의 흐름도이다.
스택형 메모리 디바이스 다이들을 포함하는 시스템 메모리의 데이터 레이트 및 대역폭을 증가시키는 장치들 및 방법들이 개시된다. 이러한 시스템 메모리는 스택형 구성으로 복수의 메모리 디바이스 다이들을 갖는 메모리 디바이스, 스택형 메모리 디바이스 다이들에 연결되는 메모리 제어기, 및 분할된 데이터 버스를 포함한다. 메모리 디바이스 다이들은 각각 1개, 2개, 또는 그 이상 그룹의 메모리 뱅크들을 포함한다. 데이터 채널의 상이한 단일 분할을 통해 그 대역폭 전부를 전달하도록 각각의 메모리 디바이스 다이들을 구성함으로써, 시스템 메모리는, 스택형 메모리 디바이스 다이들을 포함하는 통상적인 시스템 메모리 구성들에 대해 비용들을 현저히 증가시키지 않고도, 증가된 데이터 레이트 및 대역폭을 달성할 수 있다.
본 발명의 상세한 설명 전반적으로, 이하의 용어들은 이하 제시되는 정의들에 따라 사용될 것이다. "스택"이란 용어는 하나의 조립체로 함께 취해지는 메모리 디바이스에서의 모든 메모리 디바이스 다이들을 말하는데 사용된다. "슬라이스"라는 용어는 메모리 디바이스 다이들의 스택에서 하나의 메모리 디바이스 다이를 말하는데 사용된다. "채널"이란 용어는 메모리 디바이스의 분할을 독립적으로 제어하는 메모리 인터페이스 내의 물리적으로 이산된 접속들의 세트를 말하는데 사용된다. "랭크"라는 용어는 메모리 디바이스 다이들의 스택 내에서 멀티드롭 형태로 단일 채널에 접속되는 다수 슬라이스들을 말하는데 사용된다. "대역폭"이란 용어는 메모리 디바이스의 총 데이터 버스 폭 곱하기 최대 데이터 전송 레이트를 말하는데 사용된다.
메모리 디바이스 다이들의 스택에서 각 메모리 디바이스 다이는 특정 중첩 액티비티들을 지원하는 홀수 메모리 뱅크들 및 짝수 메모리 뱅크들로 분할될 수 있다는 점이 주목된다. 메모리 인터페이스는 4개, 8개 또는 임의의 다른 적합한 수의 물리 채널들을 지원할 수 있다는 점이 또한 주목된다. 각 채널은 메모리 디바이스의 분할을 독립적으로 제어하는데 필요한 제어, 데이터, 및 클럭 신호들 모두를 포함할 수 있다. 각 채널은, 상이한 메모리 페이지들 개방을 가질 수 있고, 독립적으로 클럭킹될 수 있으며, 상이한 전력 상태들에 있을 수 있다. 물리 채널은 또한 I/O(Input/Output) 전력 및 접지 신호들을 포함할 수 있다.
도 1a는 2-랭크 메모리 스택(103)을 갖는 메모리 디바이스(102), 및 2-랭크 메모리 스택(103)에 연결되는 메모리 제어기(104)를 포함하는 시스템 메모리(100)를 도시한다. 예를 들어, 시스템 메모리(100)는, Wide I/O 모바일 DRAM(Dynamic Random Access Memory)에 대한 JEDEC(Joint Electro Device Engineering Council) 표준, 즉, 2011년 12월 또는 최근 개정판, JESD229 Wide I/O SDR(Single Data Rate)에 따르도록 구성될 수 있다. 도 1a에 도시된 바와 같이, 2-랭크 메모리 스택(103)은 제1 메모리 디바이스 다이(106.0) 및 제2 메모리 디바이스 다이(106.1)를 포함하고, 제1 메모리 디바이스 다이(106.0)는 제2 메모리 디바이스(106.1)의 상부 상에 스택된다. 예를 들어, 메모리 디바이스 다이들(106.0, 106.1) 각각은, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 또는 임의의 다른 적합한 메모리로서 구현될 수 있다. 시스템 메모리(100)는, 특정 수의 CA 비트들(예를 들어, 11개 CA0 비트들 + 11개 CA1 비트들 = 22개 CA 비트들, 또는 임의의 다른 적합한 수의 CA 비트들)을 갖는 CA(Control/Address) 버스(108), 및 특정 수의 D 비트들(예를 들어, 64개 D0 비트들 + 64개 D1 비트들 = 128개 D 비트들, 또는 임의의 다른 적합한 수의 D 비트들)을 갖는 D(Data) 버스(110)를 또한 포함한다. 메모리 디바이스(102)에서, 메모리 디바이스 다이들(106.0, 106.1)은 별개의 메모리 랭크들(0, 1)에 각각 대응할 수 있고, 스택된 구성에서 메모리 디바이스 다이들(106.0, 106.1)은 2-랭크 메모리 스택(103)을 나타낼 수 있는데, 이는 메모리 디바이스 다이들(106.0, 106.1) 중 하나와 동일한 수의 채널들(예를 들어, 2개 채널들, 또는 임의의 다른 적합한 수의 채널들)을 가질 수 있다.
도 1a에 또한 도시된 바와 같이, 메모리 제어기(104)는, 시스템 메모리(100)의 CA(Control/Address) 및 D(Data) 버스들(108, 110)과 각각 인터페이스하기 위한, CA(Control/Address) 및 D(Data) 버스 접속들과의 메모리 인터페이스를 갖는다. D(Data) 버스(110)는 2-랭크 메모리 스택(103)의 2개 채널들(0, 1)과 인터페이스하도록 2개의 64 비트 데이터 채널들(D0, D12)로 분할될 수 있고, CA(Control/Address) 버스(108)는 2-랭크 메모리 스택(103) 내의 메모리 디바이스 다이들(106.0, 106.1)의 제어/어드레스 로직과 인터페이스하도록 2개의 11 비트 제어/어드레스 채널들(CA0, CA1)로 분할될 수 있다. 메모리 디바이스 다이들(106.0, 106.1)는, 각각, 임의의 다른 적합한 수의 데이터 및/또는 제어/어드레스 비트들을 갖는, 임의의 다른 적합한 수의 데이터 및/또는 제어/어드레스 채널들을 가질 수 있다는 점이 주목된다.
도 1b는 도 1a의 메모리 디바이스(102)에 포함되는 2-랭크 메모리 스택(103)의 상세도를 도시한다. 도 1b에 도시된 바와 같이, 2-랭크 메모리 스택(103)은 제1 및 제2 메모리 디바이스 다이들(106.0, 106.1)를 스택된 구성에 포함한다. 메모리 디바이스 다이(106.0)는 2 그룹의 메모리 뱅크들(112.0, 114.0)을 포함할 수 있는데, 각 그룹의 메모리 뱅크들(112.0, 114.0)은 4개의 메모리 뱅크들을 포함할 수 있다. 2-랭크 메모리 스택(103) 내에서, 메모리 뱅크들(112.0)의 그룹은 11 비트 제어/어드레스 채널(CA0)에 연결되고, 메모리 뱅크들(114.0)의 그룹은 11 비트 제어/어드레스 채널(CA1)에 연결된다. 메모리 디바이스 다이(106.0)는 또한 메모리 뱅크들(112.0, 114.0)의 그룹들을 64 비트 데이터 채널들(D0, D1)에 각각 연결하기 위한 2개의 트랜시버들(116.0, 118.0)을 포함한다.
메모리 디바이스 다이(106.1)는 마찬가지로 2 그룹의 메모리 뱅크들(112.1, 114.1)을 포함할 수 있는데, 각 그룹의 메모리 뱅크들(112.1, 114.1)은 4개의 메모리 뱅크들을 포함할 수 있다. 2-랭크 메모리 스택(103 내에서, 메모리 뱅크들(112.1)의 그룹은 11 비트 제어/어드레스 채널(CA1)에 연결되고, 메모리 뱅크들(114.1)의 그룹은 11 비트 제어/어드레스 채널(CA0)에 연결된다. 메모리 디바이스 다이(106.1)는 또한 메모리 뱅크들(112.1, 114.1)의 그룹들을 64 비트 데이터 채널들(D1, D0)에 각각 연결하기 위한 2개의 트랜시버들(116.1, 118.1)을 포함한다.
따라서, 2 쌍의 트랜시버들(116.0, 118.0 및 116.1, 118.1)을 사용하여, 시스템 메모리(100)의 2-랭크 메모리 스택(103) 내의 각각의 메모리 디바이스 다이들(106.0, 106.1)은, P22P(Point-to-two-Point) 구성으로, 메모리 제어기(104)에 의해 제공되는 데이터를 64 비트 데이터 채널들(D0, D1)을 통해 수신할 수 있을 뿐만 아니라, 64 비트 데이터 채널들(DO, D1) 상에 데이터를 구동할 수 있다. 일 실시예에서, 메모리 디바이스 다이들(106.0, 106.1)의 이러한 P22P 구성은, 2개의 64 비트 데이터 채널들(D0, D1)을 통해, 자신의 고유한 랭크 투 랭크 턴어라운드 오버헤드(rank-to-rank turnaround overhead)로 인해 메모리 채널 이용이 감소되며, 초 당 약 68 기가바이트(GB) 까지의 피크 대역폭을 전달할 수 있다.
도 2a는, 본 발명에 따라, 도 1a의 시스템 메모리(100)의 데이터 레이트 및 대역폭을 증가시키기 위한 예시적인 시스템 메모리(200)를 도시한다. 도 2a에 도시된 바와 같이, 시스템 메모리(200)는 스택형 구성으로 복수의 메모리 디바이스 다이들(206.0, 206.1)을 갖는 메모리 디바이스(202), 및 스택형 메모리 디바이스 다이들(206.0, 206.1)에 연결되는 메모리 제어기(204)를 포함한다. 예를 들어, 메모리 디바이스 다이들(206.0, 206.1) 각각은, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 또는 임의의 다른 적합한 메모리로서 구현될 수 있다. 시스템 메모리(200)는, 특정 수의 CA 비트들(예를 들어, 11개 CA0 비트들 + 11개 CA1 비트들 = 22개 CA 비트들, 또는 임의의 다른 적합한 수의 CA 비트들)을 갖는 CA(Control/Address) 버스(208), 및 특정 수의 D 비트들(예를 들어, 64개 D0 비트들 + 64개 D1 비트들 = 128개 D 비트들, 또는 임의의 다른 적합한 수의 D 비트들)을 갖는 D(Data) 버스(210)를 또한 포함한다.
도 2a에 또한 도시된 바와 같이, 메모리 제어기(204)는, 시스템 메모리(200)의 CA(Control/Address) 및 D(Data) 버스들(208, 210)과 각각 인터페이스하기 위한, CA(Control/Address) 및 D(Data) 버스 접속들과의 메모리 인터페이스를 갖는다. D(Data) 버스(210)는 스택형 메모리 디바이스 다이들(206.0, 206.1)의 2개 채널들(0, 1)과 인터페이스하도록 2개의 64 비트 데이터 채널들(D0, D12)로 분할될 수 있고, CA(Control/Address) 버스(108)는 스택형 메모리 디바이스 다이들(206.0, 206.1)의 제어/어드레스 로직과 인터페이스하도록 2개의 11 비트 제어/어드레스 채널들(CA0, CA1)로 분할될 수 있다. 11 비트 제어/어드레스 채널들(CA 0, CA1) 및 64 비트 데이터 채널들(D0, D1)의 다이-투-다이 접속들은, 기술 분야의 통상적인 기술자들에게 알려진 바와 같이, 임의의 적합한 범프 제조 프로세스에 의해 행해질 수 있다는 점이 주목된다. 메모리 디바이스 다이들(206.0, 206.1)는, 각각, 임의의 다른 적합한 수의 데이터 및/또는 제어/어드레스 비트들을 갖는, 임의의 다른 적합한 수의 데이터 및/또는 제어/어드레스 채널들을 가질 수 있다는 점이 또한 주목된다.
도 2b는 도 2a의 메모리 디바이스(202)에 포함되는 스택형 메모리 디바이스 다이들(206.0, 206.1)의 상세도를 도시한다. 도 2b에 도시된 바와 같이, 메모리 디바이스 다이(206.0)는, 홀수 메모리 뱅크들(212.0)의 그룹 및 짝수 메모리 뱅크들(214.0)의 그룹과 같은, 메모리 뱅크들의 1개, 2개, 또는 그 이상의 그룹들을 포함할 수 있다. 메모리 디바이스 다이(206.0)는 또한 64 비트 데이터 채널들(D0, D1)에 각각 연결되는 2개의 트랜시버들(216.0, 218.0)을 각각 포함한다. 또한, 메모리 디바이스 다이(206.0)는, 11 비트 제어/어드레스 채널들(CA0, CA1)을 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)의 각 그룹들에 선택적으로 연결하기 위한 2개의 멀티플렉서들(220.0, 222.0), 및 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)의 그룹들을 트랜시버들(216.0, 218.0)에 각각 선택적으로 연결하기 위한 2개의 멀티플렉서들(224.0, 226.0)을 포함한다.
메모리 디바이스 다이(206.0)의 도시된 실시예에서, 홀수 메모리 뱅크들(212.0)의 그룹은, 멀티플렉서(220.0)에 의해, 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결되고, 짝수 메모리 뱅크들(214.0)의 그룹은, 멀티플렉서(222.0)에 의해, 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결된다. 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)의 그룹들은, 또한, 멀티플렉서(224.0)에 의해, 트랜시버(216.0)에 각각 선택적으로 연결되고, 이는, 차례로, 64 비트 데이터 채널(D0)에 연결된다. 도시된 실시예에서, 멀티플렉서(226.0)는 효과적으로 비활성화되고, 따라서 어떠한 데이터도 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)의 그룹들로부터 트랜시버(218.0)로 전달하지 않으며, 이는, 위에 설명된 바와 같이, 64 비트 데이터 채널(D1)에 연결된다. 메모리 디바이스 다이(206.0)는 따라서 단일 64 비트 데이터 채널(D0)을 통해 자신의 대역폭 전부를 전달하도록 구성된다.
도 2b에 또한 도시된 바와 같이, 메모리 디바이스 다이(206.1)는, 홀수 메모리 뱅크들(212.1)의 그룹 및 짝수 메모리 뱅크들(214.1)의 그룹과 같은, 메모리 뱅크들의 1개, 2개, 또는 그 이상의 그룹들을 포함할 수 있다. 메모리 디바이스 다이(206.1)는 또한 64 비트 데이터 채널들(D0, D1)에 각각 연결되는 2개의 트랜시버들(216.1, 218.1)을 포함한다. 또한, 메모리 디바이스 다이(206.1)는, 11 비트 제어/어드레스 채널들(CA0, CA1)을 홀수 및 짝수 메모리 뱅크들(212.1, 214.1)의 각 그룹들에 선택적으로 연결하기 위한 2개의 멀티플렉서들(220.1, 222.1), 및 홀수 및 짝수 메모리 뱅크들(212.1, 214.1)의 그룹들을 트랜시버들(216.1, 218.1)에 각각 선택적으로 연결하기 위한 2개의 멀티플렉서들(224.1, 226.1)을 포함한다.
메모리 디바이스 다이(206.1)의 도시된 실시예에서, 홀수 메모리 뱅크들(212.1)의 그룹은, 멀티플렉서(220.1)에 의해, 11 비트 제어/어드레스 채널(CA1)에 선택적으로 연결되고, 짝수 메모리 뱅크들(214.1)의 그룹은, 멀티플렉서(222.1)에 의해, 11 비트 제어/어드레스 채널(CA1)에 선택적으로 연결된다. 홀수 및 짝수 메모리 뱅크들(212.1, 214.1)의 그룹들은, 또한, 멀티플렉서(224.1)에 의해, 트랜시버(216.1)에 각각 선택적으로 연결되고, 이는, 차례로, 64 비트 데이터 채널(D1)에 연결된다. 도시된 실시예에서, 멀티플렉서(226.1)는 효과적으로 비활성화되고, 따라서 어떠한 데이터도 홀수 및 짝수 메모리 뱅크들(212.1, 214.1)의 그룹들로부터 트랜시버(218.1)로 전달하지 않으며, 이는, 위에 설명된 바와 같이, 64 비트 데이터 채널(D0)에 연결된다. 메모리 디바이스 다이(206.1)는 따라서 단일 64 비트 데이터 채널(D1)을 통해 자신의 대역폭 전부를 전달하도록 구성된다.
따라서, 멀티플렉서(224.0) 및 트랜시버(216.0)를 사용하여, 메모리 디바이스 다이(206.0)는, 메모리 제어기(204)에 의해 제공되는 데이터를 64 비트 데이터 채널(D0)을 통해 수신할 수 있을 뿐만 아니라, 단일 64 비트 데이터 채널(DO) 상에 데이터를 구동할 수 있다. 마찬가지로, 멀티플렉서(224.1) 및 트랜시버(216.1)를 사용하여, 메모리 디바이스 다이(206.1)는, 메모리 제어기(204)에 의해 제공되는 데이터를 64 비트 데이터 채널(D1)을 통해 수신할 수 있을 뿐만 아니라, 단일 64 비트 데이터 채널(D1) 상에 데이터를 구동할 수 있다. 메모리 디바이스 다이들(206.0, 206.1)는 따라서 P2P(Point-to-Point) 구성으로 각각의 64 비트 데이터 채널들(D0, D1)을 통해 데이터를 수신할 수 있고, 각각의 64 비트 데이터 채널들(D0, D1) 상에 데이터를 구동할 수 있다.
일 실시예에서, 메모리 디바이스 다이들(206.0, 206.1)의 이러한 P2P 구성은, 각각의 64 비트 데이터 채널들(D0, D1)을 통해, 약 136 GB/sec까지의 피크 대역폭을 전달할 수 있고, 이는 시스템 메모리(100) 내의 메모리 디바이스 다이들(106.0, 106.1)의 P22P 구성에 의해 전달될 수 있는 피크 대역폭의 약 2배이다(즉, 데이터 레이트 및 대역폭을 2배로 함). 시스템 메모리(200)는 시스템 메모리(100)의 랭크-투-랭크 턴어라운드 오버헤드를 제거함으로써 메모리 채널 이용이 향상된 이러한 증가된 데이터 레이트 및 대역폭을 달성할 수 있다.
64 비트 데이터 채널(D0)을 통해 전달될 수 있는 DDR(Double Data Rate)을 지원하기 위해서, 트랜시버(216.0)는 자신의 구동 용량이 트랜시버(218.0)의 것에 적어도 약 2배이도록 구성될 수 있다는 점이 주목된다. 마찬가지로, 64 비트 데이터 채널(D1)을 통해 전달될 수 있는 DDR을 지원하기 위해서, 트랜시버(216.1)는 자신의 구동 용량이 트랜시버(218.1)의 것에 적어도 약 2배이도록 구성될 수 있다. "구동 용량"이라는 용어는, 본 명세서에서, 메모리 디바이스 다이들(206.0, 206.1)의 P2P 구성에 대해 바람직한 대역폭을 전달하는데 요구되는 구동 강도로, 각각의 64 비트 데이터 채널들(D0, D1) 상에 데이터를 구동하는 트랜시버들(216.0, 218.0, 216.1, 218.1)의 능력을 말하는데 사용된다.
도 3은 단일 64 비트 데이터 채널(D0)을 통해 메모리 디바이스 다이(206.0)의 대역폭 전부를 전달하기 위한 예시적인 타이밍도를 도시한다. 단일 64 비트 데이터 채널(D1)을 통해 메모리 디바이스 다이(206.1)의 대역폭 전부를 전달하는 것을 설명하는데 유사한 타이밍도가 구성될 수 있다는 점이 주목된다. 도 3에 도시된 바와 같이, 어드레스 커맨드들(ACT)은 홀수 및 짝수 메모리 뱅크들(212.0, 214.0) 내의 메모리 위치들을 어드레싱하는 시스템 클럭(CLOCK)의 사이클들(2 및 4) 동안 11 비트 제어/어드레스 채널(CA0)을 통해 제공될 수 있고, 제어 커맨드들(Rda0, Rda1)은 홀수 및 짝수 메모리 뱅크들(212.0, 214.0) 내의 메모리 위치들로부터 데이터를 판독하는 CLOCK의 사이클들(7 및 9) 동안 11 비트 채널(CA0)을 통해 제공될 수 있다. 도 3에 또한 도시된 바와 같이, 홀수 메모리 뱅크(212.0)는, CLOCK의 사이클들(8-11) 동안, 어드레스된 메모리 위치들로부터 자신의 데이터 바이트들(0-3)을 제공할 수 있고, CLOCK의 사이클들(12-15) 동안, 어드레스된 메모리 위치들로부터 자신의 데이터 바이트들(4-7)을 제공할 수 있다. 마찬가지로, 짝수 메모리 뱅크(214.0)는, CLOCK의 사이클들(10-13) 동안, 어드레스된 메모리 위치들로부터 자신의 데이터 바이트들(0-3)을 제공할 수 있고, CLOCK의 사이클들(14-17) 동안, 어드레스된 메모리 위치들로부터 자신의 데이터 바이트들(4-7)을 제공할 수 있다. 위에 설명된 바오 같이, 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)의 그룹들은, 멀티플렉서(224.0)에 의해, 트랜시버(216.0)에 각각 선택적으로 연결되고, 이는, 차례로, 64 비트 데이터 채널(D0)에 연결된다.
일 실시예에서, 메모리 제어기(204)는, CLOCK의 사이클들(9-12) 동안 64 비트 데이터 채널(D0)을 통해 제공되는 데이터에 의해 도시되는 바와 같이, 홀수 메모리 뱅크(212.0)로부터의 데이터(D0) 바이트들(0-3), 및 짝수 메모리 뱅크(214.0)로부터의 데이터(D0) 바이트들(0-3)이, 트랜시버(216.0)에 교호 형태로 제공되게, 멀티플렉서(224.0)를 제어하도록 동작된다. 메모리 제어기(204)는, 또한, CLOCK의 사이클들(13-16) 동안 64 비트 데이터 채널(D0)을 통해 제공되는 데이터에 의해 도시되는 바와 같이, 홀수 메모리 뱅크(212.0)로부터의 데이터(D0) 바이트들(4-7), 및 짝수 메모리 뱅크(214.0)로부터의 데이터(D0) 바이트들(4-7)이, 트랜시버(216.0)에 교호 형태로 제공되게, 멀티플렉서(224.0)를 제어하도록 동작된다. 도 3의 타이밍도에서는, 홀수 메모리 뱅크(212.0)로부터의 데이터 바이트들(0-7), 짝수 메모리 뱅크(214.0)로부터의 데이터 바이트들(0-7), 뿐만 아니라 각각의 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)로부터의 교호 데이터 바이트들(0-3, 4-7) 사이의 타이밍 관계들이 도시의 편의상 압축된다는 점이 주목된다. 또한, 메모리 제어기(204)에 의한 멀티플렉서(224.0)(및 멀티플렉서(224.1)의 제어의 명시적인 도시들은 명백함을 위해 도 2b에서 생략된다는 점이 주목된다.
도 4는 도 2a의 메모리 디바이스(202) 및 메모리 제어기(204)를 포함하는 예시적인 컴퓨터 시스템(400)을 도시한다. 도 4에 도시된 바와 같이, 컴퓨터 시스템(400)은 또한 메모리 제어기(204)를 포함하는 적어도 하나의 프로세서(402)를 포함한다. 일 실시예에서, 프로세서(402) 및 메모리 제어기(204)는 별개의 디바이스들로서 구현될 수 있다. 프로세서/메모리 제어기(402, 204) 블럭은, 시스템 메모리(202), 및 디스플레이(404)와 같은 적어도 하나의 주변기기 디바이스에 연결된다. 컴퓨터 시스템(400)은, 또한, 프로세서/메모리 제어기(402, 204) 블럭 및 디스플레이(404)에, 뿐만 아니라, 프로세서/메모리 제어기(402, 204) 블럭을 통해 메모리 디바이스(202)에, 적합한 전압들을 공급하도록 동작되는 전원(406)을 포함한다. 예를 들어, 컴퓨터 시스템(400)은, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 모바일 디바이스, 스마트폰, 셀룰러 전화, 카메라, 또는 데이터를 저장하는데 메모리를 사용하는 임의의 다른 적합한 컴퓨터 또는 컴퓨터화된 디바이스와 같은, 임의의 적합한 타입의 리소스일 수 있다.
프로세서(402)는, 메모리 디바이스(202) 및/또는 임의의 다른 적합한 스토리지 디바이스의 동작들을 제어하기 위한 하나 이상의 프로세스들을 포함하여, 컴퓨터 시스템(400) 내의 다양한 프로세스들을 수행하기 위해, 메모리 디바이스(202) 또는 임의의 다른 적합한 스토리지 매체와 같은, 적어도 하나의 비-일시적 스토리지 매체에 저장되는 명령어들을 실행하도록 동작된다. 이러한 메모리 디바이스(202)는 휘발성 또는 불휘발성 메모리와 같은 하나 이상의 메모리 컴포넌트들을 포함할 수 있고, 이는 SRAM, DRAM, 또는 임의의 다른 적합한 휘발성 또는 불휘발성 메모리로서 구현될 수 있다. 메모리(202)는, 또한, 프로세서(402)에 의해 실행될 수 있는 운영 체제, 또는 이러한 운영 체제에 의해 실행될 수 있는 하나 이상의 애플리케이션들을 저장하도록 구성될 수 있다. 이러한 애플리케이션들 중 하나에 의해 생성되는 요청에 응답하여, 프로세서(402)는 메모리 제어기(204)와 함께, 메모리 디바이스(202) 및/또는 임의의 다른 적합한 스토리지 디바이스 상의 데이터 기입/판독 동작들을 수행하기 위해 운영 체제를 실행할 수 있다.
개시된 장치들 및 방법들의 위 예시적인 실시예들을 설명하였지만, 다른 대안적인 실시예들 및 변경들이 이루어질 수 있다. 예를 들어, 도 5a, 5b 및 5c는, 각각, 도 2b의 메모리 디바이스 다이들(206.0, 206.1)의 대안적인 실시예들(500a, 500b, 500c)을 도시한다. 도 5a에 도시된 바와 같이, 대안적인 실시예(500a)는, 홀수 메모리 뱅크들(512a)의 그룹 및 짝수 메모리 뱅크들(514a)의 그룹과 같은, 메모리 뱅크들의 1개, 2개, 또는 그 이상의 그룹들을 갖는 단일 메모리 디바이스 다이(506a)를 포함한다. 메모리 디바이스 다이(506a)는, 또한, 64 비트 데이터 채널들(D1, D0)에 각각 연결되는 2개의 트랜시버들(516a, 518a)를 포함한다. 또한, 메모리 디바이스 다이(506a)는, 11 비트 제어/어드레스 채널들(CA0, CA1)을 홀수 및 짝수 메모리 뱅크들(512a, 514a)의 각 그룹들에 선택적으로 연결하기 위한 2개의 멀티플렉서들(520a, 522a), 및 홀수 및 짝수 메모리 뱅크들(512a, 514a)의 그룹들을 트랜시버들(516a, 518a)에 각각 선택적으로 연결하기 위한 2개의 멀티플렉서들(524a, 526a)을 포함한다.
메모리 디바이스 다이(506a)의 도시된 실시예에서, 홀수 메모리 뱅크들(512a)의 그룹은, 멀티플렉서(520a)에 의해, 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결되고, 짝수 메모리 뱅크들(514a)의 그룹은, 멀티플렉서(522a)에 의해, 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결된다. 홀수 및 짝수 메모리 뱅크들(512a, 514a)의 그룹들은, 또한, 멀티플렉서(526a)에 의해, 트랜시버(518a)에 각각 선택적으로 연결되고, 이는, 차례로, 64 비트 데이터 채널(D0)에 연결된다. 도 5a에 도시된 실시예에서, 멀티플렉서(524a)는 효과적으로 비활성화되고, 따라서 어떠한 데이터도 홀수 및 짝수 메모리 뱅크들(512a, 514a)의 그룹들로부터 트랜시버(516a)로 전달하지 않으며, 이는, 위에 설명된 바와 같이, 64 비트 데이터 채널(D1)에 연결된다. 도 5a의 메모리 디바이스 다이(506a)는 따라서 단일 64 비트 데이터 채널(D0)을 통해 자신의 대역폭 전부를 전달하도록 구성된다.
도 5b에 도시된 바와 같이, 대안적인 실시예(500b)는, 홀수 메모리 뱅크들(512b)의 그룹 및 짝수 메모리 뱅크들(514b)의 그룹과 같은, 메모리 뱅크들의 1개, 2개, 또는 그 이상의 그룹들을 갖는 단일 메모리 디바이스 다이(506b)를 포함한다. 메모리 디바이스 다이(506b)는, 또한, 64 비트 데이터 채널들(D1, D0)에 각각 연결되는 2개의 트랜시버들(516b, 518b)를 포함한다. 또한, 메모리 디바이스 다이(506b)는, 11 비트 제어/어드레스 채널들(CA0, CA1)을 홀수 및 짝수 메모리 뱅크들(512b, 514b)의 각 그룹들에 선택적으로 연결하기 위한 2개의 멀티플렉서들(520b, 522b), 및 홀수 및 짝수 메모리 뱅크들(512b, 514b)의 그룹들을 트랜시버들(516b, 518b)에 각각 선택적으로 연결하기 위한 2개의 멀티플렉서들(524b, 526b)을 포함한다.
메모리 디바이스 다이(506b)의 도시된 실시예에서, 홀수 메모리 뱅크들(512b)의 그룹은, 멀티플렉서(520b)에 의해, 11 비트 제어/어드레스 채널(CA1)에 선택적으로 연결되고, 짝수 메모리 뱅크들(514b)의 그룹은, 멀티플렉서(522b)에 의해, 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결된다. 홀수 메모리 뱅크들(512b)의 그룹은, 또한, 멀티플렉서(524b)에 의해, 트랜시버(516b)에 선택적으로 연결되고, 이는, 차례로, 64 비트 데이터 채널(D1)에 연결된다. 짝수 메모리 뱅크들(514b)의 그룹은, 또한, 멀티플렉서(526b)에 의해, 트랜시버(518b)에 선택적으로 연결되고, 이는, 차례로, 64 비트 데이터 채널(D0)에 연결된다. 도 5b의 메모리 디바이스 다이(506b)는, 따라서, 64 비트 데이터 채널(D1)을 통해 홀수 메모리 뱅크들(512b)의 그룹으로부터 자신의 대역폭의 1/2을 전달하고, 64 비트 데이터 채널(D0)을 통해 짝수 메모리 뱅크들(514b)의 그룹으로부터 자신의 대역폭의 1/2을 전달하도록 구성된다.
도 5c에 도시된 바와 같이, 대안적인 실시예(500c)는, 2쌍의 스택형 메모리 디바이스 다이들(506c.0, 506c.1 및 506c.2, 506c.3)를 포함하는 2-랭크 메모리 스택(Rank 0, Rank 1)이며, 각 쌍의 스택형 메모리 디바이스 다이들(506c.0, 506c.1 및 506c.2, 506c.3)는 도 2b의 스택형 메모리 디바이스 다이들(206.0, 206.1)과 같이 구성된다. 도 5c에 도시된 바와 같이, 메모리 디바이스 다이(506c.0) 내의 홀수 및 짝수 메모리 뱅크들(512c.0, 514c.0)의 그룹들은, 각각의 멀티플렉서들(520c.0, 522c.0)에 의해 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결되고, 메모리 디바이스 다이(506c.1) 내의 홀수 및 짝수 메모리 뱅크들(512c.1, 514c.1)의 그룹들은, 각각의 멀티플렉서들(520c.1, 522c.1)에 의해 11 비트 제어/어드레스 채널(CA1)에 선택적으로 연결된다. 마찬가지로, 메모리 디바이스 다이(506c.2) 내의 홀수 및 짝수 메모리 뱅크들(512c.2, 514c.2)의 그룹들은, 각각의 멀티플렉서들(520c.2, 522c.2)에 의해 11 비트 제어/어드레스 채널(CA0)에 선택적으로 연결되고, 메모리 디바이스 다이(506c.3) 내의 홀수 및 짝수 메모리 뱅크들(512c.3, 514c.3)의 그룹들은, 각각의 멀티플렉서들(520c.3, 522c.3)에 의해 11 비트 제어/어드레스 채널(CA1)에 선택적으로 연결된다. 메모리 디바이스 다이(506c.0) 내의 홀수 및 짝수 메모리 뱅크들(512c.0, 514c.0)의 그룹들은 또한 멀티플렉서(524c.0) 및 트랜시버(516c.0)에 의해 64 비트 데이터 채널(D0)에 선택적으로 연결되고, 메모리 디바이스 다이(506c.1) 내의 홀수 및 짝수 메모리 뱅크들(512c.1, 514c.1)의 그룹들은 또한 멀티플렉서(524c.1) 및 트랜시버(516c.1)에 의해 64 비트 데이터 채널(D1)에 선택적으로 연결된다. 마찬가지로, 메모리 디바이스 다이(506c.2) 내의 홀수 및 짝수 메모리 뱅크들(512c.2, 514c.2)의 그룹들은 또한 멀티플렉서(524c.2) 및 트랜시버(516c.2)에 의해 64 비트 데이터 채널(D0)에 선택적으로 연결되고, 메모리 디바이스 다이(506c.3) 내의 홀수 및 짝수 메모리 뱅크들(512c.3, 514c.3)의 그룹들은 또한 멀티플렉서(524c.3) 및 트랜시버(516c.3)에 의해 64 비트 데이터 채널(D1)에 선택적으로 연결된다. 도 5c의 메모리 디바이스 다이(506c)는, 따라서, 64 비트 데이터 채널(D0)을 통해 각각의 메모리 디바이스 다이들(506c.0, 506c.2) 내의 홀수 및 짝수 메모리 뱅크들(512c.0, 514c.0 및 512c.2, 514c.2)의 그룹들로부터 자신의 대역폭의 1/2을 전달하고, 64 비트 데이터 채널(D1)을 통해 각각의 메모리 디바이스 다이들(506c.1, 506c.3) 내의 홀수 및 짝수 메모리 뱅크들(512c.1, 514c.1 및 512c.3, 514c.3)의 그룹들로부터 자신의 대역폭의 1/2을 전달하도록 구성된다.
스택형 제1 및 제2 메모리 디바이스 다이들(206.0, 206.1)를 포함하는 시스템 메모리(200)를 동작하는 방법이 도 2a, 2b 및 6을 참조하여 이하 설명된다. 블럭 602(도 6 참조)에 도시된 바와 같이, 멀티플렉서(224.0)(도 2b 참조)와 같은, 제1 멀티플렉서가, 메모리 디바이스 다이(206.0)(도 2a 및 2b 참조)와 같은, 제1 메모리 디바이스 다이에 제공되고, 멀티플렉서(224.1)(도 2b 참조)와 같은, 제2 멀티플렉서가, 제2 메모리 디바이스 다이(206.1)(도 2a 및 2b 참조)와 같은, 제2 메모리 디바이스 다이에 제공된다. 블럭 604에 도시된 바와 같이, 제1 메모리 디바이스 다이(206.0)의 홀수 및 짝수 메모리 뱅크들(212.0, 214.0)로부터의 데이터는, 제1 멀티플렉서(224.0)에 의해, 64 비트 데이터 채널(D0)에 선택적으로 제공되고, 이에 의해 단일 64 비트 데이터 채널(D0)를 통해 제1 메모리 디바이스 다이(206.0)의 대역폭 전부를 전달한다. 블럭 606에 도시된 바와 같이, 제2 메모리 디바이스 다이(206.1)의 홀수 및 짝수 메모리 뱅크들(212.1, 214.1)로부터의 데이터는, 제2 멀티플렉서(224.1)에 의해, 64 비트 데이터 채널(D1)에 선택적으로 제공되고, 이에 의해 단일 64 비트 데이터 채널(D1)를 통해 제2 메모리 디바이스 다이(206.1)의 대역폭 전부를 전달한다.
본 명세서에 설명되는 개시된 장치들 및 방법들의 예시적인 실시예들에 따르면, 적어도 제1 메모리 디바이스 다이 및 제2 메모리 디바이스 다이를 포함하는 스택형 메모리 디바이스의 제1 실시예가 제공되고, 제1 메모리 디바이스 다이는 제2 메모리 디바이스 다이 상에 스택된다. 제1 및 제2 메모리 디바이스 다이들 각각은, 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 및 적어도 제1 데이터 채널 및 제2 데이터 채널을 포함한다. 제1 및 제2 데이터 채널들 각각은, 제1 메모리 디바이스 다이에 포함되는 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하고, 제2 메모리 디바이스 다이에 포함되는 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하다. 제1 메모리 디바이스 다이에 포함되는 제1 및 제2 메모리 뱅크들은 제1 및 제2 데이터 채널들 중 첫번째 것에 데이터를 제공하도록 각각 동작되고, 제2 메모리 디바이스 다이에 포함되는 제1 및 제2 메모리 뱅크들은 제1 및 제2 데이터 채널들 중 두번째 것에 데이터를 제공하도록 각각 동작된다.
일 양상에서, 제1 및 제2 메모리 디바이스 다이들 각각은 제1 멀티플렉서를 더 포함한다. 제1 메모리 디바이스 다이에 포함되는 제1 멀티플렉서는 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하도록 동작되고, 제2 메모리 디바이스 다이에 포함되는 제1 멀티플렉서는 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하도록 동작된다. 제1 메모리 디바이스 다이에 포함되는 제1 멀티플렉서는 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 교호 형태로 선택적으로 제공하도록 더욱 동작된다. 마찬가지로, 제2 메모리 디바이스 다이에 포함되는 제1 멀티플렉서는 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 교호 형태로 선택적으로 제공하도록 더욱 동작된다.
다른 양상에서, 제1 및 제2 메모리 디바이스 다이들 각각은 제1 트랜시버를 더욱 포함한다. 제1 메모리 디바이스 다이에 포함되는 제1 트랜시버는 제1 메모리 디바이스 다이의 제1 멀티플렉서와 제1 및 제2 데이터 채널들 중 첫번째 것 사이에 연결되고, 제2 메모리 디바이스 다이에 포함되는 제1 트랜시버는 제2 메모리 디바이스 다이의 제1 멀티플렉서와 제1 및 제2 데이터 채널들 중 두번째 것 사이에 연결된다.
다른 양상에서, 제1 및 제2 메모리 디바이스 다이들 각각은 제2 멀티플렉서를 더욱 포함한다. 제1 메모리 디바이스에 포함되는 제2 멀티플렉서는 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하도록 동작되고, 제2 메모리 디바이스에 포함되는 제2 멀티플렉서는 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하도록 동작된다. 제1 및 제2 메모리 디바이스 다이들 각각은 제2 트랜시버를 더욱 포함한다. 제1 메모리 디바이스 다이에 포함되는 제2 트랜시버는 제1 메모리 디바이스 다이의 제2 멀티플렉서와 제1 및 제2 데이터 채널들 중 두번째 것 사이에 연결되고, 제2 메모리 디바이스 다이에 포함되는 제2 트랜시버는 제2 메모리 디바이스 다이의 제2 멀티플렉서와 제1 및 제2 데이터 채널들 중 첫번째 것 사이에 연결된다. 제1 및 제2 메모리 디바이스 다이들 각각에 대해, 제1 및 제2 트랜시버들 각각은 관련된 구동 용량을 갖고, 제1 트랜시버와 관련된 구동 용량은 제2 트랜시버와 관련된 구동 용량의 적어도 약 2배이다.
또 다른 양상에서, 스택형 메모리 디바이스는 적어도 제1 제어 및 어드레스 채널 및 제2 제어 및 어드레스 채널을 더 포함한다. 제1 및 제2 제어 및 어드레스 채널들 각각은, 제1 메모리 디바이스 다이에 포함되는 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하고, 제2 메모리 디바이스 다이에 포함되는 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하다. 제1 및 제2 메모리 디바이스 다이들 각각은 제3 멀티플렉서를 더 포함한다. 제1 메모리 디바이스 다이에 포함되는 제3 멀티플렉서는 제1 및 제2 제어 및 어드레스 채널들 중 첫번째 것으로부터의 제어 및 어드레스 커맨드들을 제1 메모리 디바이스 다이의 제1 메모리 뱅크에 선택적으로 제공하도록 동작되고, 제2 메모리 디바이스 다이에 포함되는 제3 멀티플렉서는 제1 및 제2 제어 및 어드레스 채널들 중 두번째 것으로부터의 제어 및 어드레스 커맨드들을 제2 메모리 디바이스 다이의 제1 메모리 뱅크에 선택적으로 제공하도록 동작된다. 제1 및 제2 메모리 디바이스 다이들 각각은 제4 멀티플렉서를 더 포함한다. 제1 메모리 디바이스 다이에 포함되는 제4 멀티플렉서는 제1 및 제2 제어 및 어드레스 채널들 중 첫번째 것으로부터의 제어 및 어드레스 커맨드들을 제1 메모리 디바이스 다이의 제2 메모리 뱅크에 선택적으로 제공하도록 동작되고, 제2 메모리 디바이스 다이에 포함되는 제4 멀티플렉서는 제1 및 제2 제어 및 어드레스 채널들 중 두번째 것으로부터의 제어 및 어드레스 커맨드들을 제2 메모리 디바이스 다이의 제2 메모리 뱅크에 선택적으로 제공하도록 동작된다.
또 다른 양상에서, 시스템 버스, 시스템 버스에 통신가능하게 연결되는 디스플레이, 시스템 버스에 통신가능하게 연결되는 메모리 제어기, 및 제1 실시예에 따라 구성되는 스택형 메모리 디바이를 포함하는 컴퓨터 시스템이 제공되며, 메모리 제어기는 스택형 메모리 디바이스를 제어하도록 동작된다. 이러한 제1 실시예에서, 제1 및 제2 메모리 디바이스 다이는 각각 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 중 하나로서 구성될 수 있다.
제2 실시예에서, 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 및 적어도 제1 데이터 채널 및 제2 데이터 채널을 포함하는 스택가능형 메모리 디바이스 다이가 제공된다. 제1 및 제2 데이터 채널들 각각은 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하고, 제1 및 제2 메모리 뱅크들은 제1 및 제2 데이터 채널들 중 동일한 것에 데이터를 제공하도록 각각 동작된다.
일 양상에서, 메모리 디바이스 다이는 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 동일한 것에 선택적으로 제공하도록 동작되는 제1 멀티플렉서를 더 포함한다. 제1 멀티플렉서는 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 동일한 것에 교호 형태로 선택적으로 제공하도록 더욱 동작된다. 다른 양상에서, 메모리 디바이스 다이는 제1 멀티플렉서와 제1 및 제2 데이터 채널들 중 동일한 것 사이에 연결되는 제1 트랜시버를 더 포함한다.
또 다른 양상에서, 메모리 디바이스 다이는 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 나머지 것에 선택적으로 제공하도록 동작되는 제2 멀티플렉서, 및 제2 멀티플렉서와 제1 및 제2 데이터 채널들 중 나머지 것 사이에 연결되는 제2 트랜시버를 더 포함한다. 제1 및 제2 트랜시버들은 각각 관련된 구동 용량을 갖고, 제1 트랜시버와 관련된 구동 용량은 제2 트랜시버와 관련된 구동 용량의 적어도 약 2배일 수 있다.
다른 양상에서, 메모리 디바이스 다이는 적어도 제1 제어 및 어드레스 채널 및 제2 제어 및 어드레스 채널을 더 포함한다. 제1 및 제2 제어 및 어드레스 채널들 각각은 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하다. 메모리 디바이스는, 제1 및 제2 제어 및 어드레스 채널들 중 첫번째 것으로부터의 제어 및 어드레스 커맨드들을 제1 메모리 뱅크에 선택적으로 제공하도록 동작되는 제3 멀티플렉서, 및 제1 및 제2 제어 및 어드레스 채널들 중 첫번째 것으로부터의 제어 및 어드레스 커맨드들을 제2 메모리 뱅크에 선택적으로 제공하도록 동작되는 제4 멀티플렉서를 더 포함한다.
이러한 제2 실시예에서, 메모리 디바이스 다이는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 중 하나로서 구성될 수 있다.
제3 실시예에서는, 제2 메모리 디바이스 다이 상에 스택되는 제1 메모리 디바이스 다이, 및 적어도 제1 데이터 채널 및 제2 데이터 채널을 포함하는 스택형 메모리 디바이스- 제1 및 제2 메모리 디바이스 다이들은 각각 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크를 포함함 -에서, 각각의 제1 및 제2 데이터 채널들에 데이터를 제공하는 방법으로서, 제1 및 제2 메모리 디바이스 다이들 각각에 제1 멀티플렉서를 제공하는 단계, 제1 메모리 디바이스 다이에서의 제1 멀티플렉서에 의해, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하는 단계, 및 제2 메모리 디바이스 다이에서의 제1 멀티플렉서에 의해, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하는 단계를 포함하는 방법이 제공된다.
일 양상에서, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하는 단계는, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 교호 형태로 선택적으로 제공하는 단계를 포함하고, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하는 단계는, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 교호 형태로 선택적으로 제공하는 단계를 포함한다.
다른 양상에서, 이러한 방법은, 제1 및 제2 메모리 디바이스 다이들 각각에 제2 멀티플렉서를 제공하는 단계, 제1 메모리 디바이스 다이에서의 제2 멀티플렉서에 의해, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하는 단계, 및 제2 메모리 디바이스 다이에서의 제2 멀티플렉서에 의해, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하는 단계를 더 포함한다.
다른 양상에서, 스택형 메모리 디바이스는 적어도 제1 제어 및 어드레스 채널 및 제2 제어 및 어드레스 채널을 더 포함하고, 이러한 방법은, 제1 및 제2 메모리 디바이스 다이들 각각에 제3 멀티플렉서를 제공하는 단계, 제1 메모리 디바이스 다이에서의 제3 멀티플렉서에 의해, 제1 및 제2 제어 및 어드레스 채널들 중 첫번째 것으로부터의 제어 및 어드레스 커맨드들을 제1 메모리 디바이스 다이의 제1 메모리 뱅크에 선택적으로 제공하는 단계, 및 제2 메모리 디바이스 다이에서의 제3 멀티플렉서에 의해, 제1 및 제2 제어 및 어드레스 채널들 중 두번째 것으로부터의 제어 및 어드레스 커맨드들을 제2 메모리 디바이스 다이의 제1 메모리 뱅크에 선택적으로 제공하는 단계를 더 포함한다.
또 다른 양상에서, 이러한 방법은, 제1 및 제2 메모리 디바이스 다이들 각각에 제4 멀티플렉서를 제공하는 단계, 제1 메모리 디바이스 다이에서의 제4 멀티플렉서에 의해, 제1 및 제2 제어 및 어드레스 채널들 중 첫번째 것으로부터의 제어 및 어드레스 커맨드들을 제1 메모리 디바이스 다이의 제2 메모리 뱅크에 선택적으로 제공하는 단계, 및 제2 메모리 디바이스 다이에서의 제4 멀티플렉서에 의해, 제1 및 제2 제어 및 어드레스 채널들 중 두번째 것으로부터의 제어 및 어드레스 커맨드들을 제2 메모리 디바이스 다이의 제2 메모리 뱅크에 선택적으로 제공하는 단계를 더 포함한다.
제4 실시예에서는, 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 적어도 제1 데이터 채널 및 제2 데이터 채널, 및 제1 및 제2 메모리 뱅크들 중 하나 또는 양자 모두로부터의 데이터를 제1 및 제2 데이터 채널들 중 동일한 것에 선택적으로 제공하는 제1 수단을 포함하는 스택가능형 메모리 디바이스 다이가 제공된다. 데이터를 선택적으로 제공하는 제1 수단은 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 동일한 것에 교호 형태로 선택적으로 제공하도록 동작된다.
일 양상에서, 메모리 디바이스 다이는 데이터를 선택적으로 제공하는 제1 수단과 제1 및 제2 데이터 채널들 중 동일한 것 사이에 연결되는 데이터를 송수신하는 제1 수단, 제1 및 제2 메모리 뱅크들 중 하나 또는 양자 모두로부터의 데이터를 제1 및 제2 데이터 채널들 중 나머지 것에 선택적으로 제공하는 제2 수단, 및 데이터를 선택적으로 제공하는 제2 수단과 제1 및 제2 데이터 채널들 중 나머지 것 사이에 연결되는 데이터를 송수신하는 제2 수단을 더 포함한다. 데이터를 송수신하는 제1 및 제2 수단은 관련된 구동 용량을 각각 갖고, 데이터를 송수신하는 제1 수단과 관련된 구동 용량은 데이터를 송수신하는 제2 수단과 관련된 구동 용량의 적어도 약 2배일 수 있다.
다른 양상에서, 메모리 디바이스 다이는, 적어도 제1 제어 및 어드레스 채널 및 제2 제어 및 어드레스 채널, 제1 및 제2 제어 및 어드레스 채널들 중 하나로부터의 제어 및 어드레스 커맨드들을 제1 메모리 뱅크에 선택적으로 제공하는 제1 수단, 및 제1 및 제2 제어 및 어드레스 채널들 중 하나로부터의 제어 및 어드레스 커맨드들을 제2 메모리 뱅크에 선택적으로 제공하는 제2 수단을 더 포함한다.
이러한 제4 실시예에서, 메모리 디바이스 다이는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 중 하나로서 구성될 수 있다.
제5 실시예에서는, 스택형 메모리 디바이스의 제1 데이터 채널 및 제2 데이터 채널에 데이터를 제공하도록 실행가능한 명령어들을 포함하는 컴퓨터 판독가능 스토리지 매체가 제공되며, 스택형 메모리 디바이스는 적어도 제2 메모리 디바이스 다이 상에 스택되는 제1 메모리 디바이스 다이를 포함한다. 제1 및 제2 메모리 디바이스 다이들은 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 및 적어도 제1 멀티플렉서 및 제2 멀티플렉서를 각각 포함한다. 컴퓨터 실행가능 스토리지 매체는, 제1 메모리 디바이스 다이에서의 제1 멀티플렉서에 의해, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하고, 제2 메모리 디바이스 다이에서의 제1 멀티플렉서에 의해, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하도록 실행가능한 명령어들을 포함한다.
일 양상에서, 컴퓨터 판독가능 스토리지 매체는, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 교호 형태로 선택적으로 제공하고, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 교호 형태로 선택적으로 제공하도록 실행가능한 명령어들을 더 포함한다.
다른 양상에서, 컴퓨터 판독가능 스토리지 매체는, 제1 메모리 디바이스 다이에서의 제2 멀티플렉서에 의해, 제1 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 두번째 것에 선택적으로 제공하고, 제2 메모리 다비이스 다이에서의 제2 멀티플렉서에 의해, 제2 메모리 디바이스 다이의 제1 및 제2 메모리 뱅크들로부터의 데이터를 제1 및 제2 데이터 채널들 중 첫번째 것에 선택적으로 제공하도록 실행가능한 명령어들을 더 포함한다.
예시적인 실시예들의 지금까지의 설명은 설명의 목적으로 제공되며, 배타적인 것으로 또는 본 발명을 개시된 정확한 형태로 제한하는 것으로 의도된 것은 아니다. 수정들 및 변경들은, 본 명세서의 교시사항들의 관점에서 가능하거나, 또는 청구된 발명의 실시로부터 얻어질 수 있다. 예를 들어, 도 6을 참조하여 일련의 동작들이 본 명세서에 설명되지만, 이러한 동작들의 순서는 다른 구현들에서 수정될 수 있다. 또한, 비-의존성 동작들은 병렬로 수행될 수 있다.
본 명세서에 설명된 하나 이상의 실시예들은, 적어도 일부, 다수의 상이한 형태들의 소프트웨어 및/또는 하드웨어로 구현될 수 있다는 점이 명백할 것이다. 본 명세서에 설명된 실시예들을 구현하는데 사용되는 소프트웨어 코드 및/또는 특수화된 하드웨어가 청구된 발명을 제한하는 것은 아니다. 따라서, 일부 실시예들의 동작 및 거동은 이러한 특수 소프트웨어 코드 및/또는 특수화된 하드웨어를 참조하지 않고 본 명세서에 설명되었으며, 기술분야의 통상적인 기술자가 본 명세서의 설명에 기초하여 실시예들을 구현하는 소프트웨어 및/또는 하드웨어를 설계할 수 있다는 점이 이해될 것이다. 또한, 청구된 발명의 특정 특징들은 프로세서 또는 처리 로직에 의해 실행될 수 있는 컴퓨터 실행가능 명령어들을 사용하여 구현될 수 있다.
도 4는 컴퓨터 시스템(400)의 예시적인 실시예를 도시하며, 컴퓨터 시스템(400)의 다른 실시예들은 도 4에 도시된 장치 컴포넌트들보다 더 많거나 또는 더 적은 장치 컴포넌트들을 포함할 수 있다는 점이 주목된다. 또한, 이러한 장치 컴포넌트들은 도 4에 도시된 것과 상이하게 배치될 수 있다. 또한, 컴퓨터 시스템(400)의 다른 실시예들에 포함되는 다양한 장치 컴포넌트들에 의해 수행되는 기능들은 본 명세서에 설명된 것과 상이하게 각 컴포넌트들 사이에 분산될 수 있다.
본 명세서에서 이용된 엘리먼트, 동작 또는 명령어 중 어느 것도 그와 같이 명백히 설명되지 않는 한 본 발명에 결정적이거나 또는 본질적인 것으로 해석되어서는 안 된다. 또한, 본 명세서에서 이용되는 바와 같이, 관사 "a"는 하나 이상의 아이템들을 포함하는 것으로 의도된다. 단지 하나의 아이템이 의도되는 경우, "하나(one)"라는 용어 또는 유사한 언어가 이용된다. 더욱이, "~에 기초하여(based on)"란 문구는 달리 명확히 언급되지 않는 한 "~에, 적어도 일부, 기초하여"를 의미하는 것으로 의도된다.
본 발명은 본 명세서에 개시된 특정 실시예들에 제한되어서는 안 되지만, 이하 첨부된 청구항들의 범위 내에 있는 임의의 및 모든 특정 실시예 및 균등물을 포함할 것으로 의도된다.
Claims (25)
- 스택형 메모리 디바이스로서,
적어도 제1 데이터 채널 및 제2 데이터 채널;
적어도 제1 메모리 디바이스 다이 및 제2 메모리 디바이스 다이 - 상기 제1 메모리 디바이스 다이는 상기 제2 메모리 디바이스 다이 상에 스택되고, 상기 제1 및 제2 메모리 디바이스 다이들 각각은 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 및 적어도 제1 데이터 채널 부분 및 제2 데이터 채널 부분을 포함함 -; 및
적어도 제1 다이-투-다이 접속 및 제2 다이-투-다이 접속 - 상기 제1 다이-투-다이 접속은 상기 제1 및 제2 메모리 디바이스 다이들에 포함되는 각각의 제1 데이터 채널 부분들을 접속하여 상기 제1 데이터 채널을 형성하도록 동작하고, 상기 제2 다이-투-다이 접속은 상기 제1 및 제2 메모리 디바이스 다이들에 포함되는 각각의 제2 데이터 채널 부분들을 접속하여 상기 제2 데이터 채널을 형성하도록 동작함 -
을 포함하고,
형성된 제1 및 제2 데이터 채널들 각각은, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 선택적으로 연결가능하고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 선택적으로 연결가능하고,
상기 제1 메모리 디바이스 다이에 포함되는 상기 제1 및 제2 메모리 뱅크들은 각각, 상기 형성된 제1 및 제2 데이터 채널들 중 하나의 데이터 채널에 데이터를 제공하도록 동작되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제1 및 제2 메모리 뱅크들은 각각, 상기 형성된 제1 및 제2 데이터 채널들 중 또 다른 데이터 채널에 데이터를 제공하도록 동작되는 스택형 메모리 디바이스. - 제1항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각은 제1 멀티플렉서를 더 포함하고, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제1 멀티플렉서는 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 선택적으로 제공하도록 동작되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제1 멀티플렉서는 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 선택적으로 제공하도록 동작되는 스택형 메모리 디바이스. - 제2항에 있어서,
상기 제1 메모리 디바이스 다이에 포함되는 상기 제1 멀티플렉서는 또한 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 교호 형태로 선택적으로 제공하도록 동작되고,
상기 제2 메모리 디바이스 다이에 포함되는 상기 제1 멀티플렉서는 또한 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 교호 형태로 선택적으로 제공하도록 동작되는 스택형 메모리 디바이스. - 제2항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각은 제1 트랜시버를 더 포함하고, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제1 트랜시버는 상기 제1 메모리 디바이스 다이의 상기 제1 멀티플렉서와 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널 사이에 연결되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제1 트랜시버는 상기 제2 메모리 디바이스 다이의 상기 제1 멀티플렉서와 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널 사이에 연결되는 스택형 메모리 디바이스. - 제4항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각은 제2 멀티플렉서를 더 포함하고, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제2 멀티플렉서는 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 선택적으로 제공하도록 동작되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제2 멀티플렉서는 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 선택적으로 제공하도록 동작되는 스택형 메모리 디바이스. - 제5항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각은 제2 트랜시버를 더 포함하고, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제2 트랜시버는 상기 제1 메모리 디바이스 다이의 상기 제2 멀티플렉서와 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널 사이에 연결되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제2 트랜시버는 상기 제2 메모리 디바이스 다이의 상기 제2 멀티플렉서와 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널 사이에 연결되는 스택형 메모리 디바이스. - 제6항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각에 대해,
상기 제1 및 제2 트랜시버들 각각은 관련된 구동 용량을 갖고;
상기 제1 트랜시버와 관련된 구동 용량은 상기 제2 트랜시버와 관련된 구동 용량의 적어도 2배인 스택형 메모리 디바이스. - 제1항에 있어서,
적어도 제1 제어 및 어드레스 채널 및 제2 제어 및 어드레스 채널을 더 포함하고, 상기 제1 및 제2 제어 및 어드레스 채널들 각각은, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 선택적으로 연결가능하고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 선택적으로 연결가능한 스택형 메모리 디바이스. - 제8항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각은 제3 멀티플렉서를 더 포함하고, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제3 멀티플렉서는 상기 제1 및 제2 제어 및 어드레스 채널들 중 하나의 제어 및 어드레스 채널로부터의 제어 및 어드레스 커맨드들을 상기 제1 메모리 디바이스 다이의 상기 제1 메모리 뱅크에 선택적으로 제공하도록 동작되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제3 멀티플렉서는 상기 제1 및 제2 제어 및 어드레스 채널들 중 또 다른 제어 및 어드레스 채널로부터의 제어 및 어드레스 커맨드들을 상기 제2 메모리 디바이스 다이의 상기 제1 메모리 뱅크에 선택적으로 제공하도록 동작되는 스택형 메모리 디바이스. - 제8항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각은 제4 멀티플렉서를 더 포함하고, 상기 제1 메모리 디바이스 다이에 포함되는 상기 제4 멀티플렉서는 상기 제1 및 제2 제어 및 어드레스 채널들 중 상기 하나의 제어 및 어드레스 채널로부터의 제어 및 어드레스 커맨드들을 상기 제1 메모리 디바이스 다이의 상기 제2 메모리 뱅크에 선택적으로 제공하도록 동작되고, 상기 제2 메모리 디바이스 다이에 포함되는 상기 제4 멀티플렉서는 상기 제1 및 제2 제어 및 어드레스 채널들 중 상기 또 다른 제어 및 어드레스 채널로부터의 제어 및 어드레스 커맨드들을 상기 제2 메모리 디바이스 다이의 상기 제2 메모리 뱅크에 선택적으로 제공하도록 동작되는 스택형 메모리 디바이스. - 제1항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들은 동적 랜덤 액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM) 중 하나로서 각각 구성되는 스택형 메모리 디바이스. - 스택가능형 메모리 디바이스 다이로서,
적어도 제1 메모리 뱅크 및 제2 메모리 뱅크;
적어도 제1 데이터 채널 및 제2 데이터 채널 - 상기 제1 및 제2 데이터 채널들 각각은 상기 제1 메모리 뱅크 및 제2 메모리 뱅크에 선택적으로 연결가능하고, 상기 제1 및 제2 메모리 뱅크들은 각각, 상기 제1 및 제2 데이터 채널들 중 동일한 단일 채널에 데이터를 제공하도록 동작됨 -;
상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 동일한 단일 채널에 선택적으로 제공하도록 동작하는 제1 멀티플렉서; 및
상기 제1 및 제2 데이터 채널들 중 상기 동일한 단일 채널과 상기 제1 멀티플렉서 사이에 연결된 제1 트랜시버
를 포함하는, 스택가능형 메모리 디바이스 다이. - 삭제
- 제12항에 있어서,
상기 제1 멀티플렉서는 또한 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 동일한 단일 채널에 교호 형태로 선택적으로 제공하도록 동작되는 스택가능형 메모리 디바이스 다이. - 삭제
- 제12항에 있어서,
상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 동일한 단일 채널과는 다른 상기 제1 및 제2 데이터 채널들 중 나머지 채널에 선택적으로 제공하도록 동작되는 제2 멀티플렉서; 및
상기 제2 멀티플렉서와 상기 동일한 단일 채널과는 다른 상기 제1 및 제2 데이터 채널들 중 상기 나머지 채널 사이에 연결되는 제2 트랜시버
를 더 포함하는 스택가능형 메모리 디바이스 다이. - 제16항에 있어서,
상기 제1 및 제2 트랜시버들은 각각 관련된 구동 용량을 갖고, 상기 제1 트랜시버와 관련된 구동 용량은 상기 제2 트랜시버와 관련된 구동 용량의 적어도 2배인 스택가능형 메모리 디바이스 다이. - 제12항에 있어서,
적어도 제1 제어 및 어드레스 채널 및 제2 제어 및 어드레스 채널을 더 포함하고, 상기 제1 및 제2 제어 및 어드레스 채널들 각각은, 상기 제1 메모리 뱅크 및 상기 제2 메모리 뱅크에 선택적으로 연결가능한 스택가능형 메모리 디바이스 다이. - 제18항에 있어서,
상기 제1 및 제2 제어 및 어드레스 채널들 중 하나로부터의 제어 및 어드레스 커맨드들을 상기 제1 메모리 뱅크에 선택적으로 제공하도록 동작되는 제3 멀티플렉서; 및
상기 제1 및 제2 제어 및 어드레스 채널들 중 하나로부터의 제어 및 어드레스 커맨드들을 상기 제2 메모리 뱅크에 선택적으로 제공하도록 동작되는 제4 멀티플렉서
를 더 포함하는 스택가능형 메모리 디바이스 다이. - 제12항에 있어서,
상기 메모리 디바이스 다이는 동적 랜덤 액세스 메모리(DRAM) 및 정적 랜덤 액세스 메모리(SRAM) 중 하나로서 구성되는 스택가능형 메모리 디바이스 다이. - 제2 메모리 디바이스 다이 상에 스택되는 적어도 제1 메모리 디바이스 다이, 및 적어도 제1 데이터 채널 및 제2 데이터 채널을 포함하는 스택형 메모리 디바이스에서 - 상기 제1 및 제2 메모리 디바이스 다이들은 각각 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 및 적어도 제1 데이터 채널 부분 및 제2 데이터 채널 부분을 포함함 -, 각각의 상기 제1 및 제2 데이터 채널들에 데이터를 제공하는 방법으로서,
적어도 제1 다이-투-다이 접속과 제2 다이-투-다이 접속을 제공하는 단계;
상기 제1 다이-투-다이 접속에 의해, 상기 제1 및 제2 메모리 디바이스 다이들에 포함되는 각각의 제1 데이터 채널 부분들을 접속하여 상기 제1 데이터 채널을 형성하는 단계;
상기 제2 다이-투-다이 접속에 의해, 상기 제1 및 제2 메모리 디바이스 다이들에 포함되는 각각의 제2 데이터 채널 부분들을 접속하여 상기 제2 데이터 채널을 형성하는 단계;
상기 제1 및 제2 메모리 디바이스 다이들 각각에 제1 멀티플렉서를 제공하는 단계;
상기 제1 메모리 디바이스 다이에서의 상기 제1 멀티플렉서에 의해, 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 형성된 제1 및 제2 데이터 채널들 중 하나의 데이터 채널에 선택적으로 제공하는 단계; 및
상기 제2 메모리 디바이스 다이에서의 상기 제1 멀티플렉서에 의해, 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 형성된 제1 및 제2 데이터 채널들 중 또 다른 데이터 채널에 선택적으로 제공하는 단계
를 포함하는 방법. - 제21항에 있어서,
상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 선택적으로 제공하는 단계는, 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 교호 형태로 선택적으로 제공하는 단계를 포함하고,
상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 선택적으로 제공하는 단계는, 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 교호 형태로 선택적으로 제공하는 단계를 포함하는 방법. - 제21항에 있어서,
상기 제1 및 제2 메모리 디바이스 다이들 각각에 제2 멀티플렉서를 제공하는 단계;
상기 제1 메모리 디바이스 다이에서의 상기 제2 멀티플렉서에 의해, 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 선택적으로 제공하는 단계; 및
상기 제2 메모리 디바이스 다이에서의 상기 제2 멀티플렉서에 의해, 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 선택적으로 제공하는 단계
를 더 포함하는 방법. - 스택형 메모리 디바이스의 제1 데이터 채널 및 제2 데이터 채널에 데이터를 제공하도록 실행가능한 명령어들을 포함하는 컴퓨터 판독가능 저장 매체로서 - 상기 스택형 메모리 디바이스는 제2 메모리 디바이스 다이 상에 스택되는 적어도 제1 메모리 디바이스 다이를 포함하고, 상기 제1 및 제2 메모리 디바이스 다이들은 적어도 제1 메모리 뱅크 및 제2 메모리 뱅크, 적어도 제1 데이터 채널 부분 및 제2 데이터 채널 부분, 및 적어도 제1 멀티플렉서 및 제2 멀티플렉서를 각각 포함함 -,
상기 컴퓨터 판독가능 저장 매체는,
상기 제1 메모리 디바이스 다이에서의 상기 제1 멀티플렉서에 의해, 상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 하나의 데이터 채널에 선택적으로 제공하고 - 상기 제1 및 제2 메모리 디바이스 다이들 각각은 적어도 제1 다이-투-다이 접속 및 제2 다이-투-다이 접속을 더 포함하고, 상기 제1 다이-투-다이 접속은 상기 제1 및 제2 메모리 디바이스 다이들에 포함되는 각각의 제1 데이터 채널 부분들을 접속하여 상기 제1 데이터 채널을 형성하고, 상기 제2 다이-투-다이 접속은 상기 제1 및 제2 메모리 디바이스 다이들에 포함되는 각각의 제2 데이터 채널 부분들을 접속하여 상기 제2 데이터 채널을 형성함 -,
상기 제2 메모리 디바이스 다이에서의 상기 제1 멀티플렉서에 의해, 상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 형성된 상기 제1 및 제2 데이터 채널들 중 또 다른 데이터 채널에 선택적으로 제공하도록
실행가능한 명령어들을 포함하는 컴퓨터 판독가능 저장 매체. - 제24항에 있어서,
상기 제1 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 하나의 데이터 채널에 교호 형태로 선택적으로 제공하고,
상기 제2 메모리 디바이스 다이의 상기 제1 및 제2 메모리 뱅크들로부터의 데이터를 상기 제1 및 제2 데이터 채널들 중 상기 또 다른 데이터 채널에 교호 형태로 선택적으로 제공하도록
실행가능한 명령어들을 더 포함하는 컴퓨터 판독가능 저장 매체.
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