CN215932612U - 基于晶圆堆迭架构的计算机系统和内存装置 - Google Patents

Abstract

本申请提出一种基于晶圆堆迭架构的计算机系统，包含内存装置和逻辑电路层结合成晶圆堆迭。所述内存装置中包含内存阵列和线路驱动器。所述内存阵列中包含共用线路以及多个内存单元，所述共用线路连接所述内存单元。所述线路驱动器连接所述共用线路，驱动所述内存单元。所述逻辑电路层包含多个用于传递信号的连接垫，以及延迟控制器，透过所述连接垫连接所述内存阵列调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。本申请亦提出所述内存装置和内存控制方法。

Description

基于晶圆堆迭架构的计算机系统和内存装置

技术领域

本申请是关于一种内存装置，尤其是关于可根据应用程序需求而改变延迟特性的内存架构，以及应用所述内存架构和晶圆堆迭技术实作而成的计算机系统。

背景技术

在这个年代，人工智能和区块链的应用成为一种新的商机。区块链可以广泛应用于智能合约，数字身份，共用经济等应用。

然而一些区块链平台为了各种安全性考虑或是漏洞修补，经常会改变区块链的算法。除了增加运算难度之外，也经常刻意为了降低特定应用芯片(ASIC)的运算效率而做出特殊设计，例如增加内存吞吐量的要求，或是储存装置的容量要求。

因此，对于区块链服务器的开发者而言，也随着必须要改变硬件架构，来适应区块链算法的变化。然而，这些众筹平台提出的算法，有可能不断的更新。因此，如何使同一套区块链服务器的硬件能弹性地改变参数以适应新的算法，是有待开发的。

实用新型内容

本申请提出一种计算机系统，可弹性地适应区块链算法的变化要求。在一计算机系统的实施例中，采用了晶圆堆迭(wafer on wafer)的技术，使内存装置所在的晶圆和内核逻辑电路的晶圆堆迭成立体结构。这个做法可使两片晶圆之间不需要多余的面积，直接以成千上万个连接垫做为信号传递的路径。由于传送线路的数量不再受到平面设计的限制，因此可以使用大量的专用接线来解决资料传递的效能问题。

本申请的内存装置，配置于内存专用的一层晶圆，其中可包含多个内存阵列(BANK)。每一内存阵列主要由一共用线路以及多个内存单元组成。所述共用线路，在本实施例中可以是数据线或地址线的代称，每条共用线路各对应地连接所述内存单元的其中一行或一列。内存单元指的是储存位信息的基本单位，通常受到地址信号的控制而开启，并受到数据信号的控制而读出或写入数据。

所述内存装置中还包含一线路驱动器，连接所述共用线路，用于驱动所述内存单元。所述线路驱动器可以是数据驱动器或地址译码器的代称。

如上所述，所述计算机系统中包含一逻辑电路层，与所述内存晶体层结合成一晶圆堆迭(Wafer on Wafer)。其中包含多个连接垫，用于传递信号。

本申请在计算机系统的逻辑电路层中，配置了一个延迟控制器，透过所述连接垫连接所述内存阵列。其设计目的是弹性调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。

在进一步的实施例中，每一内存阵列中配置了多个多工器。每个多工器之间相隔特定数量的行数或列数。这些多工器将一内存阵列定义为多个内存区域，每一内存区域各包含特定行数或特定列数的内存单元。换言之，每两个内存区域相邻之处，就会配置有一个多工器，和所述线路驱动器以一专用线路相连。

当所述延迟控制器透过一连接垫传递一控制信号启动一多工器时，会使所述共用线路断开为一第一线段和一第二线段，并使所述第二线段连接至所述专用线路。

由于所述共用线路原本串接了多个内存单元，在断开为两个线段后，在逻辑上就形成了两个子阵列。换句话说，所述第一线段对应的内存区域形成一第一子阵列，而所述第二线段对应的内存区域形成一第二子阵列。为了便于实施于管理，本实施例的断开方式可以是二等分。因此一内存阵列可等分为两个大小相等的子阵列，而两个子阵列可进一步再透过更多多工器分割为四个，依此类推。

在一具体的实施方式中，改变内存阵列维度的方式，即子阵列的形成方式，可以是将共用数据线断开为两个较短的资料线。所述线路驱动器包含一数据驱动器。所述共用线路在此代表一或多条共用数据线，每一共用数据线连接所述数据驱动器和所述内存单元中对应的一列内存单元，用于传送所述内存单元的数据信号。在所述多工器被启动后，由于共用数据线断开，所述第二子阵列不再共用所述第一子阵列的共用数据线。而是由多工器另外提供专用线路，给所述第二子阵列中的内存单元传送数据信号。这个做法可让共用线路上的内存单元数量减少，进而使电容负载降低，加快了数据驱动的反应速度。

至于第二子阵列，由于数据线改由专用线路连接至数据驱动器，独立接收不同的数据信号源，也同样的享有低负载高速度的效果。更进一步地说，可将第二子阵列的地址线改为共用第一子阵列的地址线。如此，等于是将原本的内存阵列维度改变，数据线数(阵列宽度)倍增，而地址线数(阵列高度)减半。所述内存装置中原本就包含多条共用地址线，每一共用地址线连接所述地址译码器和所述内存单元中对应的一行内存单元，用于传送所述内存单元的地址信号。所述线路驱动器包含一地址译码器，透过所述共用地址线连接所述内存阵列中的每行内存单元。实作上，在所述多工器被启动后，所述地址译码器根据所述控制信号，使所述第二子阵列中的内存单元共用所述第一子阵列的共用地址线，或使用相同的地址信号同步驱动所述第一子阵列和所述第二子阵列。换句话说，使所述第二子阵列与所述第一子阵列中对应行数的共用地址线接收相同的地址信号。

在另一具体的实施方式中，改变内存阵列维度的方式，即子阵列的形成方式，也可以是将共用地址线断开为两个较短的地址线。在这种情况中，上述共用线路代表的是一或多条共用地址线，用于传送所述内存单元的地址信号。在所述多工器被启动后，所述第二子阵列中的内存单元使用所述专用线路传送地址信号。同时，所述地址译码器根据所述控制信号，使所述第二子阵列中的内存单元共用所述第一子阵列的共用数据线，或使用相同的数据信号驱动所述第一子阵列和所述第二子阵列。由于第二子阵列中的内存单元使用了和第一子阵列不同的地址线，内存阵列维度等于是将数据位数(阵列宽度)砍半，并将地址线数(阵列高度)倍增。

在进一步的实施例中，其中所述逻辑电路层进一步包含一内存控制器，透过所述连接垫耦接所述内存阵列。一内核连接所述内存控制器和所述延迟控制器，用于执行一应用程序。所述内核可根据所述应用程序要求的一应用程序条件，透过所述延迟控制器设定所述内存阵列中的所述多工器，使所述内存阵列改变维度，即分割为二的多乘方个子阵列，再重组为符合所述应用程序条件的新阵列维度。在执行所述程序时，内核可透过所述内存控制器使用重组后的内存阵列。

在进一步的实施例中，所述应用程序条件包含所述应用程序需要的反应时间。在断开数据线的实施例中，所述延迟控制器启动的多工器数量越多，形成的新内存阵列反应时间越短，

本申请另外提出一种内存控制方法，应用于前述的计算机系统和内存装置中。由一内核执行一应用程序时，所述内核根据所述应用程序要求的一应用程序条件，透过所述延迟控制器设定所述内存阵列中的所述多工器，使所述内存阵列分割为二或多个符合所述应用程序条件的子阵列，并在执行所述应用程序时透过所述内存控制器使用所述内存子阵列。

综上所述，本申请基于晶圆堆迭技术，提出了一种可以弹性调整阵列维度的内存架构，使得区块链服务器产品有能力可以适应未来算法的需求。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是本申请的计算机系统的实施例。

图2是本申请的内存装置的实施例。

图3至5是本申请的内存阵列和多工器的实施例。

图6是本申请的内存装置112的进一步实施例。

图7至8是本申请的各种内存阵列的实施例。

图9是本申请的计算机系统700中的内存层600的实施例。

图10是本申请的计算机系统的进一步实施例。

图11是本申请的内存阵列和多工器的进一步实施例。

图12是本申请的内存阵列和多工器的另一实施例。

图13是本申请内存控制方法的流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

图1是本申请的立体晶圆产品100的实施例。立体晶圆产品100由至少一内存晶体层110，一逻辑电路层120，及一基底130层层堆迭。基底130除了提供基本的支撑，也提供额外的布线空间。每一层之间配置有多个连接垫102或104以提供信号信道。本实施例的立体晶圆产品100是计算机系统700的半成品，经过切割后可产生多个独立运作的计算机系统700。如图1所示，每个计算机系统700可各包含若干个内存装置112和若干个逻辑电路122，具备相同的立体晶圆结构。换句话说，每个计算机系统700中包含的内存装置112和逻辑电路122，是事先各别布局于内存晶体层110和逻辑电路层120中，再以晶圆堆迭的形式制成的立体结构。在立体结构中，芯片组之间的电路导线不需要占用多余的面积，可直接以成千上万个连接垫102和104做为信号传递的路径，使数据传递的效能问题有效被解决，借此实现本申请的计算机系统700。

图2是本申请的内存装置的实施例。本申请的内存装置112，布局在内存专用的内存晶体层110上。其制造可以是模块化的形式，每一内存装置112中可包含多个内存阵列200，或称为内存矩阵(BANK)。每一内存矩阵的运作可受到一阵列选择信号#SL的控制。每一内存阵列200主要由多个内存单元202组成。内存单元202排列成多行和多列，每一行共用一条地址线，接收编号为R0至Rn的地址信号。而每一列共用一条数据线，传送编号为B0至Bn的数据信号。换言之，每条共用线路各对应地连接所述内存单元202的其中一行或一列。内存单元202指的是储存位信息的基本单位，通常受到地址信号的控制而开启，并受到数据信号的控制而读出或写入数据。所述地址线连接一地址译码器210，用于传递所述地址译码器产生的地址信号214，使被选定的一或多行内存单元202被开启。所述数据线连接一数据驱动器220，用于传送内存单元202写入或读出的数据。图2所揭示的架构仅为示例，在实际制作中，内存阵列200，地址译码器210，和数据驱动器220的数量不限定为一，其间的链接关系也不限定为一对一，或多对多。综上所述，所述内存装置中的地址译码器210和数据驱动器220是一种线路驱动器。而连接的数据线和地址线是一种共用线路，以网状交织的方式驱动多个内存单元202。

图3至5是本申请的内存阵列200和多工器302的实施例。为了达成动态调整延迟特性的功效，本实施例在每一内存阵列200中配置了多个多工器302。每个多工器302之间相隔特定数量的行数或列数。这些多工器302可将一内存阵列200定义为多个内存区域310，每一内存区域310各包含特定行数或特定列数的内存单元202。以图3为例，每两个内存区域310相邻之处配置有一个多工器302。

图4显示多工器302启动时的运作情形。所述多工器302透过一专用线路224连接所述数据驱动器220。当一控制信号#S从图1中所示的逻辑电路层120透过所述连接垫102其中之一传递至所述多工器时，会使共用的数据线222在多工器302所在处断开，使上下两个内存区域310不再共用相同的数据线222。数据线222被分割为上半部内存区域310中的第一线段，和下半部内存区域310中的第二线段。在本实施例中，上半部的内存区域310可继续接收原本的数据信号B0至B7，但是由于第一线段上共用的内存单元数减少了，电容负载显着地降低，因此内存区域310的延迟时间可以有效缩短，也就是加快了反应的速度。多工器302将所述下半部的内存区域310的第二线段改接至专用线路224，使所述下方内存区域310继续受到数据驱动器220的控制。举例来说，所述多工器302透过所述专用线路224继续从所述数据驱动器220接收编号为B0至B7的数据信号。由于第二线段上共用的内存单元202比原来少，所以也达成了减少延迟的效果。

图5显示多工器302启动时的另一具体的实施方式。本实施例除了改变内存阵列200的延迟特性，也可以改变内存阵列200维度。子阵列的形成方式，同样是将共用数据线222断开为较短的上下两部份。换句话说，由于数据线222原本串接了多个内存单元202，在断开为两个线段后，在逻辑上就形成了两个子阵列。所述第一线段对应的内存区域310形成一第一子阵列，而所述第二线段对应的内存区域310形成一第二子阵列。在所述多工器302被启动后，由于共用数据线222断开，所述第二子阵列不再共用所述第一子阵列的共用数据线222。而是由多工器302另外提供专用线路224，给所述第二子阵列中的内存单元202传送数据信号。在本实施例中，可透过数据驱动器220的改良，使透过专用线路224传送的数据信号，不再是编号B0至B7，而是新增的B8至B15。更进一步地，本实施例可透过地址译码器的改良，使第二子阵列共用第一子阵列的地址线，或是接收到与第一子阵列相同的地址信号R0至R3。

也就是说，所述地址译码器230可根据所述控制信号#S，使所述第二子阵列中的内存单元共用所述第一子阵列的共用地址线，或使用相同的地址信号同步驱动所述第一子阵列和所述第二子阵列。如此，等于是将原本的内存阵列200维度改变。数据线数(阵列宽度)从原本的8条倍增为16条，而地址线数(阵列高度)从原本的8条减半为4条。本实施例虽然以8x8为例说明内存阵列200的分割重组方式，但可以理解的是，在实际制造中，每个内存阵列200的维度可以是容量百兆位的大型阵列。

图6是本申请的内存装置112的进一步实施例。一内存阵列200中可配置有n个多工器402#1至402#n，将内存阵列200区分为n个内存区域410#1至410#n。在多工器不启动时，所述内存阵列200维持习知的运作方式。数据驱动器220除了透过传统的共用数据线222传送数据信号之外，也提供多条专用线路224连接至所述多工器402#1至402#n。所述内存装置112中进一步包含一地址译码器230，透过地址线232传送地址信号#A至每一内存区域410#1至410#n。数据线222和地址线232虽以单线条表示，但可以理解的是实作上可包含多条线路，各别连接所述内存阵列中的每行或列。与传统设计相似的是，内存阵列200中的每一内存单元共同连接至一基准电压，或是地线#Gnd。

实作上，每一多工器可以是收到一控制信号#S而决定是否启动。举例来说，控制信号#S可以是一个二乘方的数值，即2,4,8,或16等，用以指示所述些多工器402#1至402#n将所述内存阵列200分为对应数量个子阵列。在控制信号#S为2时，表示需要一个多工器将所述内存阵列200等分为两个子阵列。这时，位于所述内存阵列200中编号为n/2的多工器可响应所述控制信号而启动，以达成此目的。同理，当控制信号#S的数值为4时，表示需要三个多工器将所述内存阵列200等分为四个子阵列。这时，位于所述内存阵列200中，编号为n/4,2n/4,3n/4的多工器可响应所述控制信号#S而启动，以达成分割四块的效果。在这种设计方式中，n的数值可预先设定为一个二的乘方数，以方便实现上述分割法。

在另一种实作方式中，也可以用所述控制信号#S来决定每隔几个内存区域需要切开。举例来说，当控制信号#S的值为1时，表示每一个内存区域都需要独立出来，也就是全部的多工器402#1至402#n都被启动，使所述内存阵列200成为n个子阵列，每个子阵列包含一个内存区域。当控制信号#S的值为2时，表示需要将所述内存阵列200以每两个内存区域为一组而分割。因此，编号2,4,6,8等可被2整除的多工器会响应所述控制信号而启动，使所述内存阵列成为n/2个子阵列，每个子阵列包含2个内存区域。

在更进一步的实作方式中，内存阵列200的分割方式可以更加灵活。例如每一多工器各别接收不同的控制信号而决定是否启动。因此实际上可产生的分割可能性不限定于上述实施例。

在图6的实施例中，数据驱动器220和地址译码器230也可进一步的改良，根据控制信号#S分割的情况，而改变提供给每一内存区域的数据信号，或改变提供给每一内存区域的地址信号。这个做法如同图5的实施例所述，能使内存阵列200在逻辑上动态改变长宽维度。

图7至8是本申请的各种内存阵列的实施例。图7中显示图6的内存阵列200被多工器分割重组后产生的内存阵列500a。原本每一内存区域410#1至410#n各具有W列数的内存单元(宽度)和H行数的地址线(高度)。经过维度重组后，形成了包含多个子阵列502a的内存阵列500a。其中所有的子阵列502a共用所述H行地址线，而位宽度则扩展为nW列。这表示多工器需提供为nW列内存单元提供专用线路连接至数据驱动器，即nW条。在晶圆堆迭技术的支持下，可以轻易克服实作的技术难度。在图7的实施例中，原本的内存阵列维度可能是nH*W，在这里被重组为H*nW。因此每一列内存单元的数据线被驱动时，需要克服的电容负载变小n倍，使内存单元的反应速度变快。

图8中显示图6的内存阵列200被多工器分割重组后产生的内存阵列500b的情况。原本每一内存区域410#1至410#n各具有W列数的内存单元(宽度)和H行数的地址线(高度)。在此以每隔两个内存区块启动一个多工器的方式重组维度，形成了包含多个子阵列502b的内存阵列500b。其中每个子阵列502b包含两个内存区域，高2H行，宽W列。所述内存阵列500b中的子阵列502a共用2H行地址线。更确切地说，通过地址译码器230的改良，可弹性地根据内存阵列500b的分割情况，使所有的内存子阵列502b共用相同的地址线，或使地址译码器230传送相同的地址信号至这些内存子阵列。所述内存阵列500b的位宽度扩展为nW/2列。这表示多工器需为nW/2列内存单元提供对应数量的专用线路连接至数据驱动器。在图8的实施例和图7相比，由于子阵列502b的高度(地址行数)较多，延迟时间不如图7的架构，但需要的专用线路数较少。这说明了本实施例的架构可根据不同的需求权衡而弹性调整。

图9显示计算机系统700中的内存层600的进一步实施例。基于前述实施例介绍的概念，内存层600可以是从图1的内存晶体层110中切割出来的计算机系统的其中一个区域，包含多个内存装置510a至510d。每个内存装置510a至510d可各别应用多种不同的控制信号，配置不同的延迟特性。举例来说，一计算机系统700可在固件中预先设定每一内存装置510a至510d的配置，在开机后透过控制信号#S1至#S4各别配置所述内存装置510a至510d，然后再开机加载操作系统。在更进一步的情况下，本申请的计算机系统700也可设计为允许在运作中动态无缝的改变内存延迟特性。例如在加载一应用程序时，判断所述应用程序对内存延迟的需求，而动态发出控制信号改变所述些内存装置的维度，使延迟特性改变。

图10是本申请的计算机系统700的进一步实施例。图1所示的立体晶圆产品100，完成晶圆堆迭程序之后，进一步经过晶圆切割的程序，形成多个计算机系统700。内存层600中显示的是根据图9实施例所设定的内存装置510a至510c。一系统层620与所述内存层600堆迭。系统层620是从图1的逻辑电路层120切割而成，包含各种计算器架构必备的逻辑电路，例如内核616和内存控制器614a至614c。每一内存控制器614a至614c各透过一接口模块612a至612c连接所述内存层600中的内存装置510a至510c。接口模块是专为确保数据传输而设计的界面，俗称物理层界面(PHY)。与图1相同，内存层600和系统层620的堆迭之间透过多个连接垫(未图标)传递信号。系统层620也透过多个连接垫104固定在基底130上。基底130除了提供基本的支撑作用，也可提供额外的布线空间。内存控制器614a至614c可透过这些接口模块612a至612c和连接垫提供地址信号#A至所述内存装置510a至510c，以存取数据信号#D。此计算机系统700的架构仅为示例。内存控制器、接口模块、内存装置的配置数量不限定为三组。内核616可以是多内核的架构。

在图10的计算机系统700中，配置了一个延迟控制器602，透过一或多个连接垫连接至所述内存层600，将控制信号#S传送至所述内存装置510a至510c中。这些内存装置510a和510c，如前述实施例所说明的，可根据控制信号#S弹性地调整每一内存阵列中的共用线路上连接的内存单元个数，以动态改变内存阵列的延迟特性。所述延迟控制器602可受到内核616的控制。当内核616在执行一应用程序时，可实时判断所述应用程序的延迟需求，指示所述延迟控制器602调整所述内存装置510a至510c。举例来说，使所述内存阵列改变维度机，可将每一内存阵列分割为二的乘方个子阵列，再重组为符合所述应用程序条件的新阵列维度。在执行所述程序时，内核616可透过所述内存控制器614a至614c适应性的使用符合应用程序要求的内存装置510a至510c。

图11是本申请的内存阵列和多工器的进一步实施例。在此以内存单元202a和202b来说明多工器402如何减少数据在线的电容负载。一个内存单元中的基本逻辑是由一开关来控制一电容，使电容充电或放电，来代表一位的数据。传送地址信号R0和R1的地址线串接内存单元202a和202b的闸极。用于传递数据信号B0的数据线串接内存单元202a和202b的开关一端。在多工器402不启动时，数据线的第一线段222a和第二线段是相连成同一线段的，使内存单元202a和202b共用同一数据线接收数据信号B0而正常运作。当多工器402受到控制信号#S的指示而开启时，所述多工器402中的开关使第二线段222b与第一线段222a断开，并使第二线段222b改接至一专用线路224。所述专用线路连接至数据驱动器220，使内存单元202b仍然可接收到数据信号。在这种架构下，由于第一线段222a和第二线段222b各别驱动一半数量的内存单元，因负载电容产生的延迟效应可以降低，因此内存的反应速度可以提高。本实施例虽然仅以一列两行内存单元做说明，但可以理解的是多工器402实际上可以是多个数量，安插在一内存阵列中的多行中间，同时控制多条数据线的共用与断开。所述专用线路224上传送的数据信号，不限定是和第一线段222a的数据信号相同。数据驱动器220也可以改良，使内存单元202a和202b在断开后接收不同数据信号。相对地，地址译码器也可以改良，使原本各别传递地址信号R0和R1的地址线在多工器402启动后，共用相同地址信号，例如R0，使内存单元202a和202b同时开启。在这种情况下，内存单元202a和202b在逻辑上可视为是同一行上的不同位。也就是内存阵列的宽高维度从原本的1*2改变为2*1了。这个架构对于弹性适应不同延迟需求具有显着的功效。上述内存单元202a和202b的实际电路结构已存在成熟的现有技术，因此本实施例仅为示意，并不限定详细的实施方式。

图12显示的是在地址在线设置多工器的实施例。前述实施例主要说明如何将共用数据线变短。然而本申请的实施方式也可以从地址线着手。改变内存阵列维度的方式，即第一子阵列810和第二子阵列820的形成方式，也可以是将共用地址线断开为两个较短的地址线。在这种情况中，多条共用地址线传送所述内存单元202的地址信号R0至R7。在多工器802接收到控制信号#S而启动后，将第二子阵列820中被断开的多条地址线转接至专用线路，与地址译码器连接。进一步地，数据驱动器220和地址译码器230也可加以改良，根据所述控制信号#S，使所述第二子阵列820共用所述第一子阵列810的共用数据线，或使用相同的数据信号驱动所述第一子阵列810和所述第二子阵列820。同时，使第二子阵列820使用和第一子阵列不同的地址信号源，例如R8至R15(未图示)。如此，在逻辑上等于是产生了新的内存阵列，维度是原数据位数(阵列宽度)的一半，且地址线数(阵列高度)倍增。图11的做法，由于地址线变短，所以地址线的驱动负载可以减少，同样具有改变内存阵列延迟特性的效果。

图13是本申请内存控制方法的流程图。本申请另外提出一种内存控制方法，应用于前述的计算机系统和内存装置中。在步骤901中，由一内核执行一应用程序时，所述内核根据所述应用程序要求的一应用程序条件，指示延迟控制器发出一控制信号。在步骤903中，所述内存阵列中的所述多工器，根据所述控制信号，使所述内存阵列改变维度。例如将所述记忆阵列分割为二或多个符合所述应用程序条件的子阵列。在步骤905中，所述内核在执行所述应用程序时透过所述内存控制器使用所述内存子阵列。

综上所述，本申请基于晶圆堆迭技术，提出了一种可以弹性调整阵列维度的内存架构，使得区块链服务器产品有能力可以适应未来算法的需求。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者装置中还存在另外的相同要素。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (12)

1.一种基于晶圆堆迭架构的计算机系统，其特征在于，包含：

内存晶体层，包含多个内存装置，其中每一内存装置包含：

内存阵列，包含共用线路以及多个内存单元，所述共用线路连接所述内存单元；以及

线路驱动器，连接所述共用线路，用于驱动所述内存单元；

逻辑电路层，与所述内存晶体层结合成晶圆堆迭，包含：

多个连接垫，用于传递信号；以及

延迟控制器，透过所述连接垫连接所述内存阵列，用于调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。

2.如权利要求1所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述内存阵列包含：

多个内存区域，每一内存区域各包含特定行数或特定列数的内存单元；

多个多工器，各配置在所述内存区域两两相邻之处，各和所述线路驱动器以专用线路相连；其中：

当所述延迟控制器透过连接垫传递控制信号启动多工器时，使所述共用线路断开为第一线段和第二线段，并使所述第二线段连接至所述专用线路；

所述第一线段对应的内存区域形成第一子阵列；以及

所述第二线段对应的内存区域形成第二子阵列。

3.如权利要求2所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述线路驱动器包含数据驱动器；

所述共用线路包含多条共用数据线，每一共用数据线连接所述数据驱动器和所述内存单元中对应的一列内存单元，用于传送数据信号；以及

在所述多工器被启动后，所述第二子阵列中的内存单元使用所述专用线路传送数据信号。

4.如权利要求3所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述线路驱动器包含地址译码器；

所述内存装置进一步包含多条共用地址线，每一共用地址线连接所述地址译码器和所述内存单元中对应的一行内存单元，用于传送地址信号；以及

在所述多工器被启动后，所述地址译码器根据所述控制信号，使所述第二子阵列与所述第一子阵列中对应行数的共用地址线接收相同的地址信号。

5.如权利要求2所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中所述逻辑电路层进一步包含：

内存控制器，透过所述连接垫耦接所述内存阵列；以及

内核，连接所述内存控制器和所述延迟控制器，用于执行应用程序；其中：

所述内核根据所述应用程序要求的应用程序条件，透过所述延迟控制器设定所述内存阵列中的所述多工器，使所述内存阵列分割为二或多个符合所述应用程序条件的子阵列，并在执行所述应用程序时透过所述内存控制器使用所述内存阵列。

6.如权利要求5所述的基于晶圆堆迭架构的计算机系统，其特征在于，其中：

所述应用程序条件包含所述应用程序需要的反应时间；以及

需要的反应时间越短，所述延迟控制器启动的多工器数量越多。

7.一种内存装置，配置于内存晶体层中，与逻辑电路层结合成基于晶圆堆迭架构的计算机系统，其特征在于，包含：

内存阵列，包含共用线路以及多个内存单元，所述共用线路连接所述内存单元；以及

线路驱动器，连接所述共用线路，用于驱动所述内存单元；其中：

所述内存晶体层接收所述逻辑电路层传递的一控制信号，调整所述共用线路上连接的内存单元个数，以动态改变所述内存阵列的延迟特性。

8.如权利要求7所述的内存装置，其特征在于，其中所述内存阵列包含：

多个内存区域，每一内存区域各包含特定行数或特定列数的内存单元；

多个多工器，各配置在所述内存区域两两相邻之处，各和所述线路驱动器以专用线路相连；其中：

当所述多工器被所述控制信号启动时，使所述共用线路断开为第一线段和第二线段，并使所述第二线段连接至所述专用线路；

所述第一线段对应的内存区域形成第一子阵列；以及

所述第二线段对应的内存区域形成第二子阵列。

9.如权利要求8所述的内存装置，其特征在于，其中：

所述线路驱动器包含数据驱动器；

所述共用线路包含多条共用数据线，每一共用数据线连接所述数据驱动器和所述内存单元中对应的一列内存单元，用于传送数据信号；以及

在所述多工器被启动后，所述第二子阵列中的内存单元使用所述专用线路传送数据信号。

10.如权利要求8所述的内存装置，其特征在于，其中：

所述线路驱动器包含地址译码器；

所述内存装置进一步包含多条共用地址线，每一共用地址线连接所述地址译码器和所述内存单元中对应的一行内存单元，用于传送地址信号；以及

在所述多工器被启动后，所述地址译码器根据所述控制信号，使所述第二子阵列与所述第一子阵列中对应行数的共用地址线接收相同的地址信号。

11.如权利要求8所述的内存装置，其特征在于，其中：所述控制信号是所述计算机系统执行一应用程序时，根据一应用程序条件产生，使所述多工器将所述内存阵列分割为二或多个符合所述应用程序条件的子阵列，供所述应用程序存取使用。

12.如权利要求11所述的内存装置，其特征在于，其中：所述应用程序条件包含所述应用程序需要的反应时间。

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