TWI749979B

TWI749979B - 控制電路及操作系統

Info

Publication number: TWI749979B
Application number: TW109147014A
Authority: TW
Inventors: 張恒愷; 黃啟睿
Original assignee: 新唐科技股份有限公司
Priority date: 2020-12-31
Filing date: 2020-12-31
Publication date: 2021-12-11
Also published as: CN114691221B; CN114691221A; TW202227835A

Abstract

一種控制電路，包括一計時電路以及一電壓監控模組。當一喚醒事件發生時，計時電路每隔一固定時間，致能一觸發信號。電壓監控模組用以監控一操作電壓是否達到一預期電壓。電壓監控模組包括一信號產生電路、一第一延遲電路、一第二延遲電路以及一判斷電路。信號產生電路根據觸發信號，產生一參考信號。第一延遲電路接收操作電壓，並延遲參考信號，用以產生一第一延遲信號。第二延遲電路延遲觸發信號，用以產生一第二延遲信號。當喚醒事件發生時，判斷電路根據參考信號、第一延遲信號及第二延遲信號，致能一喚醒信號。

Description

控制電路及操作系統

本發明係有關於一種控制電路，特別是有關於一種監控一操作電壓是否達一預期電壓的控制電路。

隨著科技的進步，電子產品的種類及功能愈來愈多。電子產品的內部具有許多電子元件。為了減少電子元件所造成的功耗，當電子元件長時間未使用時，電子元件進入一省電模式。在省電模式下，電子元件的操作電壓可能為一待機電壓，如0V。當一喚醒事件發生時，操作電壓由待機電壓逐漸上升。在操作電壓達一穩定電壓前，如果電子元件根據操作電壓而動作時，可能會造成電子元件誤動作。另外，多操作電壓同時提升時，可能引起湧流電流，因而傷害電子元件。

本發明之一實施例提供一種控制電路，包括一計時電路以及一電壓監控模組。當一喚醒事件發生時，計時電路每隔一固定時間，致能一觸發信號。電壓監控模組用以監控一操作電壓是否達到一預期電壓，並包括一信號產生電路、一第一延遲電路、一第二延遲電路以及一判斷電路。信號產生電路根據該觸發信號，產生一參考信號。第一延遲電路接收操作電壓，並延遲參考信號，用以產生一第一延遲信號。第二延遲電路延遲觸發信號，用以產生一第二延遲信號。當喚醒事件發生時，判斷電路根據參考信號、第一延遲信號及第二延遲信號，致能一喚醒信號。

本發明之另一實施例提供一種操作系統，包括一微控制電路以及一控制電路。微控制電路接收一操作電壓。當操作電壓小於一預期電壓時，微控制電路進入一休眠模式。當一喚醒信號被致能時，微控制電路離開休眠模式並進入一正常模式。在正常模式下，微控制電路根據操作電壓而動作。當一喚醒事件發生時，控制電路判斷操作電壓是否達預期電壓。當操作電壓達預期電壓時，控制電路致能喚醒信號。控制電路包括一計時電路以及一電壓監控模組。當喚醒事件發生時，計時電路每隔一固定時間，致能一觸發信號。電壓監控模組根據觸發信號，監控操作電壓是否達到預期電壓。當操作電壓達預期電壓時，電壓監控模組致能喚醒信號。

為讓本發明之目的、特徵和優點能更明顯易懂，下文特舉出實施例，並配合所附圖式，做詳細之說明。本發明說明書提供不同的實施例來說明本發明不同實施方式的技術特徵。其中，實施例中的各元件之配置係為說明之用，並非用以限制本發明。另外，實施例中圖式標號之部分重覆，係為了簡化說明，並非意指不同實施例之間的關聯性。

第1圖為本發明之操作系統的示意圖。如圖所示，操作系統100包括一控制電路110以及一微控制電路120。控制電路110判斷是否發生一喚醒事件。在本實施例中，控制電路110根據一外部信號SLEEP的位準，判斷是否發生一喚醒事件。舉例而言，當外部信號SLEEP的位準不等於一特定位準(如一低位準)時，表示未發生喚醒事件。因此，控制電路110不致能喚醒信號WKU。此時，喚醒信號WKU可能等於一第一位準，如一高位準。當外部信號SLEEP等於特定位準時，表示發生喚醒事件。因此，控制電路110判斷一操作電壓VDDR是否達一第一預期電壓。當操作電壓VDDR達第一預期電壓時，控制電路110致能喚醒信號WKU。此時，喚醒信號WKU可能等於一第二位準，如一低位準。

在本實施例中，控制電路110包括一計時電路111以及一電壓監控模組112。計時電路111用以判斷是否發生一喚醒事件。當發生喚醒事件時，計時電路111每隔一固定時間(如1秒)，便致能一觸發信號TMO。未發生喚醒事件時，計時電路111不致能觸發信號TMO。電壓監控模組112用以監控操作電壓VDDR是否達到一第一預期電壓。當觸發信號TMO被致能時，電壓監控模組112偵測操作電壓VDDR是否達到一第一預期電壓。當操作電壓VDDR達第一預期電壓時，電壓監控模組112致能喚醒信號WKU。當操作電壓VDDR未達第一預期電壓時，電壓監控模組112不致能喚醒信號WKU。

在另一實施例中，計時電路111更延遲外部信號SLEEP，用以產生一延遲信號SL_latch。在此例中，電壓監控模組112根據操作電壓VDDR以及延遲信號SL_latch，決定是否致能喚醒信號WKU。舉例而言，當操作電壓VDDR達第一預期電壓時，如果延遲信號SL_latch不等於特定位準(如低位準)，電壓監控模組112不致能喚醒信號WKU。另外，當延遲信號SL_latch等於特定位準時，如果操作電壓VDDR未達第一預期電壓，電壓監控模組112也不致能喚醒信號WKU。在此例中，當延遲信號SL_latch等於特定位準並且操作電壓VDDR達第一預期電壓，電壓監控模組112致能喚醒信號WKU。

在其它實施例中，不論喚醒事件是否發生，計時電路111每隔一固定時間(如1秒)，致能一觸發信號TMO。在此例中，電壓監控模組112偵測喚醒事件是否發生以及監控操作電壓VDDR是否達到一第一預期電壓。在一可能實施例中，電壓監控模組112根據外部信號SLEEP的位準，判斷喚醒事件是否發生。另外，電壓監控模組112比較監控操作電壓VDDR與第一預期電壓，用以判斷操作電壓VDDR是否達到第一預期電壓。舉例而言，當觸發信號TMO被致能時，電壓監控模組112判斷操作電壓VDDR是否達到第一預期電壓。當操作電壓VDDR達到第一預期電壓時，電壓監控模組112判斷外部信號SLEEP的位準是否等於一特定位準。當外部信號SLEEP的位準等於特定位準時，電壓監控模組112致能喚醒信號WKU。然而，當操作電壓VDDR未達到第一預期電壓或是外部信號SLEEP的位準不等於特定位準時，電壓監控模組112不致能喚醒信號WKU。

本發明並不限定電壓監控模組112監控外部信號SLEEP與操作電壓VDDR的順序。在一可能實施例中，電壓監控模組112先判斷操作電壓VDDR是否已達到第一預期電壓，並在操作電壓VDDR達到第一預期電壓後，才判斷外部信號SLEEP的位準是否等於特定位準。在另一可能實施例中，電壓監控模組112先判斷外部信號SLEEP的位準是否等於特定位準。在此例中，當外部信號SLEEP的位準等於特定位準時，電壓監控模組112才判斷判斷操作電壓VDDR是否已達到第一預期電壓。在其它實施例中，電壓監控模組112可能直接接收外部信號SLEEP，用以判斷外部信號SLEEP的位準是否等於特定位準。在另一可能實施例中，電壓監控模組112延遲外部信號SLEEP，再判斷延遲信號是否等於特定位準。

微控制電路120接收操作電壓VDDR及喚醒信號WKU。當操作電壓VDDR小於第一預期電壓時，微控制電路120進入一休眠模式。在休眠模式下，由於操作電壓VDDR不足以驅動微控制電路120，故微控制電路120停止動作。當喚醒信號WKU被致能時，微控制電路120離開休眠模式並進入一正常模式。在正常模式下，操作電壓VDDR已恢復至第一預期電壓(甚至大於第一預期電壓)，故可驅動微控制電路120。因此，微控制電路120進行相對應的動作。

本發明並不限定微控制電路120的種類。在一可能實施例中，微控制電路120可能是一微處理器(microprocessor)。在另一可能實施例，微控制電路120係為另一控制電路(相似於控制電路110)。在此例中，當喚醒信號WKU被致能時，微控制電路120判斷另一操作電壓VDDQ是否達一第二預期電壓。當操作電壓VDDQ達第二預期電壓時，微控制電路120致能另一喚醒信號(未顯示)。在此例中，微控制電路120所致能的喚醒信號可能用以喚醒另一控制電路，用以判斷另一操作電壓(不同於VDDR及VDDQ)是否已達一相對應的預期電壓。在其它實施例中，微控制電路120所致能的喚醒信號可能用以喚醒一負載電路，如一微控制器(Microcontroller Unit；MCU)。

第2圖為本發明之電壓監控模組的一可能示意圖。如圖所示，電壓監控模組200包括一信號產生電路210、延遲電路220、240以及一判斷電路230。信號產生電路210根據觸發信號TMO，產生一參考信號Q1。在本實施例中，信號產生電路210包括一反相器211以及一D型正反器212。反相器211耦接於D型正反器212的輸入端D及輸出端Q之間。在此例中，反相器211反相參考信號Q1，並將反相後的結果提供予D型正反器212的輸入端D。D型正反器212的時脈端CK接收觸發信號TMO。當觸發信號TMO被致能時，D型正反器212將輸入端D的信號傳送至輸出端Q。在一可能實施例中，當觸發信號TMO被致能時，觸發信號TMO由一低位準變化至一高位準。在另一可能實施例中，當觸發信號TMO被致能時，觸發信號TMO由一高位準變化至一低位準。在其它實施例中，參考信號Q1的初始位準為一低位準。

延遲電路220接收操作電壓VDDR，並延遲參考信號Q1，用以產生一延遲信號Q1_delay。在本實施例中，當操作電壓VDDR愈小時，延遲電路220的反應時間愈長。因此，延遲電路220需要更多的時間才能產生延遲信號Q1_delay。然而，當操作電壓VDDR逐漸上升時，延遲電路220的反應時間逐漸變短。當操作電壓VDDR達一預期電壓或是高於預期電壓時，參考信號Q1與延遲信號Q1_delay之間的延遲時間維持在一固定值，其中參考信號Q1與延遲信號Q1_delay之間的延遲時間稱為一第一延遲時間。

在其它實施例中，延遲電路220根據一調整信號Tune_2，調整第一延遲時間。在此例中，延遲電路220可能具有十級延遲元件。電壓監控模組200的設計人員利用調整信號Tune_2，觸發延遲電路220的第一至第四級延遲元件。此時，第一至第四級延遲元件的總延遲時間即為第一延遲時間。

延遲電路240延遲觸發信號TMO，用以產生一延遲信號TMO_delay。在本實施例中，延遲電路240接收一操作電壓VDD。在此例中，即使操作電壓VDDR下降至一待機電壓，操作電壓VDD維持在一固定值。舉例而言，當第1圖的微控制電路120進入一休眠模式下，操作電壓VDDR下降至一待機電壓(如0V)。此時，操作電壓VDD維持在一固定值(如1.8V)。當微控制電路120離開休眠模式並進入正常模式時，操作電壓VDDR逐漸上升。此時，操作電壓VDD仍維持在固定值。換句話說，不論微控制電路120操作於休眠模式或正常模式，操作電壓VDD維持不變(如維持在1.8V)。

在其它實施例中，延遲電路240根據一調整信號Tune_1，調整觸發信號TMO與延遲信號TMO_delay之間的延遲時間，或稱為一第二延遲時間。在此例中，延遲電路240可能具有十級延遲元件，電壓監控模組的設計人員利用調整信號Tune_1，觸發延遲電路240的第一至第五級延遲元件。此時，第一至第五級延遲元件的總延遲時間作為第二延遲時間。第二延遲時間可能相同或不同於第一延遲時間。

判斷電路230根據延遲信號TMO_delay，判斷參考信號Q1的位準是否等於延遲信號Q1_delay的位準。舉例而言，當延遲信號TMO_delay的位準由一第一位準變化至一第二位準時，判斷電路230判斷參考信號Q1是否等於延遲信號Q1_delay。當參考信號Q1的位準等於延遲信號Q1_delay的位準時，表示操作電壓VDDR已由一待機電壓(如0V)上升至一預期電壓。因此，判斷電路230根據外部信號SLEEP(或是延遲信號SL_latch)的位準，致能喚醒信號WKU。在本實施例中，判斷電路230包括邏輯電路231、232以及一D型正反器233。

邏輯電路231接收參考信號Q1及延遲信號Q1_delay，用以產生一輸出信號CKO。在本實施例中，當參考信號Q1等於延遲信號Q1_delay時，輸出信號CKO等於一第一位準，當參考信號Q1不等於延遲信號Q1_delay時，輸出信號CKO等於一第二位準。第二位準相對於第一位準。舉例而言，當第一位準為一低位準時，第二位準為一高位準。當第一位準為一高位準時，第二位準為一低位準。本發明並不限定邏輯電路231的架構。在本實施例中，邏輯電路231係為一互斥或閘(XOR gate)。

D型正反器233的輸入端D接收輸出信號CKO，其時脈端CK接收延遲信號TMO_delay，D型正反器233的輸出端Q用以提供一判斷信號Q2。在本實施例中，當延遲信號TMO_delay的位準由第一位準變化至第二位準時，D型正反器233將輸出信號CKO作為一判斷信號Q2。在一可能實施例中，當判斷信號Q2等於第一位準(如低位準)時，表示參考信號Q1的位準等於延遲信號Q1_delay的位準。當判斷信號Q2等於第二位準(如高位準)時，表示參考信號Q1的位準不等於延遲信號Q1_delay的位準。

邏輯電路232耦接D型正反器233的輸出端Q，用以接收判斷信號Q2。在本實施例中，邏輯電路232根據判斷信號Q2以及外部信號SLEEP的位準，決定是否致能喚醒信號WKU。舉例而言，當外部信號SLEEP等於一特定位準(如低位準)時，表示發生一喚醒事件。此時，如果判斷信號Q2等於第一位準(如低位準)時，邏輯電路232致能喚醒信號WKU。然而，當判斷信號Q2等於第二位準(如高位準)時，即使發生一喚醒事件，邏輯電路232不致能喚醒信號WKU。

在另一實施例中，當外部信號SLEEP不等於特定位準時，表示未發生一喚醒事件。因此，邏輯電路232不致能喚醒信號WKU。此時，即使判斷信號Q2等於第一位準，邏輯電路232也不致能喚醒信號WKU。本發明並不限定邏輯電路232的架構。在一可能實施例中，邏輯電路232係為一或閘(OR gate)。

在其它實施例中，邏輯電路232根據判斷信號Q2以及延遲信號SL_latch的位準，決定是否致能喚醒信號WKU。在此例中，延遲信號SL_latch為外部信號SLEEP的延遲信號。延遲信號SL_latch可能由一外部裝置(如計時電路111)所產生。在一些實施例中，電壓監控模組200更包括一延遲電路(未顯示)。該延遲電路接收並延遲外部信號SLEEP，用以產生延遲信號SL_latch。

當延遲信號SL_latch等於一特定位準時，表示發生一喚醒事件。此時，如果判斷信號Q2等於第一位準(如低位準)時，邏輯電路232致能喚醒信號WKU。然而，當判斷信號Q2等於第二位準(如高位準)時，即使發生一喚醒事件，邏輯電路232不致能喚醒信號WKU。在另一實施例中，當延遲信號SL_latch不等於特定位準時，表示未發生一喚醒事件。因此，邏輯電路232不致能喚醒信號WKU。此時，即使判斷信號Q2等於第一位準，邏輯電路232也不致能喚醒信號WKU。

第3圖為第2圖的電壓監控模組的信號示意圖。當一喚醒事件發生時，外部信號SLEEP的位準發生變化。在一可能實施例中，外部信號SLEEP由一高位準變化至一低位準，但並非用以限制本發明。在其它實施例中，當發生一喚醒事件時，外部信號SLEEP由一低位準變化至一高位準。

由於外部信號SLEEP等於一特定位準(如低位準)，故計時電路111開始進行一計時操作。在本實施例中，計時電路111每隔一固定時間TF1，致能觸發信號TMO。當觸發信號TMO被致能時，觸發信號TMO的位準發生變化，如由一低位準變化至高位準，並維持一固定時間TF2後，再由高位準回復到低位準。然後，計時電路111再次進行計時操作。

在觸發信號TMO被致能時，參考信號Q1的位準發生變化。在本實施例中，參考信號Q1的初始位準係為一低位準。因此，當觸發信號TMO被致能時，參考信號Q1由低位準變化至一高位準，並維持在高位準，直到觸發信號TMO再次被致能。在其它實施例中，如果參考信號Q1的初始位準係為一高位準時，則觸發信號TMO被致能時，參考信號Q1係由高位準變化至一低位準。

由於延遲電路220延遲參考信號Q1，故延遲信號Q1_delay落後參考信號Q1。在本實施例中，由於延遲電路220接收操作電壓VDDR，故在操作電壓VDDR逐漸上升時，延遲信號Q1_delay與參考信號Q1之間的延遲時間逐漸減少。當操作電壓VDDR達一預期電壓時，延遲信號Q1_delay與參考信號Q1之間的延遲時間維持在一固定值。

另外，由於延遲電路240延遲觸發信號TMO，故延遲信號TMO_delay落後觸發信號TMO。在時間a，由於延遲信號TMO_delay由一低位準變化至一高位準，故判斷電路230判斷參考信號Q1的位準是否相同於延遲信號Q1_delay的位準。此時，由於參考信號Q1的位準不同於延遲信號Q1_delay的位準，故判斷信號Q2的位準維持不變。在本實施例中，判斷信號Q2維持於一高位準。

在時間b，由於延遲信號TMO_delay再次由低位準變化至高位準，故判斷電路230再次判斷參考信號Q1的位準是否相同於延遲信號Q1_delay的位準。此時，由於參考信號Q1的位準相同於延遲信號Q1_delay的位準，表示操作電壓VDDR已達一預期電壓。因此。判斷信號Q2的位準發生變化。此時，喚醒信號WKU被致能。

本發明並不限定喚醒信號WKU被致能時的位準。在一可能實施例中，喚醒信號WKU被致能時，喚醒信號WKU也等於特定位準(如低位準)。在本實施例中，喚醒信號WKU與外部信號SLEEP之間具有一延遲時間，其中該延遲時間取決於操作電壓VDDR達一預期電壓的時間。舉例而言，當操作電壓VDDR達預期電壓的時間愈長，則喚醒信號WKU與外部信號SLEEP之間的延遲時間愈長。

第4A圖為本發明之計時電路的示意圖。如圖所示，計時電路400包括一計數電路410、一判斷電路420以及一重置電路440。計數電路410根據外部信號SLEEP的位準，判斷是否發生一喚醒事件。在本實施例中，計數電路410包括一判斷電路411以及一計數器412。判斷電路411接收一時脈信號CLK，並根據外部信號SLEEP，決定是否提供時脈信號CLK予計數器412。舉例而言，當外部信號SLEEP等於一特定位準時，表示發生喚醒事件。因此，判斷電路411輸出時脈信號CLK予計數器412。然而，當外部信號SLEEP不等於一特定位準時，表示未發生喚醒事件。因此，判斷電路411不輸出時脈信號CLK予計數器412。

計數器412根據時脈信號CLK，執行一計數操作，用以調整一計數值VLC。本發明並不限定計數器412的種類。在一可能實施例中，計數器412係為一上數計數器(up counter)。在另一可能實施例中，計數器412係為一下數計數器(down counter)。

判斷電路420判斷計數值VLC是否達一目標值VLT。當計數值VLC達目標值VLT時，表示計數器412執行計數操作的持續時間已達一預設值(如第3圖的固定時間TF1)。因此，判斷電路420致能觸發信號TMO。當計數值VLC未達目標值VLT時，表示計數器412執行計數操作的持續時間未達一預設值。因此，判斷電路420不致能觸發信號TMO。在一可能實施例中，計時電路400更包括一暫存器430，用以儲存目標值VLT。暫存器430根據一設定信號SET，設定本身的數值。判斷電路420讀取暫存器430及計數器412，用以取得目標值VLT及計數值VLC。

重置電路440根據觸發信號TMO，重置計數器412，使得計數值VLC回到一初始值。在本實施例中，當判斷電路420致能觸發信號TMO時，表示計數器412執行計數操作的持續時間已達一固定時間。因此，重置電路440重置計數器412。本發明並不限定重置電路440的架構。在一可能實施例中，重置電路440包括一邏輯電路441。邏輯電路441反相觸發信號TMO，用以產生一反相信號TMO_inv。本發明並不限定邏輯電路441的架構。邏輯電路441可能為一反閘(NOT gate)。

第4B圖為本發明之計時電路的另一示意圖。第4B圖相似第4A圖，不同之處在於，第4B圖多了一延遲電路450。延遲電路450耦接判斷電路420。當觸發信號TMO被致能時，延遲電路450延遲外部信號SLEEP，用以產生一延遲信號SL_latch(或稱一閂鎖信號)。本發明並不限定延遲電路450的架構。在一可能實施例中，延遲電路450係為一D型正反器451。D型正反器451的輸入端D接收外部信號SLEEP。D型正反器451的時脈端CK接收觸發信號TMO。D型正反器451的輸出端Q提供延遲信號SL_latch。

另外，第4B圖的重置電路440更包括邏輯電路442及443。邏輯電路443反相外部信號SLEEP，用以產生一反相信號SL_inv。在一可能實施例中，邏輯電路443係為一反閘。邏輯電路442根據反相信號SL_inv及TMO_inv，致能一重置信號CLR。舉例而言，當反相信號SL_inv及TMO_inv之一者等於一特定位準時，邏輯電路442致能重置信號CLR，用以重置計數器412。當反相信號SL_inv及TMO_inv均不等於一特定位準時，邏輯電路442不致能重置信號CLR。在一可能實施例中，邏輯電路442係為一及閘(AND gate)。

第5圖為第4B圖的計數電路的信號示意圖。在一可能實施例中，當暫存器430接收到設定信號SET時，暫存器430儲存一數值(如2)。在此例中，目標值VLT為數值2。當外部信號SLEEP不等於一特定位準(如低位準)時，判斷電路411不輸出時脈信號CLK予計數器412。因此，判斷電路411的輸出信號O411維持不變，如維持在一低位準。

當外部信號SLEEP等於一特定位準時，表示發生一喚醒事件。因此，判斷電路411輸出時脈信號CLK予計數器412。此時，判斷電路411的輸出信號O411等於時脈信號CLK。在計數器412接收到時脈信號CLK後，計數器412開始進行一計數操作，並調整計數值VLC。當計數值VLC等於數值2時，觸發信號TMO被致能，並且重置電路440重置計數值VLC。因此，計數值VLC回復到一初始值，如0。另外，當觸發信號TMO被致能時，延遲電路450設定延遲信號SL_latch的位準等於外部信號SLEEP的位準(如低位準)。

由於計數電路400每隔一固定時間(即計數器412的計數值VLC由數值0增加至數值2的時間)致能觸發信號TMO，故後端的電壓監控模組可在觸發信號TMO被致能時，判斷操作電壓VDDR是否達一預期電壓。在操作電壓VDDR達一預期電壓時，電壓監控模組致能一喚醒信號WKU，用以喚醒後續的電路(即接收喚醒信號WKU的電路)。當後續的電路係依據操作電壓VDDR而動作時，由於操作電壓VDDR已達一預期電壓，故可避免後續的電路誤動作。

除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。雖然“第一”、“第二”等術語可用於描述各種元件，但這些元件不應受這些術語的限制。這些術語只是用以區分一個元件和另一個元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，本發明實施例所述之系統、裝置或是方法可以硬體、軟體或硬體以及軟體的組合的實體實施例加以實現。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100:操作系統 110:控制電路 120:微控制電路 SLEEP:外部信號 WKU:喚醒信號 111、400:計時電路 112、200:電壓監控模組 TMO:觸發信號 VDDR:操作電壓 SL_latch:延遲信號 VDDQ:操作電壓 210:信號產生電路 220、240、450:延遲電路 230、411、420:判斷電路 Q1:參考信號 Q2:判斷信號 211:反相器 212、233、451:D型正反器 Q1_delay、TMO_delay:延遲信號 Tune_1、Tune_2:調整信號 231、232、441~443:邏輯電路 CKO:輸出信號 410:計數電路 412:計數器 430:暫存器 440:重置電路 VLT:目標值 VLC:計數值 SL_inv、TMO_ivn:反相信號

第1圖為本發明之操作系統的示意圖。第2圖為本發明之電壓監控模組的一可能示意圖。第3圖為本發明之電壓監控模組的信號示意圖。第4A圖為本發明之計時電路的示意圖。第4B圖為本發明之計時電路的另一示意圖。第5圖為第4B圖的計數電路的信號示意圖。

100:操作系統

110:控制電路

120:微控制電路

SLEEP:外部信號

WKU:喚醒信號

111:計時電路

112:電壓監控模組

TMO:觸發信號

VDDR、VDDQ:操作電壓

SL_latch:延遲信號

Claims

一種控制電路，包括：一計時電路，當一喚醒事件發生時，每隔一固定時間，致能一觸發信號；以及一電壓監控模組，用以監控一操作電壓是否達到一預期電壓，並包括：一信號產生電路，根據該觸發信號，產生一參考信號；一第一延遲電路，接收該操作電壓，並延遲該參考信號，用以產生一第一延遲信號；一第二延遲電路，延遲該觸發信號，用以產生一第二延遲信號；以及一第一判斷電路，當該喚醒事件發生時，根據該參考信號、該第一延遲信號以及該第二延遲信號，致能一喚醒信號。
如請求項1之控制電路，其中該信號產生電路包括：一第一D型正反器，具有一第一輸入端、一第一時脈端以及一第一輸出端，該第一時脈端接收該觸發信號；以及一第一反相器，耦接於該第一輸入端及該第一輸出端之間。
如請求項1之控制電路，其中該第一判斷電路包括：一第一邏輯電路，接收該參考信號及該第一延遲信號，用以產生一輸出信號，其中當該參考信號等於該第一延遲信號時，該輸出信號等於一第一位準，當該參考信號不等於該第一延遲信號時，該輸出信號等於一第二位準，該第二位準相對於該第一位準；一第二D型正反器，具有一第二輸入端、一第二時脈端以及一第二輸出端，該第二輸入端接收該輸出信號，該第二時脈端接收該第二延遲信號；以及一第二邏輯電路，耦接該第二D型正反器的該第二輸出端。
如請求項3之控制電路，其中當該第二延遲信號由該第一位準變化至該第二位準時，該第二D型正反器提供該輸出信號予該第二邏輯電路。
如請求項4之控制電路，其中當該喚醒事件發生並且該輸出信號等於該第一位準時，該第二邏輯電路致能該喚醒信號，當該喚醒事件未發生或是該輸出信號等於該第二位準時，該第二邏輯電路不致能該喚醒信號。
如請求項5之控制電路，其中：該參考信號與該第一延遲信號之間具有一第一延遲時間，以及該觸發信號與該第二延遲信號之間具有一第二延遲時間，該第一延遲時間不同於該第二延遲時間。
如請求項1之控制電路，其中該計時電路包括：一計數電路，當該喚醒事件發生時，根據一時脈信號，調整一計數值；一第二判斷電路，判斷該計數值是否達一目標值，當該計數值達該目標值時，該第二判斷電路致能該觸發信號；以及一重置電路，當該第二判斷電路致能該觸發信號時，重置該計數值。
如請求項7之控制電路，其中該重置電路包括：一第二反相器，反相該觸發信號，用以產生一反相信號；其中該計數電路根據該反相信號，重置該計數值。
一種操作系統，包括：一微控制電路，接收一第一操作電壓，當該第一操作電壓小於一預期電壓時，該微控制電路進入一休眠模式，當一喚醒信號被致能時，該微控制電路離開該休眠模式並進入一正常模式，在該正常模式下，該微控制電路根據該第一操作電壓而動作；以及一控制電路，當一喚醒事件發生時，判斷該第一操作電壓是否達該預期電壓，當該第一操作電壓達該預期電壓時，該控制電路致能該喚醒信號，其中該控制電路包括：一計時電路，當該喚醒事件發生時，每隔一固定時間，致能一觸發信號；以及一電壓監控模組，根據該觸發信號，監控該第一操作電壓是否達到一預期電壓，當該第一操作電壓達該預期電壓時，該電壓監控模組致能該喚醒信號。
如請求項9之操作系統，其中該電壓監控模組包括：一信號產生電路，根據該觸發信號，產生一參考信號；一第一延遲電路，接收該第一操作電壓，並延遲該參考信號，用以產生一第一延遲信號；一第二延遲電路，延遲該觸發信號，用以產生一第二延遲信號；以及一判斷電路，當該喚醒事件發生時，根據該參考信號、該第一延遲信號以及該第二延遲信號，致能該喚醒信號。