TWI676879B

TWI676879B - 時脈管理電路及時脈管理方法

Info

Publication number: TWI676879B
Application number: TW107116013A
Authority: TW
Inventors: 鄭銘慶; Ming-Ching Zheng
Original assignee: 瑞昱半導體股份有限公司; Realtek Semiconductor Corporation
Priority date: 2018-05-11
Filing date: 2018-05-11
Publication date: 2019-11-11
Also published as: US20190346875A1; TW201947341A

Abstract

本發明揭露一種時脈管理電路及時脈管理方法。時脈管理電路用於管理一計算電路之一時脈。該計算電路依據一中斷訊號改變一狀態訊號之準位。該時脈管理電路包含一延遲電路及一時脈調整電路。該延遲電路用來延遲該中斷訊號或該狀態訊號以產生一延遲訊號。該時脈調整電路用來依據該延遲訊號控制該時脈之頻率由一第一頻率變為一第二頻率，使得該計算電路於該中斷訊號轉換準位後先依據該時脈之該第一頻率操作，再依據該時脈之該第二頻率操作。該第二頻率大於該第一頻率。

Description

時脈管理電路及時脈管理方法

本發明是關於時脈管理，尤其是關於用於高速電路的時脈管理電路及時脈管理方法。

一般來說，計算電路因為時脈閘控（clock gating）的關係，在閒置狀態（idle state）的功耗低於在工作狀態（active state）的功耗。當計算電路從閒置狀態切換至工作狀態時，亦即當計算電路被喚醒（wake up）時，由於時脈閘控的打開導致瞬間抽電，常有一個瞬間的電流峰值（亦即電流突波（current surge））產生，導致計算電路所在的印刷電路板上的供電電壓下降（IR drop）。而當印刷電路板上的供電電壓的降幅超過容限值時，計算電路會出現非預期的行為，導致電路的功能失效。雖然可以在印刷電路板上增加電容來穩定供電電壓，增加電容亦會造成成本上升。因此本案提出一種電路設計以減輕電流突波（亦即減輕供電電壓下降）。

上述的計算電路例如是中央處理單元、中央處理單元的核心（core）、微控制器、微處理器等高速電路。工作狀態亦可稱為全速狀態（full speed state）。閒置狀態亦可稱為靜止狀態或空載狀態。

鑑於先前技術之不足，本發明之一目的在於提供一種時脈管理電路及時脈管理方法，以降低電流突波。

本發明揭露一種時脈管理電路，用於管理一計算電路之一時脈。該計算電路依據一中斷訊號改變一狀態訊號之準位。該時脈管理電路包含一延遲電路及一時脈調整電路。該延遲電路用來延遲該中斷訊號或該狀態訊號以產生一延遲訊號。該時脈調整電路耦接該計算電路及該延遲電路，用來依據該延遲訊號控制該時脈之頻率由一第一頻率變為一第二頻率，使得該計算電路於該中斷訊號轉換準位後先依據該時脈之該第一頻率操作，再依據該時脈之該第二頻率操作。該第二頻率大於該第一頻率。

本發明另揭露一種時脈管理方法，用於管理一計算電路之一時脈。該計算電路依據一中斷訊號改變一狀態訊號之準位。該時脈管理方法包含：延遲該中斷訊號或該狀態訊號以產生一延遲訊號；以及依據該延遲訊號控制該時脈之頻率由一第一頻率變為一第二頻率，使得該計算電路於該中斷訊號轉換準位後先依據該時脈之該第一頻率操作，再依據該時脈之該第二頻率操作。該第二頻率大於該第一頻率。

本發明另揭露一種時脈管理電路，用於管理一計算電路之一時脈。該計算電路依據一中斷訊號改變一狀態訊號之準位。該時脈管理電路包含一時脈調整電路。該時脈調整電路耦接該計算電路，用來依據該狀態訊號控制該時脈之頻率由一第一頻率變為一第二頻率，並依據該中斷訊號或該狀態訊號控制該時脈之頻率由該第二頻率變為該第一頻率，使得該計算電路於該中斷訊號或該狀態訊號轉換準位後先依據該時脈之該第二頻率操作，再依據該時脈之該第一頻率操作。該第一頻率大於該第二頻率。

本發明另揭露一種時脈管理方法，用於管理一計算電路之一時脈。該計算電路依據一中斷訊號改變一狀態訊號之準位。該時脈管理方法包含：依據該狀態訊號控制該時脈之頻率由一第一頻率變為一第二頻率；以及依據該中斷訊號或該狀態訊號控制該時脈之頻率由該第二頻率變為該第一頻率，使得該計算電路於該中斷訊號或該狀態訊號轉換準位後先依據該時脈之該第二頻率操作，再依據該時脈之該第一頻率操作。該第一頻率大於該第二頻率。

本發明另揭露一種時脈管理方法，用於管理一計算電路之一時脈。該計算電路依據一中斷訊號改變一狀態訊號之準位。該時脈管理方法包含：當該狀態訊號為一第一準位時，提供該計算電路一第一時脈；在該狀態訊號由該第一準位轉換為一第二準位之後的一時間長度內，提供該計算電路一第二時脈；當該時間長度結束時若該狀態訊號為該第二準位，提供該計算電路一第三時脈；以及當該時間長度結束時若該狀態訊號為該第一準位，提供該計算電路該第一時脈。該第二時脈的頻率小於該第三時脈的頻率。

藉由在計算電路喚醒後的一段時間內提供計算電路比工作狀態之操作頻率低的時脈，本發明之時脈管理電路及時脈管理方法可以在計算電路的喚醒期間降低計算電路的時脈的切換率（toggle rate），以避免或減輕電流突波。相較於傳統技術，本發明之時脈管理電路及時脈管理方法可以減少在印刷電路板上設置電容的數目，因此可以節省成本。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含時脈管理電路及時脈管理方法。由於本發明之時脈管理電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之時脈管理方法可藉由本發明之時脈管理電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

在以下的說明中，以高準位代表致能，低準位代表非致能。然而這只是一種實施或說明範例，非用以限定本發明。換句話說，在一些實施例中，亦可以低準位代表致能，高準位代表非致能。準位轉換或邏輯準位轉換代表一個訊號由致能變為非致能，或由非致能變為致能。

圖1係本發明時脈管理電路之一實施例的功能方塊圖。圖2為本發明時脈管理方法之一實施例的流程圖。圖2的流程對應圖1的電路。時脈管理電路110用於管理計算電路120的時脈，且包含延遲電路112及時脈調整電路116。計算電路120依據工作時脈CLK操作。狀態訊號SLP指示計算電路120操作於閒置狀態或工作狀態。舉例來說，當計算電路120操作於工作狀態時狀態訊號SLP為非致能，而當計算電路120操作於閒置狀態時狀態訊號SLP為致能。

時脈調整電路116依據狀態訊號SLP調整工作時脈CLK的頻率。詳言之，當時脈調整電路116偵測到計算電路120操作於工作狀態（例如偵測到狀態訊號SLP為非致能）時，時脈調整電路116使工作時脈CLK的頻率等於來源時脈CLK_src的頻率。當時脈調整電路116偵測到計算電路120操作於閒置狀態（例如偵測到狀態訊號SLP為致能）時，時脈調整電路116使工作時脈CLK的頻率低於來源時脈CLK_src的頻率（步驟S210）。時脈調整電路116可以利用時脈閘控（clock gating）技術調整工作時脈CLK的頻率，而閘控後的工作時脈CLK的工作週期（duty cycle）可以不是50%。因為計算電路120在閒置狀態時的操作頻率低於在工作狀態時的操作頻率，所以計算電路120在閒置狀態的功耗比在工作狀態的功耗低。

當計算電路120偵測到中斷訊號Intr由非致能變成致能，計算電路120離開閒置狀態並且進入工作狀態，而狀態訊號SLP亦由致能變為非致能以反應中斷訊號Intr的狀態轉換。延遲電路112依據預設時間長度延遲中斷訊號Intr或狀態訊號SLP，進而產生延遲訊號DLY（步驟S220）。接著時脈調整電路116依據延遲訊號DLY將工作時脈CLK由低頻切換為高頻（例如停止時脈閘控），使得計算電路120於接收中斷訊號Intr後先以低頻操作維持實質上預設時間長度的時間，再改以高頻操作（步驟S230）。需注意的是，因為狀態訊號SLP是否致能與中斷訊號Intr是否致能相關，故延遲狀態訊號SLP實質上等效於延遲中斷訊號Intr。

圖3顯示圖1之各訊號的時序圖。當時脈調整電路116偵測到狀態訊號SLP致能時，其內部的狀態訊號SLP_st亦致能（如虛線箭頭1所示）。時脈調整電路116依據致能的狀態訊號SLP_st閘控來源時脈CLK_src，使工作時脈CLK的頻率低於來源時脈CLK_src的頻率（如虛線箭頭2所示）（步驟S210）。之後當偵測到中斷訊號Intr致能時，計算電路120使狀態訊號SLP由致能變為非致能（如虛線箭頭3所示）。從中斷訊號Intr致能經過預設時間長度T1之後，延遲訊號DLY亦變為致能（如虛線箭頭4所示）（步驟S220）。致能的延遲訊號DLY使狀態訊號SLP_st變為非致能（如虛線箭頭5所示），促使時脈調整電路116將工作時脈CLK由低頻切換為高頻（如虛線箭頭6所示）（步驟S230）。從中斷訊號Intr由非致能變為致能到計算電路120以高頻或全速工作共經過T2的時間長度，且時間長度T2大於等於或實質上等於預設時間長度T1。換句話說，計算電路120於接收到中斷訊號Intr後先以低頻操作維持大於等於或實質上等於預設時間長度T1的時間，再改以高頻操作（步驟S230）。

圖3的最下方顯示供電電壓SV的變化。供電電壓SV的第一個下降V1是因為計算電路120喚醒（亦即由閒置狀態進入工作狀態），而第二個下降V2是因為計算電路120的工作時脈CLK由低頻切換至高頻。如果計算電路120被喚醒後立即以高頻或全速工作，則第一個下降V1很可能使供電電壓SV低於電路的容限值，造成電路發生錯誤。換句話說，本發明的機制可以有效防止電路發生錯誤。

在一些實施例中，延遲電路112可以由計時器或計數器實作。預設時間長度T1為可調，而且可以實質上等於或大於等於時間長度T3。時間長度T3是供電電壓SV的第一段下降V1從開始到結束（恢復穩定時的電壓）的約略時間。需注意的是，在一些實施例中，如果延遲電路112在步驟S220中係延遲狀態訊號SLP，則延遲電路112不在狀態訊號SLP由非致能變為致能（亦即計算電路120由工作狀態進入閒置狀態）時延遲狀態訊號SLP，而是僅在狀態訊號SLP由致能變為非致能（亦即計算電路120由閒置狀態進入工作狀態）時延遲狀態訊號SLP。

圖4為本發明時脈調整電路116的一種實施方式的電路圖。圖5顯示圖4之各訊號的時序圖。同步器405的功能在於使選擇訊號SEL、狀態訊號SLP及延遲訊號DLY同步，以防止時序餘裕（timing margin）不足；然而如果三者屬於同一時脈域（clock domain），則同步器405可以省略。邏輯電路410及邏輯電路420分別用來偵測狀態訊號SLP及延遲訊號DLY的準位轉換（例如由非致能轉換為致能），邏輯電路410及邏輯電路420的動作原理為本技術領域具有通常知識者所熟知，故不再贅述。如圖5所示，狀態訊號SLP致能經過時間長度T4之後，訊號SLP_ps致能（如虛線箭頭7所示）；延遲訊號DLY致能經過時間長度T5之後，訊號DLY_ps致能（如虛線箭頭8所示）。時間長度T4及時間長度T5為同步器405所製造的延遲，兩者相等。

或閘430、多工器440及D型正反器450共同決定狀態訊號SLP_st的準位。當訊號SLP_ps及訊號DLY_ps皆為非致能時，狀態訊號SLP_st的準位維持不變。當訊號SLP_ps及訊號DLY_ps的任一者致能時，狀態訊號SLP_st的準位隨著狀態訊號SLP的準位變化（如虛線箭頭9及10所示）。更明確地說，在虛線箭頭9處，致能的狀態訊號SLP使得狀態訊號SLP_st由非致能變為致能；在虛線箭頭10處，非致能的狀態訊號SLP使得狀態訊號SLP_st由致能變為非致能。

需注意的是，虛線箭頭8及10所對應的時序變化反應預設時間長度T1結束。此時若狀態訊號SLP致能（亦即計算電路120在閒置狀態），則狀態訊號SLP_st致能以指示較低頻率的工作時脈CLK（例如藉由閘控來源時脈CLK_src）可以被提供至計算電路120；此時若狀態訊號SLP非致能（如圖5的P點所示，亦即計算電路120在工作狀態），則狀態訊號SLP_st非致能以指示較高頻率的工作時脈CLK（例如藉由提供來源時脈CLK_src）可以被提供至計算電路120。

時脈閘控單元（integrated clock gating (ICG) cell）480依據狀態訊號SLP_st及閘控脈衝EN閘控來源時脈CLK_src。在本實施例中，工作時脈CLK為來源時脈CLK_src及或閘470的輸出訊號的交集。換句話說，當狀態訊號SLP_st為低準位時，因為反相器460的作用，工作時脈CLK等於來源時脈CLK_src（亦即時脈閘控單元未閘控）。需注意的是，當訊號DLY_ps及狀態訊號SLP皆致能時（亦即訊號DLY_ps致能時計算電路120仍在閒置狀態），狀態訊號SLP_st為致能，使時脈閘控單元480依據閘控脈衝EN閘控來源時脈CLK_src以降低工作時脈CLK的頻率。閘控脈衝產生器490依據來源時脈CLK_src、選擇訊號SEL及狀態訊號SLP_st產生閘控脈衝EN。

圖6為本發明閘控脈衝產生器490的一種實施方式的電路圖。圖7顯示圖6之各訊號的時序圖。閘控脈衝產生器490包含時脈閘控單元610、D型正反器620、反相器630、D型正反器640、及閘650、互斥或閘660及多工器670。在本實施例中，時脈閘控單元610的輸出為來源時脈CLK_src及狀態訊號SLP_st的交集；換句話說，只有當狀態訊號SLP_st致能時，D型正反器620 及D型正反器640 才會依據來源時脈CLK_src動作。如圖7所示，圖6的電路依據時脈的負緣動作，但圖7僅用於說明，而非用於限定本發明。本技術領域具有通常知識者可以參考圖7了解圖6電路的動作原理，故不再贅述。訊號bit0及訊號bit1分別為D型正反器620 及D型正反器640 的輸出。多工器670依據選擇訊號SEL選擇訊號Div4_en或訊號Div2_en作為閘控脈衝EN。雖然在此實施例中訊號Div2_en及訊號Div4_en的頻率分別為來源時脈CLK_src的二分之一及四分之一（等效將來源時脈CLK_src分別以除數2及除數4除頻），但是本技術領域具有通常知識者可以依據圖6及圖7的揭露而實作不同的除數。

圖8為本發明時脈管理電路之另一實施例的功能方塊圖。時脈管理電路810包含時脈調整電路816，且時脈調整電路816包含延遲電路112。時脈調整電路816依據中斷訊號Intr及/或狀態訊號SLP閘控來源時脈CLK_src以調整工作時脈CLK的頻率。圖9為本發明時脈管理方法之另一實施例的流程圖。圖9的流程對應圖8的電路。時脈調整電路816依據狀態訊號SLP將工作時脈CLK由高頻切換為低頻（步驟S910）。步驟S910的細節與步驟S210相似，故不再贅述。接著時脈調整電路816於偵測到中斷訊號Intr及/或狀態訊號SLP發生準位轉換後，控制延遲電路112（例如為一個計時器或計數器）計時預設時間長度T1（或計數到某一預設數值）（步驟S920）。接著，在步驟S930中，時脈調整電路816於該預設時間長度T1到達後，控制工作時脈CLK由低頻切換為高頻，使得計算電路120於中斷訊號Intr或狀態訊號SLP轉換準位後先以低頻操作維持大於等於或實質上等於預設時間長度T1的時間，再改以高頻操作。

因為參考中斷訊號Intr實質上等效於參考狀態訊號SLP，所以在一些實施例中，圖1的時脈管理電路110及圖8的時脈管理電路810可以不接收中斷訊號Intr。

圖10為本發明時脈管理方法之另一實施例的流程圖。在這個實施例中，時脈管理電路110及時脈管理電路810可以在計算電路120處於閒置狀態時提供計算電路120第一時脈（例如控制工作時脈CLK為第一頻率）（步驟S1010），並且在前述的預設時間長度T1期間提供計算電路120第二時脈（例如控制工作時脈CLK為第二頻率）（步驟S1020）。當預設時間長度T1結束時，如果計算電路120處於工作狀態（步驟S1025為否），則時脈管理電路110及時脈管理電路810提供計算電路120第三時脈（例如控制工作時脈CLK為第三頻率）（步驟S1030）。當預設時間長度T1結束時，如果計算電路120處於閒置狀態（步驟S1025為是），則時脈管理電路110及時脈管理電路810提供計算電路120第一時脈（回到步驟S1010）。第二時脈的頻率小於第三時脈的頻率，且大於等於第一時脈的頻率。利用時脈閘控來產生不同的頻率的技巧為本技術領域具有通常知識者所熟知，故不再贅述。

計算電路120可以是一個中央處理單元，或是中央處理單元的一個核心。本發明可以同時應用於多個核心，以分別調控或管理各個核心的時脈。

由於本技術領域具有通常知識者可藉由本案之裝置發明的揭露內容來瞭解本案之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。再者，前揭實施例雖以計算電路為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其它類型的高速電路。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

110、810‧‧‧時脈管理電路

112‧‧‧延遲電路

116、816‧‧‧時脈調整電路

120‧‧‧計算電路

CLK‧‧‧工作時脈

SLP‧‧‧狀態訊號

CLK_src‧‧‧來源時脈

Intr‧‧‧中斷訊號

DLY‧‧‧延遲訊號

SLP_st‧‧‧狀態訊號

SV‧‧‧供電電壓

405‧‧‧同步器

SEL‧‧‧選擇訊號

410、420‧‧‧邏輯電路

SLP_ps、DLY_ps、Div2_en、Div4_en‧‧‧訊號

430、470‧‧‧或閘

440、670‧‧‧多工器

450、620、640‧‧‧D型正反器

480、610‧‧‧時脈閘控單元

EN‧‧‧閘控脈衝

460、630‧‧‧反相器

490‧‧‧閘控脈衝產生器

650‧‧‧及閘

660‧‧‧互斥或閘

S210～S230、S910～S930、S1010～S1030‧‧‧步驟

［圖1］為本發明時脈管理電路之一實施例的功能方塊圖；［圖2］為本發明時脈管理方法之一實施例的流程圖；［圖3］顯示圖1之各訊號的時序圖；［圖4］為本發明時脈調整電路的一種實施方式的電路圖；［圖5］顯示圖4之各訊號的時序圖；［圖6］為本發明閘控脈衝產生器的一種實施方式的電路圖；［圖7］顯示圖6之各訊號的時序圖；［圖8］為本發明時脈管理電路之另一實施例的功能方塊圖；［圖9］為本發明時脈管理方法之另一實施例的流程圖；以及［圖10］為本發明時脈管理方法之另一實施例的流程圖。

Claims

一種時脈管理電路，用於管理一計算電路之一時脈，該計算電路依據一中斷訊號改變一狀態訊號之準位，該時脈管理電路包含：一延遲電路，用來延遲該中斷訊號或該狀態訊號以產生一延遲訊號；以及一時脈調整電路，耦接該計算電路及該延遲電路，用來依據該延遲訊號控制該時脈之頻率由一第一頻率變為一第二頻率，使得該計算電路於該中斷訊號轉換準位後先依據該時脈之該第一頻率操作，再依據該時脈之該第二頻率操作；其中該第二頻率大於該第一頻率。
如申請專利範圍第1項所述之時脈管理電路，其中該延遲電路係延遲該中斷訊號或該狀態訊號一第一時間長度，該計算電路於該中斷訊號轉換準位後係依據該時脈之該第一頻率操作一第二時間長度後再依據該時脈之該第二頻率操作，該第二時間長度實質上等於該第一時間長度。
如申請專利範圍第1項所述之時脈管理電路，其中該時脈調整電路更依據該狀態訊號控制該時脈之頻率由該第二頻率變為該第一頻率。
一種時脈管理方法，用於管理一計算電路之一時脈，該計算電路依據一中斷訊號改變一狀態訊號之準位，該時脈管理方法包含：延遲該中斷訊號或該狀態訊號以產生一延遲訊號；以及依據該延遲訊號控制該時脈之頻率由一第一頻率變為一第二頻率，使得該計算電路於該中斷訊號轉換準位後先依據該時脈之該第一頻率操作，再依據該時脈之該第二頻率操作；其中該第二頻率大於該第一頻率。
如申請專利範圍第4項所述之時脈管理方法，其中該中斷訊號或該狀態訊號係被延遲一第一時間長度，該計算電路於該中斷訊號轉換準位後係依據該時脈之該第一頻率操作一第二時間長度後再依據該時脈之該第二頻率操作，該第二時間長度實質上等於該第一時間長度。
一種時脈管理電路，用於管理一計算電路之一時脈，該計算電路依據一中斷訊號改變一狀態訊號之準位，該時脈管理電路包含：一時脈調整電路，耦接該計算電路，用來依據該狀態訊號控制該時脈之頻率由一第一頻率變為一第二頻率，並依據該中斷訊號或該狀態訊號控制該時脈之頻率由該第二頻率變為該第一頻率，使得該計算電路於該中斷訊號或該狀態訊號轉換準位後先依據該時脈之該第二頻率操作，再依據該時脈之該第一頻率操作，該第一頻率大於該第二頻率。
如申請專利範圍第6項所述之時脈管理電路，其中該時脈調整電路包含：一延遲電路，於該中斷訊號或該狀態訊號轉換準位後，計時一時間長度；其中該時脈調整電路係於該時間長度到達後控制該時脈之頻率由該第二頻率變為該第一頻率，並且該計算電路於該中斷訊號或該狀態訊號轉換準位後依據該時脈之該第二頻率操作之時間實質上等於該時間長度。
一種時脈管理方法，用於管理一計算電路之一時脈，該計算電路依據一中斷訊號改變一狀態訊號之準位，該時脈管理方法包含：依據該狀態訊號控制該時脈之頻率由一第一頻率變為一第二頻率；以及依據該中斷訊號或該狀態訊號控制該時脈之頻率由該第二頻率變為該第一頻率，使得該計算電路於該中斷訊號或該狀態訊號轉換準位後先依據該時脈之該第二頻率操作，再依據該時脈之該第一頻率操作；其中該第一頻率大於該第二頻率。
一種時脈管理方法，用於管理一計算電路之一時脈，該計算電路依據一中斷訊號改變一狀態訊號之準位，該時脈管理方法包含：當該狀態訊號為一第一準位時，提供該計算電路一第一時脈；在該狀態訊號由該第一準位轉換為一第二準位之後的一時間長度內，提供該計算電路一第二時脈；當該時間長度結束時若該狀態訊號為該第二準位，提供該計算電路一第三時脈；以及當該時間長度結束時若該狀態訊號為該第一準位，提供該計算電路該第一時脈；其中該第二時脈的頻率小於該第三時脈的頻率。
如申請專利範圍第9項所述之時脈管理方法，其中該第二時脈的頻率大於等於該第一時脈的頻率。