TWI568182B - 輸入接收電路及其操作方法 - Google Patents

Description

輸入接收電路及其操作方法

本發明是有關於一種輸入接收電路及其操作方法，尤指一種在進入省電模式時，具有較小功耗，以及在進入或離開省電模式時，具有良好的設定時間與維持時間、快速的反應時間與較佳的雜訊免疫能力的輸入接收電路及其操作方法。

請參照第1圖，第1圖是為說明用以接收一外部致能訊號XCKE的輸入接受電路102和致能暫存器104的示意圖。如第1圖所示，當外部致能訊號XCKE從外部致能訊號XCKE的高電位變化至外部致能訊號XCKE的低電位時，輸入接受電路102輸出的一內部致能訊號ICKE亦立刻從內部致能訊號ICKE的高電位變化至內部致能訊號ICKE的低電位，且致能暫存器104可根據一內部時脈ICLK，將所輸出的閂鎖時脈致能訊號LCKE閂鎖在閂鎖時脈致能訊號LCKE的低電位，導致接收閂鎖時脈致能訊號LCKE的系統緩衝器(例如動態隨機存取記憶體的時脈緩衝器、位置緩衝器、指令緩衝器或資料緩衝器)被關閉，亦即系統進入省電模式(power down mode)。

另外，當外部致能訊號從外部致能訊號的低電位變化至外部致能訊號的高電位時，輸入接受電路102輸出的內部致能訊號ICKE亦立刻從內部致能訊號ICKE的低電位變化至內部致能訊號ICKE的高電位，且致能暫存器104可根據內部時脈ICLK，將所輸出的閂鎖時脈致能訊號 LCKE閂鎖在閂鎖時脈致能訊號LCKE的高電位，導致接收閂鎖時脈致能訊號LCKE的系統緩衝器(例如動態隨機存取記憶體的時脈緩衝器、位置緩衝器、指令緩衝器或資料緩衝器)被開啟，亦即系統離開省電模式。

在現有技術中，輸入接受電路102不是耗電大，就是雜訊免疫能力(noise immunity)差。因此，如何設計一個較佳的輸入接受電路成為一積體電路設計者的重要課題。

本發明的一實施例提供一種輸入接收電路。該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元。該第一輸入接收單元是用以接收一反相喚醒訊號、一外部致能訊號、一第一電壓及一參考訊號，以及根據該外部致能訊號和該參考訊號，產生並輸出一第一致能訊號；該第二輸入接收單元是用以接收該外部致能訊號、該第一電壓及一反相致能電壓，以及根據該外部致能訊號，產生並輸出一第二致能訊號；該延遲單元是耦接於該第二輸入接收單元，用以根據該第二致能訊號，產生一喚醒訊號；該第一邏輯單元是耦接於該第一輸入接收單元與該延遲單元，用以接收該第一致能訊號與該喚醒訊號，並根據該第一致能訊號與該喚醒訊號，產生一內部致能訊號。

本發明的另一實施例提供一種輸入接收電路的操作方法，該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元，該操作方法包含該第一輸入接收單元接收一低電位的反相喚醒訊號、一外部致能訊號、一第一電壓及一參考訊號；該第一輸入接收單元根據該低電位的反相喚醒訊號開啟，並根據該外部致 能訊號和該參考訊號，產生並輸出一第一致能訊號；該第二輸入接收單元接收該外部致能訊號、該第一電壓及一反相致能電壓；該第二輸入接收單元根據該外部致能訊號，產生並輸出一第二致能訊號；該延遲單元根據該第二致能訊號，產生一喚醒訊號；該第一邏輯單元接收該第一致能訊號與該喚醒訊號；該第一邏輯單元根據該第一致能訊號與該喚醒訊號，產生一內部致能訊號；傳送該內部致能訊號至一致能暫存器。

本發明的另一實施例提供一種輸入接收電路的操作方法，該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元，該操作方法包含該第一輸入接收單元根據一高電位的反相喚醒訊號關閉；該第二輸入接收單元接收一外部致能訊號、一第一電壓及一反相致能電壓；該第二輸入接收單元根據該外部致能訊號，產生並輸出一第二致能訊號；該延遲單元根據該第二致能訊號，產生一喚醒訊號；該第一邏輯單元接收該喚醒訊號；該第一邏輯單元根據該喚醒訊號，產生一內部致能訊號；傳送該內部致能訊號至一致能暫存器。

本發明提供一種輸入接收電路及其操作方法。本發明具有下列優點：第一、本發明在進入一省電模式時，因為一第一輸入接收單元和一內部時脈產生器可被關閉，以及一第二輸入接收單元的低功耗，所以相較於現有技術，本發明的功耗較小；第二、本發明在進入該省電模式後，因為一第一致能訊號被維持在該第一致能訊號的高電位，所以本發明所輸出的一內部致能訊號具有良好的一設定時間(setup time)與一維持時間(hold time)；第三、本發明在離開該省電模式時，因為該第一輸入接收單元會快速地由關閉到開啟，所以本發明所輸出的該內部致能訊號具有快速的反應時間與較佳的雜訊免疫能力。

102、200‧‧‧輸入接受電路

104‧‧‧致能暫存器

202、600、700‧‧‧第一輸入接收單元

204、800、900‧‧‧第二輸入接收單元

206、1000、1100‧‧‧延遲單元

208‧‧‧第一邏輯單元

210‧‧‧致能暫存器

212‧‧‧第二邏輯單元

214‧‧‧第三邏輯單元

216‧‧‧內部時脈產生器

2022、2042、2064、602、702、802、902、1002、1102‧‧‧第一P型金氧半電晶體

2024、2044、2066、604、704、804、904、1004、1104‧‧‧第二P型金氧半電晶體

2026、612、712、810、910、1006、1106‧‧‧第三P型金氧半電晶體

2028、2046、606、706、806、906、1008、1108‧‧‧第一N型金氧半電晶體

2030、2048、608、708、808、908‧‧‧第二N型金氧半電晶體

2032、2050、610、710、912‧‧‧第三N型金氧半電晶體

2034、2052、614、714、812、916‧‧‧內部邏輯單元

2082‧‧‧反及閘

2084、914‧‧‧反相器

20342、20522、2062、1010‧‧‧第一反相器

20344、20524、2068‧‧‧第二反相器

20346、20526‧‧‧第三反相器

EV‧‧‧致能電壓

EVB‧‧‧反相致能電壓

FES‧‧‧第一致能訊號

FS‧‧‧第一訊號

GND‧‧‧地端

ICKE‧‧‧內部致能訊號

ICLK‧‧‧內部時脈

LCKE‧‧‧閂鎖時脈致能訊號

P‧‧‧節點

SES‧‧‧第二致能訊號

SS‧‧‧第二訊號

TS‧‧‧第三訊號

VDD‧‧‧第一電壓

VREF‧‧‧參考訊號

VBIAS‧‧‧偏壓

WU‧‧‧喚醒訊號

WUB‧‧‧反相喚醒訊號

XCKE‧‧‧外部致能訊號

1200-1228‧‧‧步驟

第1圖是為說明用以接收外部致能訊號的輸入接受電路和致能暫存器的示意圖。

第2圖是為本發明的一實施例說明一種輸入接收電路的示意圖。

第3圖是為說明第一輸入接收單元的示意圖。

第4圖是為說明第二輸入接收單元的示意圖。

第5圖是為說明延遲單元的示意圖。

第6圖是為本發明的另一實施例說明第一輸入接收單元的示意圖。

第7圖是為本發明的另一實施例說明第一輸入接收單元的示意圖。

第8圖是為本發明的另一實施例說明第二輸入接收單元的示意圖。

第9圖是為本發明的另一實施例說明第二輸入接收單元的示意圖。

第10圖是為本發明的另一實施例說明延遲單元的示意圖。

第11圖是為本發明的另一實施例說明延遲單元的示意圖。

第12圖是為本發明的另一實施例說明一種輸入接收電路的操作方法的流程圖。

請參照第2圖，第2圖是為本發明的一實施例說明一種輸入接收電路200的示意圖。輸入接收電路200包含一第一輸入接收單元202、一第二輸入接收單元204、一延遲單元206及一第一邏輯單元208。第一輸入接收單元202是用以接收一反相喚醒訊號WUB、一外部致能訊號XCKE、一第一電壓VDD及一參考訊號VREF，以及根據外部致能訊號XCKE和參考訊號VREF，產生並輸出一第一致能訊號FES；第二輸入接收單元204是用以接收外部致能訊號XCKE、第一電壓VDD及一反相致能電壓EVB，以及根據外部致能訊號XCKE，產生並輸出一第二致 能訊號SES；延遲單元206是耦接於第二輸入接收單元204，用以根據第二致能訊號SES，產生一喚醒訊號WU；第一邏輯單元208是耦接於第一輸入接收單元202與延遲單元206，用以接收第一致能訊號FES與喚醒訊號WU，並根據第一致能訊號FES與喚醒訊號WU，產生一內部致能訊號ICKE。如第2圖所示，第一邏輯單元208包含一反及閘2082和一反相器2084。反及閘2082具有一第一端，耦接於第一輸入接收單元202，用以接收第一致能訊號FES，一第二端，耦接於延遲單元206，用以接收喚醒訊號WU，及一第三端；反相器2084具有一第一端，耦接於反及閘2082的第三端，及一第二端，用以輸出內部致能訊號ICKE。但本發明並不受限於第一邏輯單元208是包含反及閘2082和反相器2084。另外，如第2圖所示，內部致能訊號ICKE是用以傳送至一致能暫存器210。另外，反相喚醒訊號WUB是喚醒訊號WU通過一第二邏輯單元212(例如一反相器)所產生，以及反相致能電壓EVB是一致能電壓EV通過一第三邏輯單元214(例如一反相器)所產生。

請參照第3圖、第4圖和第5圖，第3圖是為說明第一輸入接收單元202的示意圖，第4圖是為說明第二輸入接收單元204的示意圖，和第5圖是為說明延遲單元206的示意圖。如第3圖所示，第一輸入接收單元202包含一第一P型金氧半電晶體2022、一第二P型金氧半電晶體2024、一第三P型金氧半電晶體2026、一第一N型金氧半電晶體2028、一第二N型金氧半電晶體2030、一第三N型金氧半電晶體2032及一內部邏輯單元2034。第一P型金氧半電晶體2022具有一第一端，用以接收第一電壓VDD，一第二端，用以接收反相喚醒訊號WUB，及一第三端；第二P型金氧半電晶體2024具有一第一端，耦接於第一P型金氧半電晶體2022的第三端，一第二端，及一第三端，耦接於第二P型金氧半電晶體2024的第二端；第三P型金氧半電晶體2026具有一第一端， 耦接於第一P型金氧半電晶體2022的第三端，一第二端，耦接於第二P型金氧半電晶體2024的第二端，及一第三端，用以輸出一第一訊號FS；第一N型金氧半電晶體2028具有一第一端，耦接於第二P型金氧半電晶體2024的第三端，一第二端，用以接收參考訊號VREF，及一第三端，耦接於一地端GND；第二N型金氧半電晶體2030具有一第一端，耦接於第三P型金氧半電晶體2026的第三端，一第二端，用以接收外部致能訊號XCKE，及一第三端，耦接於地端GND；第三N型金氧半電晶體2032具有一第一端，耦接於第三P型金氧半電晶體2026的第三端，一第二端，用以接收反相喚醒訊號WUB，及一第三端，耦接於地端GND；內部邏輯單元2034包含一第一反相器20342、一第二反相器20344及一第三反相器20346。第一反相器20342具有一第一端，耦接於第三P型金氧半電晶體2026的第三端，用以接收第一訊號FS，及一第二端；第二反相器20344具有一第一端，耦接於第一反相器20342的第二端，及一第二端；第三反相器20346具有一第一端，耦接於第二反相器20344的第二端，及一第二端，用以輸出第一致能訊號FES。亦即內部邏輯單元2034是用以反相第一訊號FS，以產生並輸出第一致能訊號FES。如第3圖所示，因為第一N型金氧半電晶體2028和第二N型金氧半電晶體2030是做為一差動對，所以當反相喚醒訊號WUB是為反相喚醒訊號WUB的低電位時，第一輸入接收單元202可使第一致能訊號FES跟隨外部致能訊號XCKE變化。亦即當反相喚醒訊號WUB是為反相喚醒訊號WUB的低電位，且外部致能訊號XCKE是為外部致能訊號XCKE的高電位時，第一致能訊號FES是為第一致能訊號FES的高電位；當反相喚醒訊號WUB是為反相喚醒訊號WUB的低電位，且外部致能訊號XCKE是為外部致能訊號XCKE的低電位時，第一致能訊號FES是為第一致能訊號FES的低電位。另外，當反相喚醒訊號WUB是為反相喚醒訊號WUB的高電位時，第一N型金氧半電晶體2028和第二N型金氧半電晶體2030 所組成的差動對關閉，且第三N型金氧半電晶體2032開啟，導致第一訊號FS被下拉至地端GND的電位。此時，第一輸入接收單元202可使第一致能訊號FES保持在第一致能訊號FES的高電位。

如第4圖所示，第二輸入接收單元204包含一第一P型金氧半電晶體2042、一第二P型金氧半電晶體2044、一第一N型金氧半電晶體2046、一第二N型金氧半電晶體2048、一第三N型金氧半電晶體2050及一內部邏輯單元2052。第一P型金氧半電晶體2042具有一第一端，用以接收第一電壓VDD，一第二端，用以接收反相致能電壓EVB，及一第三端；第二P型金氧半電晶體2044具有一第一端，耦接於第一P型金氧半電晶體2042的第三端，一第二端，用以接收外部致能訊號XCKE，及一第三端，用以輸出一第二訊號SS；第一N型金氧半電晶體2046具有一第一端，耦接於第二P型金氧半電晶體2044的第三端，一第二端，用以接收外部致能訊號XCKE，及一第三端，耦接於地端GND；第二N型金氧半電晶體2048具有一第一端，耦接於第二P型金氧半電晶體2044的第三端，一第二端，用以接收外部致能訊號XCKE，及一第三端，耦接於地端GND；第三N型金氧半電晶體2050具有一第一端，耦接於第二P型金氧半電晶體2044的第三端，一第二端，用以接收反相致能電壓EVB，及一第三端，耦接於地端GND；內部邏輯單元2052包含一第一反相器20522、一第二反相器20524及一第三反相器20526。第一反相器20522具有一第一端，用以接收第二訊號SS，及一第二端；第二反相器20524具有一第一端，耦接於第一反相器20522的第二端，及一第二端；第三反相器20526具有一第一端，耦接於第二反相器20524的第二端，及一第二端，用以輸出第二致能訊號SES。亦即內部邏輯單元2052是用以反相第二訊號SS，以產生並輸出第二致能訊號SES。如第4圖所示，因為第二P型金氧半電晶體2044、第一N型金氧半電晶體2046和第二 N型金氧半電晶體2048是做為一反相器，所以當反相致能電壓EVB是為反相致能電壓EVB的低電位時，第二輸入接收單元204可使第二致能訊號SES跟隨外部致能訊號XCKE變化。亦即當反相致能電壓EVB是為反相致能電壓EVB的低電位，且外部致能訊號XCKE是為外部致能訊號XCKE的高電位時，第二致能訊號SES是為第二致能訊號SES的高電位；當反相致能電壓EVB是為反相致能電壓EVB的低電位，且外部致能訊號XCKE是為外部致能訊號XCKE的低電位時，第二致能訊號SES是為第二致能訊號SES的低電位。另外，當反相致能電壓EVB是為反相致能電壓EVB的高電位時，第二P型金氧半電晶體2044、第一N型金氧半電晶體2046和第二N型金氧半電晶體2048所組成的反相器關閉，且第三N型金氧半電晶體2050開啟，導致第二訊號SS被下拉至地端GND的電位。此時，第二輸入接收單元204可使第二致能訊號SES保持在第二致能訊號SES的高電位。另外，因為致能電壓EV是要使第二輸入接收單元204總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。

如第5圖所示，延遲單元206包含一第一反相器2062、一第一P型金氧半電晶體2064、一第二P型金氧半電晶體2066及一第二反相器2068，其中第一P型金氧半電晶體2064和第二P型金氧半電晶體2066是作為延遲電容。但本發明並不受限於延遲單元206包含第一P型金氧半電晶體2064和第二P型金氧半電晶體2066，亦即延遲單元206可包含至少一P型金氧半電晶體。第一反相器2062具有一第一端，耦接於第二輸入接收單元204，用以接收第二致能訊號SES，及一第二端；第一P型金氧半電晶體2064具有一第一端，用以接收第一電壓VDD，一第二端，耦接於第一反相器2062的第二端，及一第三端，耦接於第一P型金氧半電晶體2064的第一端；第二P型金氧半電晶體2066具有一第 一端，用以接收第一電壓VDD，一第二端，耦接於第一反相器2062的第二端，及一第三端，耦接於第二P型金氧半電晶體2066的第一端；第二反相器2068具有一第一端，耦接於第一反相器2062的第二端，及一第二端，用以輸出喚醒訊號WU。如第5圖所示，當第二致能訊號SES是從第二致能訊號SES的高電位變化至第二致能訊號SES的低電位時，一第三訊號TS是從第三訊號TS的低電位變化至第三訊號TS的高電位，所以在第三訊號TS由第三訊號TS的低電位變化至第三訊號TS的高電位的過程中，第一P型金氧半電晶體2064和第二P型金氧半電晶體2066是從開啟變化至關閉(亦即延遲電容從開啟變化至關閉)，導致喚醒訊號WU的變化是落後第二致能訊號SES的變化一預定時間，亦即喚醒訊號WU的變化亦落後第一致能訊號FES的變化預定時間。當第二致能訊號SES是從第二致能訊號SES的低電位變化至第二致能訊號SES的高電位時，第三訊號TS是從第三訊號TS的高電位變化至第三訊號TS的低電位，所以在第三訊號TS由第三訊號TS的高電位變化至第三訊號TS的低電位的過程中，第一P型金氧半電晶體2064和第二P型金氧半電晶體2066是從關閉變化至開啟，導致喚醒訊號WU的變化是同步於第二致能訊號SES的變化，亦即喚醒訊號WU的變化亦同步於第一致能訊號FES的變化。

如第2圖、第3圖、第4圖和第5圖所示，當外部致能訊號XCKE從外部致能訊號XCKE的低電位變化至外部致能訊號XCKE的高電位且致能電壓EV是為致能電壓EV的高電位時，第二致能訊號SES是為第二致能訊號SES的高電位。因為第二致能訊號SES是從第二致能訊號SES的低電位變化至第二致能訊號SES的高電位，所以延遲單元206產生的喚醒訊號WU是同步於第二致能訊號SES的變化，亦即喚醒訊號WU亦是從喚醒訊號WU的低電位變化至喚醒訊號WU的高電位，導致 第一輸入接收單元202被喚醒。因此，第一致能訊號FES亦從第一致能訊號FES的低電位變化至第一致能訊號FES的高電位。但是第一致能訊號FES的變化是落後於第二致能訊號SES的變化。因此，第一邏輯單元208即可先根據喚醒訊號WU的高電位，產生並輸出具有高電位的內部致能訊號ICKE至致能暫存器210。因此，致能暫存器210即可根據一內部時脈ICLK，將所輸出的一閂鎖時脈致能訊號LCKE閂鎖在閂鎖時脈致能訊號LCKE的高電位，導致接收閂鎖時脈致能訊號LCKE的系統緩衝器(例如動態隨機存取記憶體的時脈緩衝器、位置緩衝器、指令緩衝器或資料緩衝器)被開啟，亦即系統離開省電模式，其中內部時脈ICLK是由內部時脈產生器216所產生。另外，喚醒訊號WU從喚醒訊號WU的低電位變化至喚醒訊號WU的高電位後，第一輸入接收單元202可被開啟而正常操作。

當外部致能訊號XCKE是從外部致能訊號XCKE的高電位變化至外部致能訊號XCKE的低電位且致能電壓EV是為致能電壓EV的高電位時，第一致能訊號FES是從第一致能訊號FES的高電位變化至第一致能訊號FES的低電位。因為第二致能訊號SES是從第二致能訊號SES的高電位變化至第二致能訊號SES的低電位，所以延遲單元206產生的喚醒訊號WU的變化是落後於第二致能訊號SES的變化，亦即喚醒訊號WU從喚醒訊號WU的高電位變化至喚醒訊號WU的低電位會落後第一致能訊號FES從第一致能訊號FES的高電位變化至第一致能訊號FES的低電位。如此，第一邏輯單元208既不會產生誤動作，且可立即根據第一致能訊號FES的低電位，產生並輸出具有低電位的內部致能訊號ICKE至致能暫存器210。因此，致能暫存器210即可根據內部時脈ICLK，將所輸出的閂鎖時脈致能訊號LCKE閂鎖在閂鎖時脈致能訊號LCKE的低電位，導致接收閂鎖時脈致能訊號LCKE的系統緩衝器(例如動態隨機存 取記憶體的時脈緩衝器、位置緩衝器、指令緩衝器或資料緩衝器)被關閉，亦即系統進入省電模式。另外，因為喚醒訊號WU從喚醒訊號WU的高電位變化至喚醒訊號WU的低電位會落後第一致能訊號FES從第一致能訊號FES的高電位變化至第一致能訊號FES的低電位，所以致能暫存器210將所輸出的閂鎖時脈致能訊號LCKE閂鎖在閂鎖時脈致能訊號LCKE的低電位後，喚醒訊號WU的低電位會關閉第一輸入接收單元202以及內部時脈產生器216。因此，系統可以更省電。另外，如第3圖所示，當喚醒訊號WU是為喚醒訊號WU的低電位後，第三N型金氧半電晶體2032開啟，導致第一致能訊號FES被維持在第一致能訊號FES的高電位。如此，當外部致能訊號XCKE是從外部致能訊號XCKE的低電位變化至外部致能訊號XCKE的高電位時，第一邏輯單元208可立即根據第一致能訊號FES的高電位和喚醒訊號WU的高電位，產生並輸出具有高電位的內部致能訊號ICKE至致能暫存器210，以使系統迅速離開省電模式。

請參照第6圖至第11圖，第6圖是為本發明的另一實施例說明第一輸入接收單元600的示意圖，第7圖是為本發明的另一實施例說明第一輸入接收單元700的示意圖，第8圖是為本發明的另一實施例說明第二輸入接收單元800的示意圖，第9圖是為本發明的另一實施例說明第二輸入接收單元900的示意圖，第10圖是為本發明的另一實施例說明延遲單元1000的示意圖，和第11圖是為本發明的另一實施例說明延遲單元1100的示意圖。

如第6圖所示，第一輸入接收單元600包含一第一P型金氧半電晶體602、一第二P型金氧半電晶體604、一第一N型金氧半電晶體606、一第二N型金氧半電晶體608、一第三N型金氧半電晶體610、一 第三P型金氧半電晶體612及一內部邏輯單元614。如第6圖所示，因為第一P型金氧半電晶體602和第二P型金氧半電晶體604做為一差動對，所以當喚醒訊號WU是為喚醒訊號WU的高電位時，第一輸入接收單元600可使第一致能訊號FES跟隨外部致能訊號XCKE變化。亦即當喚醒訊號WU是為喚醒訊號WU的高電位，且外部致能訊號XCKE是為外部致能訊號XCKE的高電位時，第一致能訊號FES是為第一致能訊號FES的高電位；當喚醒訊號WU是為喚醒訊號WU的高電位，且外部致能訊號XCKE是為外部致能訊號XCKE的低電位時，第一致能訊號FES是為第一致能訊號FES的低電位。另外，當喚醒訊號WU是為喚醒訊號WU的低電位時，第一P型金氧半電晶體602和第二P型金氧半電晶體604所組成的差動對關閉，且第三P型金氧半電晶體612開啟，導致第一訊號FS被上拉至第一電壓VDD。此時，第一輸入接收單元600可使第一致能訊號FES保持在第一致能訊號FES的低電位。另外，內部邏輯單元614和內部邏輯單元2034相同，在此不再贅述。

如第7圖所示，第一輸入接收單元700包含一第一P型金氧半電晶體702、一第二P型金氧半電晶體704、一第一N型金氧半電晶體706、一第二N型金氧半電晶體708、一第三N型金氧半電晶體710、一第三P型金氧半電晶體712及一內部邏輯單元714。如第7圖所示，因為第一N型金氧半電晶體706和第二N型金氧半電晶體708做為一差動對，所以當喚醒訊號WU是為喚醒訊號WU的高電位時，第一輸入接收單元700可使第一致能訊號FES跟隨外部致能訊號XCKE變化。另外，當喚醒訊號WU是為喚醒訊號WU的低電位時，第一N型金氧半電晶體706和第二N型金氧半電晶體708所組成的差動對關閉，且第三P型金氧半電晶體712開啟，導致第一訊號FS被上拉至第一電壓VDD。此時，第一輸入接收單元700可使第一致能訊號FES保持在第一致能訊號FES 的低電位。另外，內部邏輯單元714和內部邏輯單元2034相同，在此不再贅述。

如第8圖所示，第二輸入接收單元800包含一第一P型金氧半電晶體802、一第二P型金氧半電晶體804、一第一N型金氧半電晶體806、一第二N型金氧半電晶體808、一第三P型金氧半電晶體810及一內部邏輯單元812。如第8圖所示，因為第一P型金氧半電晶體802、第二P型金氧半電晶體804和第一N型金氧半電晶體806是做為一反相器，所以當致能電壓EV是為致能電壓EV的高電位時，第二輸入接收單元800可使第二致能訊號SES跟隨外部致能訊號XCKE變化。亦即當致能電壓EV是為致能電壓EV的高電位，且外部致能訊號XCKE是為外部致能訊號XCKE的高電位時，第二致能訊號SES是為第二致能訊號SES的高電位；當致能電壓EV是為致能電壓EV的高電位，且外部致能訊號XCKE是為外部致能訊號XCKE的低電位時，第二致能訊號SES是為第二致能訊號SES的低電位。另外，當致能電壓EV是為致能電壓EV低電位時，第一P型金氧半電晶體802、第二P型金氧半電晶體804和第一N型金氧半電晶體806所組成的反相器關閉，且第三P型金氧半電晶體810開啟，導致第二訊號SS被上拉至第一電壓VDD。此時，第二輸入接收單元800可使第二致能訊號SES保持在第二致能訊號SES的低電位。另外，因為致能電壓EV是要使第二輸入接收單元800總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。另外，內部邏輯單元812和內部邏輯單元2034相同，在此不再贅述。

如第9圖所示，第二輸入接收單元900包含一第一P型金氧半電晶體902、一第二P型金氧半電晶體904、一第一N型金氧半電晶體906、一第二N型金氧半電晶體908、一第三P型金氧半電晶體910、一 第三N型金氧半電晶體912、一反相器914及一內部邏輯單元916。如第9圖所示，因為第二P型金氧半電晶體904和第一N型金氧半電晶體906是做為一反相器，所以當致能電壓EV是為致能電壓EV的高電位時，第二輸入接收單元900可使第二致能訊號SES跟隨外部致能訊號XCKE變化。另外，當致能電壓EV是為致能電壓EV的低電位時，第二P型金氧半電晶體904和第一N型金氧半電晶體906所組成的反相器關閉。此時，第三P型金氧半電晶體910和內部邏輯單元916可使第二致能訊號SES保持在第二致能訊號SES的前一次狀態。另外，因為致能電壓EV是要使第二輸入接收單元900總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。

如第10圖所示，延遲單元1000包含一第一P型金氧半電晶體1002、一第二P型金氧半電晶體1004、一第三P型金氧半電晶體1006、一第一N型金氧半電晶體1008及一第一反相器1010。第一P型金氧半電晶體1002具有一第一端，用以接收第一電壓VDD，一第二端，用以接收一偏壓VBIAS，及一第三端；第二P型金氧半電晶體1004具有一第一端，耦接於第一P型金氧半電晶體1002的第三端，一第二端，用以接收偏壓VBIAS，及一第三端；第三P型金氧半電晶體1006具有一第一端，耦接於第二P型金氧半電晶體1004的第三端，一第二端，用以接收第二致能訊號SES，及一第三端，用以輸出第三訊號TS；第一N型金氧半電晶體1008具有一第一端，耦接於第三P型金氧半電晶體1006的第三端，一第二端，用以接收第二致能訊號SES，及一第三端，耦接於地端GND；第一反相器1010具有一第一端，耦接於第三P型金氧半電晶體1006的第三端，及一第二端，用以輸出喚醒訊號WU。如第10圖所示，偏壓VBIAS是用以維持第一P型金氧半電晶體1002和第二P型金氧半電晶體1004開啟。當第二致能訊號SES是從第二致能訊號SES的高電位變 化至第二致能訊號SES的低電位時，第三P型金氧半電晶體1006逐漸開啟和第一N型金氧半電晶體1008逐漸關閉，導致第三訊號TS逐漸從第三訊號TS的低電位充電至第三訊號TS的高電位；當第二致能訊號SES是從第二致能訊號SES的低電位變化至第二致能訊號SES的高電位時，第一N型金氧半電晶體1008逐漸開啟和第三P型金氧半電晶體1006逐漸關閉，導致第三訊號TS逐漸從第三訊號TS的高電位放電至第三訊號TS的低電位。因為第一N型金氧半電晶體1008的放電能力較第三P型金氧半電晶體1006強，所以在第三訊號TS由第三訊號TS的低電位變化至第三訊號TS的高電位的時間比第三訊號TS由第三訊號TS的高電位變化至第三訊號TS的低電位的時間長。亦即當第二致能訊號SES是從第二致能訊號SES的高電位變化至第二致能訊號SES的低電位時，喚醒訊號WU的變化是落後第二致能訊號SES的變化一預定時間，亦即喚醒訊號WU的變化亦落後第一致能訊號FES的變化預定時間。當第二致能訊號SES是從第二致能訊號SES的低電位變化至第二致能訊號SES的高電位時，喚醒訊號WU的變化是同步於第二致能訊號SES的變化，亦即喚醒訊號WU的變化亦同步於第一致能訊號FES的變化。

如第11圖所示，延遲單元1100包含一第一P型金氧半電晶體1102、一第二P型金氧半電晶體1104、一第三P型金氧半電晶體1106、一第一N型金氧半電晶體1108及一第一反相器1110。第一P型金氧半電晶體1102具有一第一端，用以接收第一電壓VDD，一第二端，用以接收第二致能訊號SES，及一第三端；第二P型金氧半電晶體1104具有一第一端，耦接於第一P型金氧半電晶體1102的第三端，一第二端，用以接收第二致能訊號SES，及一第三端，用以輸出第三訊號TS；第三P型金氧半電晶體1106具有一第一端，耦接於第一P型金氧半電晶體1102的第三端，一第二端，耦接於第二P型金氧半電晶體1104的第三端，及 一第三端，耦接於地端GND；第一N型金氧半電晶體1108具有一第一端，耦接於第二P型金氧半電晶體1104的第三端，一第二端，用以接收第二致能訊號SES，及一第三端，耦接於地端GND；第一反相器1110具有一第一端，耦接於第二P型金氧半電晶體1104的第三端，及一第二端，用以輸出喚醒訊號WU。如第11圖所示，當第二致能訊號SES是從第二致能訊號SES的高電位變化至第二致能訊號SES的低電位時，一節點P的電位是從節點P的低電位變化至節點P的高電位且第三訊號TS逐漸從第三訊號TS的低電位充電至第三訊號TS的高電位。因此，第三P型金氧半電晶體1106會開啟一小段時間，使得第三訊號TS的變化是落後第二致能訊號SES的變化一預定時間，亦即喚醒訊號WU的變化是落後第二致能訊號SES的變化預定時間。當第二致能訊號SES是從第二致能訊號SES的低電位變化至第二致能訊號SES的高電位時，節點P的電位是從節點P的高電位變化至節點P的低電位且第三訊號TS逐漸從第三訊號TS的高電位放電至第三訊號TS的低電位。因此，第三P型金氧半電晶體1106不會開啟，使得第三訊號TS的變化是同步於第二致能訊號SES的變化，亦即喚醒訊號WU的變化是同步於第二致能訊號SES的變化。

請參照第12圖、第2圖、第3圖、第4圖和第5圖，第12圖是為本發明的另一實施例說明一種輸入接收電路的操作方法的流程圖。第12圖的方法係利用第2圖的輸入接收電路200說明，詳細步驟如下：步驟1200：開始；步驟1202：當外部致能訊號XCKE是為外部致能訊號XCKE的高電位時，且反相喚醒訊號WUB是為反相喚醒訊號WUB的低 電位，進行步驟1204和步驟1208；當反相喚醒訊號WUB是為反相喚醒訊號WUB的高電位時，進行步驟1218和步驟1220；步驟1204：第一輸入接收單元202接收外部致能訊號XCKE、一第一電壓VDD及一參考訊號VREF，進行步驟1206；步驟1206：第一輸入接收單元202根據低電位的反相喚醒訊號WUB開啟，並根據外部致能訊號XCKE和參考訊號VREF，產生並輸出一第一致能訊號FES，進行步驟1214；步驟1208：第二輸入接收單元204接收外部致能訊號XCKE、第一電壓VDD及一反相致能電壓EVB，進行步驟1210；步驟1210：第二輸入接收單元204根據外部致能訊號XCKE，產生並輸出一第二致能訊號SES，進行步驟1212；步驟1212：延遲單元206根據第二致能訊號SES，產生一喚醒訊號WU，進行步驟1214；步驟1214：第一邏輯單元208接收第一致能訊號FES與喚醒訊號WU，進行步驟1216；步驟1216：第一邏輯單元208根據第一致能訊號FES與喚醒訊號WU，產生一內部致能訊號ICKE並傳送內部致能訊號ICKE至致能暫存器210，接著喚醒訊號WU會將第一輸入接收單元202關閉，以進入省電模式，跳回步驟1202；步驟1218：第一輸入接收單元202和內部時脈產生器216根據高電位的反相喚醒訊號WUB關閉；步驟1220：第二輸入接收單元204接收外部致能訊號XCKE、第一電壓VDD及反相致能電壓EVB，進行步驟1222；步驟1222：第二輸入接收單元204根據外部致能訊號XCKE，產生並輸出第二致能訊號SES，進行步驟1224；步驟1224：延遲單元206根據第二致能訊號SES，產生喚 醒訊號WU，進行步驟1226；步驟1226：第一邏輯單元208接收喚醒訊號WU，進行步驟1228；步驟1228：第一邏輯單元208根據喚醒訊號WU，產生內部致能訊號ICKE並傳送內部致能訊號ICKE至致能暫存器210，並且開啟第一輸入接收單元202，跳回步驟1202。

在步驟1206中，如第3圖所示，因為第一N型金氧半電晶體2028和第二N型金氧半電晶體2030是做為差動對，所以當反相喚醒訊號WUB是為反相喚醒訊號WUB的低電位時，第一輸入接收單元202可產生並輸出跟隨外部致能訊號XCKE變化的第一致能訊號FES。此時，第一致能訊號FES是為第一致能訊號FES的高電位。在步驟1208中，因為致能電壓EV是要使第二輸入接收單元204總是維持開啟，所以在本發明的另一實施例中，致能電壓EV亦可為第一電壓VDD。在步驟1210中，如第4圖所示，因為第二P型金氧半電晶體2044、第一N型金氧半電晶體2046和第二N型金氧半電晶體2048是做為反相器，所以當反相致能電壓EVB是為反相致能電壓EVB的低電位時，第二輸入接收單元204可產生並輸出跟隨外部致能訊號XCKE變化的第二致能訊號SES。此時，第二致能訊號SES是為第二致能訊號SES的高電位。在步驟1212和步驟1224中，如第5圖所示，延遲單元206只有當第二致能訊號SES是從第二致能訊號SES的高電位變化至第二致能訊號SES的低電位時，延遲單元206所輸出的喚醒訊號WU的變化才會落後第二致能訊號SES的變化預定時間，亦即喚醒訊號WU的變化亦落後第一致能訊號FES的變化預定時間。延遲單元206在第二致能訊號SES的其他變化時，延遲單元206所輸出的喚醒訊號WU的變化是同步於第二致能訊號SES的變化，亦即喚醒訊號WU的變化亦同步於第一致能訊號FES的變化。在步 驟1216中，如第2圖所示，第一邏輯單元208即可根據喚醒訊號WU的高電位和第一致能訊號FES的高電位，產生並輸出具有高電位的內部致能訊號ICKE至致能暫存器210。因此，致能暫存器210即可根據一內部時脈ICLK，將所輸出的一閂鎖時脈致能訊號LCKE閂鎖在閂鎖時脈致能訊號LCKE的低電位，導致接收閂鎖時脈致能訊號LCKE的系統緩衝器(例如動態隨機存取記憶體的時脈緩衝器、位置緩衝器、指令緩衝器或資料緩衝器)被關閉，亦即系統進入省電模式。在步驟1218中，喚醒訊號WU的低電位會關閉第一輸入接收單元202以及內部時脈產生器216。因此，系統可以更省電。此時，第一致能訊號FES是為第一致能訊號FES的高電位。在步驟1222中，如第4圖所示，因為反相致能電壓EVB是為反相致能電壓EVB的低電位，所以第二輸入接收單元204可產生並輸出跟隨外部致能訊號XCKE變化的第二致能訊號SES。此時，第二致能訊號SES是為第二致能訊號SES的高電位。在步驟1224中，延遲單元206可根據的高電位的第二致能訊號SES，產生高電位的喚醒訊號WU。在步驟1228中，第一邏輯單元208即可根據喚醒訊號WU的高電位，產生並輸出具有高電位的內部致能訊號ICKE至致能暫存器210。因此，致能暫存器210即可根據內部時脈ICLK，將所輸出的閂鎖時脈致能訊號LCKE閂鎖在閂鎖時脈致能訊號LCKE的高電位，導致接收閂鎖時脈致能訊號LCKE的系統緩衝器被開啟，亦即系統離開省電模式。

綜上所述，本發明所提供的輸入接收電路及其操作方法具有下列優點：第一、本發明在進入省電模式時，因為第一輸入接收單元和內部時脈產生器可被關閉，以及第二輸入接收單元的低功耗，所以相較於現有技術，本發明的功耗較小；第二、本發明在進入省電模式時，因為第一致能訊號被維持在第一致能訊號的高電位，所以本發明所輸出的內部致能訊號具有良好的設定時間(setup time)與維持時間(hold time)；第 三、本發明在離開省電模式時，因為第一輸入接收單元會快速地由關閉到開啟，所以本發明所輸出的內部致能訊號具有快速的反應時間與較佳的雜訊免疫能力。

200‧‧‧輸入接受電路

202‧‧‧第一輸入接收單元

204‧‧‧第二輸入接收單元

206‧‧‧延遲單元

208‧‧‧第一邏輯單元

210‧‧‧致能暫存器

212‧‧‧第二邏輯單元

214‧‧‧第三邏輯單元

216‧‧‧內部時脈產生器

2082‧‧‧反及閘

2084‧‧‧反相器

EV‧‧‧致能電壓

EVB‧‧‧反相致能電壓

FES‧‧‧第一致能訊號

ICKE‧‧‧內部致能訊號

ICLK‧‧‧內部時脈

LCKE‧‧‧閂鎖時脈致能訊號

SES‧‧‧第二致能訊號

VDD‧‧‧第一電壓

VREF‧‧‧參考訊號

WU‧‧‧喚醒訊號

WUB‧‧‧反相喚醒訊號

XCKE‧‧‧外部致能訊號

Claims (23)

1. 一種輸入接收電路，包含：一第一輸入接收單元，用以接收一反相喚醒訊號、一外部致能訊號、一第一電壓及一參考訊號，以及根據該外部致能訊號和該參考訊號，產生並輸出一第一致能訊號；一第二輸入接收單元，用以接收該外部致能訊號、該第一電壓及一反相致能電壓，以及根據該外部致能訊號，產生並輸出一第二致能訊號；一延遲單元，耦接於該第二輸入接收單元，用以根據該第二致能訊號，產生一喚醒訊號；一第一邏輯單元，耦接於該第一輸入接收單元與該延遲單元，用以接收該第一致能訊號與該喚醒訊號，並輸出根據該第一致能訊號與該喚醒訊號經過一邏輯運算所產生的內部致能訊號；及一第二邏輯單元，耦接於該第一輸入接收單元，用以反相該喚醒訊號以產生該反相喚醒訊號。
2. 如請求項1所述的輸入接收電路，其中當該第二致能訊號是從該第二致能訊號的高電位變化至該第二致能訊號的低電位時，該喚醒訊號的變化是落後該第一致能訊號的變化一預定時間；當該第二致能訊號是從該第二致能訊號的低電位變化至該第二致能訊號的高電位時，該喚醒訊號的變化是同步於該第一致能訊號的變化。
3. 如請求項1所述的輸入接收電路，其中當該外部致能訊號是為該外部致能訊號的低電位時，該喚醒訊號是用以關閉一內部時脈產生器，且該反相喚醒訊號是用以關閉該第一輸入接收單元。
4. 如請求項3所述的輸入接收電路，其中該內部致能訊號是用以傳送至一 致能暫存器，以及該內部時脈產生器所產生的內部時脈亦傳送至該致能暫存器。
5. 如請求項1所述的輸入接收電路，其中該第一輸入接收單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該反相喚醒訊號，及一第三端；一第二P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，及一第三端，耦接於該第二P型金氧半電晶體的第二端；一第三P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，耦接於該第二P型金氧半電晶體的第二端，及一第三端，用以輸出一第一訊號；一第一N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該參考訊號，及一第三端，耦接於一地端；一第二N型金氧半電晶體，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端，耦接於該地端；一第三N型金氧半電晶體，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，一第二端，用以接收該反相喚醒訊號，及一第三端，耦接於該地端；及一內部邏輯單元，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，用以接收該第一訊號，及一第二端，用以輸出該第一致能訊號，其中該內部邏輯單元是用以反相該第一訊號，以產生並輸出該第一致能訊號。
6. 如請求項1所述的輸入接收電路，其中該第一輸入接收單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該參考訊號，及一第三端；一第二P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該外部致能訊號，及一第三端，用以輸出一第一訊號；一第一N型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，耦接於該第一N型金氧半電晶體的第一端，及一第三端；一第二N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，耦接於該第一N型金氧半電晶體的第二端，及一第三端，耦接於該第一N型金氧半電晶體的第三端；一第三N型金氧半電晶體，具有一第一端，耦接於該第一N型金氧半電晶體的第三端，一第二端，用以接收該喚醒訊號，及一第三端，耦接於一地端；一第三P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該喚醒訊號，及一第三端，耦接於該第二P型金氧半電晶體的第三端；及一內部邏輯單元，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，用以接收該第一訊號，及一第二端，用以輸出該第一致能訊號，其中該內部邏輯單元是用以反相該第一訊號，以產生並輸出該第一致能訊號。
7. 如請求項1所述的輸入接收電路，其中該第一輸入接收單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，及一第三端； 一第二P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，耦接於該第一P型金氧半電晶體的第三端，及一第三端，耦接於該第一P型金氧半電晶體的第二端，用以輸出一第一訊號；一第一N型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，用以接收該參考訊號，及一第三端；一第二N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端，耦接於該第一N型金氧半電晶體的第三端；一第三N型金氧半電晶體，具有一第一端，耦接於該第一N型金氧半電晶體的第三端，一第二端，用以接收該喚醒訊號，及一第三端，耦接於一地端；一第三P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該喚醒訊號，及一第三端，耦接於該第二P型金氧半電晶體的第三端；及一內部邏輯單元，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，用以接收該第一訊號，及一第二端，用以輸出該第一致能訊號，其中該內部邏輯單元是用以反相該第一訊號，以產生並輸出該第一致能訊號。
8. 如請求項5、6或7所述的輸入接收電路，其中該內部邏輯單元包含：一第一反相器，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，用以接收該第一訊號，及一第二端；一第二反相器，具有一第一端，耦接於該第一反相器的第二端，及一第二端；及一第三反相器，具有一第一端，耦接於該第二反相器的第二端，及一第二端，用以輸出該第一致能訊號。
9. 如請求項1所述的輸入接收電路，其中該第二輸入接收單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該反相致能電壓，及一第三端；一第二P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端，用以輸出一第二訊號；一第一N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端，耦接於一地端；一第二N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端，耦接於該地端；一第三N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該反相致能電壓，及一第三端，耦接於該地端；及一內部邏輯單元，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，用以接收該第二訊號，及一第二端，用以輸出該第二致能訊號，其中該內部邏輯單元是用以反相該第二訊號，以產生並輸出該第二致能訊號。
10. 如請求項1所述的輸入接收電路，其中該第二輸入接收單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該外部致能訊號，及一第三端；一第二P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該外部致能訊號，及一第三端，耦接於該第一P型 金氧半電晶體的第三端，用以輸出一第二訊號；一第一N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端；一第二N型金氧半電晶體，具有一第一端，耦接於該第一N型金氧半電晶體的第三端，一第二端，用以接收該致能電壓，及一第三端，耦接於一地端；一第三P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該致能電壓，及一第三端，耦接於該第二P型金氧半電晶體的第三端；及一內部邏輯單元，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，用以接收該第二訊號，及一第二端，用以輸出該第二致能訊號，其中該內部邏輯單元是用以反相該第二訊號，以產生並輸出該第二致能訊號。
11. 如請求項1所述的輸入接收電路，其中該第二輸入接收單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該反相致能電壓，及一第三端；一第二P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端，用以輸出一第二訊號；一第一N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該外部致能訊號，及一第三端；一第二N型金氧半電晶體，具有一第一端，耦接於該第一N型金氧半電晶體的第三端，一第二端，用以接收該致能電壓，及一第三端，耦接於一地端；一第三P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第 二端，用以接收該致能電壓，及一第三端，耦接於一反相器；一第三N型金氧半電晶體，具有一第一端，耦接於該反相器，一第二端，用以接收該反相致能電壓，及一第三端，耦接於該地端；及一內部邏輯單元，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，用以接收該第二訊號，及一第二端，用以輸出該第二致能訊號，其中該內部邏輯單元是用以反相該第二訊號，以產生並輸出該第二致能訊號；其中該反相器另耦接於該第二P型金氧半電晶體的第三端與該內部邏輯單元。
12. 如請求項9、10或11所述的輸入接收電路，其中該內部邏輯單元包含：一第一反相器，具有一第一端，用以接收該第二訊號，及一第二端；一第二反相器，具有一第一端，耦接於該第一反相器的第二端，及一第二端；及一第三反相器，具有一第一端，耦接於該第二反相器的第二端，及一第二端，用以輸出該第二致能訊號。
13. 如請求項1所述的輸入接收電路，其中該延遲單元包含：一第一反相器，具有一第一端，耦接於該第二輸入接收單元，用以接收該第二致能訊號，及一第二端；一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，耦接於該第一反相器的第二端，及一第三端，耦接於該第一P型金氧半電晶體的第一端；一第二P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，耦接於該第一反相器的第二端，及一第三端，耦接於該第二P型金氧半電晶體的第一端；及 一第二反相器，具有一第一端，耦接於該第一反相器的第二端，及一第二端，用以輸出該喚醒訊號。
14. 如請求項1所述的輸入接收電路，其中該延遲單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收一偏壓，及一第三端；一第二P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，用以接收該偏壓，及一第三端；一第三P型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該第二致能訊號，及一第三端；一第一N型金氧半電晶體，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，一第二端，用以接收該第二致能訊號，及一第三端，耦接於一地端；及一第一反相器，具有一第一端，耦接於該第三P型金氧半電晶體的第三端，及一第二端，用以輸出該喚醒訊號。
15. 如請求項1所述的輸入接收電路，其中該延遲單元包含：一第一P型金氧半電晶體，具有一第一端，用以接收該第一電壓，一第二端，用以接收該第二致能訊號，及一第三端；一第二P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，用以接收該第二致能訊號，及一第三端；一第三P型金氧半電晶體，具有一第一端，耦接於該第一P型金氧半電晶體的第三端，一第二端，耦接於該第二P型金氧半電晶體的第三端，及一第三端，耦接於一地端；一第一N型金氧半電晶體，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，一第二端，用以接收該第二致能訊號，及一第三端， 耦接於該地端；及一第一反相器，具有一第一端，耦接於該第二P型金氧半電晶體的第三端，及一第二端，用以輸出該喚醒訊號。
16. 如請求項1所述的輸入接收電路，其中該反相致能電壓是一致能電壓通過一第三邏輯單元所產生。
17. 如請求項1所述的輸入接收電路，其中該第一邏輯單元包含：一反及閘，具有一第一端，耦接於該第一輸入接收單元，用以接收該第一致能訊號，一第二端，耦接於該延遲單元，用以接收該喚醒訊號，及一第三端；及一反相器，具有一第一端，耦接於該反及閘的第三端，及一第二端，用以輸出該內部致能訊號。
18. 一種輸入接收電路的操作方法，該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元，該操作方法包含：一第二邏輯單元反相一喚醒訊號，以產生一低電位的反相喚醒訊號；該第一輸入接收單元接收該低電位的反相喚醒訊號、一外部致能訊號、一第一電壓及一參考訊號；該第一輸入接收單元根據該低電位的反相喚醒訊號開啟，並根據該外部致能訊號和該參考訊號，產生並輸出一第一致能訊號；該第二輸入接收單元接收該外部致能訊號、該第一電壓及一反相致能電壓；該第二輸入接收單元根據該外部致能訊號，產生並輸出一第二致能訊號；該延遲單元根據該第二致能訊號，產生該喚醒訊號； 該第一邏輯單元接收該第一致能訊號與該喚醒訊號；及該第一邏輯單元輸出根據該第一致能訊號與該喚醒訊號經過一邏輯運算所產生的內部致能訊號。
19. 如請求項18的操作方法，其中該外部致能訊號是為一由高電位轉變為低電位的外部致能訊號。
20. 如請求項18的操作方法，其中該反相致能電壓是一致能電壓通過一第三邏輯單元所產生。
21. 一種輸入接收電路的操作方法，該輸入接收電路包含一第一輸入接收單元、一第二輸入接收單元、一延遲單元及一第一邏輯單元，該操作方法包含：一第二邏輯單元反相一喚醒訊號，以產生一高電位的反相喚醒訊號；該第一輸入接收單元根據一高電位的反相喚醒訊號關閉；該第二輸入接收單元接收一外部致能訊號、一第一電壓及一反相致能電壓；該第二輸入接收單元根據該外部致能訊號，產生並輸出一第二致能訊號；該延遲單元根據該第二致能訊號，產生該喚醒訊號；該第一邏輯單元接收該喚醒訊號；及該第一邏輯單元輸出根據該第一致能訊號與該喚醒訊號經過一邏輯運算所產生的內部致能訊號。
22. 如請求項21的操作方法，另包含：該喚醒訊號開啟一內部時脈產生器。
23. 如請求項18或21的操作方法，另包含：傳送該內部致能訊號至一致能暫存器。