JP6978549B1

JP6978549B1 - 入力レシーバ

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Publication number: JP6978549B1
Application number: JP2020107842A
Authority: JP
Inventors: 泰平紫藤
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2020-06-23
Filing date: 2020-06-23
Publication date: 2021-12-08
Anticipated expiration: 2040-06-23
Also published as: JP2022003734A; US20210399687A1; US11309843B2

Abstract

【課題】同じノード間で増幅器回路と並列に接続されたインバータ回路構造を使用して、従来設計のシャント抵抗と置き換えることができる入力レシーバを提供する。【解決手段】第１の電流源回路、第２の電流源回路、第１のレールツーレールアンプ回路、第１のインバータ回路、および第２のインバータ回路を含む入力レシーバを提供する。第１の電流源回路は、第１のバイアス信号に基づいて第１のノードを流れる動作電流を調整する。第２の電流源回路は、第２のバイアス信号に基づいて第２のノードを流れる接地電流を調整する。第１のレールツーレールアンプ回路と第１のインバータ回路は、第１のノードと第２のノードの間に並列接続される。第１のレールツーレールアンプ回路は入力信号を受信し、入力信号を基準電圧と比較して、それに応じて増幅信号を出力する。第２のインバータ回路は、動作電圧と接地電圧の間に結合される。第２のインバータ回路は、第１のインバータ回路によって出力された反転信号に従って出力信号を生成する。【選択図】図１

Description

本発明は、入力レシーバに関し、特に、多段インバータ回路構造を採用する入力レシーバに関する。

科学技術の発展に伴い、家庭用電化製品は次第に普及し、半導体デバイスは電子デバイスの重要なコンポーネントとなっている。ダイナミックランダムアクセスメモリ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＤＲＡＭ）などの半導体デバイスには、外部からの入力信号を受信する入力レシーバが搭載されている。入力レシーバとしては、入力信号と基準電圧を比較し、電圧差に基づいて増幅信号を生成する差動増幅回路が一般的に使用されている。

近年、ＤＲＡＭの低消費電力化に加え、ＤＲＡＭのアクセス速度も継続的に向上している。公知の従来設計では、入力レシーバは、入力レシーバの出力ステージのシャント抵抗(ｓｈｕｎｔｒｅｓｉｓｔａｎｃｅ)を配置することにより高速環境でも正しく動作することができる。ただし、漏れ電流の影響により、シャント抵抗を使用すると余分な消費電力が増加し、ＤＲＡＭ全体のパフォーマンスが低下する。

本発明は、同じノード間で増幅器回路と並列に接続されたインバータ回路構造を使用して、従来設計のシャント抵抗と置き換えることができる入力レシーバを提供する。

本発明の入力レシーバは、第１の電流源回路、第２の電流源回路、第１のレールツーレール増幅回路、第１のインバータ回路、および第２のインバータ回路を含む。第１の電流源回路は、動作電圧と第１のノードの間に結合され、第１のバイアス信号に基づいて第１のノードを流れる動作電流を調整する。第２の電流源回路は第２のノードと接地電圧の間に結合され、第２のバイアス信号に基づいて第２のノードを流れる接地電流を調整する。第１のレールツーレールアンプ回路は、第１のノードと第２のノードの間に結合される。第１のレールツーレールアンプ回路は入力信号を受信し、入力信号を基準電圧と比較して、それに応じて増幅信号を出力する。第１のインバータ回路と第１のレールツーレールアンプ回路は、第１のノードと第２のノードの間に並列接続される。第１のインバータ回路は、増幅信号を受信し、反転信号を提供するように構成される。第２のインバータ回路は動作電圧と接地電圧の間に結合される。第２のインバータ回路は、反転信号に従って出力信号を出力するように構成される。

上記に基づくと、本発明の入力レシーバでは、インバータ回路は２つのノードの間にレールツーレール増幅回路と並列接続される。インバータ回路を使用して、レールツーレールアンプ回路によって出力された増幅信号と同じ振幅幅で動作できるため、入力レシーバを高速環境でも正しく動作させ、同時に動作速度と消費電力を兼ね備えることができる。

本発明の上記の特徴および利点をより明白かつ理解し易くするために、以下で実施形態を具体的に説明し、添付の図面と併せて詳細に説明する。

図１は、本発明の実施形態による入力レシーバのブロック図である。図２は、図１の実施形態の入力レシーバの概略回路図である。図３Ａから図３Ｅは、本発明の実施形態による入力レシーバの信号波形を示す概略図である。図４は、本発明の実施形態によるバイアス信号発生器の概略回路図である。図５は、本発明の別の実施形態による入力レシーバの概略回路図である。

図１は、本発明の実施形態による入力レシーバの概略ブロック図であり、図２は、図１の実施形態による入力レシーバの概略回路図である。図１と図２を同時に参照すると、入力レシーバ１００は、ＤＲＡＭおよびスタティックランダムアクセスメモリ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＳＲＡＭ）などの揮発性メモリコンポーネント、フラッシュメモリ、相変化メモリ、抵抗メモリなどの不揮発性メモリコンポーネント、または入力信号の論理レベルを識別する必要があるその他の回路コンポーネントに適している。本実施形態では、入力レシーバ１００は、第１の電流源回路１１０、第２の電流源回路１２０、第１のレールツーレールアンプ回路１３０、第１のインバータ回路１４０、および第２のインバータ回路１５０を含む。

第１の電流源回路１１０は、動作電圧ＶＤＤと第１のノードＮＤ１との間に結合される。第１の電流源回路１１０は、第１のバイアス信号ｐｂｉａｓに基づき第１のノードＮＤ１を流れる動作電流ＩＤＤを調整することができる。図２に示すように、第１の電流源回路１１０は、トランジスタＰＳ１から構成される電流源を含む。トランジスタＰＳ１は、第１のバイアス信号ｐｂｉａｓに基づいて動作電流ＩＤＤを提供する

第２の電流源回路１２０は、第２のノードＮＤ２と接地電圧ＶＳＳとの間に結合される。第２の電流源回路１２０は、第２のバイアス信号ｎｂｉａｓに基づき第２のノードＮＤ２を流れる接地電流ＩＳＳを調整することができる。図２に示すように、第２の電流源回路１２０は、トランジスタＮＳ１から構成される電流源とイネーブルトランジスタＮＥ１を含む。トランジスタＮＳ１は、第２のバイアス信号ｎｂｉａｓに基づき接地電流ＩＳＳを提供する。イネーブルトランジスタＮＥ１は、第２のノードＮＤ２と接地電圧ＶＳＳとの間の回路経路上でトランジスタＮＳ１と直列に接続され、イネーブル信号Ｅｎに基づきオンまたはオフにされる。イネーブル信号Ｅｎは、入力レシーバ１００が有効かどうかを示す。例えば、イネーブル信号Ｅｎが低論理レベルにあるとき、イネーブルトランジスタＮＥ１はオフになり、入力レシーバ１００は動作することができない。イネーブル信号Ｅｎが高論理レベルにあるとき、イネーブルトランジスタＮＥ１はオンになり、入力レシーバ１００は動作することができる。この実施形態では、イネーブルトランジスタＮＥ１はトランジスタＮＳ１と接地電圧ＶＳＳとの間に結合されるが、別の実施形態では、イネーブルトランジスタＮＥ１は第２のノードＮＤ２とトランジスタＮＳ１との間に結合されてもよく、本発明はこれに限定されない。

第１のレールツーレール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）アンプ回路１３０は、第１のノードＮＤ１と第２のノードＮＤ２との間に結合される。第１のレールツーレールアンプ回路１３０は、入力信号ＩＮを受信し、入力信号ＩＮを基準電圧ＶＲＥＦと比較し、それに応じて増幅信号Ｒｃｖ＿ｎを出力するために使用される。

第１のレールツーレールアンプ回路１３０は、第１の差動増幅回路１３２および第２の差動増幅回路１３４を含む。図２に示すように、第１の差動増幅回路１３２と第２の差動増幅回路１３４は、相補的な回路構成、すなわち、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタの構成方法が互いに逆になっている。

より詳細には、第１の差動増幅回路１３２は、第１のＰ型電界効果トランジスタＰ１、第２のＰ型電界効果トランジスタＰ２、第１のＮ型電界効果トランジスタＮ１および第２のＮ型電界効果トランジスタＮ２を含む。第１のＰ型電界効果トランジスタＰ１及び第２のＰ型電界効果トランジスタＰ２の第１端子は第１のノードＮＤ１に共通に結合される。第１のＰ型電界効果トランジスタＰ１の制御端子は入力信号ＩＮを受信する。第２のＰ型電界効果トランジスタＰ２の制御端子は、基準電圧ＶＲＥＦを受信する。第１のＮ型電界効果トランジスタＮ１の第１端子は第１のＰ型電界効果トランジスタＰ１の第２端子に結合される。第２のＮ型電界効果トランジスタＮ２の第１端子は第２のＰ型電界効果トランジスタＰ２の第２端子に結合される。第２のＮ型電界効果トランジスタＮ２及び第１のＮ型電界効果トランジスタＮ１の第２端子は第２のノードＮＤ２に共通に結合される。第１のＮ型電界効果トランジスタＮ１及び第２のＮ型電界効果トランジスタＮ２の制御端子は第２のＮ型電界効果トランジスタＮ２の第１端子に共通に接続される。動作電圧ＶＤＤは、例えば、１．５ボルトであり、基準電圧ＶＲＥＦは、例えば、動作電圧ＶＤＤの半分である。

第２の差動増幅回路１３４は、第３のＰ型電界効果トランジスタＰ３、第４のＰ型電界効果トランジスタＰ４、第３のＮ型電界効果トランジスタＮ３および第４のＮ型電界効果トランジスタＮ４を含む。第３のＰ型電界効果トランジスタＰ３及び第４のＰ型電界効果トランジスタＰ４の第１端子は第１のノードＮＤ１に共通に結合される。第３のＰ型電界効果トランジスタＰ３の第２端子は、第３のＰ型電界効果トランジスタＰ３及び第４のＰ型電界効果トランジスタＰ４の制御端子は第３のＰ型電界効果トランジスタＰ３の第２端子に共通に結合される。第３のＰ型電界効果トランジスタＰ３の第２端子は第２のＮ型電界効果トランジスタＮ２の第１端子に結合される。第４のＰ型電界効果トランジスタＰ４の第２端子は第１のＮ型電界効果トランジスタＮ１の第１端子に結合される。第３のＮ型電界効果トランジスタＮ３の第１端子は第３のＰ型電界効果トランジスタＰ３の第２端子に結合される。第３のＮ型電界効果トランジスタＮ３及び第４のＮ型電界効果トランジスタＮ４の第２端子は第２のノードＮＤ２に共通に結合される。第３のＮ型電界効果トランジスタＮ３の制御端子は基準電圧ＶＲＥＦを受信する。第４のＮ型電界効果トランジスタの第１端子は第４のＰ型電界効果トランジスタＰ４の第２端子に結合され、第４のＮ型電界効果トランジスタの第１端子は増幅信号Ｒｃｖ＿ｎを提供できる。第４のＮ型電界効果トランジスタＮ４制御端子は入力信号ＩＮを受信する。

第１のレールツーレールアンプ回路１３０は、基準電圧ＶＲＥＦを基準として使用して、入力信号ＩＮが高論理レベルであるか低論理レベルであるかを検出することができる。入力信号ＩＮの電圧が高くなると、第１のＰ型電界効果トランジスタＰ１のオン抵抗が大きくなり、第４のＮ型電界効果トランジスタＮ４のオン抵抗が小さくなるので、第４のＮ型電界効果トランジスタＮ４の第１端子で提供される増幅信号Ｒｃｖ＿ｎの電圧を下げることができる。

一方、基準電圧ＶＲＥＦの電圧が高くなると、第２のＰ型電界効果トランジスタＰ２のオン抵抗が大きくなり、第３のＮ型電界効果トランジスタＮ３のオン抵抗が小さくなるため、第１のＮ型電界効果トランジスタＮ１の制御端子の電圧が小さくなり、第４のＰ型電界効果トランジスタＰ４の制御端子の電圧が小さくなる。このようにして、第４のＮ型電界効果トランジスタＮ４の第１端子で提供される増幅信号Ｒｃｖ＿ｎの電圧を上げることができる。上記の動作原理に基づいて、入力信号ＩＮが基準電圧ＶＲＥＦよりも大きい場合、増幅信号Ｒｃｖ＿ｎの電圧が低く引き下げられ、増幅信号Ｒｃｖ＿ｎが低論理レベルとして出力される。入力信号ＩＮが基準電圧ＶＲＥＦ未満の場合、増幅信号Ｒｃｖ＿ｎの電圧は高く引き上げられ、増幅信号Ｒｃｖ＿ｎが高論理レベルとして出力される。

第１のインバータ回路１４０は、例えば、ＣＭＯＳインバータであり、第１のノードＮＤ１と第２のノードＮＤ２との間に第１のレールツーレールアンプ回路１３０と並列接続される。第１のインバータ回路１４０の入力端子は増幅信号Ｒｃｖ＿ｎを受信する。第１のインバータ回路１４０の出力端子は、反転信号Ｒｃｖ＿ｔを提供する。

第２のインバータ回路１５０も、例えば、ＣＭＯＳインバータである。第１のインバータ回路１４０とは異なり、第２のインバータ回路１５０は、動作電圧ＶＤＤと接地電圧ＶＳＳとの間に結合される。この実施形態では、第２のインバータ回路１５０は、反転信号Ｒｃｖ＿ｔを受信することで、出力信号ＯＵＴを生成して出力する。出力信号のスイング範囲は動作電圧と同じになる。

本発明の入力レシーバ１００において、増幅信号Ｒｃｖ＿ｎおよび反転信号Ｒｃｖ＿ｔの電圧スイング範囲は、第１のノードＮＤ１の電圧レベルｓｐおよび第２のノードＮＤ２の電圧レベルｓｎ（図３に示す）により決定される。第１のレールツーレールアンプ回路１３０は、入力信号ＩＮに基づき、入力信号ＩＮと逆相であり、電圧スイング範囲を電圧レベルｓｐと電圧レベルｓｎとの間まで増幅する増幅信号Ｒｃｖ＿ｎを生成することができる。第１のインバータ回路１４０は、増幅信号Ｒｃｖ＿ｎに基づき、入力信号ＩＮと同相であり、電圧スイング範囲を電圧レベルｓｐと電圧レベルｓｎとの間で維持する反転信号Ｒｃｖ＿ｔを生成することができる。

図３Ａから図３Ｅは、本発明の実施形態による入力レシーバの信号波形の概略図である。図２および図３Ａから図３Ｅを同時に参照すると、本実施形態では、図３Ａに示すように、入力信号ＩＮのデューティ比は５０％であり、電圧レベルｓｐおよび電圧レベルｓｎの平均値は動作電圧ＶＤＤの半分（基準電圧ＶＲＥＦと同等）に維持される。理想的な状況では、図３Ｂから図３Ｃに示すように、増幅信号Ｒｃｖ＿ｎのデューティ比および反転信号Ｒｃｖ＿ｔのデューティ比は、どれも入力信号ＩＮのデューティ比と同じである。例えば、動作電圧ＶＤＤは１．５ボルトであり、接地電圧ＶＳＳは０ボルトであり、電圧レベルｓｐは１．０ボルトであり、電圧レベルｓｎは０．５ボルトであるが、本発明はそれに限定されない。

実際には、増幅信号Ｒｃｖ＿ｎのレベル上昇時間とレベル下降時間は、プロセス変動によって異なる。たとえば、製造されたＰ型電界効果トランジスタのしきい値電圧が高く、Ｎ型電界効果トランジスタのしきい値電圧が低い場合、図３Ｄに示すように、第１のレールツーレールアンプ回路１３０によって提供される増幅信号Ｒｃｖ＿ｎの上昇勾配は小さくなり、増幅信号Ｒｃｖ＿ｎの下降勾配は大きくなり、その結果、増幅信号Ｒｃｖ＿ｎのデューティ比サイクルは５０％未満になり、デューティ比不均衡(duty broken)の状況が発生する。

この実施形態で、第１のインバータ回路１４０と第１のレールツーレールアンプ回路１３０の製造条件は同じであるので、第１のインバータ回路１４０によって提供される反転信号Ｒｃｖ＿ｔの勾配も増幅信号Ｒｃｖ＿ｎに応じて変化する。図３Ｅに示すように、反転信号Ｒｃｖ＿ｔの下降勾配が大きくなり、反転信号Ｒｃｖ＿ｔの上昇勾配が小さくなるので、増幅信号Ｒｃｖ＿ｎのデューティ比の減少分を補うことができる。これにより、反転信号Ｒｃｖ＿ｔのデューティ比を、入力信号ＩＮのデューティ比と同じ５０％に戻すことができる。

その後、第２のインバータ回路１５０は、反転信号Ｒｃｖ＿ｔに基づき、入力信号ＩＮと逆相であり、電圧スイング範囲を動作電圧ＶＤＤと接地電圧ＶＳＳの間まで増幅する出力信号ＯＵＴを生成することができる。上記に基づくと、本発明の実施形態の入力レシーバ１００は、第１のノードＮＤ１と第２のノードＮＤ２の間に第１のレールツーレールアンプ回路１３０と並列に接続された第１のインバータ回路１４０を使用して、従来設計のシャント抵抗と置き換えることにより、増幅信号Ｒｃｖ＿ｎのデューティ比の不均衡を補い、これにより高速環境でも正確な動作が可能である。

本発明の入力レシーバ１００では、バイアス信号発生器をさらに含むことができる。バイアス信号発生器は、第１のバイアス信号ｐｂｉａｓと第２のバイアス信号ｎｂｉａｓを生成するために使用される。第１のバイアス信号ｐｂｉａｓと第２のバイアス信号ｎｂｉａｓを適切に配置することで、電圧レベルｓｐと電圧レベルｓｎの平均値を基準電圧ＶＲＥＦと同等に維持できる。

例えば、図４は、本発明の実施形態によるバイアス信号発生器の概略回路図である。図４において、バイアス信号発生器２００は、第３の電流源回路２１０、第４の電流源回路２２０、第２のレールツーレールアンプ回路２３０、第３のインバータ回路２４０および演算増幅回路２５０を含む。

第３の電流源回路２１０は、動作電圧ＶＤＤと第３のノードＮＤ３との間に結合される。図４に示すように、第３の電流源回路２１０は、トランジスタＰＳ２、トランジスタＰＳ３、および電流源ＩＳを含み、トランジスタＰＳ２及びトランジスタＰＳ３で構成される電流ミラーにより第３のノードＮＤ３に電流を供給する。第３の電流源回路２１０は、電流源ＩＳによって生成される電流に基づき第１のバイアス信号ｐｂｉａｓを提供し得る。

第４の電流源回路２２０は、第４のノードＮＤ４と接地電圧ＶＳＳとの間に結合される。第４の電流源回路２２０は、第２のバイアス信号ｎｂｉａｓに基づき第４のノードＮＤ４を流れる電流を調整することができる。図４に示すように、第４の電流源回路２２０は、トランジスタＮＳ２から構成される電流源およびイネーブルトランジスタＮＥ２を含む。トランジスタＮＳ２は、第２のバイアス信号ｎｂｉａｓに基づき第４のノードＮＤ４を流れる電流を提供する。イネーブルトランジスタＮＥ２は、第４のノードＮＤ４と接地電圧ＶＳＳとの間の回路経路上でトランジスタＮＳ２と直列に接続され、イネーブル信号Ｅｎに基づきオンまたはオフにされる。イネーブル信号Ｅｎは、バイアス信号発生器２００が有効かどうかを示す。例えば、イネーブル信号Ｅｎが低論理レベルの場合、イネーブルトランジスタＮＥ２はオフになり、バイアス信号発生器２００は動作できない。イネーブル信号Ｅｎが高論理レベルの場合、イネーブルトランジスタＮＥ２がオンになり、バイアス信号発生器２００が動作できる。この実施形態では、イネーブルトランジスタＮＥ２は、トランジスタＮＳ２と接地電圧ＶＳＳとの間に結合され、別の実施形態では、イネーブルトランジスタＮＥ２は、第４のノードＮＤ４とトランジスタＮＳ２との間に結合されてもよく、本発明はこれに限定されない。

第２のレールツーレールアンプ回路２３０は、第３のノードＮＤ３と第４のノードＮＤ４との間に結合される。第２のレールツーレールアンプ回路２３０は、第３の差動増幅回路２３２および第４の差動増幅回路２３４を含む。図４に示すように、第３の差動増幅回路２３２と第４の差動増幅回路２３４は、相補的な回路構成になっており。

より詳細には、第３の差動増幅回路２３２は、第５のＰ型電界効果トランジスタＰ５、第６のＰ型電界効果トランジスタＰ６、第５のＮ型電界効果トランジスタＮ５および第６のＮ型電界効果トランジスタＮ６を含む。第３の差動増幅回路２３２は、第３の差動増幅回路２３２の第５のＰ型電界効果トランジスタＰ５の制御端子が基準電圧ＶＲＥＦを受信することを除いて、第１の差動増幅回路１３２とほぼ同じである。

第４の差動増幅回路２３４は、第７のＰ型電界効果トランジスタＰ７、第８のＰ型電界効果トランジスタＰ８、第７のＮ型電界効果トランジスタＮ７および第８のＮ型電界効果トランジスタＮ８を含む。第４の差動増幅回路２３４は、第４の差動増幅回路２３４の第８のＮ型電界効果トランジスタＮ８の制御端子が基準電圧ＶＲＥＦを受信し、第８のＮ型電界効果トランジスタＮ８の第１端子が演算増幅回路２５０と、第５のＰ型電界効果トランジスタＰ５と第６のＰ型電界効果トランジスタＰ６との間のノードとに比較信号ＣＭＰを提供することを除いて、第２の差動増幅回路１３４とほぼ同じである。以上の回路構成により、第２のレールツーレールアンプ回路２３０は、基準電圧ＶＲＥＦに応じて、比較信号ＣＭＰを演算増幅回路２５０に出力することができる。

第３のインバータ回路２４０は、例えば、ＣＭＯＳインバータであり、第３のノードＮＤ３と第４のノードＮＤ４との間に第２のレールツーレールアンプ回路２３０と並列接続される。第３のインバータ回路２４０の入力端子も基準電圧ＶＲＥＦを受信する。

演算増幅回路２５０の非反転入力端子は、基準電圧ＶＲＥＦを受信する。演算増幅回路２５０の反転入力端子は、比較信号ＣＭＰを受信する。演算増幅回路２５０の出力端子は、第２のバイアス信号ｎｂｉａｓを第４の電流源回路２２０に出力する。上記の回路構成に基づいて、バイアス信号発生器２００は、適切な第１のバイアス信号ｐｂｉａｓおよび第２のバイアス信号ｎｂｉａｓを生成して、電圧レベルｓｐおよび電圧レベルｓｎの平均値を基準電圧ＶＲＥＦに維持することができる。

図５は、本発明の別の実施形態による入力レシーバ回路の概略図である。この実施形態では、入力レシーバ３００は、第１の電流源回路３１０、第２の電流源回路３２０、第１のレールツーレールアンプ回路３３０および第１のインバータ回路３４０を含む。上記の構成要素の機能は、前述の実施形態の対応する構成要素の機能と同じまたは同様であるので、その詳細な内容はここでは繰り返さない。

上記の実施形態とは異なり、この実施形態では、入力レシーバ３００は、第２のインバータ回路３６０と第１のインバータ回路３４０との間に第４のインバータ回路３５０をさらに含み、第２のインバータ回路１５０が第２のインバータ回路３６０によって置き換えられる。図５に示すように、第４のインバータ回路３５０は、第９のＰ型電界効果トランジスタＰ９、第１０のＰ型電界効果トランジスタＰ１０、第９のＮ型電界効果トランジスタＮ９および第１０のＮ型電界効果トランジスタＮ１０を含む。第９のＰ型電界効果トランジスタＰ９の第１端子は動作電圧ＶＤＤを受信する。第９のＰ型電界効果トランジスタＰ９の制御端子は接地電圧ＶＳＳを受信する。第１０のＰ型電界効果トランジスタＰ１０の第１端子は第９のＰ型電界効果トランジスタＰ９の第２端子に結合される。第１０のＰ型電界効果トランジスタＰ１０第２端子は中間信号ＩＮＴを提供する。第１０のＰ型電界効果トランジスタの制御端子は反転信号Ｒｃｖ＿ｔを受信する。第９のＮ型電界効果トランジスタＮ９の第１端子は第１０のＰ型電界効果トランジスタＰ１０の第２端子に結合される。第９のＮ型電界効果トランジスタＮ９の制御端子は反転信号Ｒｃｖ＿ｔを受信する。第１０のＮ型電界効果トランジスタＮ１０の第１端子は第９のＮ型電界効果トランジスタＮ９の第２端子に結合される。第１０のＮ型電界効果トランジスタＮ１０の第２端子は接地電圧ＶＳＳに結合される。第１０のＮ型電界効果トランジスタＮ１０の制御端子は動作電圧ＶＤＤを受信する。

図５に示すように、第２のインバータ回路３６０は、第１１のＰ型電界効果トランジスタＰ１１、第１２のＰ型電界効果トランジスタＰ１２、第１１のＮ型電界効果トランジスタＮ１１、および第１２のＮ型電界効果トランジスタＮ１２を含む。第１１のＰ型電界効果トランジスタＰ１１の第１端子は動作電圧ＶＤＤを受ける。第１１のＰ型電界効果トランジスタＰ１１の制御端子は第２のノードＮＤ２に結合される。第１２のＰ型電界効果トランジスタＰ１２の第１端子は第１１のＰ型電界効果トランジスタＰ１１の第２端子に結合される。第１２のＰ型電界効果トランジスタＰ１２の第２端子は、出力信号ＯＵＴを提供する。第１２のＰ型電界効果トランジスタの制御端子は中間信号ＩＮＴを受信する。第１１のＮ型電界効果トランジスタＮ１１の第１端子は第１２のＰ型電界効果トランジスタＮ１２の第２端子に結合される。第１１のＮ型電界効果トランジスタＮ１１の制御端子は中間信号ＩＮＴを受信する。第１２のＮ型電界効果トランジスタＮ１２の第１端子は第１１のＮ型電界効果トランジスタＮ１１の第２端子に結合される。第１２のＮ型電界効果トランジスタＮ１２の第２端子は接地電圧ＶＳＳに結合される。第１２のＮ型電界効果トランジスタＮ１２の制御端子は第１のノードＮＤ１に結合される。以上に基づき、本発明の実施の形態では、入力レシーバ３００に第４のインバータ回路３５０が追加されている。その結果、インバータ回路構成が補強され、より良い性能が得られる。また、出力信号ＯＵＴを提供するための第２のインバータ回路３６０は、さらに第２のノードＮＤ２の電圧と第１のノードＮＤ１の電圧により制御されるため、電圧スイングを低減することができる。

まとめると、本発明の入力レシーバでは、インバータ回路は２つのノード間でレールツーレールアンプ回路と並列接続される。インバータ回路を使用して、レールツーレールアンプ回路で出力される増幅信号を補償して、インバータ回路が出力する反転信号のデューティ比をレールツーレールアンプ回路に入力される信号と同じデューティ比に戻すことができる。このようにして、入力レシーバは高速環境でも正しく動作すると同時に、動作速度と消費電力を兼ね備えることができる。

１００、３００：入力レシーバ
１１０、３１０：第１の電流源回路
１２０、３２０：第２の電流源回路
１３０、３３０：第１のレールツーレールアンプ回路
１３２：第１の差動増幅回路
１３４：第２の差動増幅回路
１４０、３４０：第１のインバータ回路
１５０、３６０：第２のインバータ回路
２００：バイアス信号発生器
２１０：第３の電流源回路
２２０：第４の電流源回路
２３０：第２のレールツーレールアンプ回路
２３２：第３の差動増幅回路
２３４：第４の差動増幅回路
２４０：第３のインバータ回路
２５０：演算増幅回路
３５０：第４のインバータ回路
ＣＭＰ：比較信号
ＩＤＤ：動作電流
ＩＮ：入力信号
ＩＳ：電流源
ＩＳＳ：接地電流
Ｎ１〜Ｎ１２：第１〜第１２のＮ型電界効果トランジスタ
ＮＤ１：第１のノード
ＮＤ２：第２のノード
ＮＤ３：第３のノード
ＮＤ４：第４のノード
ＮＥ１、ＮＥ２：イネーブルトランジスタ
ＮＳ１〜ＮＳ２、ＰＳ１〜ＰＳ３：トランジスタ
ｎｂｉａｓ：第２のバイアス信号
ＯＵＴ：出力信号
ＩＮＴ：中間信号
Ｐ１〜Ｐ１２：第１〜第１２のＰ型電界効果トランジスタ
ｐｂｉａｓ：第１のバイアス信号
Ｒｃｖ＿ｎ：増幅信号
Ｒｃｖ＿ｔ：反転信号
ｓｎ、ｓｐ：電圧レベル
ＶＤＤ：動作電圧
ＶＲＥＦ：基準電圧
ＶＳＳ：接地電圧

Claims

動作電圧と第１のノードとの間に結合され、第１のバイアス信号に基づき、前記第１のノードを流れる動作電流を調整するように構成される第１の電流源回路と、
第２のノードと接地電圧との間に結合され、第２のバイアス信号に基づき、前記第２のノードを流れる接地電流を調整するように構成される第２の電流源回路と、
前記第１のノードと第２のノードとの間に結合され、入力信号を受信するとともに、前記入力信号と基準電圧を比較し、それに応じて増幅信号を出力するように構成される第１のレールツーレールアンプ回路と、
前記第１のノードと前記第２のノードの間に前記第１のレールツーレールアンプ回路と並列接続され、前記増幅信号を受信し、反転信号を提供するように構成される第１のインバータ回路と、
前記動作電圧と前記接地電圧の間に結合され、前記反転信号に従って出力信号を出力するように構成され第２のインバータ回路と、を含む入力レシーバ。
前記第２の電流源回路が、
前記第２のバイアス信号に基づき前記接地電流を調整するように構成される電流源と、
前記第２のノードと前記接地電圧との間の回路経路上で前記電流源と直列に接続され、イネーブル信号に基づきオンまたはオフにされるように構成されるイネーブルトランジスタと、を含む請求項１に記載の入力レシーバ。
前記第１のレールツーレールアンプ回路が、第１の差動増幅回路と第２の差動増幅回路を有し、前記第１の差動増幅回路と前記第２の差動増幅回路が相補的な回路構成になっている、請求項１に記載の入力レシーバ。
前記第１の差動増幅回路が、
第１端子が前記第１のノードと結合し、制御端子が前記入力信号を受信する第１のＰ型電界効果トランジスタと、
第１端子が前記第１のノードと結合し、制御端子が前記基準電圧を受信する第２のＰ型電界効果トランジスタと、
第１端子が前記第１のＰ型電界効果トランジスタの第２端子と結合し、第２端子が前記第２のノードと結合する第１のＮ型電界効果トランジスタと、
第１端子が前記第２のＰ型電界効果トランジスタの第２端子と結合し、第２端子が前記第２のノードと結合し、制御端子が第１端子及び前記第１のＮ型電界効果トランジスタの制御端子と結合する、第２のＮ型電界効果トランジスタと、を含み、
前記第２の差動増幅回路が、
第１端子が前記第１のノードと結合し、第２端子が制御端子及び前記第２のＮ型電界効果トランジスタの第１端子と結合する、第３のＰ型電界効果トランジスタと、
第１端子が前記第１のノードと結合し、第２端子が前記第１のＮ型電界効果トランジスタの第１端子と結合し、制御端子が前記第３のＰ型電界効果トランジスタの制御端子と結合する、第４のＰ型電界効果トランジスタと、
第１端子が前記第３のＰ型電界効果トランジスタの第２端子と結合し、第２端子が前記第２のノードと結合し、制御端子が前記基準電圧を受信する、第３のＮ型電界効果トランジスタと、
第１端子が前記第４のＰ型電界効果トランジスタの第２端子と結合するとともに、前記増幅信号を提供し、第２端子が前記第２のノードと結合し、制御端子が前記入力信号を受信する、第４のＮ型電界効果トランジスタと、を含む、請求項３に記載の入力レシーバ。
前記入力レシーバが更にバイアス信号発生器を含み、
前記バイアス信号発生器が、
前記動作電圧と第３のノードとの間に結合され、第１電流源を含むとともに前記第１電流源に基づき、前記第１のバイアス信号及び前記第３のノードを流れる電流を提供するように構成される、第３の電流源回路と、
第４のノードと前記接地電圧との間に結合され、前記第２のバイアス信号に基づき前記第４のノードを流れる電流を調整するように構成される、第４の電流源回路と、
前記第３のノードと前記第４のノードとの間に結合され、前記基準電圧に基づき、比較信号を出力するように構成される、第２のレールツーレールアンプ回路と、
前記第３のノードと前記第４のノードとの間に前記第２のレールツーレールアンプ回路と並列接続され、前記基準電圧を受信するように構成される、第３のインバータ回路と、
前記基準電圧と前記比較信号を受信し、前記第２バイアス信号を出力するように構成される、演算増幅回路と、を含む、
請求項１に記載の入力レシーバ。
前記第４の電流源回路が、
前記第２のバイアス信号に基づき前記第４のノードを流れる電流を調整するように構成される、第２の電流源と、
前記第４のノードと前記接地電圧との間の回路経路上で前記第２電流源と直列に接続され、イネーブル信号に基づきオンまたはオフにされるように構成されるイネーブルトランジスタとを含む、請求項５に記載の入力レシーバ。
前記第２のレールツーレールアンプ回路が第３の差動増幅回路と第４の差動増幅回路を有し、前記第３の差動増幅回路と前記第４の差動増幅回路が相補的な回路構成になっている、請求項５に記載の入力レシーバ。
前記第３の差動増幅回路が、
第１端子が前記第３のノードと結合し、制御端子が前記基準電圧を受信する第５のＰ型電界効果トランジスタと、
第１端子が前記第３のノードと結合し、制御端子が前記基準電圧を受信する第６のＰ型電界効果トランジスタと、
第１端子が前記第５のＰ型電界効果トランジスタの第２端子と結合し、第２端子が前記第４のノードと結合し、制御端子が前記基準電圧を受信する第５のＮ型電界効果トランジスタと、
第１端子が前記第６のＰ型電界効果トランジスタの第２端子と結合し、第２端子が前記第４のノードと結合し、制御端子が前記基準電圧を受信する第６のＮ型電界効果トランジスタとを含み、
前記第４の差動増幅回路が、
第１端子が前記第３のノードと結合し、制御端子が前記基準電圧を受信する第７のＰ型電界効果トランジスタと、
第１端子が前記第３のノードと結合し、第２端子が前記第５のＮ型電界効果トランジスタの第１端子と結合し、制御端子が前記基準電圧を受信する第８のＰ型電界効果トランジスタと、
第１端子が前記第７のＰ型電界効果トランジスタの第２端子と結合し、第２端子が前記第４のノードと結合し、制御端子が前記基準電圧を受信する第７のＮ型電界効果トランジスタと、
第１端子が前記第８のＰ型電界効果トランジスタの第２端子と結合するとともに、前記比較信号を提供し、第２端子が前記第４のノードと結合し、制御端子が前記基準電圧を受信する第８のＮ型電界効果トランジスタと、を含む、請求項７に記載の入力レシーバ。
前記第１のインバータ回路と前記第２のインバータ回路との間に結合され、前記増幅信号を受信して中間信号を前記第２のインバータ回路に提供するように構成される、第４のインバータ回路を更に含む請求項１に記載の入力レシーバ。
前記第４のインバータ回路が、
第１端子が前記動作電圧を受信し、制御端子が前記接地電圧を受信する第９のＰ型電界効果トランジスタと、
第１端子が前記第９のＰ型電界効果トランジスタの第２端子と結合され、第２端子が前記出力信号を提供し、制御端子が前記反転信号を受信する第１０のＰ型電界効果トランジスタと、
第１の端子が第１０のＰ型電界効果トランジスタの第２端子と結合され、制御端子が前記反転信号を受信する第９のＮ型電界効果トランジスタと、
第１端子が前記第９のＮ型電界効果トランジスタの第２端子と結合され、第２端子が前記接地電圧を受信し、制御端子が前記動作電圧を受信する第１０のＮ型電界効果トランジスタと、を含む、請求項９に記載の入力レシーバ。
前記第２のインバータ回路が、前記第１のノードの電圧および前記第２のノードの電圧により制御されるように構成され、前記第２のインバータ回路が、前記中間信号を受信して前記出力信号を出力する、請求項９に記載の入力レシーバ。
前記第２のインバータ回路が、
第１端子が前記動作電圧を受信し、制御端子が前記第２のノードに結合される第１１のＰ型電界効果トランジスタと、
第１端子が前記第１１のＰ型電界効果トランジスタの第２端子と結合され、第２端子が前記第２出力信号を提供し、制御端子が前記中間信号を受信する第１２のＰ型電界効果トランジスタと、
第１端子が前記第１２のＰ型電界効果トランジスタの第２端子と結合され、制御端子が前記中間信号を受信する第１１のＮ型電界効果トランジスタと、
第１端子が前記第１１のＮ型電界効果トランジスタの第２端子と結合され、第２端子が前記接地電圧を受信し、制御端子が前記第１のノードに結合される第１２のＮ型電界効果トランジスタと、を含む、請求項１１に記載の入力レシーバ。