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TWI739558B - 訊號接收電路、記憶體儲存裝置及等化器電路的校準方法 - Google Patents

訊號接收電路、記憶體儲存裝置及等化器電路的校準方法 Download PDF

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TWI739558B
TWI739558B TW109128364A TW109128364A TWI739558B TW I739558 B TWI739558 B TW I739558B TW 109128364 A TW109128364 A TW 109128364A TW 109128364 A TW109128364 A TW 109128364A TW I739558 B TWI739558 B TW I739558B
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signal
circuit
sampling
frequency
equalizer circuit
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Inventor
洪振紘
陳聖文
孫世洋
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群聯電子股份有限公司
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Priority to US17/067,776 priority patent/US11206157B1/en
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Abstract

一種訊號接收電路、記憶體儲存裝置及等化器電路的校準方法。所述校準方法包括：接收第一訊號；由等化器電路根據控制參數調整第一訊號並輸出第二訊號；根據第一參考訊號與第二訊號產生第一取樣訊號，其中第一取樣訊號反映第一訊號所傳遞的資料；以及根據第二參考訊號與第二訊號產生第二取樣訊號並根據第二取樣訊號調整控制參數以校準等化器電路。第一參考訊號的電壓值不同於第二參考訊號的電壓值。

Description

訊號接收電路、記憶體儲存裝置及等化器電路的校準方法
本發明是有關於一種電子電路的校準技術，且特別是有關於一種訊號接收電路、記憶體儲存裝置及等化器電路的校準方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了克服訊號傳輸時的通道損耗，接收端電路會使用等化器對接收到的訊號進行補償並使用時脈資料回復電路來對訊號進行相位鎖定。此外，對於不同的通道狀態，等化器 所使用的參數需要對應調整，以達到較佳的調變效率。傳統上可在等化器附近設置校準電路，以對等化器使用的參數進行調整。
然而，傳統的等化器校準電路，需要對訊號進行分壓、濾波及相位偵測等額外操作，使得電路設計上的複雜度較高。此外，傳統的等化器校準電路不容易找出訊號的高頻成分與低頻成分之間的分界且容易受雜訊影響而產生誤動作。再者，傳統的等化器校準電路在低損耗(low loss)通道時，也往往無法對低頻訊號進行有效校準。
本發明提供一種訊號接收電路、記憶體儲存裝置及等化器電路的校準方法，可提高等化器電路的校準效率。
本發明的範例實施例提供一種訊號接收電路，其包括等化器電路、時脈資料回復電路及校準控制電路。所述等化器電路用以接收第一訊號並根據控制參數調整所述第一訊號以輸出第二訊號。所述時脈資料回復電路耦接至所述等化器電路並用以根據第一參考訊號與所述第二訊號產生第一取樣訊號，其中所述第一取樣訊號反映所述第一訊號所傳遞的資料。所述校準控制電路耦接至所述等化器電路與所述時脈資料回復電路。所述校準控制電路用以根據第二參考訊號與所述第二訊號產生第二取樣訊號並根據所述第二取樣訊號調整所述控制參數以校準所述等化器電路。所述第一參考訊號的電壓值不同於所述第二參考訊號的電壓值。
在本發明的一範例實施例中，所述校準控制電路包括比較電路與決策電路。所述比較電路用以比較所述第二參考訊號與所述第二訊號並產生所述第二取樣訊號。所述決策電路耦接至所述比較電路並用以根據所述第二取樣訊號決定計數值。所述計數值反映所述第二取樣訊號中的第一取樣值的總數。所述決策電路更用以根據所述計數值調整所述控制參數。
在本發明的一範例實施例中，所述決策電路根據所述計數值調整所述控制訊號的操作包括：在分析所述第二取樣訊號中的N個取樣值後，若所述計數值不符合預設條件，重置所述計數值並調整所述控制參數；以及在分析所述第二取樣訊號中的所述N個取樣值後，若所述計數值符合所述預設條件，記錄所述控制參數。
在本發明的一範例實施例中，所述校準控制電路調整所述控制參數的操作包括：調整所述等化器電路的低頻增益或所述等化器電路的高頻增益。
在本發明的一範例實施例中，所述訊號接收電路更包括參考訊號調整電路。所述參考訊號調整電路耦接至所述校準控制電路並用以調整所述第二參考訊號的所述電壓值。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及資料接收電路。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可 複寫式非揮發性記憶體模組。所述資料接收電路設置於所述連接介面單元中。所述資料接收電路包括等化器電路且所述資料接收電路用以接收第一訊號。所述等化器電路用以根據控制參數調整所述第一訊號以輸出第二訊號。所述資料接收電路更用以根據第一參考訊號與所述第二訊號產生第一取樣訊號，其中所述第一取樣訊號反映所述第一訊號所傳遞的資料。所述資料接收電路更用以根據第二參考訊號與所述第二訊號產生第二取樣訊號並根據所述第二取樣訊號調整所述控制參數以校準所述等化器電路。所述第一參考訊號的電壓值不同於所述第二參考訊號的電壓值。
在本發明的一範例實施例中，所述資料接收電路更包括比較電路與決策電路。所述比較電路用以比較所述第二參考訊號與所述第二訊號並產生所述第二取樣訊號。所述決策電路耦接至所述比較電路並用以根據所述第二取樣訊號決定計數值。所述計數值反映所述第二取樣訊號中的第一取樣值的總數。所述決策電路更用以根據所述計數值調整所述控制參數。
在本發明的一範例實施例中，所述決策電路根據所述計數值調整所述控制訊號的操作包括：在分析所述第二取樣訊號中的N個取樣值後，若所述計數值不符合預設條件，重置所述計數值並調整所述控制參數；以及在分析所述第二取樣訊號中的所述N個取樣值後，若所述計數值符合所述預設條件，記錄所述控制參數。
在本發明的一範例實施例中，所述資料接收電路調整所 述控制參數的操作包括：調整所述等化器電路的低頻增益或所述等化器電路的高頻增益。
在本發明的一範例實施例中，調整所述等化器電路的所述低頻增益或所述等化器電路的所述高頻增益的操作包括：根據所述第一取樣訊號判斷所述第一訊號為低頻訊號或高頻訊號；若所述第一訊號為所述低頻訊號，調整所述等化器電路的所述低頻增益；以及若所述第一訊號為所述高頻訊號，調整所述等化器電路的所述高頻增益。
在本發明的一範例實施例中，調整所述等化器電路的所述低頻增益或所述等化器電路的所述高頻增益的操作包括：根據所述第一取樣訊號獲得低頻訊號；利用所述低頻訊號調整所述等化器電路的所述低頻增益；根據所述第一取樣訊號獲得高頻訊號；以及利用所述高頻訊號調整所述等化器電路的所述高頻增益。
在本發明的一範例實施例中，所述訊號接收電路更用以調整所述第二參考訊號的所述電壓值。
本發明的範例實施例另提供一種等化器電路的校準方法，其用於記憶體儲存裝置。所述校準方法包括：接收第一訊號；由等化器電路根據控制參數調整所述第一訊號並輸出第二訊號；根據第一參考訊號與所述第二訊號產生第一取樣訊號，其中所述第一取樣訊號反映所述第一訊號所傳遞的資料；以及根據第二參考訊號與所述第二訊號產生第二取樣訊號並根據所述第二取樣訊號調整所述控制參數以校準所述等化器電路。所述第一參考訊號 的電壓值不同於所述第二參考訊號的電壓值。
在本發明的一範例實施例中，根據所述第二參考訊號與所述第二訊號產生所述第二取樣訊號並根據所述第二取樣訊號調整所述控制參數以校準所述等化器電路步驟包括：比較所述第二參考訊號與所述第二訊號並產生所述第二取樣訊號；根據所述第二取樣訊號決定計數值，其中所述計數值反映所述第二取樣訊號中的第一取樣值的總數；以及根據所述計數值調整所述控制參數。
在本發明的一範例實施例中，根據所述計數值調整所述控制訊號的步驟包括：在分析所述第二取樣訊號中的N個取樣值後，若所述計數值不符合預設條件，重置所述計數值並調整所述控制參數；以及在分析所述第二取樣訊號中的所述N個取樣值後，若所述計數值符合所述預設條件，記錄所述控制參數。
在本發明的一範例實施例中，調整所述控制參數的步驟包括：調整所述等化器電路的低頻增益或所述等化器電路的高頻增益。
在本發明的一範例實施例中，調整所述等化器電路的所述低頻增益或所述等化器電路的所述高頻增益的步驟包括：根據所述第一取樣訊號判斷所述第一訊號為低頻訊號或高頻訊號；若所述第一訊號為所述低頻訊號，調整所述等化器電路的所述低頻增益；以及若所述第一訊號為所述高頻訊號，調整所述等化器電路的所述高頻增益。
在本發明的一範例實施例中，調整所述等化器電路的所 述低頻增益或所述等化器電路的所述高頻增益的步驟包括：根據所述第一取樣訊號獲得低頻訊號；利用所述低頻訊號調整所述等化器電路的所述低頻增益；根據所述第一取樣訊號獲得高頻訊號；以及利用所述高頻訊號調整所述等化器電路的所述高頻增益。
在本發明的一範例實施例中，所述的等化器電路的校準方法更包括：經由參考訊號調整電路調整所述第二參考訊號的所述電壓值。
在本發明的一範例實施例中，所述第二參考訊號的所述電壓值相較於所述第一參考訊號的所述電壓值更遠離所述第二訊號的震盪中心電壓。
基於上述，在接收第一訊號後，等化器電路可根據控制參數調整第一訊號並輸出所述第二訊號。接著，第一取樣訊號可根據第一參考訊號與所述第二訊號而產生，以反映所述第一訊號所傳遞的資料。另外，第二取樣訊號可根據第二參考訊號與所述第二訊號而產生，且所述控制參數可根據所述第二取樣訊號而調整，以校準所述等化器電路。特別是，所述第一參考訊號的電壓值不同於所述第二參考訊號的電壓值。藉此，可有效提高對於等化器電路的校準效率。
10:訊號接收電路
101:等化器電路
102:時脈資料回復電路
103:校準控制電路
1031:比較電路
1032:決策電路
104:參考訊號調整電路
S_1,S_2,S_Ref(1),S_Ref(2),S_Clk,S_Error,S_Data,S_Ref,S_Adj:訊號
V_Center,Vth_Data,Vth_Data’,Vth_Error,Vth_Error’:電壓準位
T0,T1,T2:時間點
40:記憶體儲存裝置
41:連接介面單元
42:記憶體控制電路單元
43:可複寫式非揮發性記憶體模組
S501:步驟(接收第一訊號)
S502:步驟(由等化器電路根據控制參數調整所述第一訊號並輸出第二訊號)
S503:步驟(根據第一參考訊號與所述第二訊號產生第一取樣訊號，其中所述第一取樣訊號反映所述第一訊號所傳遞的資料)
S504:步驟(根據第二參考訊號與所述第二訊號產生第二取樣訊號並根據所述第二取樣訊號調整所述控制參數，以校準所述等化器電路)
S601:步驟(啟動低頻校準)
S602:步驟(設定第二參考訊號的電壓值)
S603:步驟(第二參考訊號的電壓值是否大於第一參考訊號的電壓值)
S604:步驟(對第二訊號的低頻部分進行取樣並更新計數值，其反映第二訊號的電壓值大於第二參考訊號的電壓值的取樣次數)
S605:步驟(對第二訊號的低頻部分進行取樣並更新計數值，其反映第二訊號的電壓值小於第二參考訊號的電壓值的取樣次數)
S606:步驟(取樣值的總數是否足夠)
S607:步驟(計數值是否符合預設條件)
S608:步驟(重置計數值)
S609:步驟(調整等化器電路的低頻增益)
S610:步驟(記錄控制參數)
S701:步驟(啟動高頻校準)
S702:步驟(設定第二參考訊號的電壓值)
S703:步驟(第二參考訊號的電壓值是否大於第一參考訊號的電壓值)
S704:步驟(對第二訊號的高頻部分進行取樣並更新計數值，其反映第二訊號的電壓值大於第二參考訊號的電壓值的取樣次數)
S705:步驟(對第二訊號的高頻部分進行取樣並更新計數值，其反映第二訊號的電壓值小於第二參考訊號的電壓值的取樣次數)
S706:步驟(取樣值的總數是否足夠)
S707:步驟(計數值是否符合預設條件)
S708:步驟(重置計數值)
S709:步驟(調整等化器電路的高頻增益)
S710:步驟(記錄控制參數)
圖1是根據本發明的一範例實施例所繪示的訊號接收電路的 示意圖。
圖2是根據本發明的一範例實施例所繪示的第二訊號的示意圖。
圖3是根據本發明的部分範例實施例所繪示的等化器電路的校準的時機的示意圖。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明的一範例實施例所繪示的等化器電路的校準方法的流程圖。
圖6是根據本發明的一範例實施例所繪示的等化器電路的校準方法的流程圖。
圖7是根據本發明的一範例實施例所繪示的等化器電路的校準方法的流程圖。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至 少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的訊號接收電路的示意圖。請參照圖1，訊號接收電路10包括等化器電路101、時脈資料回復(Clock and Data Recovery,CDR)電路102及校準控制電路103。
等化器電路101可接收訊號(亦稱為第一訊號)S_1。等化器電路101可根據至少一控制參數來調整訊號S_1並產生訊號(亦稱為第二訊號)S_2。例如，等化器電路101可根據所述控制參數來對訊號S_1進行補償以產生訊號S_2。訊號S_2可反映等化器電路101當前使用的控制參數對訊號S_1的調整結果。此外，所述控制參數可包括等化器電路101使用的VGA參數、HFPK參數及/或LFPK參數等，且可調整的控制參數不限於此。
在一範例實施例中，等化器電路101可包括線性等化器、連續時間線性等化器(Continuous-Time Linear Equalizer,CTLE)、無限脈衝響應電路(Infinite Impulse Response,IIR)及決策回授等化器(Decision Feedback Equalizer,DFE)的至少其中之一。等化器電路101可根據當前的通道狀態對訊號S_1進行補償(例如放大)以產生訊號S_2。
時脈資料回復電路102耦接至等化器電路101。時脈資料回復電路102可接收訊號S_2與訊號(亦稱為第一參考訊號)S_Ref(1)。時脈資料回復電路102可根據訊號S_Ref(1)與訊號S_2產生訊號(亦稱為第一取樣訊號)S_Data。訊號S_Data可反映 訊號S_1所傳遞的資料(例如位元“1”或“0”)。
在一範例實施例中，時脈資料回復電路102可根據訊號(亦稱為時脈訊號或高速時脈訊號)S_Clk與訊號S_Ref(1)來取樣訊號S_2以產生訊號S_Data。訊號S_Clk可提供一個取樣時脈以對訊號S_2進行取樣。訊號S_Ref(1)的電壓值可作為一個參考電壓準位(亦稱為第一參考電壓準位)以與訊號S_2的電壓值進行比較。例如，響應於訊號S_Clk的每一個上升緣(及/或下降緣)，訊號S_2的電壓值可與訊號S_Ref(1)的電壓值進行比較。訊號S_Data可根據訊號S_2的電壓值與訊號S_Ref(1)的電壓值之間每一次的比較結果(即訊號S_2的電壓值大於或小於訊號S_Ref(1)的電壓值)而產生，以反映原始的訊號S_1所傳遞的位元資料。
在一範例實施例中，時脈資料回復電路102也可對訊號S_2執行相位鎖定以產生訊號S_Data。例如，時脈資料回復電路102可包括相位偵測電路(未繪示)、充電電路(未繪示)及壓控振盪器(未繪示)。藉由相位偵測電路、充電電路及壓控振盪器的共同運作，時脈資料回復電路102可逐漸將訊號S_2的相位與訊號S_Data的相位保持同步。此外，時脈資料回復電路102可將訊號S_Clk傳送至校準控制電路103。
校準控制電路103耦接至等化器電路101與時脈資料回復電路102。校準控制電路103可接收訊號(亦稱為第二參考訊號)S_Ref(2)、訊號S_2及訊號S_Clk。須注意的是，訊號S_Ref(1)的電壓值不同於訊號S_Ref(2)的電壓值。校準控制電路103可根 據訊號S_Ref(2)、訊號S_2及訊號S_Clk產生訊號(亦稱為第二取樣訊號)S_Error。
在一範例實施例中，校準控制電路103可根據訊號S_Clk與訊號S_Ref(2)來取樣訊號S_2以產生訊號S_Error。訊號S_Clk可提供一個取樣時脈以對訊號S_2進行取樣。訊號S_Ref(2)的電壓值可作為一個參考電壓準位(亦稱為第二參考電壓準位)以與訊號S_2的電壓值進行比較。例如，響應於訊號S_Clk的每一個上升緣(及/或下降緣)，訊號S_2的電壓值可與訊號S_Ref(2)的電壓值進行比較。訊號S_Error可根據訊號S_2的電壓值與訊號S_Ref(2)的電壓值之間每一次的比較結果(即訊號S_2的電壓值大於或小於訊號S_Ref(2)的電壓值)而產生。
校準控制電路103可根據訊號S_Error來調整等化器電路101所使用的控制參數以校準等化器電路101。例如，校準控制電路103可根據訊號S_Error來發送訊號(亦稱為調整訊號)S_Adj至等化器電路101以藉由訊號S_Adj來調整等化器電路101所使用的控制參數。例如，等化器電路101對於訊號S_1的補償能力可藉由調整等化器電路101的控制參數來進行調整。等化器電路101可根據此動態調整的控制參數來持續對訊號S_1進行調變與補償並產生訊號S_2。
在一範例實施例中，校準控制電路103可包括可程式化之一般用途或特殊用途的微處理器、嵌入式控制器、數位訊號處理器(Digital Signal Processor,DSP)、可程式化控制器、特殊應用 積體電路(Application Specific Integrated Circuits,ASIC)、可程式化邏輯裝置(Programmable Logic Device,PLD)或其他類似裝置或這些裝置的組合。
在一範例實施例中，訊號接收電路10更包括參考訊號調整電路104。參考訊號調整電路104耦接至校準控制電路103。參考訊號調整電路104可用以調整訊號S_Ref(2)的電壓值。例如，參考訊號調整電路104可接收訊號(亦稱為預設參考訊號)S_Ref。訊號S_Ref可具有一預設電壓值。參考訊號調整電路104可藉由提高或降低訊號S_Ref的電壓值(即預設電壓值)以產生訊號S_Ref(2)。參考訊號調整電路104可將訊號S_Ref(2)提供至校準控制電路103。
在一範例實施例中，參考訊號調整電路104也可耦接至時脈資料回復電路102並可提供訊號S_Ref(1)至時脈資料回復電路102。例如，訊號S_Ref(1)可藉由提高或降低訊號S_Ref的電壓值而產生。
在一範例實施例中，訊號S_2為震盪訊號。在一範例實施例中，訊號S_Ref(2)的電壓值相較於訊號S_Ref(1)的電壓值更遠離訊號S_2的震盪中心電壓。例如，訊號S_2的震盪中心電壓是指訊號S_2的震盪中心處的電壓準位。
圖2是根據本發明的一範例實施例所繪示的第二訊號的示意圖。請參照圖2，訊號S_2可包含低頻訊號與高頻訊號。電壓準位V_Center用以表示訊號S_2的震盪中心電壓。
在一範例實施例中，電壓準位Vth_Data用以表示訊號S_Ref(1)的電壓值，且電壓準位Vth_Error用以表示訊號S_Ref(2)的電壓值。電壓準位Vth_Error高於電壓準位Vth_Data，表示訊號S_Ref(2)的電壓值高於訊號S_Ref(1)的電壓值。在此範例實施例中，電壓準位Vth_Error相較於電壓準位Vth_Data更遠離電壓準位V_Center。
在一範例實施例中，電壓準位Vth_Data’用以表示訊號S_Ref(1)的電壓值，且電壓準位Vth_Error’用以表示訊號S_Ref(2)的電壓值。電壓準位Vth_Error’低於電壓準位Vth_Data’，表示訊號S_Ref(2)的電壓值低於訊號S_Ref(1)的電壓值。在此範例實施例中，電壓準位Vth_Error’相較於電壓準位Vth_Data’更遠離電壓準位V_Center。
請回到圖1，在一範例實施例中，校準控制電路103包括比較電路1031與決策電路1032。比較電路1031耦接至等化器電路101、時脈資料回復電路102及參考訊號調整電路104。決策電路1032耦接至比較電路1031與等化器電路101。比較電路1031可根據訊號S_Clk來對訊號S_Ref(2)與訊號S_2進行比較並產生訊號S_Error。例如，訊號S_Error可反映在每一次的比較中訊號S_2的電壓值高於或低於訊號S_Ref(2)的電壓值。比較電路1031可根據比較結果將訊號S_Error傳送至決策電路1032。決策電路1032可根據訊號S_Error決定一個計數值。此計數值可反映訊號S_Error中特定類型的取樣值(亦稱為第一取樣值)的總數。決策電 路1032可根據此計數值調整所述控制參數。
在一範例實施例中，假設訊號S_Ref(2)的電壓值(即Vth_Error)高於訊號S_Ref(1)的電壓值(即Vth_Data)，則第一取樣值是指數值為“1”的取樣值。以圖2為例，在根據訊號S_Ref(2)的電壓值(即Vth_Error)對訊號S_2進行取樣時，若訊號S_2的電壓值高於訊號S_Ref(2)的電壓值，則所獲得的取樣值為數值“1”。反之，若訊號S_2的電壓值低於訊號S_Ref(2)的電壓值，則所獲得的取樣值為數值“0”。因此，在訊號S_Ref(2)的電壓值(即Vth_Error)高於訊號S_Ref(1)的電壓值(即Vth_Data)的範例實施例中，所累計的計數值可反映在對於訊號S_2的連續N次的取樣中，訊號S_2的電壓值高於訊號S_Ref(2)的電壓值的取樣次數。
在一範例實施例中，假設訊號S_Ref(2)的電壓值(即Vth_Error’)低於訊號S_Ref(1)的電壓值(即Vth_Data’)，則第一取樣值是指數值為“0”的取樣值。以圖2為例，在根據訊號S_Ref(2)的電壓值(即Vth_Error’)對訊號S_2進行取樣時，若訊號S_2的電壓值高於訊號S_Ref(2)的電壓值，則所獲得的取樣值為數值“1”。反之，若訊號S_2的電壓值低於訊號S_Ref(2)的電壓值，則所獲得的取樣值為數值“0”。因此，在訊號S_Ref(2)的電壓值(即Vth_Error’)低於訊號S_Ref(1)的電壓值(即Vth_Data’)的範例實施例中，所累計的計數值可反映在對於訊號S_2的連續N次的取樣中，訊號S_2的電壓值低於訊號S_Ref(2)的電壓值的取樣次數。
在一範例實施例中，決策電路1032可分析訊號S_Error 中的N個取樣值，以獲得所述計數值。所述計數值可反映所述N個取樣值的取樣結果的分佈及/或統計特性。在分析所述N個取樣值後，若此計數值不符合一個預設條件，決策電路1032可重置此計數值(例如將計數值歸零)並指示等化器電路101調整控制參數。在調整控制參數後，決策電路1032可重新分析新產生的訊號S_Error中的N個取樣值並獲得新的計數值。若計數值仍然不符合所述預設條件，決策電路1032可再次重置此計數值並指示等化器電路101再次調整控制參數。此外，若所述計數值符合預設條件，決策電路1032可判定等化器電路101的校準已完成並記錄等化器電路101當前使用的控制參數。例如，響應於所述計數值符合預設條件而紀錄的控制參數可被決定為最適用於當前通道狀態的控制參數。
在一範例實施例中，在分析所述N個取樣值後，決策電路1032可判斷所獲得計數值是否大於或等於一預設值。例如，此預設值可為5或其他正整數。若此計數值大於或等於此預設值，決策電路1032可判定此計數值符合預設條件並可停止對等化器電路101的校準。此外，若此計數值小於此預設值，決策電路1032可判定此計數值不符合預設條件並可持續對等化器電路101進行校準。
在一範例實施例中，決策電路1032可藉由訊號S_Adj來調整等化器電路101的低頻增益(例如VGA參數)或高頻增益(例如HFPK參數及/或LFPK參數)。例如，針對圖2中的低頻訊號，在 剛開始校準時，決策電路1032可先將等化器電路101的低頻增益設為最低。爾後，在校準等化器電路101的過程中，決策電路1032可逐漸提高等化器電路101的低頻增益，以改善訊號S_2中低頻訊號的訊號品質。類似地，針對圖2中的高頻訊號，在剛開始校準時，決策電路1032可先將等化器電路101的高頻增益設為最低。爾後，在校準等化器電路101的過程中，決策電路1032可逐漸提高等化器電路101的高頻增益，以改善訊號S_2中高頻訊號的訊號品質。
在一範例實施例中，決策電路1032可根據訊號S_Data判斷當前的訊號S_1(或S_2)為低頻訊號或高頻訊號。若判定訊號S_1(或S_2)為低頻訊號，在校準等化器電路101的過程中，決策電路1032可利用此低頻訊號來調整(例如逐漸提高)等化器電路101的低頻增益。或者，若判定訊號S_1(或S_2)為高頻訊號，在校準等化器電路101的過程中，決策電路1032可利用此高頻訊號來調整(例如逐漸提高)等化器電路101的低頻增益。
在一範例實施例中，決策電路1032可根據訊號S_Data所呈現的取樣結果為低轉態(low transition)或高轉態(high transition)，決定當前的訊號S_1(或S_2)為低頻訊號或高頻訊號。若訊號S_Data所呈現的取樣結果為低轉態(即訊號S_Data所呈現的取樣結果包含多個連續的“1”或多個連續的“0”)，表示訊號S_2的轉態速度較慢，因此決策電路1032可判定當前的訊號S_1(或S_2)為低頻訊號。反之，若訊號S_Data所呈現的取樣結果為高轉 態(即訊號S_Data所呈現的取樣結果包含多個非連續的“1”或多個非連續的“0”)，表示訊號S_2的轉態速度較快，因此決策電路1032可判定當前的訊號S_1(或S_2)為高頻訊號。
在一範例實施例中，決策電路1032可根據訊號S_Data(例如訊號S_Data所呈現的取樣結果為低轉態或高轉態)，從訊號S_1(或S_2)中獲得圖2的低頻訊號或高頻訊號。若所獲得的訊號為低頻訊號(例如訊號S_Data所呈現的取樣結果為低轉態)，在校準等化器電路101的過程中，決策電路1032可利用此低頻訊號來調整(例如逐漸提高)等化器電路101的低頻增益。或者，若所獲得的訊號為高頻訊號(例如訊號S_Data所呈現的取樣結果為高轉態)，在校準等化器電路101的過程中，決策電路1032可利用此高頻訊號來調整(例如逐漸提高)等化器電路101的高頻增益。
在一範例實施例中，決策電路1032也可根據訊號S_Error所呈現的取樣結果為低轉態或高轉態，決定當前的訊號S_1(或S_2)為低頻訊號或高頻訊號。若訊號S_Error所呈現的取樣結果為低轉態(即訊號S_Error所呈現的取樣結果包含多個連續的“1”或多個連續的“0”)，表示訊號S_2的轉態速度較慢，因此決策電路1032可判定當前的訊號S_1(或S_2)為低頻訊號。反之，若訊號S_Error所呈現的取樣結果為高轉態(即訊號S_Error所呈現的取樣結果包含多個非連續的“1”或多個非連續的“0”)，表示訊號S_2的轉態速度較快，因此決策電路1032可判定當前的訊號S_1(或S_2)為高頻訊號。
須注意的是，訊號接收電路10中所有電路模組的設置與耦接方式僅為範例，而非用以限制本發明。在其他範例實施例中，訊號接收電路10中所有電路模組的設置與耦接方式皆可以根據實務需求調整。此外，在其他範例實施例中，更多有用的電路模組及/或電子元件皆可以被加入至訊號接收電路10中或者用以取代訊號接收電路10中特定的電路模組及/或電子元件，視實務需求而定。
在一範例實施例中，訊號接收電路10可設置在記憶體儲存裝置中，以接收來自主機系統的訊號S_1。然而，在另一範例實施例中，訊號接收電路10亦可設置於其他類型的電子裝置中，而不限於記憶體儲存裝置。
圖3是根據本發明的部分範例實施例所繪示的等化器電路的校準的時機的示意圖。請參照圖1與圖3，在一範例實施例中，等化器電路101的校準操作可在記憶體儲存裝置與主機系統之間的交握階段中(即時間點T0至T1之間)執行。在此交握階段中，記憶體儲存裝置與主機系統之間會相互傳遞初始訊號(亦稱為交握訊號)以建立連線。換言之，在圖3的範例實施例中，圖1中所傳遞的訊號S_1為交握階段中用以建立主機系統與記憶體儲存裝置之間的連線的初始訊號。在完成交握階段(即時間點T1之後)之後，可進入傳輸階段(即時間點T1至T2之間)。在傳輸階段中，記憶體儲存裝置可利用經校準的等化器電路101來調變來自主機系統的資料訊號。在一範例實施例中，在交握階段中，等化器電 路101的校準操作可分別針對訊號S_1中的低頻訊號與高頻訊號進行校準。例如，在一範例實施例中，等化器電路101的校準操作可先根據訊號S_1中的低頻訊號進行校準，然後再根據訊號S_1中的高頻訊號進行校準。或者，在一範例實施例中，等化器電路101的校準操作可先根據訊號S_1中的高頻訊號進行校準，然後再根據訊號S_1中的低頻訊號進行校準。
在一範例實施例中，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置40包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。圖1的訊號接收電路10可設置在連接介面單元41、記憶體控制電路單元42及/或可複寫式非揮發性記憶體模組43中。
連接介面單元41用以將記憶體儲存裝置40耦接至主機系統。記憶體儲存裝置40可經由連接介面單元41與主機系統通訊。在本範例實施例中，連接介面單元41是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元41亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、 電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、SD介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43是耦接至記憶體控制電路單元42並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一 個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上 實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的等化器電路的校準方法的流程圖。請參照圖5，在步驟S501中，接收第一訊號。在步驟S502中，由等化器電路根據控制參數調整所述第一訊號並輸出第二訊號。在步驟S503中，根據第一參考訊號與所述第二訊號產生第一取樣訊號，其中所述第一取樣訊號反映所述第一 訊號所傳遞的資料。在步驟S504中，根據第二參考訊號與所述第二訊號產生第二取樣訊號並根據所述第二取樣訊號調整所述控制參數，以校準所述等化器電路。特別是，所述第一參考訊號的電壓值不同於所述第二參考訊號的電壓值。
圖6是根據本發明的一範例實施例所繪示的等化器電路的校準方法的流程圖。請參照圖6，在步驟S601中，啟動等化器電路的低頻校準。在步驟S602中，設定第二參考訊號的電壓值。以圖2為例，可將第二參考訊號的電壓值設定於電壓準位Vth_Error或Vth_Error’。在步驟S603中，判斷第二參考訊號的電壓值是否大於第一參考訊號的電壓值。若第二參考訊號的電壓值大於第一參考訊號的電壓值，表示此次的校準操作是將第二參考訊號與第一參考訊號的電壓值分別設定於圖2的Vth_Error與Vth_Data。在步驟S604中，對第二訊號的低頻部分進行取樣並更新計數值。特別是，步驟S604中記錄的計數值可反映第二訊號的電壓值大於第二參考訊號的電壓值的取樣次數。
另一方面，若第二參考訊號的電壓值不大於第一參考訊號的電壓值，表示此次的校準操作是將第二參考訊號與第一參考訊號的電壓值分別設定於圖2的Vth_Error’與Vth_Data’。在步驟S605中，對第二訊號的低頻部分進行取樣並更新計數值。特別是，步驟S605中記錄的計數值可反映第二訊號的電壓值小於第二參考訊號的電壓值的取樣次數。
在步驟S606中，判斷取樣值的總數是否足夠。例如，假 設預設是需要收集到N個取樣值，則取樣值的總數須大於或等於N。若取樣值的總數不足，可重複執行步驟S603與S604(或S605)以持續收集取樣值。若取樣值的總數已足夠(例如已收集到N個取樣值)，在步驟S607中，判斷所累計的計數值是否符合預設條件。若計數值不符合預設條件，在步驟S608中，重置計數值，並且在步驟S609，調整等化器電路的低頻增益(例如VGA參數)及/或其他控制參數。或者，若計數值符合預設條件，在步驟S610中，判定已完成對於等化器電路的低頻校準並記錄當前的控制參數。
圖7是根據本發明的一範例實施例所繪示的等化器電路的校準方法的流程圖。請參照圖7，在步驟S701中，啟動等化器電路的高頻校準。在步驟S702中，設定第二參考訊號的電壓值。以圖2為例，可將第二參考訊號的電壓值設定於電壓準位Vth_Error或Vth_Error’。在步驟S703中，判斷第二參考訊號的電壓值是否大於第一參考訊號的電壓值。若第二參考訊號的電壓值大於第一參考訊號的電壓值，表示此次的校準操作是將第二參考訊號與第一參考訊號的電壓值分別設定於圖2的Vth_Error與Vth_Data。在步驟S704中，對第二訊號的高頻部分進行取樣並更新計數值。特別是，步驟S704中記錄的計數值可反映第二訊號的電壓值大於第二參考訊號的電壓值的取樣次數。
另一方面，若第二參考訊號的電壓值不大於第一參考訊號的電壓值，表示此次的校準操作是將第二參考訊號與第一參考訊號的電壓值分別設定於圖2的Vth_Error’與Vth_Data’。在步驟 S705中，對第二訊號的高頻部分進行取樣並更新計數值。特別是，步驟S705中記錄的此計數值可反映第二訊號的電壓值小於第二參考訊號的電壓值的取樣次數。
在步驟S706中，判斷取樣值的總數是否足夠。例如，假設預設是需要收集到N個取樣值，則取樣值的總數須大於或等於N。若取樣值的總數不足，可重複執行步驟S703與S704(或S705)以持續收集取樣值。若取樣值的總數已足夠(例如已收集到N個取樣值)，在步驟S707中，判斷所累計的計數值是否符合預設條件。若計數值不符合預設條件，在步驟S708中，重置計數值，並且在步驟S709中，調整等化器電路的高頻增益(例如HFPK參數與LFPK參數)及/或其他控制參數。或者，若計數值符合預設條件，在步驟S710中，判定已完成對於等化器電路的高頻校準並記錄當前的控制參數。
需注意的是，在圖6與圖7的範例實施例中，對於當前要啟動等化器電路的低頻校準或高頻校準可根據當前第二訊號是低頻訊號或高頻訊號而定。關於識別當前第二訊號為低頻訊號或高頻訊號之操作可參照前述範例實施例之說明，在此便不贅述。此外，圖6與圖7中各步驟已詳細說明如上，在此便不再贅述。
需注意的是，圖6與圖7中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖6與圖7的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的範例實施例可根據經取樣產生的第 一取樣訊號及/或第二取樣號各自的取樣統計特性來獲得諸如第一訊號(或第二訊號)為高頻訊號(高轉態)或低頻訊號(低轉態)之資訊以及是否完成等化器電路的校準之資訊。相較於傳統上需要額外設置的複雜的校準電路，本發明的範例實施例提出的訊號接收電路的電路結構較為簡單且可有效提高對於等化器電路的校準效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S501:步驟(接收第一訊號)
S502:步驟(由等化器電路根據控制參數調整所述第一訊號並輸出第二訊號)
S503:步驟(根據第一參考訊號與所述第二訊號產生第一取樣訊號，其中所述第一取樣訊號反映所述第一訊號所傳遞的資料)
S504:步驟(根據第二參考訊號與所述第二訊號產生第二取樣訊號並根據所述第二取樣訊號調整所述控制參數，以校準所述等化器電路)

Claims (24)

  1. 一種訊號接收電路，包括：一等化器電路，用以接收一第一訊號並根據一控制參數調整該第一訊號以輸出一第二訊號；一時脈資料回復電路，耦接至該等化器電路並用以根據一第一參考訊號與該第二訊號產生一第一取樣訊號，其中該第一取樣訊號反映該第一訊號所傳遞的資料；以及一校準控制電路，耦接至該等化器電路與該時脈資料回復電路，其中該校準控制電路用以根據一第二參考訊號與該第二訊號產生一第二取樣訊號並根據該第二取樣訊號調整該控制參數以校準該等化器電路，並且該第一參考訊號的電壓值不同於該第二參考訊號的電壓值。
  2. 如請求項1所述的訊號接收電路，其中該校準控制電路包括：一比較電路，用以比較該第二參考訊號與該第二訊號並產生該第二取樣訊號；以及一決策電路，耦接至該比較電路並用以根據該第二取樣訊號決定一計數值，其中該計數值反映該第二取樣訊號中的一第一取樣值的總數，並且該決策電路更用以根據該計數值調整該控制參數。
  3. 如請求項2所述的訊號接收電路，其中該決策電路根據該計數值調整該控制訊號的操作包括：在分析該第二取樣訊號中的N個取樣值後，若該計數值不符合一預設條件，重置該計數值並調整該控制參數；以及在分析該第二取樣訊號中的該N個取樣值後，若該計數值符合該預設條件，記錄該控制參數。
  4. 如請求項1所述的訊號接收電路，其中該校準控制電路調整該控制參數的操作包括：調整該等化器電路的一低頻增益或該等化器電路的一高頻增益。
  5. 如請求項4所述的訊號接收電路，其中調整該等化器電路的該低頻增益或該等化器電路的該高頻增益的操作包括：根據該第一取樣訊號判斷該第一訊號為一低頻訊號或一高頻訊號；若該第一訊號為該低頻訊號，調整該等化器電路的該低頻增益；以及若該第一訊號為該高頻訊號，調整該等化器電路的該高頻增益。
  6. 如請求項4所述的訊號接收電路，其中調整該等化器電路的該低頻增益或該等化器電路的該高頻增益的操作包括：根據該第一取樣訊號獲得一低頻訊號；利用該低頻訊號調整該等化器電路的該低頻增益； 根據該第一取樣訊號獲得一高頻訊號；以及利用該高頻訊號調整該等化器電路的該高頻增益。
  7. 如請求項1所述的訊號接收電路，其中該訊號接收電路更包括：一參考訊號調整電路，耦接至該校準控制電路並用以調整該第二參考訊號的該電壓值。
  8. 如請求項1所述的訊號接收電路，其中該第二參考訊號的該電壓值相較於該第一參考訊號的該電壓值更遠離該第二訊號的一震盪中心電壓。
  9. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組；以及一資料接收電路，設置於該連接介面單元中，其中該資料接收電路包括一等化器電路且該資料接收電路用以接收一第一訊號，該等化器電路用以根據一控制參數調整該第一訊號以輸出一第二訊號，該資料接收電路更用以根據一第一參考訊號與該第二訊號產生一第一取樣訊號，其中該第一取樣訊號反映該第一訊號所傳遞的資料， 該資料接收電路更用以根據一第二參考訊號與該第二訊號產生一第二取樣訊號並根據該第二取樣訊號調整該控制參數以校準該等化器電路，其中該第一參考訊號的電壓值不同於該第二參考訊號的電壓值。
  10. 如請求項9所述的記憶體儲存裝置，其中該資料接收電路更包括：一比較電路，用以比較該第二參考訊號與該第二訊號並產生該第二取樣訊號；以及一決策電路，耦接至該比較電路並用以根據該第二取樣訊號決定一計數值，其中該計數值反映該第二取樣訊號中的一第一取樣值的總數，並且該決策電路更用以根據該計數值調整該控制參數。
  11. 如請求項10所述的記憶體儲存裝置，其中該決策電路根據該計數值調整該控制訊號的操作包括：在分析該第二取樣訊號中的N個取樣值後，若該計數值不符合一預設條件，重置該計數值並調整該控制參數；以及在分析該第二取樣訊號中的該N個取樣值後，若該計數值符合該預設條件，記錄該控制參數。
  12. 如請求項9所述的記憶體儲存裝置，其中該資料接收電路調整該控制參數的操作包括：調整該等化器電路的一低頻增益或該等化器電路的一高頻增 益。
  13. 如請求項12所述的記憶體儲存裝置，其中調整該等化器電路的該低頻增益或該等化器電路的該高頻增益的操作包括：根據該第一取樣訊號判斷該第一訊號為一低頻訊號或一高頻訊號；若該第一訊號為該低頻訊號，調整該等化器電路的該低頻增益；以及若該第一訊號為該高頻訊號，調整該等化器電路的該高頻增益。
  14. 如請求項12所述的記憶體儲存裝置，其中調整該等化器電路的該低頻增益或該等化器電路的該高頻增益的操作包括：根據該第一取樣訊號獲得一低頻訊號；利用該低頻訊號調整該等化器電路的該低頻增益；根據該第一取樣訊號獲得一高頻訊號；以及利用該高頻訊號調整該等化器電路的該高頻增益。
  15. 如請求項9所述的記憶體儲存裝置，其中該訊號接收電路更用以調整該第二參考訊號的該電壓值。
  16. 如請求項9所述的記憶體儲存裝置，其中該第二參考訊號的該電壓值相較於該第一參考訊號的該電壓值更遠離該第二訊號的一震盪中心電壓。
  17. 一種等化器電路的校準方法，用於一記憶體儲存裝置，且該校準方法包括：接收一第一訊號；由一等化器電路根據一控制參數調整該第一訊號並輸出一第二訊號；根據一第一參考訊號與該第二訊號產生一第一取樣訊號，其中該第一取樣訊號反映該第一訊號所傳遞的資料；以及根據一第二參考訊號與該第二訊號產生一第二取樣訊號並根據該第二取樣訊號調整該控制參數以校準該等化器電路，其中該第一參考訊號的電壓值不同於該第二參考訊號的電壓值。
  18. 如請求項17所述的等化器電路的校準方法，其中根據該第二參考訊號與該第二訊號產生該第二取樣訊號並根據該第二取樣訊號調整該控制參數以校準該等化器電路步驟包括：比較該第二參考訊號與該第二訊號並產生該第二取樣訊號；根據該第二取樣訊號決定一計數值，其中該計數值反映該第二取樣訊號中的一第一取樣值的總數；以及根據該計數值調整該控制參數。
  19. 如請求項18所述的等化器電路的校準方法，其中根據該計數值調整該控制訊號的步驟包括：在分析該第二取樣訊號中的N個取樣值後，若該計數值不符合一預設條件，重置該計數值並調整該控制參數；以及 在分析該第二取樣訊號中的該N個取樣值後，若該計數值符合該預設條件，記錄該控制參數。
  20. 如請求項17所述的等化器電路的校準方法，其中調整該控制參數的步驟包括：調整該等化器電路的一低頻增益或該等化器電路的一高頻增益。
  21. 如請求項20所述的等化器電路的校準方法，其中調整該等化器電路的該低頻增益或該等化器電路的該高頻增益的步驟包括：根據該第一取樣訊號判斷該第一訊號為一低頻訊號或一高頻訊號；若該第一訊號為該低頻訊號，調整該等化器電路的該低頻增益；以及若該第一訊號為該高頻訊號，調整該等化器電路的該高頻增益。
  22. 如請求項20所述的等化器電路的校準方法，其中調整該等化器電路的該低頻增益或該等化器電路的該高頻增益的步驟包括：根據該第一取樣訊號獲得一低頻訊號；利用該低頻訊號調整該等化器電路的該低頻增益；根據該第一取樣訊號獲得一高頻訊號；以及利用該高頻訊號調整該等化器電路的該高頻增益。
  23. 如請求項17所述的等化器電路的校準方法，更包括：經由一參考訊號調整電路調整該第二參考訊號的該電壓值。
  24. 如請求項17所述的等化器電路的校準方法，其中該第二參考訊號的該電壓值相較於該第一參考訊號的該電壓值更遠離該第二訊號的一震盪中心電壓。
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