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TWI723340B - 半導體裝置及其製造方法 - Google Patents

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TWI723340B
TWI723340B TW108104958A TW108104958A TWI723340B TW I723340 B TWI723340 B TW I723340B TW 108104958 A TW108104958 A TW 108104958A TW 108104958 A TW108104958 A TW 108104958A TW I723340 B TWI723340 B TW I723340B
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藤田淳也
伊藤貴之
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日商東芝記憶體股份有限公司
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Abstract

實施形態係關於一種半導體裝置及其製造方法。 實施形態之半導體裝置包括：基板；電晶體，其具備設置於基板之表面區域且包含雜質之源極層及汲極層、設置於源極層與上述汲極層之間之基板上之閘極絕緣膜、設置於閘極絕緣膜上之閘極電極、設置於源極層或汲極層上之第1磊晶層、設置於第1磊晶層上且包含雜質及碳之兩者之第2磊晶層、及設置於第2磊晶層上之接觸插塞；以及記憶胞陣列，其設置於電晶體之上方。

Description

半導體裝置及其製造方法
實施形態係關於一種半導體裝置及其製造方法。
開發了具有三維地配置記憶胞而構成之立體型記憶胞陣列之NAND(Not And，與非)型快閃記憶體。於此種記憶體裝置中，存在記憶胞陣列設置於對其進行控制之CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路之上方之情況。於該情形時，於形成記憶胞陣列時之熱處理步驟中，對CMOS電路或接觸插塞施加熱負載，對CMOS之電特性或接觸電阻帶來不良影響。例如，於P型MOSFET(MOS Field Effect Transistor，MOS場效應電晶體)之擴散層中，使用硼作為雜質，但若該硼向通道部擴散，則引起短通道效應。又，亦存在如下情況：若擴散層之硼向接觸插塞擴散，則接觸插塞之金屬材料與硼反應，接觸電阻上升。
實施形態提供一種可抑制因熱負載所致之短通道效應及接觸電阻上升之半導體裝置及其製造方法。
實施形態之半導體裝置包括：基板；電晶體，其具備設置於基板之表面區域且包含雜質之源極層及汲極層、設置於源極層與上述汲極層之間之基板上之閘極絕緣膜、設置於閘極絕緣膜上之閘極電極、設置於源極層或上述汲極層上之第1磊晶層、設置於第1磊晶層上且包含雜質及碳之兩者之第2磊晶層、及設置於第2磊晶層上之接觸插塞；以及記憶胞陣列，其設置於電晶體之上方。
[相關申請案] 本申請案享有以日本專利申請案2018-93120號(申請日：2018年5月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下之實施形態中，半導體基板之上下方向表示以設置有半導體元件之一面為上之情形時之相對方向，有時與依據重力加速度之上下方向不同。圖式為模式圖或概念圖，各部分之比率等未必與實物相同。於說明書與圖式中，對與關於已經提出之圖式已經敍述之內容相同之要素標註相同之符號，並適當省略詳細之說明。
(第1實施形態) 圖1係表示第1實施形態之半導體裝置中之記憶胞陣列之構成之一例之圖。再者，於圖1中，為了容易觀察圖，關於形成於記憶體孔113內之絕緣膜以外之絕緣部分省略圖示。又，於以下之實施形態中，作為半導體例示矽，但亦可使用矽以外之半導體。
又，於本說明書中，為了方便說明，應用XYZ正交座標系統。於該座標系統中，將相對於半導體基板10之主面平行之方向且相互正交之2個方向設為X方向及Y方向，將相對於上述X方向及Y方向這兩個方向正交之方向設為Z方向。複數條字元線WL於Z方向上積層。
於半導體基板10之表面區域，設置有對記憶胞陣列MCA進行控制之控制電路101。控制電路101例如由CMOS電路構成。CMOS電路亦可設於設置於半導體基板10之表面區域之P型井或N型井。於控制電路101之上方，設置有包含複數個記憶胞之記憶胞陣列MCA。
於處於控制電路101之上方之多晶矽層102上，形成有複數個NAND串NS。具體而言，於多晶矽層102上，形成有作為選擇閘極線SGS發揮功能之複數個配線層110、作為字元線WL發揮功能之複數個配線層111(字元線WL0~WL7)、以及作為選擇閘極線SGD發揮功能之複數個配線層112。
配線層110例如由4層形成，電性地連接於複數個NAND串NS所共通之選擇閘極線SGS，作為2個選擇電晶體ST2之閘極電極發揮功能。
配線層111例如由8層形成，於每層電性地連接於共通之字元線WL。
配線層112例如由4層形成，連接於與各NAND串NS對應之選擇閘極線SGD，且分別作為1個選擇電晶體ST1之閘極電極而發揮功能。
記憶體孔113以貫通配線層110、111、112並到達至多晶矽層102之方式形成。於記憶體孔113之側面，依次形成有阻擋絕緣層114、電荷儲存膜115及閘極絕緣膜116。於記憶體孔113內，填埋有導電膜117。導電膜117作為NAND串NS之電流路徑發揮功能。於導電膜117之上端，形成有作為位元線BL發揮功能之配線層118。
如上所述，於多晶矽層102上，依次積層有選擇電晶體ST2、複數個記憶胞電晶體MT0~MT7及選擇電晶體ST1，1個記憶體孔113對應於1個NAND串NS。記憶胞電晶體MT0~MT7對應於導電膜117與字元線WL0~WL7之交叉部分而設置。
以上構成於記載圖1之紙面之深度方向上排列複數個。藉此，構成具有三維地排列之記憶胞電晶體之記憶胞陣列MCA。
圖2係導電膜117貫通複數條字元線WL及層間絕緣層25之部分之放大剖面。於圖2中，將於圖1中省略之導電層WL間之絕緣層表示為絕緣層25。
於各導電層WL與導電膜117之間，自導電層WL側起依次設置有阻擋絕緣層114、電荷儲存膜115及閘極絕緣膜116。阻擋絕緣層114與導電層WL相接，閘極絕緣膜116與導電膜117相接，於阻擋絕緣層114與閘極絕緣膜116之間設置有電荷儲存膜115。
導電膜117作為通道發揮功能，導電層WL作為控制閘極發揮功能，電荷儲存膜115作為儲存自導電膜117注入之電荷之資料記憶層發揮功能。亦即，於導電膜117與各導電層WL之交叉部分，形成有由控制閘極包圍通道之周圍之構造之記憶胞。
本實施形態之半導體裝置係可電氣自由地進行資料刪除、寫入且即便切斷電源亦可保存記憶內容之非揮發性半導體記憶裝置。
例如，記憶胞為電荷陷阱構造之記憶胞。電荷儲存膜115具有複數個將電荷(電子)封閉於內之陷阱，例如為氮化矽膜。閘極絕緣膜116例如為氧化矽膜，於對電荷儲存膜115自導電膜117注入電荷時，或儲存在電荷儲存膜115中之電荷嚮導電膜117擴散時成為電位勢壘。阻擋絕緣層114例如為氧化矽膜，防止儲存在電荷儲存膜115中之電荷嚮導電層WL擴散。半導體裝置例如可為NAND型快閃記憶體。
圖3係表示控制電路101之P型MOSFET之構成例之剖視圖。P型MOSFET(以下，亦簡稱為電晶體)具備半導體基板10、汲極層20、源極層21、閘極絕緣膜30、閘極電極40、第1磊晶層50、第2磊晶層60、接觸插塞70、間隔件膜80以及層間絕緣膜90。電晶體設置為構成控制記憶胞陣列MCA之控制電路之CMOS之一部分。
半導體基板10例如為P型矽基板，於其表面區域設置有P型井或N型井。P型MOSFET設置於N型井，N型MOSFET設置於P型井。於本實施形態中，電晶體由於為P型MOSFET，故而設置於半導體基板10中N型井之表面區域。
汲極層20及源極層21為設置於半導體基板10之N型井、且包含雜質之擴散層。雜質例如為硼。於電晶體為N型MOSFET之情形時，汲極層20及源極層21設置於半導體基板10之P型井，雜質例如為磷或砷。
閘極絕緣膜30設置於處於汲極層20與源極層21之間之半導體基板10上。閘極絕緣膜30例如使用氧化矽膜或者相對介電常數較氧化矽膜高之高介電材料。
閘極電極40設置於閘極絕緣膜30上。閘極電極40例如使用摻雜多晶矽、金屬等導電性材料。
第1磊晶層50設置於汲極層20上，設置至較半導體基板10之表面高之位置為止。第1磊晶層50係雜質濃度較第2磊晶層60低之非摻雜磊晶矽層。
第2磊晶層60設置於第1磊晶層50上，係摻雜有硼及碳之兩者作為雜質之摻雜磊晶矽層。
例如，第2磊晶層之硼濃度為1×1021 cm-3 以上，碳濃度為3×1020 cm-3 以上。又，第2磊晶層60之厚度為10 nm以上。
接觸插塞70設置於第2磊晶層60上。接觸插塞70具備矽化物層71、障壁金屬層72以及插塞73。矽化物層71設置於障壁金屬層72與第2磊晶層60之間，由障壁金屬層72之金屬與第2磊晶層60之矽反應而形成。
障壁金屬層72於第2磊晶層60上之接觸孔CH之內壁較薄地設置。障壁金屬層72例如使用Ti或TiN。於該情形時，矽化物層71成為TiSi(矽化鈦)。若硼及碳自第2磊晶層60擴散，則矽化物層71成為包含B、C之TiSi。
插塞73填充於接觸孔CH內。插塞73例如使用W(鎢)。
間隔件膜80設置於閘極電極40之側面，保護閘極電極40。間隔件膜80例如使用氧化矽膜或氮化矽膜等絕緣膜。
層間絕緣膜90設置於閘極電極40之上方。於層間絕緣膜90，設置有接觸孔CH，於接觸孔CH之內部設置有接觸插塞70。層間絕緣膜90例如使用氧化矽膜等絕緣膜。
接觸插塞70電性地連接於控制電路101之其他元件或記憶胞陣列MCA。接觸插塞70包含於基板10與記憶胞陣列MCA之間。
再者，雖然圖示省略，但第1及第2磊晶層50、60及接觸插塞70亦設置於源極層21上。又，電晶體為P型MOSFET，但亦可為N型MOSFET。但是，由於作為P型雜質之硼較作為N型雜質之磷或砷容易擴散，故而因熱負載所致之短通道效應及接觸電阻之上升等不良影響於P型MOSFET中相對較大。因此，於本實施形態中，以電晶體作為P型MOSFET進行說明。
圖4A~圖4E係表示第1及第2磊晶層及其周邊之概略之剖視圖。於圖4A~圖4E之剖視圖之下，記載有自接觸插塞70至汲極層20或源極層21為止之接觸電阻。再者，接觸電阻值本身根據接觸之剖面面積而變化。因此，於本實施形態中，接觸電阻值由歸一化後之值表示。
圖4A表示第1實施形態之第1及第2磊晶層50、60之剖面構造。於半導體基板10之汲極層20或源極層21上，設置有第1磊晶層50。第1磊晶層50為非摻雜磊晶矽層。非摻雜磊晶矽層係不導入雜質而使其磊晶生長之單晶矽層。於第1磊晶層50上，設置有第2磊晶層60。第2磊晶層60係摻雜有硼及碳之B、C摻雜磊晶層。B、C摻雜磊晶層係一面導入硼及碳一面使其磊晶生長之單晶矽層。B、C摻雜磊晶層亦可為多晶矽。於第2磊晶層60上，設置有接觸插塞70。
於圖4A所示之接觸構造之情形時，自接觸插塞70至汲極層20或源極層21為止之接觸電阻為約46 ohm~約77 ohm。於本實施形態之接觸構造中接觸電阻相對變低之理由如下。
首先，第2磊晶層60係包含硼及碳之兩者之B、C摻雜磊晶層。藉由包含碳，來抑制硼之熱擴散，可將第2磊晶層60內之硼濃度維持得較高。
例如，若硼向接觸插塞70擴散，則如TiB般之高電阻材料形成於接觸插塞70與第2磊晶層60之間。相對於此，根據本實施形態，由於第2磊晶層60之碳抑制硼之擴散，故而抑制TiB之形成，可將接觸電阻維持得較低。又，由於可將第2磊晶層60內之硼濃度維持得較高，故而可將接觸電阻或第2磊晶層60本身之電阻維持得較低。
於記憶胞陣列MCA不設置於控制電路101之電晶體之上方之情形時，例如，於記憶胞陣列MCA設置於電晶體之旁邊之情形時，可於形成電晶體之後形成接觸插塞。於該情形時，於記憶胞陣列MCA形成時所施加之熱負載不施加至接觸插塞，可抑制上述硼之擴散。然而，由於控制電路101並列地配置於記憶胞陣列MCA，故而晶片面積變大。於將記憶胞陣列MCA設置於控制電路101之電晶體之上方之情形時，可使晶片面積變小。或者，於將記憶胞陣列MCA設置於控制電路101之電晶體之上方之情形時，單位晶片面積之記憶胞陣列MCA之數量(單元密度)例如可設為將控制電路101配置於記憶胞陣列MCA之旁邊之情形時之2倍。根據本實施形態，可製作降低接觸電阻並且具有高密度之記憶胞陣列之半導體裝置。
進而，與汲極層20或源極層21接觸之第1磊晶層50為非摻雜磊晶層，且設置至較汲極層20或源極層21之表面高之位置為止。藉由將非摻雜磊晶層50設置於汲極層20或源極層21上，B、C摻雜磊晶層60之結晶狀態或摻雜磊晶層60與基底層之界面變得良好，B、C摻雜磊晶層60之電阻降低。因此，藉由於汲極層20或源極層21上積層第1及第2磊晶層50、60，第2磊晶層60之電阻降低。
又，第1磊晶層50不包含擴散至汲極層20或源極層21之雜質，且使包含此種雜質之第2磊晶層60與汲極層20或源極層21隔離。因此，第1磊晶層50抑制來自第2磊晶層60之硼因熱負載向汲極層20、源極層21或電晶體之通道區域進入。其結果，可抑制電晶體之短通道效應。
如此，本實施形態之電晶體可抑制因記憶胞陣列MCA之形成步驟中之熱負載所致之接觸電阻之上升及短通道效應。
圖4B所示之接觸構造相對於圖4A之接觸構造省略了第1磊晶層50。於該情形時，第2磊晶層60直接形成於汲極層20或源極層21上。因此，第2磊晶層60之結晶狀態與圖4A所示之構造相比較差，又無法穩定地成膜且膜厚容易產生不均。其結果，接觸電阻值上升，該電阻值之不均變大。於圖4B所示之接觸構造之情形時，自接觸插塞70至汲極層20或源極層21為止之接觸電阻為約920 ohm~約1.5 kohm。
圖4C所示之接觸構造相對於圖4B之接觸構造而言，碳向第2磊晶層60之導入方法不同。於圖4C中，第2磊晶層60係一面導入硼，一面使單晶矽磊晶生長而形成。然後，將碳利用離子注入法導入至第2磊晶層60。圖4C所示之接觸構造之其他構成與圖4B之構成相同。於該情形時，由於碳之離子注入而第2磊晶層60之結晶狀態進而惡化。因此，第2磊晶層60之電阻值上升。該情形時之接觸電阻為約18 kohm。
圖4D所示之接觸構造相對於圖4B或圖4C之接觸構造不同點在於，不向第2磊晶層60導入碳。第2磊晶層60係一面導入硼一面使單晶矽磊晶生長而形成。
此時，不對第2磊晶層60導入碳。亦即，第2磊晶層60係摻雜硼之磊晶層。於該情形時，由於第2磊晶層60之硼因熱負載而擴散，故而接觸電阻變高為約62 kohm~約230 kohm。
圖4E所示之接觸構造相對於圖4D之接觸構造之不同點在於，具有第1磊晶層50。第1磊晶層50設置於第2磊晶層60與汲極層20或源極層21之間。第2磊晶層60係一面導入硼，一面使單晶矽磊晶生長而形成。
此時，不對第2磊晶層60導入碳。亦即，第2磊晶層60係摻雜硼之磊晶層。於該情形時，由於第1磊晶層50介置於第2磊晶層60與汲極層20或源極層21之間，故而第2磊晶層60之結晶狀態良好。然而，由於硼因熱負載而向接觸插塞70擴散，故而接觸電阻變高為約54 kohm~約1.3 Mohm。
如此，圖4A所示之本實施形態之接觸構造中，碳抑制硼之擴散，且藉由第1磊晶層50使第2磊晶層60之結晶狀態良好。藉此，圖4A之接觸構造與圖4B~圖4E之接觸構造相比，可將接觸電阻抑制得較低。
如圖1所示，於在控制電路101上設置有記憶胞陣列MCA之半導體記憶體裝置中，記憶胞陣列MCA之形成步驟中之熱負載會施加至控制電路101之CMOS及金屬插塞。因此，若半導體記憶體裝置之控制電路101使用圖4A之接觸構造，則即便施加較大之熱負載，亦可將控制電路101之接觸電阻維持得較低，且可抑制短通道效應。此將改善控制電路101之電特性。例如，於某半導體記憶體裝置中，接觸電阻必須設定為約100 ohm以下。於該情形時，於圖4A之接觸構造中，可滿足該要求，但於圖4B~圖4E之接觸構造中，無法滿足該要求。
於圖4A中，第1及第2磊晶層50、60逐層地積層。然而，第1及第2磊晶層50、60亦可逐次複數層地積層。例如，複數個第1磊晶層50及複數個第2磊晶層60亦可於汲極層20或源極層21與接觸插塞70之間，按照第1磊晶層50、第2磊晶層60、第1磊晶層50、第2磊晶層60之順序積層。即便如此，本實施形態之效果亦不會消失。
圖5A及圖5B係表示第1及第2磊晶層50、60之硼濃度之曲線圖。縱軸表示硼濃度，橫軸表示距第2磊晶層60之表面之深度。圖5A所示之第2磊晶層60係藉由一面導入硼及碳一面使矽磊晶生長而形成。
於圖5B中，第2磊晶層60係一面導入硼一面使矽磊晶生長，然後將碳離子注入而形成。該等曲線圖均表示施加記憶胞陣列MCA形成時之熱負載之後之硼濃度分佈。
如圖5A所示，可知若一面將硼及碳導入一面使其磊晶生長，則第2磊晶層60之硼濃度於深度方向穩定。其原因在於，自第2磊晶層60之正面附近至背面附近為止，硼並不怎麼擴散。
又，線L1~L3於第2磊晶層60之碳濃度中不同。按照線L1、L2、L3之順序碳濃度變高。此處，可知碳濃度越高，則硼自第2磊晶層60向第1磊晶層50之擴散(滲入)越少。亦即，可知藉由提高第2磊晶層60之碳濃度，來抑制第2磊晶層60之硼之擴散。藉此，可抑制接觸電阻之上升或短通道效應。
若參照圖5B，則於使矽磊晶生長後離子注入碳之情形時，第2磊晶層60之硼濃度於深度方向上並不怎麼穩定。尤其，於第2磊晶層60之表面附近，硼濃度降低，擔心硼向接觸插塞70側擴散。硼向接觸插塞70側之擴散導致接觸電阻上升。因此，可謂之較佳為第2磊晶層60一面將硼及碳一起導入一面使其磊晶生長。
圖6係表示第1實施形態之半導體裝置之接觸構造之一例之剖視圖。
於本實施形態之接觸構造中，第2磊晶層60係藉由使矽於第1磊晶層50上磊晶生長而形成。此時，存在第2磊晶層60之上表面於將半導體基板10之表面設為(001)面時包含(11n)面(n為正整數)之情況。亦即，如圖6所示，第2磊晶層60之上表面成為相對於半導體基板10之表面傾斜之刻面。例如，於第2磊晶層60之上表面為(111)面之情形時，其上表面之傾斜角度為約54°。於第2磊晶層60之上表面為(113)面之情形時，其上表面之傾斜角度為約25°。如此，可知由於第2磊晶層60之上表面包含相對於半導體基板10之表面傾斜之刻面，故而第2磊晶層60利用磊晶生長法而形成。
接下來，對本實施形態之半導體裝置之製造方法進行說明。
圖7~圖12係表示第1實施形態之半導體裝置之製造方法之一例之剖視圖。再者，於半導體基板10，適當形成有P型井及N型井。於圖7~圖12中，表示使用P型MOSFET作為電晶體之製造方法。
首先，如圖7所示，於半導體基板10上，形成閘極絕緣膜30。閘極絕緣膜30可為利用熱氧化法形成之氧化矽膜，亦可為利用沉積法形成之高介電材料。接著，於閘極絕緣膜30上沉積閘極電極40之材料。接著，使用光微影技術及RIE(Reactive Ion Etching，反應性離子蝕刻)法等，加工閘極電極40之材料。藉此，獲得圖7所示之構造。
接著，亦可使用閘極電極40作為遮罩，導入硼等雜質，形成伸展層(未圖示)。接著，於閘極電極40上沉積氧化矽膜等絕緣膜，對該絕緣膜進行回蝕。藉此，如圖8所示，於閘極電極40之側面形成間隔件膜80。
接著，使用閘極電極40及間隔件膜80作為遮罩，將硼等雜質導入至半導體基板10之表面區域。藉此，如圖9所示，汲極層20及源極層21形成於半導體基板10之表面區域。
接著，於閘極電極40及半導體基板10上沉積層間絕緣膜90。層間絕緣膜90例如可為使用TEOS(Tetraethoxysilane，四乙氧基矽烷)等之氧化矽膜。
接著，使用光微影技術及RIE法等，如圖10所示，於層間絕緣膜90形成接觸孔CH。接觸孔CH以到達至汲極層20及源極層21之方式形成。
接著，如圖11所示，使用磊晶生長法將第1磊晶層50形成於接觸孔CH內。第1磊晶層50為非摻雜矽結晶層，於汲極層20及源極層21上形成至較半導體基板10之表面高之位置為止。再者，第1磊晶層50亦可包含約2×1019 cm-3 以下之硼。
接著，如圖12所示，使用磊晶生長法將第2磊晶層60形成於接觸孔CH內之第1磊晶層50上。第2磊晶層60係一面摻雜硼及碳之兩者一面使其磊晶生長之摻雜矽結晶層。例如，硼濃度為1×1021 cm-3 以上，碳濃度為3×1020 cm-3 以上。藉此，含有硼及碳之第2磊晶層60形成於非摻雜之第1磊晶層50上。此時，第2磊晶層60之上表面如圖6所示，以具有(11n)面之方式磊晶生長。
再者，第2磊晶層60亦可藉由一面導入硼一面使矽結晶磊晶生長，然後離子注入碳而形成。或者，第2磊晶層60亦可藉由不導入雜質而使矽結晶磊晶生長，然後離子注入硼及碳而形成。但是，如參照圖4及圖5所說明，為了將接觸電阻抑制得較低，較佳為第2磊晶層60藉由一面摻雜硼及碳之兩者一面使矽結晶磊晶生長而形成。
接著，進而沉積層間絕緣膜90，使用光微影技術及RIE法等將接觸孔CH形成於第2磊晶層60上。接著，藉由於接觸孔CH內形成金屬材料，而於第2磊晶層60上形成接觸插塞70。例如，將障壁金屬層72較薄地形成於接觸孔CH內，進而將插塞73填充至接觸孔CH內。障壁金屬層72例如使用Ti或TiN。插塞73例如使用鎢。藉此，形成包括障壁金屬層72及插塞73之接觸插塞70。然後，利用記憶胞陣列MCA之形成步驟中之熱負載，於障壁金屬層72與第2磊晶層60之間，形成TiSi等矽化物層71。
藉此，獲得圖3所示之電晶體之構造。然後，於電晶體(閘極電極40)之上方，形成記憶胞陣列MCA。此時，對電晶體施加熱負載。然而，本實施形態之控制電路101之電晶體之接觸構造具有非摻雜之第1磊晶層50與於非摻雜之第1磊晶層50之上包含硼及碳之第2磊晶層60。藉此，可將接觸插塞70與汲極層20或源極層21之間之接觸電阻維持得較低，且抑制短通道效應。
(關於第2磊晶層60之構成) 圖13係表示第2磊晶層60之硼濃度與接觸電阻之關係之曲線圖。橫軸表示硼濃度，縱軸表示接觸電阻。其中，接觸電阻以任意單位表示。根據該曲線圖可知，硼濃度較佳為1×1021 cm-3 以上。若硼濃度小於1×1021 cm-3 ，則因記憶胞陣列MCA之形成時之熱負載，硼濃度進而降低，故而第2磊晶層60與接觸插塞70之間之肖特基勢壘不充分降低，接觸電阻變高。
圖14係表示第2磊晶層60之碳濃度與接觸電阻之關係之曲線圖。橫軸表示碳濃度，縱軸表示接觸電阻。其中，接觸電阻以任意單位表示。根據該曲線圖可知，碳濃度較佳為1×1020 cm-3 以上且5×1020 cm-3 以下。若碳濃度小於1×1020 cm-3 ，則碳無法充分地抑制記憶胞陣列MCA之形成時之硼之擴散，接觸電阻變高。若碳濃度大於5×1020 cm-3 ，則第2磊晶層60本身之電阻變高。
圖15係表示第2磊晶層60之厚度與接觸電阻之關係之曲線圖。橫軸表示第2磊晶層60之厚度，縱軸表示接觸電阻。其中，接觸電阻以任意單位表示。根據該曲線圖可知，第2磊晶層60之厚度較佳為10 nm以上且未達150 nm。若較10 nm薄，則第2磊晶層60無法充分地降低肖特基勢壘之寬度，接觸電阻上升。若為150 nm以上，則第2磊晶層60本身之電阻增加。又，第2磊晶層60之形成花費時間，生產性變差。
(第2實施形態) 圖16係表示第2實施形態之半導體裝置之接觸構造之一例之剖視圖。第2磊晶層60係藉由使矽於第1磊晶層50上磊晶生長而形成。此時，第2磊晶層60之上表面於將半導體基板10之表面設為(001)面時包含(001)面及(11n)面之兩者。亦即，如圖16所示，第2磊晶層60之上表面具有與半導體基板10之表面大致平行之面、及相對於半導體基板10之表面傾斜之刻面。(11n)面設置於(001)面之周圍，設置於(001)面與第2磊晶層60之側面之間。(11n)面只要具有第1實施形態中所說明之傾斜角即可。第2實施形態之其他構成可與第1實施形態之對應之構成相同。又，磊晶層50、60之雜質濃度可分別與第1實施形態中之磊晶層50、60之雜質濃度相同。
如此，可知由於第2磊晶層60之上表面包含相對於半導體基板10之表面傾斜之刻面，故而第2磊晶層60利用磊晶生長法而形成。又，於第2磊晶層60之上表面包含(001)面，但接觸電阻與圖4A所示之構造之接觸電阻大致同等。因此，第2實施形態可獲得與第1實施形態相同之效果。
(變化例1) 圖17係表示第2實施形態之變化例1之半導體裝置之接觸構造之一例之剖視圖。於變化例1中，第1磊晶層50係藉由使矽於汲極層20或源極層21上磊晶生長而形成。此時，第1磊晶層50之上表面於將半導體基板10之表面設為(001)面時包含相對於(001)面傾斜之面。傾斜面例如為(113)面。亦即，如圖17所示，第1磊晶層50之上表面具有相對於半導體基板10之表面傾斜之刻面。變化例1之其他構成可與第2實施形態之構成相同。即便為此種變化例1，亦可獲得與第2實施形態相同之效果。再者，變化例1亦可與第1實施形態組合。
(變化例2) 圖18係表示第2實施形態之變化例2之半導體裝置之接觸構造之一例之剖視圖。於變化例2中，汲極層20或源極層21之上部凹陷，第1磊晶層50係自汲極層20或源極層21之凹處藉由磊晶生長而形成。變化例2之其他構成可與第2實施形態之構成相同。即便為此種變化例2，亦可獲得與第2實施形態相同之效果。再者，變化例2亦可與第1實施形態組合。
(變化例3) 圖19係表示第2實施形態之變化例3之半導體裝置之接觸構造之一例之剖視圖。於變化例3中，汲極層20或源極層21之上部凹陷，第1磊晶層50係自汲極層20或源極層21之凹處藉由磊晶生長而形成。然而，第1磊晶層50只設置至較汲極層20或源極層21之另一個上表面低之位置為止，形成於凹處內。變化例3之其他構成可與第2實施形態之構成相同。即便為此種變化例3，亦可獲得與第2實施形態相同之效果。再者，變化例3亦可與第1實施形態組合。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍中。
10‧‧‧半導體基板 20‧‧‧汲極層 21‧‧‧源極層 25‧‧‧層間絕緣層 30‧‧‧閘極絕緣膜 40‧‧‧閘極電極 50‧‧‧第1磊晶層 60‧‧‧第2磊晶層 70‧‧‧接觸插塞 71‧‧‧矽化物層 72‧‧‧障壁金屬層 73‧‧‧插塞 80‧‧‧間隔件膜 90‧‧‧層間絕緣膜 101‧‧‧控制電路 102‧‧‧多晶矽層 110‧‧‧配線層 111‧‧‧配線層 112‧‧‧配線層 113‧‧‧記憶體孔 114‧‧‧阻擋絕緣層 115‧‧‧電荷儲存膜 116‧‧‧閘極絕緣膜 117‧‧‧導電膜 118‧‧‧配線層 BL‧‧‧位元線 CH‧‧‧接觸孔 MCA‧‧‧記憶胞陣列 MT0～MT7‧‧‧記憶胞電晶體 SGS‧‧‧選擇閘極線 SGD‧‧‧選擇閘極線 ST1‧‧‧選擇電晶體 ST2‧‧‧選擇電晶體 WL0～WL7‧‧‧字元線
圖1係表示第1實施形態之半導體裝置中之記憶胞陣列之構成之一例之圖。 圖2係導電膜貫通複數條字元線WL及層間絕緣層之部分之放大剖面。 圖3係表示控制電路之P型MOSFET之構成例之剖視圖。 圖4A~圖4E係表示第1及第2磊晶層及其周邊之概略之剖視圖。 圖5A及圖5B係表示第1及第2磊晶層之硼濃度之曲線圖。 圖6係表示第1實施形態之半導體裝置之接觸構造之一例之剖視圖。 圖7~圖12係表示第1實施形態之半導體裝置之製造方法之一例之剖視圖。 圖13係表示第2磊晶層之硼濃度與接觸電阻之關係之曲線圖。 圖14係表示第2磊晶層之碳濃度與接觸電阻之關係之曲線圖。 圖15係表示第2磊晶層之厚度與接觸電阻之關係之曲線圖。 圖16係表示第2實施形態之半導體裝置之接觸構造之一例之剖視圖。 圖17係表示第2實施形態之變化例1之半導體裝置之接觸構造之一例之剖視圖。 圖18係表示第2實施形態之變化例2之半導體裝置之接觸構造之一例之剖視圖。 圖19係表示第2實施形態之變化例3之半導體裝置之接觸構造之一例之剖視圖。
10‧‧‧半導體基板
20‧‧‧汲極層
21‧‧‧源極層
30‧‧‧閘極絕緣膜
40‧‧‧閘極電極
50‧‧‧第1磊晶層
60‧‧‧第2磊晶層
70‧‧‧接觸插塞
71‧‧‧矽化物層
72‧‧‧障壁金屬層
73‧‧‧插塞
80‧‧‧間隔件膜
90‧‧‧層間絕緣膜
CH‧‧‧接觸孔

Claims (18)

  1. 一種半導體裝置，其包括：基板；電晶體，其具備設置於上述基板之表面區域且包含雜質之源極層及汲極層、設置於上述源極層與上述汲極層之間之上述基板上之閘極絕緣膜、設置於上述閘極絕緣膜上之閘極電極、設置於上述源極層或上述汲極層上之第1磊晶層、設置於上述第1磊晶層上且包含上述雜質及碳之兩者之第2磊晶層、及設置於上述第2磊晶層上之接觸插塞；及記憶胞陣列，其設置於上述電晶體之上方；其中上述第1磊晶層為雜質濃度較上述第2磊晶層低之非摻雜磊晶層。
  2. 如請求項1之半導體裝置，其中上述電晶體為P型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)，上述雜質為硼。
  3. 如請求項1之半導體裝置，其中上述電晶體為對上述記憶胞陣列進行控制之控制電路之一部分。
  4. 如請求項1之半導體裝置，其進而具備矽化物層，上述矽化物層設置於上述第2磊晶層與上述接觸插塞之間且包含Ti、Si、B、C。
  5. 如請求項1之半導體裝置，其中上述第1磊晶層設置至較上述基板之 表面高之位置為止。
  6. 一種半導體裝置，其包括：基板；電晶體，其具備設置於上述基板之表面區域且包含雜質之源極層及汲極層、設置於上述源極層與上述汲極層之間之上述基板上之閘極絕緣膜、設置於上述閘極絕緣膜上之閘極電極、設置於上述源極層或上述汲極層上之第1磊晶層、設置於上述第1磊晶層上且包含上述雜質及碳之兩者之第2磊晶層、及設置於上述第2磊晶層上之接觸插塞；及記憶胞陣列，其設置於上述電晶體之上方；其中上述第2磊晶層之雜質濃度為1×1021cm-3以上，碳濃度為3×1020cm-3以上。
  7. 一種半導體裝置，其包括：基板；電晶體，其具備設置於上述基板之表面區域且包含雜質之源極層及汲極層、設置於上述源極層與上述汲極層之間之上述基板上之閘極絕緣膜、設置於上述閘極絕緣膜上之閘極電極、設置於上述源極層或上述汲極層上之第1磊晶層、設置於上述第1磊晶層上且包含上述雜質及碳之兩者之第2磊晶層、及設置於上述第2磊晶層上之接觸插塞；及記憶胞陣列，其設置於上述電晶體之上方；其中上述電晶體為P型MOSFET，上述雜質為硼，且 上述第2磊晶層之雜質濃度為1×1021cm-3以上，碳濃度為3×1020cm-3以上。
  8. 一種半導體裝置，其包括：基板；電晶體，其具備設置於上述基板之表面區域且包含雜質之源極層及汲極層、設置於上述源極層與上述汲極層之間之上述基板上之閘極絕緣膜、設置於上述閘極絕緣膜上之閘極電極、設置於上述源極層或上述汲極層上之第1磊晶層、設置於上述第1磊晶層上且包含上述雜質及碳之兩者之第2磊晶層、及設置於上述第2磊晶層上之接觸插塞；及記憶胞陣列，其設置於上述電晶體之上方；其中與上述接觸插塞接觸之上述第2磊晶層之上表面於將上述基板之表面設為(001)面時成為(11n)面(n為正整數)。
  9. 一種半導體裝置之製造方法，其包括：於基板上形成閘極絕緣膜；於上述閘極絕緣膜上形成閘極電極；將雜質導入至上述基板之表面區域而形成源極層及汲極層；使半導體結晶於上述源極層或上述汲極層上磊晶生長至較上述基板之表面高之位置為止，而形成第1磊晶層；使半導體結晶於上述第1磊晶層上磊晶生長，形成摻雜有上述雜質及碳之兩者之第2磊晶層；於上述第2磊晶層上形成接觸插塞；及 於上述閘極電極之上方形成記憶胞陣列。
  10. 如請求項9之半導體裝置之製造方法，其中上述第2磊晶層係藉由一面摻雜上述雜質及碳之兩者一面使半導體結晶磊晶生長而形成。
  11. 如請求項9之半導體裝置之製造方法，其中上述第2磊晶層係藉由一面摻雜上述雜質一面使半導體結晶磊晶生長，然後離子注入碳而形成。
  12. 如請求項9之半導體裝置之製造方法，其中上述第2磊晶層係藉由不摻雜上述雜質而使半導體結晶磊晶生長，然後離子注入上述雜質及碳而形成。
  13. 如請求項9之半導體裝置之製造方法，其中上述電晶體為P型MOSFET，上述雜質為硼。
  14. 如請求項9之半導體裝置之製造方法，其中上述第1磊晶層為雜質濃度較上述第2磊晶層低之非摻雜磊晶層。
  15. 如請求項9之半導體裝置之製造方法，其中上述第2磊晶層之雜質濃度為1×1021cm-3以上，碳濃度為3×1020cm-3以上。
  16. 如請求項9之半導體裝置之製造方法，其中上述第2磊晶層以將上述 基板之表面設為(001)面時具有(11n)面(n為正整數)之方式磊晶生長。
  17. 如請求項9之半導體裝置之製造方法，其中上述電晶體為對上述記憶胞陣列進行控制之控制電路之一部分。
  18. 如請求項9之半導體裝置之製造方法，其進而具備矽化物層，上述矽化物層設置於上述第2磊晶層與上述接觸插塞之間且包含Ti、Si、B、C。
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