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CN115274683A - Nor型存储器件及其制造方法及包括存储器件的电子设备 - Google Patents

Nor型存储器件及其制造方法及包括存储器件的电子设备 Download PDF

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CN115274683A
CN115274683A CN202210777446.XA CN202210777446A CN115274683A CN 115274683 A CN115274683 A CN 115274683A CN 202210777446 A CN202210777446 A CN 202210777446A CN 115274683 A CN115274683 A CN 115274683A
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CN
China
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CN202210777446.XA
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朱慧珑
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Original Assignee
Institute of Microelectronics of CAS
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Abstract

公开了一种NOR型存储器件及其制造方法及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括：设置在衬底上的存储单元层，包括在竖直方向上彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；相对于衬底竖直延伸以穿过存储单元层的栅堆叠，包括栅导体层和设置在栅导体层与存储单元层之间的存储功能层；以及源极线接触部和体接触部中至少之一。源极线接触部相对于衬底竖直延伸以穿过存储单元层，且与存储单元层中的第一源/漏层和第三源/漏层分别电连接。体接触部相对于衬底竖直延伸以穿过存储单元层，且与存储单元层中的第一沟道层和第二沟道层分别电连接。

Description

NOR型存储器件及其制造方法及包括存储器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，期望进一步增加集成密度并提升性能。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种提升集成密度、改进性能、提高可靠性并优化制造工艺的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。
根据本公开的一个方面，提供了一种NOR型存储器件，包括：设置在衬底上的至少一个存储单元层，该至少一个存储单元层包括在竖直方向上彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅堆叠，该至少一个栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层，其中在该至少一个栅堆叠与该至少一个存储单元层相交之处限定存储单元；以及源极线接触部和体接触部中至少之一。源极线接触部相对于衬底竖直延伸以穿过该至少一个存储单元层。在源极线接触部所在的位置处，该至少一个存储单元层中的第一源/漏层和第三源/漏层分别与源极线接触部电连接。体接触部相对于衬底竖直延伸以穿过该至少一个存储单元层。在体接触部所在的位置处，该至少一个存储单元层中的第一沟道层和第二沟道层分别与体接触部电连接。
根据本公开的另一方面，提供了一种制造NOR型存储器件的方法，包括：在包括接触区和器件区的衬底上设置至少一个存储单元层，该至少一个存储单元层包括在竖直方向上彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；在器件区中形成相对于衬底竖直延伸以穿过该至少一个存储单元层的至少一个栅孔；在该至少一个栅孔中分别形成相应的栅堆叠，栅堆叠包括栅导体层和设置在栅导体层与该至少一个存储单元层之间的存储功能层；在接触区中形成相对于衬底竖直延伸以穿过该至少一个存储单元层的第一接触孔；通过选择性刻蚀，使第二源/漏层在第一接触孔中露出的至少部分侧壁在横向上缩进，以形成横向通道；经由第一接触孔引入刻蚀剂，至少刻蚀第二源/漏层，其中刻蚀剂还通过横向通道与第二源/漏层作用，从而在第一接触孔中第二源/漏层相对凹进；以及在第一接触孔中形成与第二源/漏层电隔离的第一接触部。
根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。
根据本公开的实施例，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元层时，可以抑制电阻的增大。在各存储单元层之间，特别是竖直方向上相邻的位线(BL)之间，无需额外设置隔离层，可以优化工艺并利于增加集成度。通过公共的源极线接触部和/或体接触部，可以减少接触部数目并因此节省面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至21示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图；
图22示意性示出了根据本公开实施例的NOR型存储器件的等效电路图，
其中，图2(a)、6(a)、11(a)、20(a)、21是俯视图，图2(a)中示出了AA′线、BB′线、CC′线和DD′线的位置，
图1、2(b)、3至5、6(b)、7(a)、8(a)、9、10、11(b)、20(b)是沿AA′线的截面图，
图6(c)、7(b)、8(b)是沿BB′线的截面图，
图11(c)、12是沿CC′/DD′线的截面图，
图13(a)、14(a)、15(a)、17(a)、18、19(a)是沿CC′线的截面图，
图13(b)、14(b)、15(b)、16、17(b)、19(b)是沿DD′线的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。竖直型器件可以包括在衬底上沿竖直方向(大致垂直于衬底表面的方向)设置的有源区，包括设于上下两端的源/漏区以及位于源/漏区之间的沟道区。源/漏区之间可以通过沟道区形成导电通道。在有源区中，源/漏区和沟道区例如可以通过掺杂浓度来限定。
根据本公开的实施例，有源区可以通过衬底上的下源/漏层、沟道层和上源/漏层的叠层来限定。源/漏区可以分别形成在下源/漏层和上源/漏层中，而沟道区可以形成在沟道层中。栅堆叠可以延伸穿过该叠层，从而有源区可以围绕栅堆叠的外周。在此，栅堆叠可以包括存储功能层如电荷捕获材料或铁电材料中至少之一，以便实现存储功能。这样，栅堆叠同与之相对的有源区相配合而限定存储单元(或用来构成存储单元的单元构成器件)。在此，存储单元可以是闪存(flash)单元。
根据本公开的实施例，与位线(BL)和源极线(SL)的布置相适应，可以基于两个并联连接的单元构成器件来限定单个存储单元。为此，可以设置第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层的叠层。于是，穿过该叠层的栅堆叠可以与第一源/漏层、第一沟道层和第二源/漏层相对而限定第一单元构成器件，且与第二源/漏层、第二沟道层和第三源/漏层相对而限定第二单元构成器件。这两个单元构成器件可以通过公共的第二源/漏层而(并联)电连接到相同BL，另外它们可以(通过栅堆叠)电连接到相同字线(WL)。于是，第一单元构成器件和第二单元构成器件(限定单个存储单元)可以通过同一BL和同一WL来寻址。
在NOR(“或非”)型存储器件中，存储单元可以电连接在BL与SL之间。在叠层中第二源/漏层电连接到BL的情况下，第一源/漏层和第三源/漏层可以电连接到SL。
可以设置多个栅堆叠以穿过该叠层，从而在这多个栅堆叠与该叠层相交之处限定多个存储单元。这些存储单元在该叠层所在的平面内排列成与该多个栅堆叠相对应的阵列(例如，通常是按行和列排列的二维阵列)。
由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，可以在竖直方向上设置多个这样的叠层。栅堆叠可以竖直延伸，从而穿过这多个叠层。这样，对于单个栅堆叠而言，与竖直方向上叠置的这多个叠层相交而限定在竖直方向上叠置的多个存储单元。
这些叠层可以通过在衬底上外延生长而形成，并可以为单晶半导体材料。在生长时，可以对叠层中的各层分别进行原位掺杂，不同掺杂的层之间可以具有掺杂浓度界面。这样，可以更好地控制竖直方向上的掺杂分布。下源/漏层、沟道层和上源/漏层的叠层可以构成体(bulk)材料，且因此沟道区形成在体材料中。这种情况下，工艺较为简单。
在常规工艺中，需要在(至少)一些叠层之间设置隔离层，以电隔离彼此相邻的BL。需要相对复杂的工艺来形成(半导体，特别是单晶半导体)叠层与隔离层彼此叠置的设置。根据本公开的实施例，各个叠层可以彼此直接接触。例如，下方叠层的最上源/漏层(即，第三源/漏层)可以与之上的叠层的最下源/漏层(即，第一源/漏层)是同一层，和/或上方叠层的最小源/漏层(即，第一源/漏层)与之下的叠层的最上源/漏层(即，第三源/漏层)是同一层。可以相对容易地形成彼此叠置的多个(半导体，特别是单晶半导体)叠层。而且，相邻BL之间尽管存在隔离层，但是仍然可能存在相互干扰。与此不同，根据本公开的实施例，每一BL与其他BL之间至少间隔有一条SL以及与该SL电连接的单元构成器件，因此可以有效抑制不同BL之间的相互干扰，提高可靠性。
另外，尽管相比于存储单元基于单个单元构成器件的常规工艺，根据本公开实施例的存储单元基于更多(即，两个)单元构成器件并因此具有较大尺寸(例如，具有较大高度)，但是由于可以省略隔离层，且由于制造工艺特别是如上形成叠层的工艺的优化，也可以提升集成密度。
根据本公开的实施例，为了减少接触部数目，竖直方向上不同高度处的存储单元可以共享公共的接触部，例如公共的SL接触部和/或公共的体接触部。公共的接触部可以竖直延伸，以穿过各存储单元层，且与各存储单元层中相应的层电连接(例如，通过彼此接触)。例如，公共的SL接触部可以与各存储单元层中的第一源/漏层和第三源/漏层电连接，公共的体接触部可以与各存储单元层中的第一沟道层和第二沟道层电连接。根据实施例，SL接触部和体接触部可以是一体的，也即公共的接触部可以同时电连接到各存储单元层中的第一源/漏层和第三源/漏层以及第一沟道层和第二沟道层。
根据本公开的实施例，为减少互连数目，可以在各栅堆叠上设置相应的选择晶体管。如下所述，选择晶体管可以自对准于相应的栅堆叠。
这种竖直型存储器件例如可以如下制造。具体地，可以在衬底上设置多个存储单元层，每个存储单元层例如包括第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层的叠层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的各层特别是沟道层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。在此，该叠层中的各层可以包括相同的材料。这种情况下，所谓“层”可以通过它们之间的掺杂浓度界面来限定。
在器件区中，可以形成相对于衬底竖直延伸以穿过各个存储单元层中的叠层的栅孔。在栅孔中，可以形成栅堆叠，并可以在栅堆叠上制作选择晶体管。
在接触区中，可以形成相对于衬底竖直延伸以穿过各个存储单元层中的叠层的第一接触孔。可以通过选择性刻蚀，使第二源/漏层在第一接触孔中露出的至少部分侧壁在横向上缩进，以形成横向通道。这种横向通道使第二源/漏层更多地显露，从而随后可以被经由第一接触孔引入的刻蚀剂更多地刻蚀，以使得其相对于第一源/漏层和第三源/漏层凹进。如果所采用的刻蚀配方还可以刻蚀第一沟道层和第二沟道层且刻蚀量较大，则可以使第一沟道层和第二沟道层也相对于第一源/漏层和第三源/漏层凹进。于是，在第一接触孔中，可以实现相对于第二源漏层(以及可选地，第一沟道层和第二沟道层)伸出的第一源/漏层和第三源/漏层。因此，可以在第一接触孔中形成与第一源/漏层和第三源/漏层电连接而与第二源漏层(以及可选地，第一沟道层和第二沟道层)电隔离的第一接触部，例如SL接触部。
另外，在接触区中，可以形成相对于衬底竖直延伸以穿过各个存储单元层中的叠层的第二接触孔。可以通过选择性刻蚀，使第一源/漏层、第二源/漏层和第三源/漏层在第二接触孔中露出的至少部分侧壁在横向上缩进，以形成横向通道。同样，这种横向通道使第一源/漏层、第二源/漏层和第三源/漏层更多地显露，从而随后可以被经由第二接触孔引入的刻蚀剂更多地刻蚀，以使得其相对于第一沟道层和第二沟道层凹进。于是，在第二接触孔中，可以实现相对于第一源/漏层、第二源/漏层和第三源/漏层伸出的第一沟道层和第二沟道层。因此，可以在第二接触孔中形成与第一沟道层和第二沟道层电连接而与第一源/漏层、第二源/漏层和第三源/漏层电隔离的第二接触部，例如体接触部。
为实现这种选择性刻蚀，源/漏层可以包括叠层结构，例如上子层、中间子层和上子层的叠层。中间子层可以相对于上子层和下子层具有刻蚀选择性，从而可以被选择性刻蚀，以实现上述的横向通道。另外，上子层和下子层可以与相邻的沟道层具有实质上相同的材料。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离，导电材料用于形成电极、互连结构等)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至21示出了根据本公开实施例的制造NOR型存储器件的流程中部分阶段的示意图。
如图1所示，提供衬底101。该衬底101可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底如Si晶片为例进行描述。
在衬底101上，可以如下所述形成存储器件，例如NOR型闪存(flash)。存储器件中的存储单元(cell)可以包括n型单元构成器件或p型单元构成器件。在此，以n型单元构成器件为例进行描述，为此衬底1001中可以形成有p型阱。因此，以下的描述，特别是关于掺杂类型的描述，针对n型单元构成器件的形成。但是，本公开不限于此。
在衬底101上，可以通过例如外延生长，交替地形成源/漏层1031、1071、1032、1072、1033和沟道层1051、1052、1053、1054，使得每一沟道层1051、1052、1053、1054可以在上、下两侧分别具有与之相邻的源/漏层。于是，各沟道层1051、1052、1053、1054可以连同上下的相邻源/漏层分别限定一个器件层。在各器件层中可以形成单元构成器件(的阵列)，这些单元构成器件的有源区可以由相应的器件层来限定。彼此相邻的器件层之间可以具有公共的源/漏层(并因此彼此电连接)。
在图1的示例中，示出了与四个沟道层1051、1052、1053、1054相对应的四个器件层，但是本公开不限于此。例如，可以存在更多(或更少)的沟道层，并因此可以具有更多(或更少)的器件层。
在图1中还示出了存储单元层M1、M2。如下面进一步所述，在本公开的实施例中，一对在竖直方向上彼此相邻的(并联连接)单元构成器件形限定一个存储单元，这一对单元构成器件分别形成在一对相邻的器件层中。于是，每个存储单元层M1、M2可以对应于相应的一对器件层，且在各存储单元层中可以形成存储单元的阵列(与相应一对器件层中的单元构成器件阵列相对应)。
在此，对于同一沟道层上下两侧的源/漏层分别使用不同标记103n(在图1的示例中，n＝1、2、3；在更多器件层的情况下，n可以更大)和107m(在图1的示例中，m＝1、2；在更多器件层的情况下，m可以更大)，原因部分地在于它们随后可以进行不同的电连接(例如，分别连接到SL和BL；在以下，以103n标记的源/漏层可以连接到SL，而以107m标记的源/漏层可以连接到BL)，而并不意味着它们一定具有不同的特性(例如，几何特性如厚度、材料特性如成分、掺杂特性如掺杂元素和浓度等；当然它们也可以在至少一个方面不同)。
另外，各源/漏层103n和107m可以具有叠层结构。例如，如图1中所示，各源/漏层103n和107m可以具有分别以下标a、b、c标示的子层。最上的源/漏层1033由于在上方不再设置沟道层，因此可以仅具有如下所述用来为基于沟道层1054的单元构成器件限定源/漏区的子层1033a以及如下所述用来帮助形成SL电连接的子层1033b，而可以不具有以下标c标示的子层(当然也可以设置这样的子层，如同其他源/漏层一样)。类似地，最下面的源/漏层1031可以不具有以下标a标示的子层，因为其下方不再设置沟道层。但是，在此仍然设置子层1031a，以便如下所述提供空间来设置SL接触部、体接触部与衬底之间的电隔离。需要指出的是，源/漏层103n和107m的这种叠层结构是为了如下所述提供所需的刻蚀选择性，但是本公开不限于此。
衬底101上所形成的这些源/漏层和沟道层中的一层或多层(乃至全部层)特别是沟道层可以是单晶的半导体层。这些层由于分别生长或者掺杂，从而彼此之间可以具有晶体界面或掺杂浓度界面。
源/漏层1031、1071、1032、1072、1033可以限定单元构成器件的源/漏区。源/漏层1031、1071、1032、1072、1033(具体地，它们的各个子层)可以通过掺杂(如生长时原位掺杂)而形成源/漏区。对于n型单元构成器件，可以利用As或P等进行n型掺杂，掺杂浓度可以为例如约5E18-1E21cm-3。
在源/漏层103n(n＝1、2、3、…)中，最下方的子层1031a的厚度(Tbt)可以相对较大，例如约20nm-150nm，以提供足够的空间以便后继设置SL接触部、体接触部与衬底之间的电隔离(例如，参见图19(a)和19(b))；与各沟道层1051、1052、1053、1054相邻的子层1031c、1032a、1032c、1033a各自可以限定相应器件的源/漏区，其厚度(以Ts1表示)例如为约20nm-150nm(源/漏层各自的子层1031c、1032a、1032c、1033a的厚度可以分别设定，彼此之间可以大致相等或者不等)；中间的子层1031b、1032b、1033b(最上的子层1033b在功能上与其他中间的子层1031b、1032b等效，在此为了方便起见，将其同样称作“中间”的子层，尽管其上方并不存在另外的子层，但是在其上也可以设置在另外的子层)可以视为到SL的电连接，其厚度(以Ts表示)，例如约10nm-50nm(源/漏层各自的子层1031b、1032b、1033b的厚度可以分别设定，彼此之间可以大致相等或者不等)。注意，在此将各源/漏层103n的各个子层分别视为源/漏区或到SL的电连接，这仅仅是为了更好地理解根据本公开实施例的存储器件的结构。根据实施例，各源/漏层103n的各个子层可以一起限定源/漏区。
在源/漏层107m(＝1、2、…)中，与各沟道层1051、1052、1053、1054相邻的子层1071a、1071c、1072a、1072c各自可以限定相应器件的源/漏区，其厚度(以Tbl表示)例如为约20nm-150nm(源/漏层各自的子层1071a、1071c、1072a、1072c的厚度可以分别设定，彼此之间可以大致相等或者不等)；中间的子层1071b、1072b可以视为到BL的电连接，其厚度(以Tb表示)，例如约10nm-50nm(源/漏层各自的子层1071b、1072b的厚度可以分别设定，彼此之间可以大致相等或者不等)。同样，在此将各源/漏层107m的各个子层分别视为源/漏区或到BL的电连接，这仅仅是为了更好地理解根据本公开实施例的存储器件的结构。根据实施例，各源/漏层107m的各个子层可以一起限定源/漏区。
对于每一沟道层，在与该沟道层相邻的源/漏层107m和103n中，与该沟道层相邻的子层107ma(或107mc)的厚度Tbl以及与该沟道层相邻的子层103nc(或103na)的厚度Tsl可以大致相等，且子层107mb的厚度Tb可以不等于且优选大于子层103nb的厚度Ts。例如，对于沟道层1051，相邻的子层1071a的厚度与相邻的子层1031c的厚度可以大致相等，且相应的子层1071b的厚度可以大于相应的子层1031b的厚度，以此类推。这是因为根据本公开的实施例，流过BL的电流大于流过SL的电流。在并联连接到同一BL的一对单元构成器件分别连接到相应SL的情况下，BL电流可以为SL电流的大致两倍。
沟道层1051、1052、1053、1054可以限定单元构成器件的沟道区，其厚度(以T1g表示)可以限定单元构成器件的栅长，例如为约40nm-300nm。各沟道层1051、1052、1053、1054的厚度可以分别设定，彼此之间可以大致相等或者不等。沟道层1051、1052、1053、1054可以并未有意掺杂，或者可以通过在生长时原位掺杂而被轻掺杂，以改善短沟道效应(SCE)、调节器件阈值电压(Vt)等。例如，对于n型单元构成器件，可以利用B等进行p型掺杂，掺杂浓度为约1E17-2E19cm-3。另外，为了优化器件性能，沟道层中的掺杂浓度可以在竖直方向上具有非均匀分布，例如在靠近漏区(连接到BL)之处较高以改善SCE，而在靠近源区(连接到SL)之处较低以降低沟道电阻。
这些半导体层可以包括各种合适的半导体材料，例如元素半导体材料如Si或Ge、化合物半导体材料如SiGe等。在衬底1001为硅晶片的示例中，源/漏层和沟道层可以包括硅系材料。另外，考虑到以下工艺中需要的选择性刻蚀，各源/漏层中的中间的子层相对于其上下的子层可以具有刻蚀选择性。例如，各沟道层可以包括Si，各源/漏层中以下标a、c标示的子层可以包括Si，而以下标b标示的子层可以包括SiGe(Ge的原子百分比例如为约15％-30％)。但是，本公开不限于此。
在衬底101上形成的这些半导体层上，可以设置硬掩模层，以方便构图。在该示例中，为了有助于随后形成选择晶体管，硬掩模层可以包括叠层配置，例如包括第一子层1151、第二子层1152和第三子层1153，第一子层1151和第三子层1153可以是固相掺杂剂源，以有助于后继对选择晶体管的掺杂。考虑到后继工艺中的刻蚀选择性，第一子层1151和第三子层1153可以包括氧化物(例如，氧化硅)，其中含有掺杂剂如P以用作固相掺杂剂源；第二子层1152可以括氮化物(例如，氮化硅)。各子层的厚度例如为约50nm-200nm。
在如上所述形成的器件层中，可以制作单元构成器件，以形成存储单元。
例如，如图2(a)和2(b)所示，可以在硬掩模层上形成光刻胶117，并通过光刻将其构图为(在衬底上的器件区中)具有一系列开口，这些开口可以限定其中将要形成栅堆叠的栅孔的位置。开口可以是各种合适的形状，例如圆形、矩形、方形、多边形等，并具有合适的大小，例如直径或边长为约20nm-500nm。在此，这些开口可以排列成阵列形式，例如沿图2(a)中纸面内水平方向和竖直方向的二维阵列。该阵列随后可以限定单元构成器件(且因此，存储单元)的阵列。根据本公开的实施例，开口可以具有不同的布局、大小、形状等。
在该示例中，如图2(a)所示，衬底可以包括用来形成单元构成器件(且因此，存储单元)(以及可选地，选择晶体管)的器件区以及与器件区相邻的接触区。在该示例中，接触区可以包括用于SL的接触区1以及用于BL的接触区2。例如，接触区1和接触区2可以分别设于器件区的相对两侧。但是，本公开不限于此。可以根据电路设计，改变它们的布局。
如图3所示，可以如此构图的光刻胶117作为刻蚀掩模，通过各向异性刻蚀如反应离子刻蚀(RIE)，来刻蚀衬底101上的各层，以便形成栅孔T。RIE可以沿大致竖直的方向(例如，垂直于衬底表面的方向)进行，并可以进行到衬底101中。于是，在衬底101上留下了一系列竖直的栅孔T。之后，可以去除光刻胶117。
在栅孔T中，可以形成栅堆叠。在此，可以通过栅堆叠来实现存储功能。例如，栅堆叠中可以包括存储结构，如电荷捕获层或铁电材料等。
如图4所示，可以例如通过淀积，依次形成存储功能层125和栅导体层127。存储功能层125可以大致共形的方式形成，栅导体层127可以填充栅孔T中形成存储功能层125之后剩余的空隙。可以对形成的栅导体层127和存储功能层125进行平坦化处理如化学机械抛光(CMP，例如可以停止于硬掩模层)，从而栅导体层127和存储功能层125可以留于栅孔T中，形成栅堆叠。
存储功能层125可以基于介电电荷捕获、铁电材料效应或带隙工程电荷存储(SONOS)等。例如，存储功能层125可以包括电介质隧穿层(例如厚度为约1nm-5nm的氧化物，可通过氧化或原子层淀积(ALD)形成)-能带偏移层(例如厚度为约2nm-10nm的氮化物，可通过化学气相淀积(CVD)或ALD形成)-隔离层(例如厚度为约2nm-6nm的氧化物，可通过氧化、CVD或ALD形成)。这种三层结构可导致捕获电子或空穴的能带结构。或者，存储功能层125可以包括铁电材料层，例如厚度为约2nm-20nm的HfZrO2。
栅导体层127可以包括例如(掺杂的，例如在n型单元构成器件的情况下p型掺杂)多晶硅或金属栅材料。
如图4所示，具有存储功能层的栅堆叠(125/127)被有源区围绕。栅堆叠与有源区(源/漏层、沟道层和源/漏层的叠层)相配合，限定单元构成器件，如图4中的虚线圈所示。沟道层中形成的沟道区可以连接相对两端源/漏层中形成的源/漏区，沟道区可以受栅堆叠的控制。图4中以两个虚线圈示出了一对在竖直方向上彼此相邻的单元构成器件，如下所述，这对单元构成器件随后限定单个存储单元。
栅堆叠在竖直方向上呈柱状延伸，与多个器件层相交迭，从而可以限定在竖直方向上彼此叠置的多个单元构成器件(且因此，多个存储单元)。与单个栅堆叠柱相关联的存储单元可以形成存储单元串。与栅堆叠柱的布局(对应于上述栅孔T的布局，例如二维阵列)相对应，在衬底上布置有多个这样的存储单元串，从而形成存储单元的三维(3D)阵列。
另外，在各个存储单元串的上方，可以分别形成选择晶体管。
例如，如图5所示，可以通过选择性刻蚀如RIE，将栅堆叠(125/127)回蚀/凹进一定高度。回蚀/凹进后的栅堆叠的顶面高度可以使得硬掩模层的(至少部分厚度的)第一子层1151在栅孔T的侧壁上露出，而最上方的源/漏层1033在栅孔T的侧壁上不会露出，仍被栅堆叠所遮蔽。例如，回蚀/凹进后的栅堆叠的顶面高度可以在硬掩模层的第一子层1151的顶表面与底表面之间。在栅孔T中由于栅堆叠的回蚀/凹进而释放的空间中，可以通过淀积，以大致共形的方式，形成有源层109。于是，有源层109可以呈杯状，包括在栅堆叠的顶面上延伸的底部以及在栅孔T的侧壁上延伸的侧部(在栅孔T之外的部分将由于随后的工艺而被去除)。
有源层109可以包括半导体材料如(多晶)Si，用以限定选择晶体管的有源区，厚度例如为约5nm-20nm。可以通过退火，例如在约700℃-1050℃的温度下进行约0.5秒-2秒的尖峰退火或快速热处理(RTP)，将掺杂剂从作为固相掺杂剂源的第一子层1151和第三子层1153中驱入到有源层109中，以在有源层109中与第一子层1151和第三子层1153相对应的区域处形成选择晶体管的源/漏区S/D。在此，可以控制退火工艺的条件，使得从固相掺杂剂源扩散的掺杂剂不会实质上影响有源层109在竖直方向上的中部(对应于第二子层1152的区域)。
另外，为降低接触电阻，可以通过例如竖直方向的离子注入，对有源层109的底部进行掺杂(掺杂类型与源/漏区S/D相同，掺杂浓度例如为约1E19-1E21cm-3)。根据本公开的实施例，该离子注入处理可以在上述退火工艺之前进行，从而由此注入的掺杂剂可以通过上述退火工艺而被激活，而不必针对该离子注入处理单独进行退火。
于是，在各存储单元串的上方限定了选择晶体管的有源区。选择晶体管的有源区可以包括在有源层109(在竖直方向上)的上、下两端形成的源/漏区以及(在竖直方向上的中部)处于源/漏区之间的沟道区。选择晶体管的下端的源/漏区(通过有源层109底部的高掺杂区)电连接到存储单元的栅导体层127。
在栅孔T中形成有源层109之后的空隙中，可以通过淀积电介质材料如氧化物，然后进行平坦化处理如CMP(有源层109在栅孔T之外的部分可以在该平坦化处理中被去除)，来形成填充部111。
可以通过自对准工艺来制作选择晶体管的栅堆叠。例如，可以将硬掩模中的第二子层1152替换为选择晶体管的栅堆叠，如此形成的栅堆叠可以自对准于选择晶体管的沟道区。
目前，硬掩模层围绕各栅孔连续延伸。需露出第二子层1152以将之替换。另外，考虑如下所述的选择线的形成，可以将硬掩模层构图为实质上平行延伸的一系列线形。
例如，如图6(a)、6(b)和6(c)所示，可以在硬掩模层上形成光刻胶131，并将其通过光刻构图为一系列沿第一方向(例如，图6(a)中纸面内的水平方向)延伸的线形图案，这些线形图案在与第一方向相交(例如，垂直)的第二方向(例如，图6(a)中纸面内的竖直方向)上彼此间隔开(以分别覆盖在第一方向上的一行栅孔)。可以光刻胶131作为刻蚀掩模，通过选择性刻蚀如RIE，依次刻蚀硬掩模层的第三子层1153和第二子层1152。在此，刻蚀可以停止于第一子层1151，以在后继形成选择晶体管的栅堆叠时保护下面的器件层。这样，如图6(a)所示，硬掩模层中的第三子层1153和第二子层1152形成为沿第一方向延伸的条形，围绕相应一行栅孔(中形成的有源层109)的外周，且第二子层1152的侧壁被露出。之后，可以去除光刻胶131。
如图7(a)和7(b)所示，可以通过选择性刻蚀，例如采用热磷酸的湿法刻蚀，去除第二子层1152，并在第一子层1151与第三子层1153之间由于第二子层1152的去除而留下的空隙中形成选择晶体管的栅堆叠。例如，可以依次淀积栅介质层119和栅金属层121，并以第三子层1153为掩模，刻蚀淀积的栅介质层119和栅金属层121。于是，栅堆叠(119/121)可以形成为与光刻胶131的图案相对应的条形(并相应地形成选择线)，且围绕相应行的栅孔中形成的有源层119的外周。根据实施例，栅介质层119可以包括高k电介质如HfO2，厚度为约1nm-10nm；栅金属层121可以包括功函数调节层如TiN和导电金属层如Al或W等。在栅介质层119与有源层之间，还可以通过例如氧化或淀积，形成例如厚度为约0.5nm-2nm的氧化物界面层。
至此，基本上完成了存储单元(串)和选择晶体管的制作。然后，可以制作各种电接触部以实现所需的电连接。
为实现到各器件层的电连接，可以在衬底上的接触区(更具体地，用于BL的接触区2)中形成阶梯结构。本领域存在多种方式来形成这样的阶梯结构。根据本公开的实施例，阶梯结构例如可以如下形成。
如图7(a)和7(b)所示，当前选择晶体管的有源层109的顶端在硬掩模层的表面处露出。为了以下在制作阶梯结构时保护有源层109，可以在硬掩模层上先形成另一硬掩模层。在该示例中，该另一掩模层可以与第一子层1151和第三子层1153以及填充部111一样包括氧化物，且因此如图8(a)和8(b)所示与第一子层1151和第三子层1153以及填充部111示出为一体，以113标记。在硬掩模层113上，可以形成光刻胶123，并将其通过光刻构图为遮蔽器件区和用于SL的接触区1而露出用于BL的接触区2。可以光刻胶123作为刻蚀掩模，通过选择性刻蚀如RIE，刻蚀硬掩模层113，以露出器件层(在此，最上方的源/漏层1033)。之后，可以去除光刻胶123。
如图9所示，可以如此形成的硬掩模层113作为刻蚀掩模，可以通过选择性刻蚀如RIE，来刻蚀源/漏层1033和沟道层1054，以露出要电连接到BL的源/漏层1072。可以通过控制刻蚀深度，使得刻蚀停止于源/漏层1072的上部，例如子层1072c。这样，在接触区2中在源/漏层1033与源/漏层1072(更具体地，子层1072c)的表面之间形成了一个台阶。
可以通过侧墙(spacer)形成工艺，在上述台阶处(以及硬掩模层113的侧壁上)形成侧墙133。例如，可以通过以大致共形的方式淀积一层电介质如氧化物，然后对淀积的电介质进行各向异性刻蚀如竖直方向上的RIE，以去除所淀积电介质的横向延伸部分，而留下其竖直延伸部分，从而形成侧墙133。在此，考虑到硬掩模层113也包括氧化物，可以控制RIE的刻蚀深度实质上等于或稍大于电介质的淀积厚度，以避免露出有源层109。侧墙133的宽度(在图中水平方向上)可以基本等于电介质的淀积厚度。侧墙133的宽度限定了随后到源/漏层1072的接触部的着落垫(landing pad)的大小。
如图10所示，以如此形成的侧墙133作为刻蚀掩模，可以通过选择性刻蚀如RIE，来依次刻蚀源/漏层1072(的剩余部分)、沟道层1053、源/漏层1032、沟道层1052，以露出要电连接到BL的源/漏层1071。可以通过控制刻蚀深度，使得刻蚀停止于源/漏层1071的上部，例如子层1071c。这样，在接触区2中形成了又一台阶。
可以按照以上结合图9和10描述的工艺，通过形成侧墙，以侧墙为刻蚀掩模进行刻蚀，来在接触区2中形成多个台阶，如图10所示。这些台阶形成这样的阶梯结构，使得对于需要电连接到BL的各源/漏层107m，其相对于上方的层，端部相对突出，以限定到该层的接触部的着落焊盘。图10中的135表示各次形成的侧墙在处理之后的留下部分。由于这些侧墙135与硬掩模层均为氧化物，在此将它们示出为一体(在后面的图示中，仅仅为了图示方便起见，不再示出侧墙135的起伏)。在此，阶梯结构还露出了衬底101的一部分，以便后继制作到衬底的接触部。
另外，在接触区1中，可以制作公共的SL接触部和/或公共的体接触部。这种公共的SL接触部、公共的体接触部相比于针对各源/漏层103n分别形成SL接触部、针对各沟道层分别形成体接触部的情形，可以节省面积。在以下，以制作SL接触部和体接触部二者为例进行描述，以便能够更全面地理解本发明的构思。但是，本公开不限于此。例如，可以形成公共的SL接触部，而不形成公共的体接触部，体接触部可以在例如接触区1中通过形成更多台阶(以露出各沟道层)来针对各沟道层分别形成。或者，可以形成公共的体接触部，而不形成公共的SL接触部，SL接触部可以在例如接触区1中通过形成更多台阶(以露出各源/漏层103n)来针对各源/漏层103n分别形成。甚至可以不形成(公共或单独的)体接触部。
为此，如图11(a)、11(b)和11(c)所示，可以形成光刻胶129，并通过光刻将其构图为在接触区1上具有针对体接触部的开口(例如，图11(a)中上侧的开口)和针对SL接触部的开口(例如，图11(a)中下侧的开口)。注意，公共的体接触部(且因此，光刻胶129中相应的开口)以及公共的SL接触部(且因此，光刻胶129中相应的开口)各自的数目可以不限于1个，而是可以有多个。在该示例中，这些开口可以大致对准于选择线之间的位置，以抑制相邻布线之间的相互影响。
如图12所示，可以光刻胶129为刻蚀掩模，通过通过各向异性刻蚀如RIE，来刻蚀衬底101上的各层，以便形成接触孔H。RIE可以沿大致竖直的方向进行，并可以进行到衬底101中，于是在衬底101上留下了竖直的接触孔H。之后，可以去除光刻胶129。
在如此形成的接触孔H中，可以通过填充导电材料如金属，来形成接触部。但是，目前各源/漏层和沟道层的侧壁均在接触孔H中露出。在用于SL接触部的接触孔中，接触部应与源/漏层107m相接触，而不应与源/漏层103n(以及可选地，沟道层1051、1052、1053、1054)相接触。类似地，在用于体接触部的接触孔中，接触部应与各沟道层1051、1052、1053、1054相接触，而不应与源/漏层103n(以及可选地，源/漏层107m)相接触。根据实施例，至少部分源/漏层107m和至少部分沟道层可以电连接到到相同的接触部。
根据本公开的实施例，通过各层的厚度设计和刻蚀选择性，提供了这样一种刻蚀方案，可以使得在用于SL接触部的接触孔中，源/漏层103n相对伸出而源/漏层107m(以及可选地，沟道层1051、1052、1053、1054)相对凹进；在用于体接触部的接触孔中，沟道层1051、1052、1053、1054相对伸出而源/漏层107m(以及可选地，源/漏层103n)相对凹进。
用于SL接触部的接触孔和用于体接触部的接触孔可以不同地配置，故而它们可以分别处理，例如在处理其中之一时可以遮蔽另一个。它们的处理顺序可以改变。
例如，如图13(a)和13(b)所示，可以形成光刻胶151，以遮蔽用于体接触部的接触孔，而露出用于SL接触部的接触孔。可以经由用于SL接触部的接触孔，通过选择性刻蚀，使各源/漏层107m中的中间的子层107mb(在该示例中，SiGe)相对于在此为Si的各源/漏层中其他子层和沟道层在横向上凹进一定深度(在该示例中，由于各源/漏层103n中的中间的子层103nb同样包括SiGe，因此也可以被刻蚀从而在横向上凹进)。由于这种凹进，形成了供刻蚀剂进入的横向通道，从而随后各源/漏层107m可以更多地暴露于刻蚀剂而被刻蚀较多量，并因此相对凹进。这是因为源/漏层107m应(通过在接触区1中的阶梯结构上形成的接触部)分别电连接相应的BL，不应电连接到接触孔中形成的(公共)接触部。
在此，各子层107mb的凹进深度Dc可以大于：(1)同该子层相邻的子层107ma的厚度与同子层107ma相邻的沟道层的厚度之和，(2)同该子层相邻的子层107mc的厚度与同子层107mc相邻的沟道层的厚度之和(这两个和一般地以(Tbl+Tlg)表示)。
之后，可以去除光刻胶151。
在该用于SL接触部的接触孔，希望源/漏层103n相对于源/漏层107m伸出，以便实现源/漏层103n与在该接触孔中形成的SL接触部之间的电连接。但是，由于源/漏层103n中的中间的子层103nb如上所述也凹进，这种凹进会导致供刻蚀剂进入的横向通道而使得源/漏层103n在随后被更多刻蚀并因此难以相对伸出。为此，可以在源/漏层103n的端部制作填充插塞，以遮蔽源/漏层103n端部的这种横向通道，避免源/漏层103n被过多刻蚀而凹进。
例如，如图14(a)和14(b)所示，可以通过淀积，以大致共形的方式，形成捅塞材料层153。可以控制插塞材料层153的淀积厚度，使其大于较薄的子层103nb的一半厚度Ts/2(从而可以完全填满较薄的子层103nb端部的凹入)，而小于较厚的子层107mb的一半厚度Tb/2(从而可以保持较厚的子层107mb端部的凹入未被完全填满)。为很好地控制淀积厚度，可以采用ALD。考虑到刻蚀选择性，插塞材料层153可以包括例如氮化物。
如图15(a)和15(b)所示，可以形成光刻胶155，以遮蔽用于体接触部的接触孔，而露出用于SL接触部的接触孔。对于露出的用于SL接触部的接触孔，可以通过选择性刻蚀，去除一定厚度的插塞材料层153。例如，去除厚度可以基本等于或略大于插塞材料层153的淀积厚度。于是，插塞材料层153可以从较厚的子层107mb端部的凹入中去除，而留于较薄的子层103nb端部的凹入中，形成填充插塞157。为很好地控制去除厚度，可以采用ALE。在用于体接触的接触孔中，插塞材料层153被光刻胶155遮蔽而得以保留。之后，可以去除光刻胶155。
尽管在此将Ts设置为小于Tb是有利的(因为如上所述BL电流大于SL电流)，但是填充插塞157制作并不必然要求Ts小于Tb，它们彼此不相等即可。例如，如果Ts大于Tb，那么可以按以上工艺在子层107mb端部的凹入中(而不在子层103nb端部的凹入中)形成辅助插塞。此时，可以通过淀积并回蚀的方式，在子层103nb端部的凹入中另外形成填充插塞。该另外形成的填充插塞的材料相对于辅助插塞的材料可以具有刻蚀选择性。于是，可以通过选择性刻蚀，去除子层107mb端部的辅助插塞，而留下子层103nb端部的填充插塞。
然后，如图16所示，在用于SL接触部的接触孔中，可以进行例如实质上非选择性的刻蚀。由于子层107mb相对凹进，因此与子层107mb相邻的(子)层更多地暴露于刻蚀剂(可同时作用于Si和SiGe)，且因此被刻蚀的量较大。另一方面，子层103n的端部被填充插塞157遮蔽，故而可以基本未被刻蚀，且与之相邻的(子)层较少地暴露于刻蚀剂且因此被刻蚀的量较小。于是，可以形成如图16所示的形状：源/漏层103n相对伸出，而源/漏层107m和沟道层1051、1052、1053、1054相对凹进。
在此，如上所述凹进深度Dc可以大于(Tb1+Tlg)(因此刻蚀剂经由该凹进所形成的横向通道而发生的刻蚀可以较显著甚至占主导)，且刻蚀深度可以大于(Tbl+Tlg)(意味着从该横向通道可以分别向上和向下刻蚀相邻的源/漏层子层和沟道层，以使之相对凹进)。这种情况下，沟道层1051、1052、1053、1054也被刻蚀较多而相对凹进，从而源/漏层103n充分伸出。但是，沟道层的凹进并非必要，因为如上所述沟道层可以与源/漏层103n电连接到相同的接触部。这种情况下，凹进深度Dc可以大于Tbl而刻蚀深度可以大于Tbl，从而源/漏层107m可以被较多刻蚀而凹入，而沟道层1051、1052、1053、1054可能相对源/漏层103n并没有凹入或者凹入程度不明显。
另外，在用于体接触的接触孔中，由于存在插塞材料层153，因此仍可保持原先的形状。
事实上，如果不考虑体接触部的形成，源/漏层103n和源/漏层107m中至少之一可以不必设置为叠层结构。例如，源/漏层107m可以整体上相对于源/漏层103n和沟道层具有刻蚀选择性，从而可以选择性刻蚀源/漏层107m使其凹进，而源/漏层103n和沟道层可以基本不受影响。利用源/漏层107m的这种凹进，源/漏层107m(以及刻蚀量较大的情况下，与之相邻的沟道层)可以被更多刻蚀从而相对凹进，以使源/漏层103n相对伸出。这种情况下，无需如上所述形成填充插塞。或者，例如源/漏层103n和源/漏层107m可以相对于沟道层具有刻蚀选择性，且彼此厚度不同。可以对它们选择性刻蚀以在端部形成凹进，在源/漏层103n端部的凹进中可以如上所述形成填充插塞。
或者，例如源/漏层103n的中间的子层103nb和源/漏层107m的中间的子层107mb可以相对于彼此具有刻蚀选择性，从而能实现对源/漏层107m的中间的子层107mb的选择性刻蚀，而无需如上所述形成填充插塞。
简而言之，源/漏层可以不同地设置，例如通过厚度、材料、叠层等，只要源/漏层107m的(至少部分)侧壁能够被开口以形成刻蚀剂的横向通道，从而能够被更多刻蚀以便凹进。
另外，在形成多个存储单元层的情况下，接触孔H较深，在刻蚀剂从接触孔的开口处引入的情况下，刻蚀剂可能存在竖直方向上的浓度分布，例如较高位置处的浓度高于较低位置处的浓度。为此，Tbl和Tlg中至少之一，例如Tbl(Tlg可以基本不变，以保证器件之间的一致性)，在不同高度处可以具有不同值，例如在较高位置处较大，从而(Tbl+Tlg)在较低位置处可以较小，以确保刻蚀深度在整个接触孔的高度上均能大于(Tbl+Tlg)。
如图17(a)和17(b)所示，在如此配置的用于SL接触部的接触孔中，可以填充电介质材料如SiC(考虑相对于例如硬掩模层和填充插塞的刻蚀选择性)，以形成填充部159。由于用于SL接触部的接触孔在竖直方向上存在粗细变化，为确保良好的填充，可以采用重复淀积-刻蚀的方法。当然，电介质材料也会填充到用于体接触部的接触孔中而形成填充部。
接下来，可以对用于体接触部的接触孔进行类似的处理。为此，可以形成光刻胶161，以遮蔽用于SL接触部的接触孔(其中形成有填充部159)，而露出用于体接触部的接触孔。可以通过选择性刻蚀，去除用于体接触部的接触孔中的填充部以及插塞材料层153，从而各源/漏层和沟道层的侧壁可以在该接触孔中露出。可以经由该接触孔，通过选择性刻蚀，使各源/漏层中的中间的子层103nb、107mb(在该示例中，SiGe)相对于各源/漏层中的其他子层和沟道层(在该示例中，Si)在横向上凹进一定深度。在此，凹进深度可以大于中间的子层103nb上、下的子层103na、103nc的厚度(Tsl)及中间的子层107mb上、下的子层107ma、107mc的厚度(Tbl)。之后，可以去除光刻胶161。
如图18所示，在用于体接触部的接触孔中，可以进行例如实质上非选择性的刻蚀。由于子层103nb和107mb相对凹进(且如上所述，凹进深度可以大于Tbl、Tsl，因此刻蚀剂经由该凹进所形成的横向通道而发生的刻蚀可以较显著甚至占主导)，因此与子层103nb、107mb相邻的(子)层更多地暴露于刻蚀剂，且因此被刻蚀的量较大。另一方面，各沟道层1051、1052、1053、1054在上下两侧被相应的源/漏层覆盖，故而较少地暴露于刻蚀剂且因此被刻蚀的量较小。于是，可以形成如图18所示的形状：沟道层1051、1052、1053、1054相对伸出，而源/漏层103n和107m相对凹进。刻蚀深度可以大于Tbl、Tsl(意味着从该横向通道可以分别向上和向下刻蚀相邻的源/漏层子层，以使之相对凹进)，以使得沟道层1051、1052、1053、1054充分伸出。
如上所述，在接触孔H较深的情况下，考虑刻蚀剂在竖直方向上的浓度分布，Tbl和Tsl中至少之一在不同高度处可以具有不同值，例如在较高位置处较大，以确保刻蚀深度在整个接触孔的高度上均能大于Tbl、Tsl。
同样，可以在用于体接触部的接触孔中形成电介质如SiC的填充部163。
如图19(a)和19(b)所示，可以通过选择性刻蚀如竖直方向的RIE，回蚀接触孔中的填充部159、163。在回蚀时，留下一定厚度的填充部在接触孔底部，以避免随后在接触孔中形成的接触部直接接触衬底。之后，可以经由接触孔中由于回蚀而释放的空间，对留下的填充部以及(用于SL接触部的接触孔中的)填充插塞进行各向同性刻蚀，以使得：在用于SL接触部的接触孔中，相对伸出的源/漏层103n可以从填充部159露出，而相对凹进的源/漏层107m和沟道层1051、1052、1053、1054仍然被填充部159覆盖；在用于体接触部的接触孔中，相对伸出的沟道层1051、1052、1053、1054可以从填充部163露出，而相对凹进的源/漏层103n和107m仍然被填充部163覆盖。另外，各向同性刻蚀不会使得接触孔底部留有的填充部被全部刻蚀而露出衬底101。
在各接触孔中由于上述刻蚀而释放的空间中，可以填充导电材料如金属，以分别在用于体接触部的接触孔中形成与相对伸出的沟道层1051、1052、1053、1054接触的体接触部165a，且在用于SL接触部的接触孔中形成与相对伸出的源/漏层103n接触的SL接触部165b。图中以虚线圈示出了突出部分与相应接触部之间的接触区域。
在该实施例中，在刻蚀填充部159、163之后，即形成接触部165a、165b，从而源/漏层103n和沟道层1051、1052、1053、1054可以在接触孔中分别保持相对伸出的形状。但是，本公开不限于此。例如，可以在填充部159、163遮蔽其他(子)层的情况下，回蚀相对伸出的源/漏层103n和沟道层1051、1052、1053、1054，使得它们并不伸出或者甚至凹进。在这种情况下，随后形成的接触部165a、165b可以相对伸出从而与相应的源/漏层103n和沟道层1051、1052、1053、1054接触。
之后，可以制作其他接触部。
例如，如图20(a)和20(b)所示，可以通过淀积氧化物并平坦化如CMP，来形成层间电介质层137。在此，由于均为氧化物，将之前的侧墙135均示出为与层间电介质层137一体。可以在层间电介质层137中形成接触部139、141、143、145a、145b。具体地，接触部139可以形成在器件区中，电连接到选择晶体管，并通过选择晶体管电连接到单元构成器件的栅导体层127；接触部141可以形成在接触区2中，电连接到各源/漏层107m；接触部143可以形成在器件区中，电连接到选择晶体管的栅导体层121(或者，相应的选择线)；接触部145a可以形成在接触区1中，电连接到体接触部165a；接触部145b可以形成在接触区1中，电连接到接触部165b。这些接触部可以通过在层间电介质层137中刻蚀孔洞，并在其中填充导电材料如金属来形成。
在此，接触部139可以电连接到WL。通过WL，经由接触部139(并继而经由选择晶体管)，可以向单元构成器件的栅导体层127施加栅控制信号。经由接触部143，可以向选择晶体管的栅导体层121施加栅控制信号，并因此控制来自WL的信号向单元构成器件的栅导体层127的施加。
接触部141可以电连接到BL。接触部145a可以电连接到(公共的)体接触BD。接触部145b可以电连接到(公共的)源极线SL。另外，还可以设置到到衬底101(中的阱区)的接触部。
在该示例中，每一单元构成器件的源/漏区之一(103n)可以电连接到BL，而另一源/漏区(107m)可以电连接到SL。这样，可以得到NOR型配置。竖直方向上彼此相邻的两个单元构成器件可以(并联)连接到同一BL，并因此限定一个存储单元。
图21示意性示出了字线WL1、WL2、WL3，位线BL1、BL2，(公共)源极线SL，(公共)体接触BD以及选择线SG1、SG2、SG3、SG4的布局。
字线WL1、WL2、WL3可以沿第二方向延伸，以分别电连接到在第二方向上的一列接触部139(且因此，相应的一列选择晶体管，并进而相应的一列栅孔中的栅导体层127)。位线BL1、BL2可以沿第二方向延伸，以分别电连接到源/漏层1072、1071。源极线SL可以电连接到源/漏层1033、1032、1031。体接触BD可以电连接到各沟道层1051、1052、1053、105。选择线SG1、SG2、SG3、SG4可以沿第一方向延伸，围绕各选择晶体管并作为选择晶体管的栅电极。
图22示意性示出了根据本公开实施例的NOR型存储器件的等效电路图。
在图13的示例中，示意性示出了三条字线WL1、WL2、WL3以及两位线BL1、BL2。但是，位线和字线的具体数目不限于此。在位线与字线交叉之处，设置有存储单元MC。图22中还示出了三条源极线SL1、SL2、SL3。各条源极线可以彼此连接，并可以连接到公共的源极线SL。如上所述，连接到相同位线、在竖直方向上相邻的一对单元构成器件形成一个存储单元MC，该存储单元分别在上下两侧连接到相应的源极线。位线WL1、WL2、WL3通过相应的选择晶体管电连接到存储单元中的单元构成器件的栅极，选择晶体管的栅极电连接至选择线SG1。另外，图22中还以虚线示意性示出了(可选的)到各存储单元的体连接，它们可以具有公共的体接触BD。BD和SL可以彼此电连接。
在此，仅为图示方便起见，示出了存储单元MC的二维阵列。可以在与此二维阵列相交的方向上(例如，图中垂直于纸面的方向)，设置多个这样的二维阵列，从而得到三维阵列。
在以上实施例中，结合存储单元基于一对单元构成器件的实施例，描述了公共SL接触部和公共体接触部。但是，本公开不限于此。根据本公开实施例的公共SL接触部和公共体接触部及其制造方法也可以应用于其他配置，例如存储单元基于单个单元构成器件的NOR型存储器件。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过运行存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备或移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (37)

1.一种NOR型存储器件，包括：
设置在衬底上的至少一个存储单元层，所述至少一个存储单元层包括在竖直方向上彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；
相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅堆叠，所述至少一个栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层，其中在所述至少一个栅堆叠与所述至少一个存储单元层相交之处限定存储单元；以及
源极线接触部和体接触部中至少之一，
其中，所述源极线接触部相对于所述衬底竖直延伸以穿过所述至少一个存储单元层，其中，在所述源极线接触部所在的位置处，所述至少一个存储单元层中的第一源/漏层和第三源/漏层分别与所述源极线接触部电连接，
其中，所述体接触部相对于所述衬底竖直延伸以穿过所述至少一个存储单元层，其中，在所述体接触部所在的位置处，所述至少一个存储单元层中的第一沟道层和第二沟道层分别与所述体接触部电连接。
2.根据权利要求1所述的NOR型存储器件，其中，在所述源极线接触部所在的位置处，所述至少一个存储单元层中的第一源/漏层和第三源/漏层分别相对于第一沟道层、第二沟道层和第二源/漏层伸出从而与所述源极线接触部相接触。
3.根据权利要求1或2所述的NOR型存储器件，其中，在所述体接触部所在的位置处，所述至少一个存储单元层中的第一沟道层和第二沟道层分别相对于第一源/漏层、第二源/漏层和第三源/漏层伸出从而与所述体接触部相接触。
4.根据权利要求1所述的NOR型存储器件，其中，
在所述源极线接触部所在的位置处，所述至少一个存储单元层中的第一沟道层、第二沟道层和第二源/漏层与所述源极线接触部电隔离，
在所述体接触部所在的位置处，所述至少一个存储单元层中的第一源/漏层、第二源/漏层和第三源/漏层与所述体接触部电隔离。
5.根据权利要求1所述的NOR型存储器件，所述第二源/漏层包括第四子层、第五子层和第六子层的叠层，
其中，所述第五子层相对于所述第四子层和所述第六子层具有刻蚀选择性。
6.根据权利要求5所述的NOR型存储器件，所述第一源/漏层包括第一子层、第二子层和第三子层的叠层，所述第三源/漏层包括第七子层、第八子层和第九子层的叠层，
其中，所述第二子层、所述第五子层和所述第八子层相对于所述第一子层、所述第三子层、所述第四子层、所述第六子层、所述第七子层和所述第九子层具有刻蚀选择性，
其中，所述第二子层、所述第八子层的厚度不等于所述第五子层的厚度。
7.根据权利要求6所述的NOR型存储器件，其中，所述第二子层、所述第八子层的厚度小于所述第五子层的厚度。
8.根据权利要求5所述的NOR型存储器件，其中，处于较高高度处的第四子层的厚度大于处于较低高度处的第四子层的厚度，处于较高高度处的第六子层的厚度大于处于较低高度处的第六子层的厚度。
9.根据权利要求5或8所述的NOR型存储器件，其中，处于较高高度处的第一沟道层的厚度大于处于较低高度处的第一沟道层的厚度，处于较高高度处的第二沟道层的厚度大于处于较低高度处的第二沟道层的厚度。
10.根据权利要求6所述的NOR型存储器件，其中，处于较高高度处的第一子层的厚度大于处于较低高度处的第一子层的厚度，处于较高高度处的第三子层的厚度大于处于较低高度处的第三子层的厚度，处于较高高度处的第七子层的厚度大于处于较低高度处的第七子层的厚度，处于较高高度处的第九子层的厚度大于处于较低高度处的第九子层的厚度。
11.根据权利要求6所述的NOR型存储器件，其中，所述第一源/漏层、所述第三源/漏层的与所述源极线接触部相邻的侧壁呈齿状，且与所述源极线接触部相咬合。
12.根据权利要求1所述的NOR型存储器件，其中，所述第一源/漏层和所述第三源/漏层分别环绕所述源极线接触部。
13.根据权利要求1所述的NOR型存储器件，其中，所述第一沟道层和所述第二沟道层分别环绕所述体接触部。
14.根据权利要求1所述的NOR型存储器件，其中，所述源极线接触部在底部通过电介质与所述衬底电隔离，所述体接触部在底部通过电介质与所述衬底电隔离。
15.根据权利要求1所述的NOR型存储器件，其中，所述至少一个存储单元层包括多个存储单元层，各存储单元层中的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层彼此直接接触，相邻的存储单元层彼此直接接触。
16.根据权利要求1所述的NOR型存储器件，其中，所述第一源/漏层、所述第一沟道层、所述第二源/漏层、所述第二沟道层和所述第三源/漏层中至少之一在横向上环绕所述至少一个栅堆叠中的一个或多个。
17.根据权利要求1所述的NOR型存储器件，还包括：
设置在所述至少一个栅堆叠上的至少一个选择晶体管，所述至少一个选择晶体管自对准于所述至少一个栅堆叠。
18.根据权利要求6所述的NOR型存储器，其中，所述至少一个存储单元层包括多个存储单元层，其中最上的存储单元层包括第七子层和第八子层的叠层，而不包括第九子层。
19.一种制造NOR型存储器件的方法，包括：
在包括接触区和器件区的衬底上设置至少一个存储单元层，所述至少一个存储单元层包括在竖直方向上彼此叠置的第一源/漏层、第一沟道层、第二源/漏层、第二沟道层和第三源/漏层；
在所述器件区中形成相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的至少一个栅孔；
在所述至少一个栅孔中分别形成相应的栅堆叠，所述栅堆叠包括栅导体层和设置在所述栅导体层与所述至少一个存储单元层之间的存储功能层；
在所述接触区中形成相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的第一接触孔；
通过选择性刻蚀，使所述第二源/漏层在所述第一接触孔中露出的至少部分侧壁在横向上缩进，以形成横向通道；
经由所述第一接触孔引入刻蚀剂，至少刻蚀所述第二源/漏层，其中所述刻蚀剂还通过所述横向通道与所述第二源/漏层作用，从而在所述第一接触孔中所述第二源/漏层相对凹进；以及
在所述第一接触孔中形成与所述第二源/漏层电隔离的第一接触部。
20.根据权利要求19所述的方法，其中，在所述选择性刻蚀之后，在所述第一接触孔中所述第一源/漏层和所述第三源/漏层分别相对于所述第二源/漏层伸出，
其中，所述第一接触部与所述第一源/漏层和所述第三源/漏层电连接。
21.根据权利要求19所述的方法，其中，在所述选择性刻蚀中，所述第一源/漏层和所述第三源/漏层在所述第二接触孔中露出的至少部分侧壁也在横向上缩进，以形成另外的横向通道；
其中，在经由所述第一接触孔引入刻蚀剂，至少刻蚀所述第二源/漏层的操作中，所述第一源/漏层和所述第三源/漏层也被刻蚀，其中所述刻蚀剂还通过所述另外的横向通道与所述第一源/漏层和所述第三源/漏层作用，从而在所述第一接触孔中所述第一沟道层和所述第二沟道层分别相对于所述第一源/漏层、所述第二源/漏层和所述第三源/漏层伸出，
其中，所述第一接触部与所述第一沟道层和所述第二沟道层电连接。
22.根据权利要求19所述的方法，其中，在所述选择性刻蚀之后，在所述第一接触孔中所述第一源/漏层和所述第三源/漏层分别相对于所述第二源/漏层以及所述第一沟道层和所述第二沟道层伸出，
其中，所述第一接触部与所述第一源/漏层和所述第三源/漏层电连接，
所述方法还包括：
在所述接触区中形成相对于所述衬底竖直延伸以穿过所述至少一个存储单元层的第二接触孔；
通过选择性刻蚀，使所述第一源/漏层、所述第二源/漏层和所述第三源/漏层在所述第二接触孔中露出的至少部分侧壁在横向上缩进，以形成另外的横向通道；
经由所述第二接触孔引入刻蚀剂，刻蚀所述第一源/漏层、所述第二源/漏层和所述第三源/漏层，其中所述刻蚀剂还通过所述另外的横向通道与所述第一源/漏层、所述第二源/漏层和所述第三源/漏层作用，从而在所述第二接触孔中所述第一沟道层和所述第二沟道层分别相对于所述第一源/漏层、所述第二源/漏层和所述第三源/漏层伸出；以及
在所述第二接触孔中形成与所述第一沟道层和所述第二沟道层电连接的第二接触部。
23.根据权利要求20或22所述的方法，其中，在经由所述第一接触孔引入刻蚀剂，至少刻蚀所述第二源/漏层的操作中，还刻蚀所述第一沟道层和所述第二沟道层，从而在所述第一接触孔中所述第一源/漏层和所述第三源/漏层分别相对于所述第二源/漏层以及所述第一沟道层和所述第二沟道层伸出。
24.根据权利要求20或23所述的方法，其中，所述第二源/漏层包括第四子层、第五子层和第六子层的叠层，其中，所述第五子层相对于所述第四子层和所述第六子层具有刻蚀选择性，
其中，所述选择性刻蚀包括：选择性刻蚀所述第五子层。
25.根据权利要求24所述的方法，其中，对所述第五子层的选择性刻蚀的刻蚀深度大于所述第四子层的厚度与所述第一沟道层的厚度之和，且大于所述第六子层的厚度与所述第二沟道层的厚度之和。
26.根据权利要求24所述的方法，其中，在经由所述第一接触孔引入刻蚀剂，至少刻蚀所述第二源/漏层的操作中，刻蚀深度大于所述第四子层的厚度与所述第一沟道层的厚度之和，且大于所述第六子层的厚度与所述第二沟道层的厚度之后。
27.根据权利要求26所述的方法，其中，处于较高高度处的第四子层的厚度大于处于较低高度处的第四子层的厚度，处于较高高度处的第六子层的厚度大于处于较低高度处的第六子层的厚度。
28.根据权利要求26所述的方法，其中，处于较高高度处的第一沟道层的厚度大于处于较低高度处的第一沟道层的厚度，处于较高高度处的第二沟道层的厚度大于处于较低高度处的第二沟道层的厚度。
29.根据权利要求21所述的方法，其中，所述第一源/漏层包括第一子层、第二子层和第三子层的叠层，所述第二源/漏层包括第四子层、第五子层和第六子层的叠层，所述第三源/漏层包括第七子层、第八子层和第九子层的叠层，
其中，所述第二子层、所述第五子层和所述第六子层相对于所述第一子层、所述第三子层、所述第四子层、所述第六子层、所述第七子层和所述第九子层具有刻蚀选择性，
其中，所述选择性刻蚀包括：选择性刻蚀所述第二子层、所述第五子层和所述第八子层。
30.根据权利要求29所述的方法，其中，对所述第二子层、所述第五子层和所述第六子层的选择性刻蚀的刻蚀深度大于所述第一子层、所述第三子层、所述第四子层、所述第六子层、所述第七子层和所述第九子层各自的厚度。
31.根据权利要求29所述的方法，其中，在经由所述第一接触孔引入刻蚀剂，刻蚀所述第一源/漏层、所述第二源/漏层和所述第三源/漏层的操作中，刻蚀深度大于所述第一子层、所述第三子层、所述第四子层、所述第六子层、所述第七子层和所述第九子层各自的厚度。
32.根据权利要求31所述的方法，其中，处于较高高度处的第一子层的厚度大于处于较低高度处的第一子层的厚度，处于较高高度处的第三子层的厚度大于处于较低高度处的第三子层的厚度，处于较高高度处的第七子层的厚度大于处于较低高度处的第七子层的厚度，处于较高高度处的第九子层的厚度大于处于较低高度处的第九子层的厚度。
33.根据权利要求22所述的方法，其中，所述第二子层和所述第八子层各自的厚度不等于所述第五子层的厚度，
其中，经由所述第一接触孔和所述第二接触孔，同时选择性刻蚀所述第二子层、所述第五子层和所述第八子层，
其中，该方法还包括：在所述第一接触孔中，在所述第二子层和所述第八子层各自由于所述选择性刻蚀而导致的凹进中，形成填充插塞。
34.根据权利要求33所述的方法，其中，所述第二子层和所述第八子层各自的厚度小于所述第五子层的厚度，
其中，形成填充插塞包括：
淀积厚度大于所述第二子层和所述第八子层各自的一半厚度且小于所述第五子层的一半厚度的插塞材料层；
选择性刻蚀一定厚度的插塞材料层，使得所述插塞材料层留于所述第二子层和所述第八子层各自由于所述选择性刻蚀而导致的凹进中从而形成所述填充插塞，而从所述第五子层由于所述选择性刻蚀而导致的凹进中去除。
35.根据权利要求19所述的方法，其中，在所述第一接触孔中形成第一接触部包括：
在所述第一接触孔中填充电介质材料；
对所述电介质材料进行选择性刻蚀，使得在所述第一接触孔中留下的所述电介质材料遮蔽所述第二源/漏层，且在所述第一接触孔的底部留有一定厚度的所述电介质材料；
在留有所述电介质材料的所述第一接触孔中填充导电材料以形成所述第一接触部。
36.一种电子设备，包括如权利要求1至18中任一项所述的NOR型存储器件。
37.根据权利要求36所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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