JPS63179575A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63179575A JPS63179575A JP1205887A JP1205887A JPS63179575A JP S63179575 A JPS63179575 A JP S63179575A JP 1205887 A JP1205887 A JP 1205887A JP 1205887 A JP1205887 A JP 1205887A JP S63179575 A JPS63179575 A JP S63179575A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体装置の製造方法に関するもので、特に
微細化されたＭＯＳトランジスタの製漬方法に関する。
微細化されたＭＯＳトランジスタの製漬方法に関する。
（従来の技術）
近年、半導体集積回路の高集積化に伴なって回路の構成
素子の多くを占めるＭＯＳトランジスタの微細化が要求
されている。しかし、ＭＯＳトランジスタは微細化に伴
なって短チヤネル効果が著しくなる。そこで、上記短チ
ヤネル効果を低減するために種々の提案がされており、
その一つとして埋込みゲート型ＭＯＳトランジスタが知
られている。上記埋込みゲート型ＭＯＳトランジスタに
は、半導体基板をエツチングしてゲート電極部分を埋込
む構造と、第２図（ａ）、 （ｂ）に示すようなソース
、ドレイン部分に半導体層を埋込んだ構造とがあり、各
々の特性が検討されている。前者はエツチングでゲート
電極を埋込むため、エツチングのダメージや形状等の点
からゲート耐圧不良が問題となり、後者の方が優れてい
ると考えられている。
素子の多くを占めるＭＯＳトランジスタの微細化が要求
されている。しかし、ＭＯＳトランジスタは微細化に伴
なって短チヤネル効果が著しくなる。そこで、上記短チ
ヤネル効果を低減するために種々の提案がされており、
その一つとして埋込みゲート型ＭＯＳトランジスタが知
られている。上記埋込みゲート型ＭＯＳトランジスタに
は、半導体基板をエツチングしてゲート電極部分を埋込
む構造と、第２図（ａ）、 （ｂ）に示すようなソース
、ドレイン部分に半導体層を埋込んだ構造とがあり、各
々の特性が検討されている。前者はエツチングでゲート
電極を埋込むため、エツチングのダメージや形状等の点
からゲート耐圧不良が問題となり、後者の方が優れてい
ると考えられている。
第２図（ａ） 、（ｂ） Ｉ、＝示した埋込ゲート型Ｍ
ＯＳトランジスタの製造工程を概略的に説明すると、ま
ず、（ａ）図に示す如く半導体基板１１上に選択的にフ
ィールド酸化膜１２を形成し、このフィールド酸化ｙ！
１２で分離された素子領域の上記半導体基板１１上にゲ
ート酸化ＷＡ１３を形成する。次に、上記ゲート酸化［
１３上にゲート電極１４を形成した後、全面に居間絶Ｒ
膜１５を形成し、この絶縁膜１５にソース。ドレインと
なる開孔１６ａ、１６ｂを形成する。
ＯＳトランジスタの製造工程を概略的に説明すると、ま
ず、（ａ）図に示す如く半導体基板１１上に選択的にフ
ィールド酸化膜１２を形成し、このフィールド酸化ｙ！
１２で分離された素子領域の上記半導体基板１１上にゲ
ート酸化ＷＡ１３を形成する。次に、上記ゲート酸化［
１３上にゲート電極１４を形成した後、全面に居間絶Ｒ
膜１５を形成し、この絶縁膜１５にソース。ドレインと
なる開孔１６ａ、１６ｂを形成する。
その後、（ｂ）図に示す如く、上記絶縁膜１５に形成し
た開孔１６ａ、１６ｂ内に選択気相成長法を用いてソー
ス、ドレインとなる高濃度半導体層１７ａ、１７ｂを埋
込み形成する。この選択気相成長工程中の熱プロセスあ
るいは後工程での熱プロセスによって上記半導体層１７
ａ、１７ｂから半導体基板１１中に不純物が拡散され、
ソース。
た開孔１６ａ、１６ｂ内に選択気相成長法を用いてソー
ス、ドレインとなる高濃度半導体層１７ａ、１７ｂを埋
込み形成する。この選択気相成長工程中の熱プロセスあ
るいは後工程での熱プロセスによって上記半導体層１７
ａ、１７ｂから半導体基板１１中に不純物が拡散され、
ソース。
ドレイン領域としての拡散層１８ａ、１８ｂが形成され
る。
る。
しかし、上記のような製造方法では、拡散層１８ａ、１
８ｂの形成時に高濃度半導体層１７ａ。
８ｂの形成時に高濃度半導体層１７ａ。
１７ｂから半導体基板１１中に不純物が深く拡散されて
しまい、浅い接合の形成が困難である。
しまい、浅い接合の形成が困難である。
（発明が解決しようとする問題点）
上述したように従来の半導体装置の製造方法では、ソー
ス、ドレイン領域としての拡散Ｎが深く形成される欠点
がある。
ス、ドレイン領域としての拡散Ｎが深く形成される欠点
がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ソース、ドレイン部分に半導
体層を埋込む埋込みゲート型ＭＯＳトランジスタにおい
て、浅い接合の形成が可能な半導体装置の製造方法を提
供することである。
その目的とするところは、ソース、ドレイン部分に半導
体層を埋込む埋込みゲート型ＭＯＳトランジスタにおい
て、浅い接合の形成が可能な半導体装置の製造方法を提
供することである。
［発明の構成］
（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、ソース
、ドレイン部分に半導体層を埋込む埋込ゲート型ＭＯＳ
トランジスタを製造する際、埋込む半導体層として、ま
ず低不純物濃度あるいはイントリンシック型の第１の半
導体層を形成し、この第１半導体層上に高不純物濃度の
第２の半導体層を形成している。
発明においては、上記の目的を達成するために、ソース
、ドレイン部分に半導体層を埋込む埋込ゲート型ＭＯＳ
トランジスタを製造する際、埋込む半導体層として、ま
ず低不純物濃度あるいはイントリンシック型の第１の半
導体層を形成し、この第１半導体層上に高不純物濃度の
第２の半導体層を形成している。
こうすることにより、ソース、ドレイン領域としての拡
散層の形成は、高不純物濃度の第２半導体層から不純物
の拡散を抑制するための低不純物濃度（あるいはイント
リンシック型）の第１半導体層を介して行なわれるので
接合深さを浅くできる。
散層の形成は、高不純物濃度の第２半導体層から不純物
の拡散を抑制するための低不純物濃度（あるいはイント
リンシック型）の第１半導体層を介して行なわれるので
接合深さを浅くできる。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図（ａ）〜（Ｃ）は製造工程を順次示すもので、ま
ず（ａ）図に示す如く比抵抗が１０Ω・ｃｉａのＰ型（
Ｂドープ）シリコン基板（面方位１００）１９上に膜厚
がａｏｏｏ八程度へフィールド酸化膜２０を選択的に形
成した後、このフィールド酸化膜２０で分離された素子
領域の上記シリコン基板１９上に膜厚が１５０八程度の
ゲート酸化Ｗ！２１を形成する。次に全面にポリシリコ
ン層を堆積形成し、バターニングを行なってポリシリコ
ンゲート２２を形成する。続いて、全面に眉間絶縁膜２
３を形成し、開孔２４ａ、２４ｂを形成する。
ず（ａ）図に示す如く比抵抗が１０Ω・ｃｉａのＰ型（
Ｂドープ）シリコン基板（面方位１００）１９上に膜厚
がａｏｏｏ八程度へフィールド酸化膜２０を選択的に形
成した後、このフィールド酸化膜２０で分離された素子
領域の上記シリコン基板１９上に膜厚が１５０八程度の
ゲート酸化Ｗ！２１を形成する。次に全面にポリシリコ
ン層を堆積形成し、バターニングを行なってポリシリコ
ンゲート２２を形成する。続いて、全面に眉間絶縁膜２
３を形成し、開孔２４ａ、２４ｂを形成する。
次に、Ｓ ｉ ８２ Ｃｊ１２ （０，２％） 、Ｈ
Ｃｊ！ （０，６ｇ）、Ｎ２の混合気体を用いて９００
℃の成長温度で厚さ０．２μｍのイントリンシック型シ
リコン層２５ａ。
Ｃｊ！ （０，６ｇ）、Ｎ２の混合気体を用いて９００
℃の成長温度で厚さ０．２μｍのイントリンシック型シ
リコン層２５ａ。
２５ｂ（第１の半導体層）を上記開孔２４ａ。
２４ｂ内のシリコン基板１９上に選択気相成長させる。
その後、Ｓ ｉ １−１２ Ｃ７０（０，２％） 、Ｈ
ＣＪ！（０，６％）、Ａ Ｓ Ｎ３ （０，０１％）
、およびＮ２の混合気体を用い、９００℃の成長温度で
厚さ０．８μｍのＮ型２９３２層２６ａ、２６ｂ （第
２の半導体層）を上記シリコン層２５ａ、２５ｂ上に選
択気相成長させると（ｂ）図に示すようになる。
ＣＪ！（０，６％）、Ａ Ｓ Ｎ３ （０，０１％）
、およびＮ２の混合気体を用い、９００℃の成長温度で
厚さ０．８μｍのＮ型２９３２層２６ａ、２６ｂ （第
２の半導体層）を上記シリコン層２５ａ、２５ｂ上に選
択気相成長させると（ｂ）図に示すようになる。
次いで、９５０℃のＮ２雰囲気中で２００分程の熱処理
を行なってＮ型２９３２層２６ａ、２６ｂからイントリ
ンシック型シリコン層２５ａ、２５ｂを介してシリコン
基板１９に不純物を導入し、（Ｃ）図に示すようなソー
ス、ドレインとしての拡散層２７ａ、２７ｂを形成した
後、ＡＩ配線（図示しない）を行なってゲート長が０．
３μｍ程度の埋込みゲート型ＭＯＳトランジスタを完成
する。
を行なってＮ型２９３２層２６ａ、２６ｂからイントリ
ンシック型シリコン層２５ａ、２５ｂを介してシリコン
基板１９に不純物を導入し、（Ｃ）図に示すようなソー
ス、ドレインとしての拡散層２７ａ、２７ｂを形成した
後、ＡＩ配線（図示しない）を行なってゲート長が０．
３μｍ程度の埋込みゲート型ＭＯＳトランジスタを完成
する。
上記熱処理は、砒素の拡散係数を０１熱処理時間と前記
Ｎ型シリコン層２６ａ、２６ｂの形成時の熱処理時間の
和をｔとした時、函≦ｏ、 ｏｓとなる条件を満足する
ようにする。この条件を満足しないと接合の深さの再現
性、均一性が悪化する。
Ｎ型シリコン層２６ａ、２６ｂの形成時の熱処理時間の
和をｔとした時、函≦ｏ、 ｏｓとなる条件を満足する
ようにする。この条件を満足しないと接合の深さの再現
性、均一性が悪化する。
このような製造方法によれば、拡散層２７ａ。
２７ｂの形成を、高濃度のＮ型２９３２層２６ａ。
２６ｂからイントリンシック型シリコンＩＷ２５ａ。
２５ｂを介してシリコン基板１９に導入することによっ
て行なうので、高濃度の半導体層から直接半導体基板に
導入する従来の製造方法よりも拡散層２７ａ、２７ｂの
接合深さを浅くできる。
て行なうので、高濃度の半導体層から直接半導体基板に
導入する従来の製造方法よりも拡散層２７ａ、２７ｂの
接合深さを浅くできる。
なお、上記実施例ではＮ型シリコン層を選択気相成長に
より形成する際の反応気体にＡｓＨ３を含ませたが、Ｐ
Ｈ３を含ませてＮ２雰囲気中で５分程度の熱処理を行な
っても良い。また、上記実施例ではＮチャネル型ＭＯＳ
トランジスタの形成を例に取って説明したが、Ｐチャネ
ル型ＭＯＳトランジスタを形成する場合にはＮ型（Ｐド
ープ）シリコン基板を用い、第２の半導体層の選択気相
成長形成時に、５ｉＨ２Ｃ１２（０，２％）、ｌ−１ｃ
ｊ！（０，６％） 、８２ Ｈ６（０，０１％） 、Ｎ
２の混合気体を用いてＰ型のシリコン層を形成すれば良
い。さらにこの発明は単一チャネル型のＭＯＳ トラン
ジスタの形成だけでなく０ＭＯ８構成やツインタブ構成
にも適用が可能なのはもちろんである。
より形成する際の反応気体にＡｓＨ３を含ませたが、Ｐ
Ｈ３を含ませてＮ２雰囲気中で５分程度の熱処理を行な
っても良い。また、上記実施例ではＮチャネル型ＭＯＳ
トランジスタの形成を例に取って説明したが、Ｐチャネ
ル型ＭＯＳトランジスタを形成する場合にはＮ型（Ｐド
ープ）シリコン基板を用い、第２の半導体層の選択気相
成長形成時に、５ｉＨ２Ｃ１２（０，２％）、ｌ−１ｃ
ｊ！（０，６％） 、８２ Ｈ６（０，０１％） 、Ｎ
２の混合気体を用いてＰ型のシリコン層を形成すれば良
い。さらにこの発明は単一チャネル型のＭＯＳ トラン
ジスタの形成だけでなく０ＭＯ８構成やツインタブ構成
にも適用が可能なのはもちろんである。
さらに上記実施例では、イントリンシック型シリコン層
とＮ型シリコン層の形成を別の工程で行なったが、同一
気相成長プロセスで行なっても良い。すなわち、イント
リンシック型シリコン層を形成後、反応気体中にＡｓＮ
３やＢ２Ｈ６を混入することによりＮ型シリコン層を形
成できる。
とＮ型シリコン層の形成を別の工程で行なったが、同一
気相成長プロセスで行なっても良い。すなわち、イント
リンシック型シリコン層を形成後、反応気体中にＡｓＮ
３やＢ２Ｈ６を混入することによりＮ型シリコン層を形
成できる。
また、上述した説明では、シリコン層２５ａ。
２５ｔ）をイントリンシック型としたがＮ型２９３２層
２６ａ、２６ｂより低不純物濃度のシリコン層であって
もほぼ同様な効果が得られる。
２６ａ、２６ｂより低不純物濃度のシリコン層であって
もほぼ同様な効果が得られる。
この発明の効果を確認するために前記第１図（ａ）〜（
Ｃ）に示した工程で形成した埋込ゲート型ＭＯＳトラン
ジスタ（試料１）、イントリンシック型シリコン層２５
ａ、２５ｂとＮ型２９３２層２６ａ、２６ｂの形成を同
一気相成長プロセスで形成した埋込ゲート型ＭＯＳトラ
ンジスタ（試料２）、Ｎ型２９３２層２６ａ、２６ｂを
形成する際にＡｓＨの代わりにＰＨ３を用い５分間の熱
処理を行なった埋込ゲート型ＭＯＳトランジスタ（試料
３）、前記第２図に示した従来の製造方法で形成した埋
込ゲート型ＭＯＳトランジスタ（試料４）、およびＮ型
２９３２層２６ａ、２６ｂを形成する際にＰＨ３を用い
３０分間の熱処理を行なった埋込ゲート型ＭＯＳトラン
ジスタ（試料５）をそれぞれ形成し、それぞれのゲート
長を測定した。試料１と２はイントリンシック型シリコ
ン層２５ａ、２５ｂとＮ型２９３２層２６ａ、２６ｂを
別のプロセスで形成した場合と同一のプロセスで形成し
た場合の比較を行なうためのものであり、試料１と３は
不純物がＡＳの場合とＰの場合とを比較するためのもの
である。また、試料３と試料５は熱処理による差異を比
較するためのもので、試料３は［５１≦０．０５なる条
件を満たしており（試料１．２も同様）、試料５はａ］
＞ ｏ、ｏｓである。測定の結果、試料１〜３はいずれ
も０．３μｍ±１０％であったのに対し、試料４は０．
５μｍ±２０％、試料５では０．６μｍ±２０％であっ
た。
Ｃ）に示した工程で形成した埋込ゲート型ＭＯＳトラン
ジスタ（試料１）、イントリンシック型シリコン層２５
ａ、２５ｂとＮ型２９３２層２６ａ、２６ｂの形成を同
一気相成長プロセスで形成した埋込ゲート型ＭＯＳトラ
ンジスタ（試料２）、Ｎ型２９３２層２６ａ、２６ｂを
形成する際にＡｓＨの代わりにＰＨ３を用い５分間の熱
処理を行なった埋込ゲート型ＭＯＳトランジスタ（試料
３）、前記第２図に示した従来の製造方法で形成した埋
込ゲート型ＭＯＳトランジスタ（試料４）、およびＮ型
２９３２層２６ａ、２６ｂを形成する際にＰＨ３を用い
３０分間の熱処理を行なった埋込ゲート型ＭＯＳトラン
ジスタ（試料５）をそれぞれ形成し、それぞれのゲート
長を測定した。試料１と２はイントリンシック型シリコ
ン層２５ａ、２５ｂとＮ型２９３２層２６ａ、２６ｂを
別のプロセスで形成した場合と同一のプロセスで形成し
た場合の比較を行なうためのものであり、試料１と３は
不純物がＡＳの場合とＰの場合とを比較するためのもの
である。また、試料３と試料５は熱処理による差異を比
較するためのもので、試料３は［５１≦０．０５なる条
件を満たしており（試料１．２も同様）、試料５はａ］
＞ ｏ、ｏｓである。測定の結果、試料１〜３はいずれ
も０．３μｍ±１０％であったのに対し、試料４は０．
５μｍ±２０％、試料５では０．６μｍ±２０％であっ
た。
このように、この発明を用いることにより形成する素子
の均一性および再現性が改善され、素子の製造歩留りの
向上が期待できる。
の均一性および再現性が改善され、素子の製造歩留りの
向上が期待できる。
なお、試料５に示したように熱処理時間が前述したｆｌ
Ｙｌ−≦０．０５なる関係を満たしていないと接合深さ
の再現性ならびに均一性が悪化する。
Ｙｌ−≦０．０５なる関係を満たしていないと接合深さ
の再現性ならびに均一性が悪化する。
［発明の効果］
以上説明したようにこの発明によれば、ソース、ドレイ
ン部分に半導体層を埋込む埋込みゲート型ＭＯＳトラン
ジスタにおいて、浅い接合の形成が可能な半導体装置の
製造方法が侍られる。
ン部分に半導体層を埋込む埋込みゲート型ＭＯＳトラン
ジスタにおいて、浅い接合の形成が可能な半導体装置の
製造方法が侍られる。
第１図はこの発明の一実施例に係わる半導体装置の製造
方法について説明するための図、第２図は従来の半導体
装置の製造方法について説明するための図である。 １９・・・シリコン基板（半導体領域）、２１・・・ゲ
ート酸化膜（ゲート絶縁１１Ｗ）、２２・・・ポリシリ
コンゲート（ゲート電極）、２３・・・層間絶縁膜（絶
Ｒ膜）゛２イａ、２４ｂ・・・開孔、２５ａ、２５ｂ−
・・イントリンシック型シリコン層（第１の半導体層）
２６ａ、２６ｂ・・・Ｎ型シリコン層（第２の半導体層
）２７ａ、２７ｂ・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
方法について説明するための図、第２図は従来の半導体
装置の製造方法について説明するための図である。 １９・・・シリコン基板（半導体領域）、２１・・・ゲ
ート酸化膜（ゲート絶縁１１Ｗ）、２２・・・ポリシリ
コンゲート（ゲート電極）、２３・・・層間絶縁膜（絶
Ｒ膜）゛２イａ、２４ｂ・・・開孔、２５ａ、２５ｂ−
・・イントリンシック型シリコン層（第１の半導体層）
２６ａ、２６ｂ・・・Ｎ型シリコン層（第２の半導体層
）２７ａ、２７ｂ・・・拡散層。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (4)
- （１）第１導電型の半導体領域上にゲート絶縁膜を形成
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、全面に絶縁膜を形成する工程と、この絶縁膜
におけるソース、ドレイン部の形成予定領域に開孔を形
成して上記半導体領域の表面を露出させる工程と、この
露出された半導体領域上の上記開孔内に第２導電型の低
不純物濃度あるいはイントリンシック型の第１の半導体
層を形成する工程と、上記開孔内の上記第１半導体層上
にこの半導体層より不純物濃度が高い第２導電型の第２
の半導体層を形成する工程と、熱処理を行なつて上記第
２半導体層に含まれる不純物を第１半導体層を介して上
記半導体領域に導入することによりソース、ドレインと
しての第２導電型の拡散層を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - （２）前記第１、第２の半導体層はそれぞれ、選択気相
成長法を用いて形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - （３）前記第１、第２の半導体層の形成工程および前記
熱処理工程を気相成長装置を用いた同一の選択気相成長
工程で行なうことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 - （４）前記熱処理工程は、前記半導体領域の前記第２の
半導体層に含まれる不純物に対する拡散係数をＤ、この
工程の熱処理時間と前記第２の半導体層を形成する工程
での熱プロセス時間との和をｔとした時、√（Ｄｔ）≦
０．０５なる関係を満たす条件で行なうことを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205887A JPS63179575A (ja) | 1987-01-21 | 1987-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205887A JPS63179575A (ja) | 1987-01-21 | 1987-01-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63179575A true JPS63179575A (ja) | 1988-07-23 |
Family
ID=11795001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205887A Pending JPS63179575A (ja) | 1987-01-21 | 1987-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019201040A (ja) * | 2018-05-14 | 2019-11-21 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
-
1987
- 1987-01-21 JP JP1205887A patent/JPS63179575A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019201040A (ja) * | 2018-05-14 | 2019-11-21 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
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