TWI677184B - 混頻器偏壓電路 - Google Patents

Abstract

本發明揭露了一種混頻器偏壓電路，包含一第一參考電壓產生電路、一放大器、一第一電晶體陣列、一第一開關陣列、一第二參考電壓產生電路、一第二電晶體陣列、一第二開關陣列、一第一電阻以及一第二電阻。混頻器偏壓電路藉由動態追蹤轉阻放大器的共模電壓來提供複數個偏壓，且藉由不對稱地調整該些偏壓來補償不平衡和不匹配效應，從而改善射頻接收器前端的二階交越點。

Description

混頻器偏壓電路

本發明是關於混頻器偏壓電路，尤其是關於具二階交越點（second-order intercept point，以下簡稱IP2）校正功能的混頻器偏壓電路。

儘管混頻器因為具有高集成度和低功耗而被廣泛用於射頻收發器，但由金屬氧化物半導體場效電晶體（Metal-Oxide-Semiconductor Field-Effect Transistor，以下簡稱MOSFET）所構成的混頻器面臨著一些設計挑戰，例如低輸出直流偏移（low output direct current offset）以及以IP2和三階交越點（third-order intercept point，以下簡稱IP3）為特徵的高線性度。習知的接收器可以用直接轉換（direct conversion）結構來實現，如圖1所示。天線101接收下行鏈路射頻訊號，並且經由天線介面單元105將接收到的下行鏈路射頻訊號輸出到低雜訊放大器110。天線介面單元105可以包含雙工器（duplexer）、開關、濾波器以及匹配網路。

低雜訊放大器110用來增強從天線101所接收到的下行鏈路射頻訊號的訊號雜訊比，並將放大後的下行鏈路射頻訊號提供給同相位（in-phase）路徑（簡稱I路徑）的混頻器120的輸入端以及正交相位（quadrature-phase）路徑（簡稱Q路徑）的混頻器125的輸入端。此外，本地振盪器170產生兩個差動本地振盪訊號，分別是同相位本地振盪訊號（標記為 及 ）和正交相位本地振盪訊號（標記為 及 ）。同相位和正交相位本地振盪訊號分別輸入混頻器120和混頻器125。

混頻器120混合來自低雜訊放大器110的放大後的下行鏈路射頻訊號和同相位本地振盪訊號，以降頻接收到的下行鏈路射頻訊號的同相位部分。類似地，混頻器125混合來自低雜訊放大器110的放大後的下行鏈路射頻訊號和正交相位本地振盪訊號，以降頻接收到的下行鏈路射頻訊號的正交相位部分。

混頻器120所產生的降頻訊號被饋送到包含轉阻放大器（trans-impedance amplifier，TIA）130、低通濾波器140和類比數位轉換器150的I路徑鏈路中，以放大和恢復接收到的下行鏈路射頻訊號的同相位部分。類似地，混頻器125所產生的降頻訊號被饋送到包含轉阻放大器135、低通濾波器145和類比數位轉換器155的Q路徑鏈路中，以放大和恢復接收到的下行鏈路射頻訊號的正交相位部分。隨後，基頻處理器160從射頻接收器前端（RF receiver front-end）接收下行鏈路射頻訊號的I路徑和Q路徑部分，以解碼並處理數位的資料流使其成為標準通訊形式。

在頻分雙工（frequency division duplexing，FDD）系統中存在發射機洩漏（transmitter leakage）的情況下，可能會在混頻器的輸出端產生由發射機的人為或電氣干擾所引起的二階互調失真（second order intermodulation distortion，以下簡稱 IMD2）產物，該IMD2產物使得採用直接轉換結構的射頻接收器前端變得不靈敏。對時分雙工（time division duplexing，TDD）系統來說，當採用直接轉換結構的射頻接收器前端沒有使用表面聲波（surface acoustic wave，SAW）濾波器且受到拍頻（beat）干擾時，由於帶外互調效應（out-of-band intermodulation effect），IMD2會使所需訊號的訊號雜訊比顯著降低。

一般來說，混頻器的性能會受到諸如不平衡、不匹配、溫度及製程等各種影響，從而影響射頻接收器前端的IP2、直流偏移及鏡像抑制比（image rejection ratio，IMR）等性能。眾所周知，在射頻接收器前端，執行降頻的混頻器是IMD2的巨大貢獻者，而已有一些文獻提出了IP2校正，以最小化由混頻器中的不匹配和不平衡效應所引起的IMD2產物。然而，這些提出的技術可能受轉阻放大器所引起的共模電壓變化的影響，導致已校正的混頻器發生IP2退化。

圖2顯示以N通道（n-channel）MOSFET（以下簡稱NMOS）M _{MIX_1}、M _{MIX_2}、M _{MIX_3}及M _{MIX_4}實作的習知雙平衡（double-balanced）混頻器的核心220的示意圖。混頻器的核心220耦接轉阻放大器的輸入阻抗210。非反相的本地振盪訊號 V _{LO_P}透過交流耦合電容 C _{LO_P}施加到開關電晶體（switching transistor）M _{MIX_1}和M _{MIX_4}的閘極。反相的本地振盪訊號 V _{LO_N}透過交流耦合電容 C _{LO_N}施加到電晶體M _{MIX_2}和M _{MIX_3}的閘極。另外，直流閘極偏壓電壓 V _{LO_BIAS}經由電阻 R _{BIAS_P}及 R _{BIAS_N}被施加到電晶體M _{MIX_1}至M _{MIX_4}的閘極，以在大訊號本地振盪掃描下使電晶體M _{MIX_1}至M _{MIX_4}操作於開關模式。非反相的射頻訊號 V _{RF_P}經由交流耦合電容 C _{RF_P}被施加到電晶體M _{MIX_1}和M _{MIX_2}的源極。反相的射頻訊號 V _{RF_N}經由交流耦合電容 C _{RF_N}被施加到電晶體M _{MIX_3}和M _{MIX_4}的源極。電晶體M _{MIX_1}和M _{MIX_3}的汲極一起耦接到電阻 R _{L_P}，電阻 R _{L_P}是轉阻放大器的正端 V _{IF_P}的輸入電阻。電晶體M _{MIX_2}和M _{MIX_4}的汲極一起耦接到電阻 R _{L_N}，電阻 R _{L_N}是轉阻放大器的負端 V _{IF_N}的輸入電阻。如上所述，因為電晶體M _{MIX_1}至M _{MIX_4}操作於開關模式，電晶體M _{MIX_1}至M _{MIX_4}混合本地振盪訊號和射頻訊號以實現頻率轉換。 然而，非線性成分（例如三階互調失真（third order intermodulation distortion，以下簡稱 IMD3）及IMD2）會降低射頻接收器前端的靈敏度。如前所述，射頻接收器前端中的混頻器是IMD2非線性成分的巨大貢獻者。另外，存在於混頻器的電子元件中的不匹配和不對稱效應也會放大IMD2。

另外，如圖3所示，也已經有透過調節混頻器中開關電晶體M _{MIX_1}至M _{MIX_4}的閘極偏壓V _{B_1}、V _{B_2}、V _{B_3}及V _{B_4}（由參考電壓產生電路305根據控制訊號所產生，經由電阻R _BIAS分別施加至電晶體M _{MIX_1}、M _{MIX_2}、M _{MIX_3}及M _{MIX_4}）來補償不平衡的混頻器的IP2校正技術，以提高混頻器的IP2（320為混頻器的核心）。 此外，IP2校正演算法已被廣泛應用於射頻接收器前端中。通常，當射頻接收器前端的電子元件中存在不匹配、不平衡和直流偏移效應時，IMD2將被放大。透過對混頻器的開關電晶體的閘極偏壓V _{B_1}、V _{B_2}、V _{B_3}及V _{B_4}進行非對稱調整，可以補償不平衡和不匹配效應，從而提高射頻接收器前端的整體IP2性能。然而，上述的IP2校正技術仍然受到轉阻放大器的共模電壓變化的影響，使得已最佳化化的IP2變差。

鑑於先前技術之不足，本發明之一目的在於提供混頻器偏壓電路，以減少IMD2。

本發明揭露一種混頻器偏壓電路，應用於一射頻接收器前端。該射頻接收器前端包含一混頻器及一轉阻放大器。該混頻器偏壓電路具有分別輸出一第一偏壓、一第二偏壓及一第三偏壓之一第一輸出端、一第二輸出端及一第三輸出端。該混頻器偏壓電路包含一第一參考電壓產生電路、一放大器、一第一電晶體陣列、一第一開關陣列、一第二參考電壓產生電路、一第二電晶體陣列、一第二開關陣列、一第一電阻以及一第二電阻。該第一參考電壓產生電路根據該轉阻放大器之一共模電壓產生一參考電壓。該放大器耦接該第一參考電壓產生電路，且具有一第一輸入端、一第二輸入端及一輸出端，其中該第一輸入端接收該參考電壓，該第二輸入端耦接該第二輸出端且接收該第二偏壓。該第一電晶體陣列包含複數個第一電晶體。該第一開關陣列耦接於該第一電晶體陣列與該第一輸出端之間且包含複數個第一開關，其中該些第一開關的導通個數由一校正碼決定。該第二電晶體陣列包含複數個第二電晶體，該些第二電晶體耦接該第二參考電壓產生電路。該第二開關陣列耦接於該第二電晶體陣列與該第三輸出端之間且包含複數個第二開關，其中該些第二開關的導通個數由該校正碼決定。該第一電阻耦接於該第一輸出端及該第二輸出端之間。該第二電阻耦接於該第二輸出端及該第三輸出端之間。

本發明之混頻器偏壓電路藉由動態追蹤轉阻放大器的共模電壓來提供複數個偏壓，且藉由不對稱地調整該些偏壓來補償不平衡和不匹配效應，從而改善射頻接收器前端的IP2。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含混頻器偏壓電路。由於本發明之混頻器偏壓電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

圖4為本發明混頻器偏壓電路400應用於射頻接收器前端的示意圖。混頻器偏壓電路400可以分別地對I路徑的混頻器120及Q路徑的混頻器125進行IP2校正。對I路徑而言，混頻器偏壓電路400根據基頻處理器160所輸出的校正碼CIP_I及轉阻放大器130的共模電壓V _CM_I產生提供給混頻器120的第一偏壓V _IC+、第二偏壓V _IC及第三偏壓V _IC-。對Q路徑而言，混頻器偏壓電路400根據基頻處理器160所輸出的校正碼CIP_Q及轉阻放大器135的共模電壓V _CM_Q產生提供給混頻器125的第一偏壓V _QC+、第二偏壓V _QC及第三偏壓V _QC-。校正碼CIP_I及CIP_Q係基頻處理器160根據IP2校正演算法所產生。IP2校正演算法為習知技術。

圖5為本發明混頻器偏壓電路400與混頻器核心連接的示意圖。如先前所討論的，混頻器偏壓電路400包含用於I路徑的電路及用於Q路徑的電路，圖5的示意圖係以I路徑為例，此時混頻器核心320為混頻器120的核心。I路徑的混頻器偏壓電路400a根據共模電壓V _CM_I及校正碼CIP_I產生第一偏壓V _IC+、第二偏壓V _IC及第三偏壓V _IC-，第一偏壓V _IC+、第二偏壓V _IC及第三偏壓V _IC-分別由I路徑的混頻器偏壓電路400a 的第一、第二及第三輸出端輸出。混頻器核心320包含兩個電晶體對──M _{MIX_1}及M _{MIX_2}為第一對，M _{MIX_3}及M _{MIX_4}為第二對。每個電晶體對的其中一個電晶體的閘極透過電阻R _BIAS接收第二偏壓V _IC，另一電晶體的閘極透過電阻R _BIAS接收第一偏壓V _IC+或第三偏壓V _IC-。

圖6為本發明I路徑的混頻器偏壓電路400a之一實施例的電路圖。I路徑的混頻器偏壓電路400a包含參考電壓產生電路410、放大器420、第一電晶體陣列430、第一開關陣列440、第二開關陣列450、第二電晶體陣列460、參考電壓產生電路470以及反相器480。I路徑的混頻器偏壓電路400a 從第一輸出端O1、第二輸出端O2及第三輸出端O3分別輸出第一偏壓V _IC+、第二偏壓V _IC及第三偏壓V _IC-。參考電壓產生電路410根據共模電壓V _CM_I產生參考電壓V _M。

放大器420的第一輸入端（例如是反相輸入端）接收參考電壓V _M。放大器420的第二輸入端（例如是非反相輸入端）耦接第二輸出端O2，並且接收第二偏壓V _IC。第一電晶體陣列430包含複數個第一電晶體，該些第一電晶體的閘極耦接放大器420的輸出端。第一開關陣列440耦接於第一電晶體陣列430與第一輸出端O1之間，並且包含複數個第一開關。第一開關陣列440中開關的導通個數由校正碼CIP_I控制。

參考電壓產生電路470提供參考電壓V _R。第二電晶體陣列460包含複數個第二電晶體，且該些第二電晶體耦接參考電壓產生電路470。第二開關陣列450耦接於第二電晶體陣列460與第三輸出端O3之間，並且包含複數個第二開關。第二開關陣列450中開關的導通個數由校正碼CIP_I控制。因為反相器480的設置，所以第一開關陣列440接收到的校正碼為第二開關陣列450所接收到的校正碼的反相。

電阻R1_1及電阻R2_I串接於第一輸出端O1及第三輸出端O3之間；更明確地說，電阻R1_1耦接於第一輸出端O1及第二輸出端O2之間，且電阻R2_I耦接於第二輸出端O2及第三輸出端O3之間。電阻R1_1及電阻R2_I的電阻值可以是相等或不相等。

放大器420可以例如由誤差放大器（error amplifier）實作。參考電壓產生電路410及放大器420構成共模電壓追蹤電路405，也就是說，第二偏壓V _IC（亦即第二輸出端O2的輸出及放大器420的輸入）與共模電壓V _CM_I有關。在一個實施例中，共模電壓V _CM_I上升時第二偏壓V _IC跟著上升，共模電壓V _CM_I下降時第二偏壓V _IC跟著下降。參考電壓V _M可以設計為V _M=V _CM_I+V _th，V _th為混頻器核心320中電晶體M _MIX-1至M _MIX-4的臨界電壓（threshold voltage）。圖7為參考電壓產生電路410之一實施例的電路圖。參考電壓產生電路410包含電流源710、電晶體M _N及電阻R _CM。電壓V _CM即是轉阻放大器的共模電壓（V _CM_I或V _CM_Q）。

圖8為本發明之I路徑或Q路徑的混頻器偏壓電路之一實施例的細部電路圖。傳輸電晶體（pass transistor）M _{P0_I}、M _{P1_I}、…、M _{PN-1_I}、M _{PN_I}為構成第一電晶體陣列430的複數個第一電晶體。開關電晶體M _{PS0_I}、M _{PS1_I}、…、M _{PSN-1_I}、M _{PSN_I}為構成第一開關陣列440的複數個第一開關。該些第一電晶體的閘極耦接放大器420的輸出端。該些第一電晶體與該些第一開關呈現一對一的對應關係（皆為N+1個）；更明確地說，傳輸電晶體M _{P0_I}與開關電晶體M _{PS0_I}串接、電晶體M _{P1_I}與電晶體M _{PS1_I}串接、…，以此類推。

類似地，電流元電晶體（current cell transistor）M _{N0_I}、M _{N1_I}、…、M _{NN-1_I}、M _{NN_I}為構成第二電晶體陣列460的複數個第二電晶體。開關電晶體M _{NS0_I}、M _{NS1_I}、…、M _{NSN-1_I}、M _{NSN_I}為構成第二開關陣列450的複數個第二開關。該些第二電晶體的閘極耦接參考電壓產生電路470。該些第二電晶體與該些第二開關呈現一對一的對應關係（皆為N+1個）；更明確地說，電流元電晶體M _{N0_I}與開關電晶體M _{NS0_I}串接、電晶體M _{N1_I}與電晶體M _{NS1_I}串接、…，以此類推。

放大器420控制傳輸電晶體M _{P0_I}至M _{PN_I}的閘極，以將放大器420的非反相輸入端的輸入電壓保持在與參考電壓V _M相同的電位。當共模電壓VCM_I提高時，放大器420降低傳輸電晶體MP0_I至MPN_I的閘極電壓，這會增加傳輸電晶體MP0_I至MPN_I的導通程度，並且第二偏壓VIC將再次升高至提高後的共模電壓VCM_I之調節電壓。反之，當共模電壓VCM_I下降時第二偏壓VIC將隨之降低。在這種配置中，可以將傳輸電晶體M _{P0_I}至M _{PN_I}控制得非常接近MOSFET 的導通程度，這使得第二偏壓V _IC可以非常接近參考電壓V _M。此外，共模電壓追蹤的特徵可以確保混頻器120中的開關電晶體的閘極偏壓V _IC、V _IC+及V _IC-動態工作於相對於來自轉阻放大器的共模電壓變化的臨界偏壓點處。如上所述，當由轉阻放大器引起共模電壓變化時，閘極偏壓V _IC、V _IC+及V _IC-也動態追蹤共模電壓V _CM_I，以減小已最佳化的IP2校準的變化。

參考電壓產生電路470包含電壓源475、電流源I _R及電流汲取電晶體M _{B_I}。電壓源475例如是可以提供穩定電壓的能隙電壓（bandgap voltage）參考電路。參考電壓產生電路470在電流汲取電晶體M _{B_I}的閘極提供參考電壓V _R。第二電晶體陣列460的每個第二電晶體的閘極與電流汲取電晶體M _{B_I}的閘極耦接，因此每個第二電晶體皆與電流汲取電晶體M _{B_I}形成電流鏡。

校正碼CIP_I的位元數等於第一開關及第二開關的個數（N+1），且呈一對一的對應關係；也就是說，校正碼CIP_I的最低有效位元（least significant bit，LSB）（b _{0_I}）控制電晶體M _{PS0_I}及M _{NS0_I}導通或不導通，而校正碼CIP_I的最高有效位元（most significant bit，MSB）（b _{N_I}）控制電晶體M _{PSN_I}及M _{NSN_I}導通或不導通。第一開關及第二開關成對導通或不導通；舉例來說，電晶體M _{PS0_I}及M _{NS0_I}受位元b _{0_I}控制而同時導通或同時不導通，電晶體M _{PS1_I}及M _{NS1_I}受位元b _{1_I}控制同時導通或同時不導通，…，電晶體M _{PSN_I}及M _{NSN_I}受位元b _{N_I}控制同時導通或同時不導通。在一個較佳的實施例中，N為大於等於1的整數。

校正電流I _{CAL_I}可以表示如下（I _{MPn_I}為第n傳輸電晶體M _{Pn_I}的汲極電流，I _{MNn_I}為第n電流元電晶體M _{Nn_I}的汲極電流）： (1)

可以藉由改變校正碼CIP_I的數值來調整校正電流I _{CAL_I}，繼而調整第一偏壓V _IC+及第三偏壓V _IC-。因此，可根據用於I路徑的N+1位校正碼CIP_I產生電壓降 及 ，以調整混頻器120中開關電晶體M _{MIX_1}和M _{MIX_4}的閘極偏壓。第一偏壓V _IC+及第三偏壓V _IC-可以分別表示為V _IC+=V _IC+ 及V _IC-=V _IC- 。由於I路徑鏈路的特性可能與Q路徑鏈路的特性不同，所以基頻處理器160為I路徑鏈路產生N+1位校正碼CIP_I，以及為Q路徑鏈路產生N+1位校正碼CIP_Q。由於校正碼CIP_I可能與校正碼CIP_Q無關，因此I路徑的第一偏壓V _IC+及第三偏壓V _IC-可能不同於Q路徑的第一偏壓V _QC+及第三偏壓V _QC-。此外，校正碼CIP_I及CIP_Q是基頻處理器160根據IP2演算法控制和生成的。

串聯的電阻R_I及電容C_I形成前饋路徑，以提高I路徑中工作於N+1位校準碼的LSB的IP2校正的穩定性。電阻R_I及電容C_I為選擇性的，也就是說，放大器420的輸出亦可以直接耦接第一輸出端O1。電流源I _R可以是特性與絕對溫度無關的電流源，以防止IP2的表現隨溫度變化。

圖5、6、8僅以I路徑為例做說明，I路徑與Q路徑的混頻器偏壓電路實質上相同，本技術領域具有通常知識者可根據以上的揭露內容了解Q路徑的實作細節。I路徑與Q路徑的混頻器偏壓電路可以共用電壓源475及電流源I _R。雖然上述電路中的電晶體以MOSFET實作，本技術領域具有通常知識者可根據以上的揭露內容使用其他種類的電晶體實作，例如雙載子接面電晶體（bipolar junction transistor，BJT）。

如圖4所示，本發明所提出的混頻器偏壓電路具有IP2校正的功能，可用於混頻器中開關電晶體的閘極直流偏壓，以減少採用直接轉換結構的射頻接收器前端的I路徑和Q路徑鏈之間的不平衡。藉由不對稱地調整混頻器120和混頻器125中開關電晶體的閘極電壓V _IC、V _IC+、V _IC-、V _QC、V _QC+及V _QC-，可以補償不平衡和不匹配效應，從而改善射頻接收器前端的IP2。

以另一種觀點來說，I路徑的混頻器偏壓電路400a包括共模電壓追蹤電路405和基於N+1位互補陣列的低壓差穩壓器（Low-dropout regulator，以下簡稱LDO）。如圖6及圖8所示，基於N+1位互補陣列的LDO包含放大器420、第一電晶體陣列430、第一開關陣列440、電阻R1_1、電阻R2_I、第二開關陣列450、第二電晶體陣列460及電流汲取電晶體M _{B_I}。這裡的「互補」指的是電路中同時使用P通道（p-channel）MOSFET及NMOS。本發明所提出的基於N+1位互補陣列的LDO是多輸入多輸出（multiple-input multiple-output ，MIMO）架構（多位元輸入及多電壓輸出），可用於調整混頻器中開關電晶體M _{MIX_1}至M _{MIX_4}的閘極偏壓。

請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

101‧‧‧天線

105‧‧‧天線介面單元

110‧‧‧低雜訊放大器

120、125‧‧‧混頻器

130、135‧‧‧轉阻放大器

140、145‧‧‧低通濾波器

150、155‧‧‧類比數位轉換器

160‧‧‧基頻處理器

170‧‧‧本地振盪器

210‧‧‧轉阻放大器的輸入阻抗

220、320‧‧‧混頻器核心

305、410、470‧‧‧參考電壓產生電路

400‧‧‧混頻器偏壓電路

400a‧‧‧I路徑的混頻器偏壓電路

405‧‧‧共模電壓追蹤電路

420‧‧‧放大器

430‧‧‧第一電晶體陣列

440‧‧‧第一開關陣列

460‧‧‧第二電晶體陣列

450‧‧‧第二開關陣列

480 反相器

O1‧‧‧第一輸出端

O2‧‧‧第二輸出端

O3‧‧‧第三輸出端

V_R、V_M‧‧‧參考電壓

R_{L _P}、R_{L_N}、R_{BIAS_P}、R_{BIAS_N}、R_BIAS、R1_1、R2_1、R_I‧‧‧電阻

M_{MIX_1}、M_{MIX_2}、M_{MIX_3}、M_{MIX_4}‧‧‧電晶體

M_{P0_I}、M_{P1_I}、M_{PN-1_I}、M_{PN_I}‧‧‧傳輸電晶體

M_{PS0_I}、M_{PS1_I}、M_{PSN-1_I}、M_{PSN_I}、M_{NS0_I}、M_{NS1_I}、M_{NSN-1_I}、M_{NSN_I}‧‧‧開關電晶體

M_{N0_I}、M_{N1_I}、M_{NN-1_I}、M_{NN_I}‧‧‧電流元電晶體

C_{LO_P}、C_{LO_N}、C_{RF_P}、C_{RF_N}‧‧‧交流耦合電容

C_I‧‧‧電容

710‧‧‧電流源

M_N‧‧‧電晶體

R_CM‧‧‧電阻

475‧‧‧電壓源

I_R‧‧‧電流源

M_{B_I}‧‧‧電流汲取電晶體

I_{CAL_I}‧‧‧校正電流

V_IC+‧‧‧第一偏壓

V_IC‧‧‧第二偏壓

V_IC-‧‧‧第三偏壓

V_CM、V_CM_I、V_CM_Q‧‧‧共模電壓

CIP_I、CIP_Q‧‧‧校正碼

［圖1］為利用直接轉換結構所實現的接收器； ［圖2］為利用NMOS實作的習知雙平衡混頻器的核心的示意圖； ［圖3］為透過調節混頻器中開關電晶體的閘極偏壓來補償不平衡的混頻器的示意圖； ［圖4］為本發明混頻器偏壓電路應用於射頻接收器前端的示意圖； ［圖5］為本發明混頻器偏壓電路與混頻器核心連接的示意圖； ［圖6］為本發明I路徑的混頻器偏壓電路之一實施例的電路圖； ［圖7］為參考電壓產生電路之一實施例的電路圖；以及 ［圖8］為本發明之I路徑或Q路徑的混頻器偏壓電路之一實施例的細部電路圖。

Claims (7)

1. 一種混頻器偏壓電路，應用於一射頻接收器前端，該射頻接收器前端包含一混頻器及一轉阻放大器，該混頻器偏壓電路具有分別輸出一第一偏壓、一第二偏壓及一第三偏壓之一第一輸出端、一第二輸出端及一第三輸出端，該混頻器偏壓電路包含：一第一參考電壓產生電路，用來根據該轉阻放大器之一共模電壓產生一參考電壓；一放大器，耦接該第一參考電壓產生電路，具有一第一輸入端、一第二輸入端及一輸出端，該第一輸入端接收該參考電壓，該第二輸入端耦接該第二輸出端且接收該第二偏壓；一第一電晶體陣列，包含複數個第一電晶體，耦接該放大器之該輸出端；一第一開關陣列，耦接於該第一電晶體陣列與該第一輸出端之間且包含複數個第一開關，其中該些第一開關的導通個數由一校正碼決定；一第二參考電壓產生電路；一第二電晶體陣列，包含複數個第二電晶體，該些第二電晶體耦接該第二參考電壓產生電路；一第二開關陣列，耦接於該第二電晶體陣列與該第三輸出端之間且包含複數個第二開關，其中該些第二開關的導通個數由該校正碼決定；一第一電阻，耦接於該第一輸出端及該第二輸出端之間；以及一第二電阻，耦接於該第二輸出端及該第三輸出端之間。
2. 如申請專利範圍第1項所述之混頻器偏壓電路，其中該些第一電晶體與該些第一開關呈現一對一的對應關係，且該些第二電晶體與該些第二開關呈現一對一的對應關係。
3. 如申請專利範圍第2項所述之混頻器偏壓電路，其中該些第一開關的個數等於該些第二開關的個數，且該些第一開關的導通個數等於該些第二開關的導通個數。
4. 如申請專利範圍第2項所述之混頻器偏壓電路，其中該些第一開關的源極耦接對應的第一電晶體的汲極，該些第一開關的閘極接收該校正碼，該些第一開關的汲極耦接該第一輸出端；以及該些第二開關的源極耦接對應的第二電晶體的汲極，該些第二開關的閘極接收該校正碼，該些第二開關的汲極耦接該第三輸出端。
5. 如申請專利範圍第1項所述之混頻器偏壓電路，其中該些第一開關的個數與該些第二開關的個數相同。
6. 如申請專利範圍第1項所述之混頻器偏壓電路，更包含：一第三電阻；以及一電容；其中該第三電阻及該電容串接於該放大器之該輸出端與該第一輸出端之間。
7. 如申請專利範圍第1項所述之混頻器偏壓電路，其中該些第一電晶體的閘極耦接該放大器之該輸出端，且該些第二電晶體的閘極接收該第二參考電壓產生電路所提供之一偏壓。