TWI664614B

TWI664614B - 閘極驅動裝置

Info

Publication number: TWI664614B
Application number: TW107144990A
Authority: TW
Inventors: 周凱茹; 陳辰恩; 鍾佩芳; 陳致豪; 劉柏村; 鄭光廷; 權力
Original assignee: 凌巨科技股份有限公司; 國立交通大學
Priority date: 2018-12-13
Filing date: 2018-12-13
Publication date: 2019-07-01
Also published as: TW202022827A

Abstract

一種閘極驅動裝置。多級閘極驅動電路分別依據多個外部時脈信號以對應產生多個閘極驅動信號。第M級閘極驅動電路包括控制信號產生器。其中，輸出級電路基於第一內部時脈信號，並依據第一偏壓電壓以及第二內部時脈信號以在輸出端產生第M級控制信號。充電放電電路依據第M-2級控制信號以及第M+2級控制信號以提供第一電源電壓或第二電源電壓至輸入端以調整第一偏壓電壓。下拉電路依據第二偏壓電壓以調整第一偏壓電壓以及第M級控制信號。抗雜訊電路依據第一內部時脈信號以及第M級控制信號以調整第二偏壓電壓。其中M為大於1的正整數。

Description

閘極驅動裝置

本發明是有關於一種閘極驅動裝置，且特別是有關於一種顯示裝置的閘極驅動裝置。

近年來有許多產品將顯示器驅動電路中的閘極驅動電路（Gate driver）整合於玻璃上，即為陣列上閘極驅動（Gate-Driver-on-Array, GOA）電路。而所述陣列上閘極驅動電路具有諸多優勢，其能夠降低顯示面板的邊框的寬度，以達到窄邊框的效果，進而有效地降低顯示器的內部電路的設計面積。需注意到的是，習知的閘極驅動電路可能會受到元件過多的影響而較難以達到窄邊框的效果。

在習知的閘極驅動裝置中，設計者通常會透過閘極驅動電路中的控制信號產生器來產生控制信號，並藉由所述控制信號來控制多個負責輸出的電晶體（如，薄膜電晶體）的狀態，且基於時脈信號來產生多個閘極驅動信號至顯示面板中。然而，在習知技術中，所述控制信號產生器通常未具有雙向掃描之功能，並且無法有效地達到雜訊抑制的效果。此外，在習知技術中，傳送至顯示面板的各個閘極驅動信號通常會與對應的時脈信號之間發生延遲的現象，進而使得各個閘極驅動信號無法與對應的時脈信號同步地進行切換動作。

因此，如何設計出具有雙向掃描功能以及具有全時段抗雜訊機制的控制信號產生器，並且使各個閘極驅動信號能夠與對應的時脈信號達到時序重疊之功效，藉以提升閘極驅動裝置的工作效能，將是本領域相關技術人員重要的課題。

本發明提供一種閘極驅動裝置，能夠使各個閘級驅動電路中的控制信號產生器具有雙向掃描的功能，並且可達到全時段抗雜訊的功效，藉以提升閘極驅動裝置的工作效能。

本發明的閘極驅動裝置包括多級閘極驅動電路。多級閘極驅動電路分別依據多個外部時脈信號以對應產生多個閘極驅動信號，其中第M級閘極驅動電路包括控制信號產生器。控制信號產生器包括輸出級電路、充電放電電路、下拉電路以及抗雜訊電路。輸出級電路耦接至輸入端以及參考電位以接收第一偏壓電壓，輸出級電路基於第一內部時脈信號，並依據第一偏壓電壓以及第二內部時脈信號以在輸出端產生第M級控制信號。充電放電電路耦接至輸入端，依據第M-2級控制信號以及第M+2級控制信號以提供第一電源電壓或第二電源電壓至輸入端以調整第一偏壓電壓。下拉電路耦接至控制端以及參考電位以接收第二偏壓電壓，依據第二偏壓電壓以調整第一偏壓電壓以及第M級控制信號。抗雜訊電路耦接於控制端以及參考電位之間，依據第一內部時脈信號以及第M級控制信號以調整第二偏壓電壓。其中M為大於1的正整數。

基於上述，本發明的閘極驅動裝置的控制信號產生器可透過設定第一電源電壓以及第二電源電壓的電壓準位的方式，以使控制信號產生器可以具有雙向掃描的功能。此外，控制信號產生器可利用下拉電路以及抗雜訊電路來啟動抗雜訊機制，以使對應的偏壓電壓以及控制信號可以維持於低電壓準位的狀態，以避免輸入端因浮接狀態而產生的雜訊影響所述控制信號產生器的效能，藉以達到全時段抗雜訊的功效。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一實施例的閘極驅動裝置的第M級閘極驅動電路的控制信號產生器的電路圖。請參照圖1，在本實施例中，控制信號產生器100包括輸出級電路110、充電放電電路120、下拉電路130以及抗雜訊電路140。其中，輸出級電路110包括電晶體M3～M4以及電容C1。電晶體M3的第一端耦接至輸出端OUT，電晶體M3的第二端接收內部時脈信號CK1（或內部時脈信號CK4），電晶體M3的控制端耦接至輸入端IN以接收偏壓電壓A[n]。電晶體M4的第一端耦接至參考電位VSS，電晶體M4的第二端耦接至輸出端OUT，電晶體M4的控制端接收內部時脈信號CK3（或內部時脈信號CK2）。電容C1的第一端耦接至輸入端IN，電容C2的第二端耦接至輸出端OUT。

需注意到的是，在本實施例中，當控制信號產生器100操作於正向掃描階段時，電晶體M3的第二端可接收內部時脈信號CK1，而電晶體M4的控制端可接收內部時脈信號CK3。相對的，當控制信號產生器100操作於反向掃描階段時，電晶體M3的第二端可接收內部時脈信號CK4，而電晶體M4的控制端可接收內部時脈信號CK2。

充電放電電路120耦接至輸出級電路110。充電放電電路120包括電晶體M1～M2。電晶體M1的第一端耦接至輸入端IN，電晶體M1的第二端耦接至電源電壓VDDF，電晶體M1的控制端接收第M-2級控制信號。電晶體M2的第一端耦接至電源電壓VDDB，電晶體M2的第二端耦接至輸入端IN，電晶體M2的控制端接收第M+2級控制信號。值得一提的是，在本實施例中，當控制信號產生器100操作於正向掃描階段時，所述電源電壓VDDF的電壓準位可以高於電源電壓VDDB的電壓準位（例如，電源電壓VDDF被設定為高電壓準位，電源電壓VDDB被設定為低電壓準位）。相對的，當控制信號產生器100操作於反向掃描階段時，所述電源電壓VDDF的電壓準位可以低於電源電壓VDDB的電壓準位（例如，電源電壓VDDF被設定為低電壓準位，電源電壓VDDB被設定為高電壓準位），但本發明實施例並不限於此。

另一方面，下拉電路130耦接至控制端CT以及參考電壓VSS之間。下拉電路130包括電晶體M5～M6。電晶體M5的第一端耦接至參考電壓VSS，電晶體M5的第二端接收偏壓電壓A[n]，電晶體M5的控制端耦接至控制端CT。電晶體M6的第一端耦接至參考電壓VSS，電晶體M6的第二端接收第M級控制信號G[M]，電晶體M6的控制端耦接至控制端CT。

抗雜訊電路140耦接於下拉電路130以及參考電壓VSS之間。抗雜訊電路140包括電晶體M7～M10。電晶體M7的第二端以及控制端共同接收內部時脈信號CK1（或內部時脈信號CK4）。電晶體M8的第一端耦接至控制端CT，電晶體M8的第二端接收內部時脈信號CK1（或內部時脈信號CK4），電晶體M8的控制端耦接至電晶體M7的第一端。電晶體M9的第一端耦接至參考電壓VSS，電晶體M9的第二端耦接至電晶體M7的第一端，電晶體M9的控制端接收第M級控制信號G[M]。電晶體M10的第一端耦接至參考電壓VSS，電晶體M10的第二端耦接至控制端CT，電晶體M10的控制端接收第M級控制信號G[M]。

需注意到的是，在本實施例中，當控制信號產生器100操作於正向掃描階段時，電晶體M7的第二端與控制端以及電晶體M8的第二端可接收內部時脈信號CK1。相對的，當控制信號產生器100操作於反向掃描階段時，電晶體M7的第二端與控制端以及電晶體M8的第二端可接收內部時脈信號CK4。

具體而言，在本實施例中，當控制信號產生器100操作於正向掃描階段（亦即，掃描順序是由內部時脈信號CK1依序掃描至內部時脈信號CK4）時，充電放電電路120可依據第M-2級控制信號以及第M+2級控制信號來將電源電壓VDDF提供至輸入端IN，以對偏壓電壓A[n]進行充電動作。接著，輸出級電路110可以透過輸入端IN來接收偏壓電壓A[n]，並基於內部時脈信號CK1的時序狀態，且依據偏壓電壓A[n]以及內部時脈信號CK3以在輸出端OUT對應的產生第M級控制信號G[M]。

此外，在正向掃描階段中，抗雜訊電路140可依據內部時脈信號CK1以及第M級控制信號G[M]來產生與調整偏壓電壓B[n]。並且，下拉電路130可依據偏壓電壓B[n]以決定是否下拉偏壓電壓A[n]以及第M級控制信號G[M]，以避免輸入端IN因浮接狀態而產生的雜訊影響控制信號產生器100的效能。

另一方面，當控制信號產生器100操作於反向掃描階段（亦即，掃描順序是由內部時脈信號CK4依序掃描至內部時脈信號CK1）時，充電放電電路120可依據第M-2級控制信號以及第M+2級控制信號來將電源電壓VDDB提供至輸入端IN，以對偏壓電壓A[n]進行充電動作。接著，輸出級電路110可以透過輸入端IN來接收偏壓電壓A[n]，並基於內部時脈信號CK4的時序狀態，且依據偏壓電壓A[n]以及內部時脈信號CK2以在輸出端OUT對應的產生第M級控制信號G[M]。

此外，在反向掃描階段中，抗雜訊電路140可依據內部時脈信號CK4以及第M級控制信號G[M]來產生與調整偏壓電壓B[n]。並且，下拉電路130同樣可依據偏壓電壓B[n]以決定是否同時下拉偏壓電壓A[n]以及第M級控制信號G[M]，以避免輸入端IN因浮接狀態而產生的雜訊影響控制信號產生器100的效能。其中，上述的M為大於1的正整數。

圖2是依照本發明一實施例的閘極驅動裝置的第M級閘極驅動電路的控制信號產生器操作於正向掃描階段時的時序圖。關於控制信號產生器100操作於正向掃描階段TFS時的操作細節，請同時參照圖1以及圖2。詳細來說，在正向掃描階段TFS的子階段TF1中，充電放電電路120可依據具有高電壓準位的第M-2級控制信號G[M-2]使電晶體M1導通，並將具有高電壓準位的電源電壓VDDF提供至輸入端IN，以使偏壓電壓A[n]被上拉至電壓準位V2。

接著，在正向掃描階段TFS的子階段TF2中，輸出級電路110可依據偏壓電壓A[n]而導通電晶體M3。此外，輸出級電路110可依據具有高電壓準位的內部時脈信號CK1而對輸出端OUT進行充電，以使第M級控制信號G[M]被同步的上拉至高電壓準位。在此同時，偏壓電壓A[n]可透過電容C1的耦合效應而進一步的被上拉至電壓準位V3。其中，電壓準位V3的電壓值大於電壓準位V2的電壓值。

值得一提的是，在子階段TF2中，由於此時第M級控制信號G[M]處於高電壓準位的狀態，因此抗雜訊電路140可依據第M級控制信號G[M]而使電晶體M9與電晶體M10導通。藉此，抗雜訊電路140可依據電晶體M9與電晶體M10的導通路徑而將偏壓電壓B[n]下拉至參考電位VSS。換言之，在子階段TF2中，下拉電路130可依據被下拉的偏壓電壓B[n]而使電晶體M5與電晶體M6被斷開，進而使抗雜訊電路140的抗雜訊機制不會在子階段TF2時被啟動。

接著，在正向掃描階段TFS的子階段TF3中，充電放電電路120可依據具有高電壓準位的第M+2級控制信號G[M+2]使電晶體M2導通，並將具有低電壓準位的電源電壓VDDB提供至輸入端IN，以使偏壓電壓A[n]被下拉至電壓準位V1。其中，電壓準位V1的電壓值小於電壓準位V2的電壓值。

值得一提的是，在子階段TF3中，由於此時電晶體M4可依據具有高電壓準位的內部時脈信號CK3而被導通，因此輸出級電路110可依據內部時脈信號CK3而下拉第M級控制信號G[M]的電壓準位。換言之，在子階段TF3中，偏壓電壓A[n]以及第M級控制信號G[M]的電壓準位皆被下拉至低電壓準位。

接著，在正向掃描階段TFS的子階段TF4中，此時控制信號產生器100已完成正向掃描的輸出波形，而內部時脈信號CK1可重新被設定為高電壓準位，並且，第M級控制信號G[M]仍可維持於低電壓準位的狀態。在此情況下，抗雜訊電路140可依據具有低電壓準位的第M級控制信號G[M]而使電晶體M9與電晶體M10被斷開。並且，抗雜訊電路140可依據具有高電壓準位的內部時脈信號CK1而使電晶體M7以及電晶體M8被導通。

進一步來說，抗雜訊電路140可依據電晶體M7與電晶體M8的導通路徑而將偏壓電壓B[n]上拉至高電壓準位，以使下拉電路130可依據被上拉的偏壓電壓B[n]而將電晶體M5與電晶體M6導通，進而使對應的偏壓電壓A[n]以及第M級控制信號G[M]同步的被下拉至參考電位VSS，藉以使抗雜訊電路140可以在子階段TF4時啟動抗雜訊機制。

圖3是依照本發明一實施例的閘極驅動裝置的第M級閘極驅動電路的控制信號產生器操作於反向掃描階段時的時序圖。關於控制信號產生器100操作於反向掃描階段TRS時的操作細節，請同時參照圖1以及圖3。詳細來說，在反向掃描階段TRS的子階段TR1中，充電放電電路120可依據具有高電壓準位的第M+2級控制信號G[M+2]使電晶體M2導通，並將具有高電壓準位的電源電壓VDDB提供至輸入端IN，以使偏壓電壓A[n]被上拉至電壓準位V2。

接著，在反向掃描階段TRS的子階段TR2中，輸出級電路110可依據偏壓電壓A[n]而導通電晶體M3。此外，輸出級電路110可依據具有高電壓準位的內部時脈信號CK4而對輸出端OUT進行充電，以使第M級控制信號G[M]被同步的上拉至高電壓準位。在此同時，偏壓電壓A[n]可透過電容C1的耦合效應而進一步的被上拉至電壓準位V3。其中，電壓準位V3的電壓值大於電壓準位V2的電壓值。

值得一提的是，在子階段TR2中，由於此時第M級控制信號G[M]處於高電壓準位的狀態，因此抗雜訊電路140可依據第M級控制信號G[M]而使電晶體M9與電晶體M10導通。藉此，抗雜訊電路140可依據電晶體M9與電晶體M10的導通路徑而將偏壓電壓B[n]下拉至參考電位VSS。換言之，在子階段TR2中，下拉電路130可依據被下拉的偏壓電壓B[n]而使電晶體M5與電晶體M6被斷開，進而使抗雜訊電路140的抗雜訊機制不會在子階段TF2時被啟動。

接著，在反向掃描階段TRS的子階段TR3中，充電放電電路120可依據具有高電壓準位的第M-2級控制信號G[M-2]使電晶體M1導通，並將具有低電壓準位的電源電壓VDDF提供至輸入端IN，以使偏壓電壓A[n]被下拉至電壓準位V1。其中，電壓準位V1的電壓值小於電壓準位V2的電壓值。

值得一提的是，在子階段TR3中，由於此時電晶體M4可依據具有高電壓準位的內部時脈信號CK2而被導通，因此輸出級電路110可依據內部時脈信號CK2而下拉第M級控制信號G[M]的電壓準位。換言之，在子階段TR3中，偏壓電壓A[n]以及第M級控制信號G[M]的電壓準位皆被下拉至低電壓準位。

接著，在反向掃描階段TRS的子階段TR4中，此時控制信號產生器100已完成反向掃描的輸出波形，而內部時脈信號CK4可重新被設定為高電壓準位，並且，第M級控制信號G[M]仍可維持於低電壓準位的狀態。在此情況下，抗雜訊電路140可依據具有低電壓準位的第M級控制信號G[M]而使電晶體M9與電晶體M10被斷開。並且，抗雜訊電路140可依據具有高電壓準位的內部時脈信號CK4而使電晶體M7以及電晶體M8被導通。

進一步來說，抗雜訊電路140可依據電晶體M7與電晶體M8的導通路徑而將偏壓電壓B[n]上拉至高電壓準位，以使下拉電路130可依據被上拉的偏壓電壓B[n]而將電晶體M5與電晶體M6導通，進而使對應的偏壓電壓A[n]以及第M級控制信號G[M]同步的被下拉至參考電位VSS，藉以使抗雜訊電路140可以在子階段TR4時啟動抗雜訊機制。

依據上述的內容可以得知，在本實施例中，控制信號產生器100可以透過設定電源電壓VDDF的電壓準位以及電源電壓VDDB的電壓準位的方式（例如，在正向掃描階段TFS時，設定電源電壓VDDF為高電壓準位，而設定電源電壓VDDB為低電壓準位；在反向掃描階段TRS時，設定電源電壓VDDF為低電壓準位，而設定電源電壓VDDB為高電壓準位），以使控制信號產生器100可以具有雙向掃描的功能。另外，當控制信號產生器100操作在正向掃描階段TFS以及反向掃描階段TRS，且輸出級電路110所輸出的第M級控制信號G[M]為低電壓準位的狀態時，皆可利用下拉電路130以及抗雜訊電路140來啟動所述抗雜訊機制，以使對應的偏壓電壓A[n]以及第M級控制信號G[M]可以維持於低電壓準位的狀態，以避免輸入端IN因浮接狀態而產生的雜訊影響控制信號產生器100的效能，以達到全時段抗雜訊的功效。

圖4是依照本發明一實施例的閘極驅動裝置的示意圖。請同時參照圖1以及圖4，在本實施例中，閘極驅動裝置400包括多級閘極驅動電路（如，閘極驅動電路410～420）。需注意到的是，本領域具有通常知識者可依據閘極驅動裝置400的設計需求來決定閘極驅動電路的數量，為說明方便，圖4是以2級的閘極驅動電路410～420來呈現，但本發明的閘極驅動電路的數量並不限於此。

以閘極驅動電路410作為範例說明，閘極驅動電路410包括控制信號產生器SR1、時脈信號傳輸器411以及補償電路412。其中，本實施例的控制信號產生器SR1可以是透過圖1中的控制信號產生器100來實施。

在閘極驅動電路410中，時脈信號傳輸器411可以由多個電晶體TA1～TA4所構成，其中，各個電晶體TA1～TA4的第一端可分別接收對應的外部時脈信號CLK1～CLK4，各個電晶體TA1～TA4的第二端可分別耦接至對應的閘極線G1～G4，各個電晶體TA1～TA4的控制端可共同耦接至控制信號產生器SR1的輸出端OUT以接收控制信號G[1]。

具體來說，請同時參照圖1、圖4以及圖5，圖5是依照本發明一實施例的閘極驅動裝置的時序圖。在閘極驅動電路410中，時脈信號傳輸器411可以基於外部時脈信號CLK1～CLK4的時序狀態，並且依據控制信號G[1]，來依序的產生閘極驅動信號GS1～GS4。舉例來說，當時脈信號傳輸器411接收到具有高電壓準位的控制信號G[1]時，電晶體TA1～TA4可以被導通。在此同時，時脈信號傳輸器411可依據外部時脈信號CLK1～CLK4的時序狀態而依序的產生具有高電壓準位的閘極驅動信號GS1～GS4至顯示面板500。

另一方面，在閘極驅動電路410中，補償電路412耦接至控制信號產生器SR1的控制端CT、參考電位VSS以及時脈信號傳輸器411。補償電路412可以由多個電晶體T111～T124所構成，其中，各個電晶體T111～T114的第一端可分別耦接至對應的閘極線G1～G4，各個電晶體T111～T114的第二端可共同耦接至參考電位VSS，各個電晶體T111～T114的控制端可共同耦接至控制信號產生器SR1的控制端CT以接收偏壓電壓B[1]。此外，各個電晶體T121～T124的第一端可分別耦接至對應的閘極線G1～G4，各個電晶體T121～T124的第二端可共同耦接至參考電位VSS，各個電晶體T121～T124的控制端可共同耦接至內部時脈信號CK3。

具體而言，補償電路412可依據偏壓電壓B[1]以及內部時脈信號CK3的狀態來下拉閘極驅動信號GS1～GS4的電壓準位。舉例來說，當補償電路412的電晶體T111～T114接收到具有高電壓準位的偏壓電壓B[1]時，電晶體T111～T114可以被導通。在此同時，補償電路412可依據偏壓電壓B[1]而將閘極驅動信號GS1～GS4下拉至參考電位VSS。另外，當補償電路412的電晶體T121～T124接收到具有高電壓準位的內部時脈信號CK3時，電晶體T121～T124可以被導通。在此同時，補償電路412亦可依據內部時脈信號CK3而將閘極驅動信號GS1～GS4下拉至參考電位VSS。

另一方面，以閘極驅動電路420作為範例說明，閘極驅動電路420包括控制信號產生器SR2、時脈信號傳輸器413以及補償電路414。其中，本實施例的控制信號產生器SR2亦可透過圖1中的控制信號產生器100來實施，並且，時脈信號傳輸器413以及補償電路414中的元件以及其耦接方式皆相同或相似於時脈信號傳輸器411以及補償電路412，在此則不多贅述。其中，相同或相似的元件使用相同或相似的標號。

請再次同時參照圖1、圖4以及圖5，不同於閘極驅動電路410的是，在閘極驅動電路420中，時脈信號傳輸器413可以基於所接收的外部時脈信號CLK5～CLK8的時序狀態，並且依據控制信號產生器SR2所產生的控制信號G[2]，來依序的產生閘極驅動信號GS5～GS8。舉例來說，當時脈信號傳輸器413接收到具有高電壓準位的控制信號G[2]時，電晶體TA1～TA4可以被導通。在此同時，時脈信號傳輸器413可依據外部時脈信號CLK5～CLK8的時序狀態而依序的產生具有高電壓準位的閘極驅動信號GS5～GS8至顯示面板500。

另一方面，補償電路414可依據偏壓電壓B[2]以及內部時脈信號CK4的狀態來下拉閘極驅動信號GS5～GS8的電壓準位。舉例來說，當補償電路414的電晶體T211～T214接收到具有高電壓準位的偏壓電壓B[2]時，電晶體T211～T214可以被導通。在此同時，補償電路414可依據偏壓電壓B[2]而將閘極驅動信號GS5～GS8下拉至參考電位VSS。另外，當補償電路414的電晶體T221～T224接收到具有高電壓準位的內部時脈信號CK4時，電晶體T221～T224可以被導通。在此同時，補償電路414亦可依據內部時脈信號CK4而將閘極驅動信號GS5～GS6下拉至參考電位VSS。

特別一提的是，依據圖4以及圖5的描述內容可以得知，本發明的閘極驅動裝置400可透過時脈信號傳輸器以及補償電路，來使各個閘極驅動信號GS1～GS8能夠與相對應的外部時脈信號CLK1～CLK8同步地進行切換，藉以使各個閘極驅動信號與相對應的外部時脈信號達到時序重疊之功效。

需注意到的是，本領域具有通常知識者可依據閘極驅動裝置400的設計需求來決定時脈信號傳輸器411、413中的電晶體TA1～TA4、補償電路412中的電晶體T111～T124、補償電路414中的電晶體T211～T224以及外部時脈信號的數量，本發明實施例並不限於圖4中的數量。此外，在閘極驅動裝置400中，其餘的奇數級的閘極驅動電路的操作方式可相同或相似於閘極驅動電路410的操作方式，而其餘的偶數級的閘極驅動電路的操作方式可相同或相似於閘極驅動電路420的操作方式，在此則不多贅述。

依據上述的描述可以得知，以閘極驅動電路410而言，當偏壓電壓B[1]或內部時脈信號CK3為高電壓準位狀態時，本發明的閘極驅動裝置400可以透過補償電路412來將閘極線G1～G4上的閘極驅動信號GS1～GS4下拉至參考電位VSS。如此一來，補償電路412可以將閘極線G1～G4中的電荷釋放至參考電位VSS，藉以降低各個閘極線之間彼此互相耦合所產生的雜訊，以提升閘極驅動裝置400的效能。

綜上所述，基於上述，本發明的閘極驅動裝置的控制信號產生器可透過設定第一電源電壓以及第二電源電壓的電壓準位的方式，以使控制信號產生器可以具有雙向掃描的功能。此外，控制信號產生器可利用下拉電路以及抗雜訊電路來啟動抗雜訊機制，以使對應的偏壓電壓以及控制信號可以維持於低電壓準位的狀態，以避免輸入端因浮接狀態而產生的雜訊影響所述控制信號產生器的效能，藉以達到全時段抗雜訊的功效。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、SR1、SR2‧‧‧控制信號產生器

110‧‧‧輸出級電路

120‧‧‧充電放電電路

130‧‧‧下拉電路

140‧‧‧抗雜訊電路

400‧‧‧閘極驅動裝置

410、420‧‧‧閘極驅動電路

411、413‧‧‧時脈信號傳輸器

412、414‧‧‧補償電路

500‧‧‧顯示面板

A[n]、B[n] ‧‧‧偏壓電壓

C1‧‧‧電容

CT‧‧‧控制端

CK1～CK4‧‧‧內部時脈信號

CLK1～CLK8‧‧‧外部時脈信號

G[M]、G[M+2]、G[M-2] ‧‧‧控制信號

G1～G8‧‧‧閘極線

GS1～GS8‧‧‧閘極驅動信號

IN‧‧‧輸入端

M1～M10、TA1～TA4、T111～T114、T121～T124、T211～T214、T221～T224‧‧‧電晶體

OUT‧‧‧輸出端

TFS‧‧‧正向掃描階段

TRS‧‧‧反向掃描階段

TF1～TF4、TR1～TR4‧‧‧子階段

VDDF、VDDB‧‧‧電源電壓

VSS‧‧‧參考電位

V1～V3‧‧‧電壓準位

圖1是依照本發明一實施例的閘極驅動裝置的第M級閘極驅動電路的控制信號產生器的電路圖。圖2是依照本發明一實施例的閘極驅動裝置的第M級閘極驅動電路的控制信號產生器操作於正向掃描階段時的時序圖。圖3是依照本發明一實施例的閘極驅動裝置的第M級閘極驅動電路的控制信號產生器操作於反向掃描階段時的時序圖。圖4是依照本發明一實施例的閘極驅動裝置的示意圖。圖5是依照本發明一實施例的閘極驅動裝置的時序圖。

Claims

一種閘極驅動裝置，包括：多級閘極驅動電路，分別依據多個外部時脈信號以對應產生多個閘極驅動信號，其中第M級閘極驅動電路包括：一控制信號產生器，該控制信號產生器包括：一輸出級電路，耦接至一輸入端以及一參考電位以接收一第一偏壓電壓，該輸出級電路基於一第一內部時脈信號，並依據該第一偏壓電壓以及一第二內部時脈信號以在一輸出端產生一第M級控制信號；一充電放電電路，耦接至該輸入端，依據一第M-2級控制信號以及一第M+2級控制信號以提供一第一電源電壓或一第二電源電壓至該輸入端以調整該第一偏壓電壓；一下拉電路，耦接至一控制端以及該參考電位以接收一第二偏壓電壓，依據該第二偏壓電壓以調整該第一偏壓電壓以及該第M級控制信號；以及一抗雜訊電路，耦接於該控制端以及該參考電位之間，依據該第一內部時脈信號以及該第M級控制信號以調整該第二偏壓電壓，其中M為大於1的正整數。
如申請專利範圍第1項所述的閘極驅動裝置，其中該第M級閘極驅動電路更包括：一時脈信號傳輸器，耦接至該輸出端以接收該第M級控制信號，該時脈信號傳輸器基於該些外部時脈信號並依據該第M級控制信號以產生對應的該些閘極驅動信號；以及一補償電路，耦接至該控制端、該參考電位以及該時脈信號傳輸器，依據該第二偏壓電壓以及該第二內部時脈信號以下拉該些閘極驅動信號。
如申請專利範圍第1項所述的閘極驅動裝置，其中在一正向掃描階段，該第一電源電壓的電壓準位高於該第二電源電壓的電壓準位，在一反向掃描階段，該第一電源電壓的電壓準位低於該第二電源電壓的電壓準位。
如申請專利範圍第3項所述的閘極驅動裝置，其中在該正向掃描階段的一第一子階段，該充電放電電路依據該第M-2級控制信號而提供該第一電源電壓至該輸入端以上拉該第一偏壓電壓。
如申請專利範圍第4項所述的閘極驅動裝置，其中在該正向掃描階段的一第二子階段，該下拉電路依據被下拉的第二偏壓電壓而被斷開。
如申請專利範圍第5項所述的閘極驅動裝置，其中在該正向掃描階段的一第三子階段，該充電放電電路依據該M+2級控制信號以提供該第二電源電壓至該輸入端以下拉該第一偏壓電壓，並且該輸出級電路依據該第二內部時脈信號以下拉該第M級控制信號。
如申請專利範圍第6項所述的閘極驅動裝置，其中在該正向掃描階段的一第四子階段，該下拉電路依據被上拉的該第二偏壓電壓而被導通。
如申請專利範圍第3項所述的閘極驅動裝置，其中在該反向掃描階段的一第一子階段，該充電放電電路依據該第M+2級控制信號而提供該第二電源電壓至該輸入端以上拉該第一偏壓電壓。
如申請專利範圍第8項所述的閘極驅動裝置，其中在該反向掃描階段的一第二子階段，該下拉電路依據被下拉的第二偏壓電壓而被斷開。
如申請專利範圍第9項所述的閘極驅動裝置，其中在該反向掃描階段的一第三子階段，該充電放電電路依據該第M-2級控制信號以提供該第一電源電壓至該輸入端以下拉該第一偏壓電壓，並且該輸出級電路依據該第二內部時脈信號以下拉該第M級控制信號。
如申請專利範圍第10項所述的閘極驅動裝置，其中在該反向掃描階段的一第四子階段，該下拉電路依據被上拉的該第二偏壓電壓而被導通。
如申請專利範圍第1項所述的閘極驅動裝置，其中該輸出級電路包括：一第一電晶體，其第一端耦接至該輸出端，其第二端接收該第一內部時脈信號，其控制端接收該第一偏壓電壓；一第二電晶體，其第一端耦接至該參考電位，其第二端耦接至該輸出端，其控制端接收該第二內部時脈信號；以及一電容，其第一端耦接至該輸入端，其第二端耦接至該輸出端。
如申請專利範圍第1項所述的閘極驅動裝置，其中該充電放電電路包括：一第一電晶體，其第一端耦接至該輸入端，其第二端耦接至第一電源電壓，其控制端接收該第M-2級控制信號；以及一第二電晶體，其第一端耦接至該第二電源電壓，其第二端耦接至該輸入端，其控制端接收第M+2級控制信號。
如申請專利範圍第1項所述的閘極驅動裝置，其中該下拉電路包括：一第一電晶體，其第一端耦接至該參考電位，其第二端接收該第一偏壓電壓，其控制端接收該第二偏壓電壓；以及一第二電晶體，其第一端耦接至該參考電位，其第二端接收該第M級控制信號，其控制端接收該第二偏壓電壓。
如申請專利範圍第1項所述的閘極驅動裝置，其中該抗雜訊電路包括：一第一電晶體，其第二端以及控制端共同接收該第一內部時脈信號；一第二電晶體，其第一端耦接至該控制端，其第二端接收該第一內部時脈信號，其控制端耦接至該第一電晶體的第一端；一第三電晶體，其第一端耦接至該參考電位，其第二端耦接至該第一電晶體的第一端，其控制端接收該第M級控制信號；以及一第四電晶體，其第一端耦接至該參考電位，其第二端耦接至該控制端，其控制端接收該第M級控制信號。