TWI657533B - 半導體裝置及其製造方法 - Google Patents

Abstract

本發明實施例供一種半導體裝置及其製造方法。半導體裝置的製造方法包括於鰭結構上方形成第一虛設閘極結構、第二虛設閘極結構和第三虛設閘極結構。於第一虛設閘極結構、第二虛設閘極結構和第三虛設閘極結構上方形成硬遮罩圖案層。第一虛設閘極結構從硬遮罩圖案層暴露出來。移除第一虛設閘極結構及其下方的鰭結構，以形成溝槽。於溝槽中形成隔絕結構。分別以第一金屬閘極結構和第二金屬閘極結構置換第二虛設閘極結構和第三虛設閘極結構。隔絕結構的頂面分別對齊第一金屬閘極結構的頂面和第二金屬閘極結構的頂面。

Description

半導體裝置及其製造方法

本發明實施例係有關於一種半導體裝置及其製造方法，特別係有關於一種鰭式場效電晶體之間的隔絕結構及其製造方法。

半導體積體電路(integrated circuit,IC)產業歷經了快速成長，積體電路材料及設計上的進步已產生了數代的積體電路，每一代皆具有體積更小且更精密的電路。

在積體電路發展的進程上，功能密度(即，每一晶片之內連線裝置的數量)逐漸增加的同時，幾何尺寸(即，利用製程步驟可以產生之最小元件(或線))逐漸縮小。此微縮化(scaling down)製程通常可提供增加產率及降低相關成本之優點。

然而，這些進步亦增加了處理及製造積體電路的複雜度。由於特徵尺寸持續地縮小，使得製程步驟逐漸變得更難以操作。因此，形成尺寸越來越小且可靠的(reliable)半導體裝置相當具有挑戰性。

依據本發明一些實施例，提供一種半導體裝置的製造方法。上述製造方法包括於一半導體基板上方形成一鰭結 構。上述製造方法包括於上述鰭結構上方形成一第一虛設閘極結構以及位於上述第一虛設閘極結構相對兩側的一第二虛設閘極結構和一第三虛設閘極結構。上述製造方法還包括於上述第一虛設閘極結構、上述第二虛設閘極結構和上述第三虛設閘極結構上方形成一硬遮罩圖案層。上述第一虛設閘極結構從上述硬遮罩圖案層暴露出來。上述製造方法更包括移除從上述硬遮罩圖案層暴露出來的第一虛設閘極結構以及位於上述第一虛設閘極結構下方的部分上述鰭結構，以形成一溝槽。上述製造方法又包括於上述溝槽中形成由一第一介電材料形成的一隔絕結構。另外，上述製造方法包括分別以一第一金屬閘極結構和一第二金屬閘極結構置換上述第二虛設閘極結構和上述第三虛設閘極結構。上述隔絕結構的一頂面分別對齊上述第一金屬閘極結構的一頂面和上述第二金屬閘極結構的一頂面。

依據本發明一些實施例，提供一種半導體裝置的製造方法。上述製造方法包括於一半導體基板上方形成一鰭結構。上述製造方法包括於上述鰭結構上方形成一第一虛設閘極結構以及位於上述第一虛設閘極結構的相對側壁上的一對介電材料間隔構件。上述製造方法還包括於上述鰭結構上方形成由一第一介電材料形成的一層間介電層，上述層間介電層覆蓋上述鰭結構且上述第一虛設閘極結構的一頂面從上述層間介電層暴露出來。上述製造方法更包括於上述第一虛設閘極結構上方形成一硬遮罩層。上述製造方法又包括於上述硬遮罩層形成一圖案化光阻層，其中上述圖案化光阻層具有一第一開口。上述第一虛設閘極結構位於上述第一開口中。另外，上述製造 方法包括以上述圖案化光阻層做為一第一蝕刻遮罩，移除暴露於上述圖案化光阻層的上述第一開口的部分硬遮罩層以形成具有一第二開口的一硬遮罩圖案層。上述第一虛設閘極結構從上述硬遮罩圖案層的上述第二開口暴露出來。上述製造方法還包括以上述硬遮罩圖案層做為一第二蝕刻遮罩，移除上述第一虛設閘極結構以及位於上述第一虛設閘極結構下方的部分上述鰭結構，以形成從上述鰭結構的上方延伸進入部分上述鰭結構的一溝槽。上述製造方法更包括於上述溝槽中形成由一第二介電材料形成的一隔絕結構，其中上述隔絕結構的一頂面對齊上述層間介電層的一頂面。

依據本發明一些實施例，提供一種半導體裝置。上述半導體裝置包括一鰭結構、一第一鰭式場效電晶體、一第二鰭式場效電晶體以及一隔絕結構。上述鰭結構位於一半導體基板上方。上述第一鰭式場效電晶體和上述第二鰭式場效電晶體，位於上述鰭結構上方。上述隔絕結構，位於上述第一鰭式場效電晶體和上述第二鰭式場效電晶體之間。上述隔絕結構從上述鰭結構上方向下延伸至部分上述鰭結構中。上述隔絕結構的一頂面對齊上述第一鰭式場效電晶體的一頂面和上述第二鰭式場效電晶體的一頂面。

200‧‧‧半導體基板

202、219‧‧‧凹陷

204‧‧‧鰭結構

205、208、217A、217B、217C、247、223、257A、257B‧‧‧頂面

206‧‧‧隔離物

210、242、248‧‧‧底面

212A、212B、212C‧‧‧閘極介電層

214A、214B、214C‧‧‧閘極電極

215A、215B、215C‧‧‧虛設閘極結構

218‧‧‧間隔層

218A、218B、218C‧‧‧間隔構件

220A、220B‧‧‧源極/汲極結構

221‧‧‧接觸蝕刻停止層

222‧‧‧第一層間介電層

224‧‧‧硬遮罩層

224A‧‧‧硬遮罩圖案層

226‧‧‧圖案化光阻層

238、239‧‧‧溝槽

230、232、234‧‧‧開口

240‧‧‧側壁

244、244A‧‧‧介電材料襯墊層

246‧‧‧介電材料

246A‧‧‧隔絕結構

250A、250B‧‧‧閘極溝槽

252A、252B‧‧‧閘極介電層

254A、254B‧‧‧金屬閘極

256A、256B‧‧‧金屬閘極結構

260A、260B‧‧‧源極/汲極導電層

262A、262B‧‧‧矽化物層

264‧‧‧蝕刻停止層

266‧‧‧第二層間介電層

270A、270B‧‧‧介層孔插塞

272‧‧‧內連線結構

300、302‧‧‧方向

500A、500B‧‧‧鰭式場效電晶體

600‧‧‧半導體裝置

D‧‧‧深度

T‧‧‧厚度

S‧‧‧距離

W‧‧‧寛度

以下將配合所附圖式詳述本發明之實施例，應注意的是，依照工業上的標準實施，以下圖示並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵。而在說明書及圖式中，除了特別說明外，同 樣或類似的元件將以類似的符號表示。

第1A圖至第1F圖顯示根據一些實施例之半導體裝置的製造方法的不同製程階段的製程立體圖；第2A圖至第2F圖顯示根據一些實施例之半導體裝置的製造方法的不同製程階段的製程剖面圖；第2G圖至第2O圖顯示顯示根據一些實施例之半導體裝置的製造方法的不同製程階段的製程剖面圖。

以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包括了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包括了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另 外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。

以下敘述了本揭露書的一些實施例。第1A-1F圖顯示顯示顯示根據一些實施例之半導體裝置600的製造方法的不同製程階段的製程立體圖。附加的處理可於第1A-1F圖所述之階段之前、之間、及/或之後提供。第2A-2F圖顯示根據一些實施例之半導體裝置600的製造方法的不同製程階段的製程剖面圖。例如，第2A-2F圖為相應於沿第1A-1F圖之切線A-A的剖面圖。第2G圖至第2O圖顯示根據一些實施例之半導體裝置600的製造方法的不同製程階段的製程剖面圖。例如，第2G圖至第2O圖為第2F圖之後續製程的製程剖面圖。可於半導體裝置中增加附加的構件。以下將敘述之一些構件可於不同的實施例中被置換或排除

在一些實施例中，可利用一取代閘極製程(gate-replacement process)製造鰭式場效電晶體(Fin FETs)。

如第1A及2A圖所示，提供半導體基板200。在一些實施例中，半導體基板200為塊狀(bulk)半導體基板，例如，可為半導體晶圓。例如，半導體基板200為矽晶圓。在一些實施例中，半導體基板200包括元素半導體材料(例如，矽(silicon))或其他元素半導體材料，例如鍺(germanium)。在另一些實施例中，半導體基板200包括化合物半導體(compound semiconductor)，包括例如SiC或SiGe之IV-VI族(Group IV-VI)化合物半導體、包括例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP 之III-V族(Group III-V)化合物半導體，或上述之組合。

在一些實施例中，半導體基板200包括絕緣層上覆半導體(semiconductor-on-insulator，SOI)基板。SOI基板可利用氧植入分離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、矽薄膜轉移製程(silicon film transfer process)、其它適合的方法或前述之組合加以製造。

在一些實施例中，半導體基板200包括各種摻雜區(圖未顯示)，其取決於半導體元件之設計需求。摻雜區例如包括p型井(p-type wells)及/或n型井(n-type wells)。在一些實施例中，摻雜區摻雜有p型摻質。例如，摻雜區摻雜有硼或BF₂。在一些實施例中，摻雜區摻雜有n型摻質。例如，摻雜區摻雜有磷或砷。在一些實施例中，一些摻雜區為p型摻雜，而其他摻雜區為n型摻雜。

之後，如第1A、2A圖所示，於半導體基板200上方形成一或更多鰭結構(fin structures)204。在一些實施例中，鰭結構204係藉著蝕刻半導體基板200而形成。如第2A圖所示，在一些實施例中，從半導體基板200的一頂面205移除部分半導體基板200以形成多個凹陷(或溝槽)202。可使用微影製程及蝕刻製程來形成凹陷202。因此，於凹陷202之間形成出了鰭結構204。在一些實施例中，鰭結構204沿方向300延伸。

接著，如第1A、2A圖所示，在一些實施例中，於半導體基板200上方形成一個或多個隔離物(isolation features)206，隔離物206形成於凹陷202中以圍繞鰭結構204的下部部分(lower portion)。在一些實施例中，每一個隔離物206 具有一頂面208和一底面210，鰭結構204之較上部分(upper portion)和其頂面205突出於隔離物206的頂面208。隔離物206的底面210可與半導體基板200接觸。隔離物206用以定義及電性隔離形成於半導體基板200之中及/或之上的不同裝置元件。

在一些實施例中，隔離物206包括淺槽隔離物(shallow trench isolation,STI)、局部矽氧化物(local oxidation of silicon,LOCOS)、其它適合的隔離物或前述之組合。在一些實施例中，每一個隔離物206具有多層結構。在一些實施例中，隔離物206由介電材料所形成。介電材料可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數材料、其他適合的材料、或前述之組合。在一些實施例中，形成淺溝槽隔離襯層(STI liner)(圖未顯示)以減少半導體基板200以及隔離物206之間的界面(interface)處的結晶缺陷。相似地，亦可使用淺溝槽隔離襯層以減少鰭結構204及隔離物206之間的界面處之缺陷。

在一些實施例中，利用沉積製程(deposition operation)和後續的平坦化製程(planarization operation)於凹陷202中形成介電材料(圖未顯示)。然後，進一步移除(凹陷)上述介電材料使鰭結構204的上方區域暴露出來以成形隔離物206。在一些實施例中，沉積製程包括低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積法(plasma-CVD)或流動式化學氣相沉積法(flowable CVD)或其他適合的沉積製程。在一些實施例中，上述平坦化製程可包括化學機械研磨(CMP)製程及/或回蝕刻製程(etch-back process)。

然後，如第1B及2B圖所示，根據一些實施例，於半導體基板200及暴露出來的鰭結構204上方形成一或更多虛設閘極結構(gate stacks)。例如，於鰭結構204上方形成彼此靠近的虛設閘極結構215A、215B及215C。根據一些實施例，虛設閘極結構215A包括閘極介電層212A以及位於閘極介電層212A上方的閘極電極214A，虛設閘極結構215B包括閘極介電層212B以及位於閘極介電層212B上方的閘極電極214B，虛設閘極結構215C包括閘極介電層212C以及位於閘極介電層212C上方的閘極電極214C。

在一些實施例中，閘極介電層212A、212B及212C係由氧化矽、氮化矽、氮氧化矽、具高介電常數之介電材料(high-k)、或前述之組合之材料形成。高介電常數材料例如包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其他適合的高介電常數材料、或前述之組合。在一些實施例中，閘極介電層212A、212B及212C為虛設閘極介電層(dummy gate dielectric layer)，其將在後續製程中移除。虛設閘極介電層例如為氧化矽層。

在一些實施例中，閘極電極214A、214B及214C由包括多晶矽、金屬材料、其他適合的導電材料、或前述之組合之材料形成。在一些實施例中，閘極電極214A、214B及214C為虛設閘極電極(dummy gate electrode)，且將在後續製程中以其他導電材料(例如，金屬材料)取代。虛設閘極電極例如由多 晶矽所製成。

在一些實施例中，於半導體基板200及鰭結構204上方沉積閘極介電材料及閘極電極層。在一些實施例中，閘極介電材料及閘極電極層係使用適合的沉積方法而相繼沉積。適合的沉積方法可包括化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱氧化製程(thermal oxidation)、物理氣相沉積(PVD)製程、其他可應用製程、或前述之組合。之後，進行一圖案化製程，將閘極介電材料及閘極電極層圖案化以形成包括閘極介電層212A和閘極電極214A的虛設閘極結構215A，包括閘極介電層212B和閘極電極214B的虛設閘極結構215B，包括閘極介電層212C和閘極電極214C的虛設閘極結構215C。在一些實施例中，同時形成虛設閘極結構215A、215B及215C。

在一些實施例中，虛設閘極結構215A、215B及215C位於沿方向300延伸的鰭結構204上方，虛設閘極結構215A、215B及215C沿方向302延伸且沿方向300配置，且虛設閘極結構215A及215C分別位於虛設閘極結構215B的相對兩側。在一些實施例中，方向302交叉於方向300，方向302例如實質上垂直於方向300。在一些實施例中，虛設閘極結構215A、215B及215C圍繞鰭結構204的側面及頂面205，且更延伸至位於鰭結構204外側的半導體基板200及隔離物206上方。在一些實施例中，虛設閘極結構(dummy gate structure)215A、215B及215C將於後續製程中被金屬閘極結構(metal gate structure)取代。

在一些實施例中，每一虛設閘極結構215A、215B及215C的上方包括硬遮罩(hard mask)(圖未顯示)。硬遮罩用以 輔助虛設閘極結構215A、215B及215C之形成。在一些實施例中，硬遮罩係由氧化矽、氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合所製成。在一些實施例中，硬遮罩具有多層結構。

之後，如第1C及2C圖所示，根據一些實施例，於半導體基板200、鰭結構204和虛設閘極結構215A、215B及215C上方形成一間隔層218。在一些實施例中，間隔層218順應地(conformally)延伸於虛設閘極結構215A、215B及215C、鰭結構204和隔離物206上方。在一些實施例中，間隔層218係由氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、其他適合的材料、或前述之組合的材料形成。在一些實施例中，氮化矽(SiN)係用做為間隔層218。在一些實施例中，可藉著使用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、旋塗製程、其他適合的用製程、或前述之組合形成間隔層218。

然後，在一些實施例中，於鰭結構204中形成輕摻雜區(LDD)(圖未顯示)。輕摻雜區分別設置於虛設閘極結構215A、215B及215C上的相對兩側。輕摻雜區作為半導體裝置的輕摻雜源極或汲極(LDS/D)區。可藉由輕摻雜區減緩短通道效應(short channel effect)。在一些實施例中，輕摻雜區為p型。在一些實施例中，輕摻雜區為n型。

在一些實施例中，輕摻雜區的一邊緣實質上與虛設閘極結構215A、215B及215C的側壁對齊。在另一些實施例中，輕摻雜區延伸至虛設閘極結構215A、215B及215C的下方。

在一些實施例中，進行離子佈植製程以形成輕摻雜區。在一些實施例中，接著實行退火製程以活化佈植的摻質以及減少輕摻雜區中的摻質擴散。在一些實施例中，退火製程為快速熱退火(rapid thermal annealing,RTA)製程。在一些實施例中，使用虛設閘極結構215A、215B及215C做為佈植遮罩以協助輕摻雜區170的形成。在另一些實施例中，使用其它佈植遮罩層(圖未顯示)以協助輕摻雜區的形成。

接著，如第1D及2D圖所示，根據一些實施例，移除部分間隔層218(如第1C及2C圖所示)，以於虛設閘極結構215A的相對側壁上形成一對間隔構件(spacer elements)218A、於虛設閘極結構215B的相對側壁上形成一對間隔構件218B，以及於虛設閘極結構215C的相對側壁上形成一對間隔構件218C。間隔構件218A、218B及218C可用以在後續製程中輔助源極/汲極結構(或區域)之形成。根據一些實施例，進行蝕刻製程(例如，非等向性蝕刻)以部分移除間隔層218，直到露出虛設閘極結構215A的頂面217A、虛設閘極結構215B的頂面217B、虛設閘極結構215C的頂面217C、鰭結構204的頂面205以及隔離物206的頂面208為止。因此，間隔層218分別在虛設閘極結構215A、215B及215C之相對側壁上的餘留部分形成了間隔構件218A、218B及218C，且間隔構件218A、218B及218C以自對準方式(self-aligned manner)分別形成於虛設閘極結構215A、215B及215C的相對側壁上。

在一些實施例中，間隔構件218A、218B及218C包括例如氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述 之組合之介電材料。在一些實施例中，沉積製程包括化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、旋塗製程、其他可應用製程、或前述之組合。在一些實施例中，蝕刻製程包括乾蝕刻製程或其他合適的蝕刻製程。

之後，如第1E及2E圖所示，根據一些實施例，於鰭結構204中形成複數個源極/汲極結構220A、220B。在一些實施例中，源極/汲極結構220A、220B與虛設閘極結構215A、215B及215C交錯設置。舉例來說，源極/汲極結構220A位於虛設閘極結構215A的相對兩側且與虛設閘極結構215A和215B交錯設置，源極/汲極結構220B位於虛設閘極結構215C的相對兩側且與虛設閘極結構、215B及215C交錯設置。在一些實施例中，源極/汲極結構220A、220B鄰接(adjoin)輕摻雜區及間隔構件218A、218B及218C。在一些實施例中，源極/汲極結構220A、220B突出於鰭結構204的頂面205之上。源極/汲極結構220A、220B亦可被稱為隆起型源極/汲極結構(raised source and drain features)。在一些實施例中，源極/汲極結構220A、220B為應變結構(strained structures)。源極/汲極結構220A、220B對位於虛設閘極結構215A、215B及215C下方且於鰭結構204中之最終形成的鰭式場效電晶體(Fin FET)的通道區提供應力或應變以增進載子移動率，並提升鰭式場效電晶體的效能。

在一些實施例中，源極/汲極結構220A、220B由應變材料(strain material)形成。在一些實施例中，源極/汲極結構220A、220B為n型半導體材料。源極/汲極結構220A、220B可包括磊晶成長矽(epitaxially grown silicon)、磊晶成長磷化矽 (SiP)、或其他適合的磊晶成長半導體材料。源極/汲極結構220A、220B不限於為n型半導體材料。在一些其他實施例中，源極/汲極結構220A、220B為p型半導體材料。例如，源極/汲極結構220A、220B可包括磊晶成長矽鍺。

在一些實施例中，凹蝕(recess)移除未被虛設閘極結構215A、215B及215C和間隔構件218A、218B及218C覆蓋的部分鰭結構204以移除鰭結構204的上部部分(upper portion)並形成凹陷219。在一些實施例中，利用多個蝕刻製程使得凹陷219更橫向地朝虛設閘極結構215A、215B及215C下方之相應於最終形成的鰭式場效電晶體(Fin FET)的通道區延伸。應注意的是，本揭露之實施例可具有許多更動。

在一些實施例中，移除輕摻雜區的一些部分以形成凹陷219，如第2E圖所示。在一些實施例中，移除未被間隔構件218A、218B及218C覆蓋之輕摻雜區的一些部分。在一些實施例中，暴露輕摻雜區存留的部分以形成凹陷219。在一些實施例中，凹蝕鰭結構204至低於輕摻雜區的底部之水平。

在一些實施例中，於鰭結構204的凹陷219上方磊晶成長一種半導體材料(或二或多種半導體材料)，且持續成長超出凹陷219以形成源極/汲極結構220A、220B。在一些實施例中，同時磊晶成長源極/汲極結構220A、220B。在一些實施例中，於不同製程中分開磊晶成長源極/汲極結構220A、220B。

在一些實施例中，可使用選擇性磊晶成長(selective epitaxy growth,SEG)製程、化學氣相沉積製程(例如，氣相磊晶(vapor-phase epitaxy,VPE)製程、低壓化學氣相 沉積(LPCVD)製程及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD)製程)、分子束磊晶製程、沉積摻雜的非晶半導體(例如，Si、Ge或SiGe)接續固相磊晶再結晶(solid-phase epitaxial recrystallization,SPER)的步驟、其它適合的製程或前述之組合形成源極/汲極結構220A、220B。源極/汲極結構220A、220B的形成製程可使用氣態及/或液態的前驅物。在一些實施例中，源極/汲極結構220A、220B原位(in-situ)成長於相同的製程腔室中。換言之，使用原位(in-situ)磊晶成長製程形成源極/汲極結構220A、220B。

在一些實施例中，以一或多種合適的摻質摻雜源極/汲極結構220A、220B。例如，源極/汲極結構220A、220B為磷(P)、砷(As)、銻(Sb)或其它合適的摻質所摻雜之矽(Si)源極/汲極結構。或者，源極/汲極結構220A、220B為硼(B)或其它適合的摻質所摻雜之矽鍺(SiGe)源極/汲極結構。在一些實施例中，進行多個佈植製程以摻雜源極/汲極結構220A、220B。在一些實施例中，形成於虛設閘極結構215A、215B及215C的側壁之上的間隔構件218A、218B及218C可協助源極/汲極結構220A、220B的形成。

在一些實施例中，在源極/汲極結構220A、220B成長期間原位(in-situ)摻雜源極/汲極結構220A、220B。在另一些實施例中，在源極/汲極結構220A、220B成長期間，未摻雜源極/汲極結構220A、220B，在磊晶成長後，於後續製程中摻雜源極/汲極結構220A、220B。在一些實施例中，藉著使用離子佈植製程、電漿浸入離子佈植製程(plasma immersion ion implantation process)、氣體及/或固體源極擴散製程(source diffusion process)、其他可應用製程、或前述之組合以進行摻雜。在一些實施例中，進一步對源極/汲極結構220A、220B進行退火製程(annealing process)以活化摻質，例如，實行快速熱退火製程(rapid thermal annealing process)。

接著，如第1F及2F圖所示，於鰭結構204、源極/汲極結構220A、220B以及虛設閘極結構215A、215B及215C的上方形成接觸蝕刻停止層(contact etch stop layer，CESL)221和第一層間介電層(ILD)222。接觸蝕刻停止層221可順應性形成於間隔構件218A、218B及218C的側壁和源極/汲極結構220A、220B上方。第一層間介電層(ILD)222可形成於接觸蝕刻停止層221上方，並填滿虛設閘極結構215A、215B及215C之間的空隙。在一些實施例中，源極/汲極結構220A、220B被第一層間介電層222圍繞。接觸蝕刻停止層221可做為後續於第一層間介電層222中形成源/汲極接觸插塞開口之蝕刻製程的蝕刻停止層(etch stop layer)。

在一些實施例中，進行一沉積製程，於源極/汲極結構220A、220B的上方、虛設閘極結構215A、215B及215C的上方以及間隔構件218A、218B及218C的側壁上方形成接觸蝕刻停止層221。在一些實施例中，接觸蝕刻停止層221由介電材料所製成。介電材料可包括氮化矽、氮氧化矽、碳化矽、其他適合的介電材料、或前述之組合。在一些實施例中，上述沉積製程包括化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、旋塗製程、其他可應用製程、或前述之組合。

形成接觸蝕刻停止層221之後，進行另一沉積製程，於蝕刻停止層221上方全面性形成第一層間介電層222。接著，進行一平坦化製程，移除位於虛設閘極結構215A的頂面217A上方、虛設閘極結構215B的頂面217B上方及虛設閘極結構215C的頂面217C上方的部分第一層間介電層222和接觸蝕刻停止層221，直到虛設閘極結構215A的頂面217A、虛設閘極結構215B的頂面217B及虛設閘極結構215C的頂面217C從第一層間介電層222暴露出來為止。

在一些實施例中，第一層間介電層222由氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass,BSG)、磷矽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃(fluorinated silicate glass,FSG)、低介電常數材料、多孔介電材料、其它合適的介電材料或上述之組合所形成。在一些實施例中，第一層間介電層222包括絕緣材料的一層或多層，例如SiO₂、SiON、SiOCN或SiCN。

在一些實施例中，使用化學氣相沉積製程、旋轉塗佈製程、原子層沉積製程、物理氣相沉積製程、其它適合的製程或前述之組合沉積第一層間介電層(ILD)222。在一些實施例中，平坦化製程可包括化學機械研磨製程、研磨製程、蝕刻製程、其它適合的製程或前述之組合。

在一些實施例中，上述平坦化製程會移除間隔構件218A、218B及218C的上部部分。在另一些實施例中，進行上述平坦化製程之後，使用蝕刻製程以移除間隔構件218A、218B及218C的上部部分。在一些實施例中，蝕刻製程包括乾蝕 刻製程、濕蝕刻製程或其它合適的蝕刻製程。

為了方便說明起見，利用第2G圖至第2O圖所示的製程剖面圖說明第2F圖後續的製程。

如第2G圖所示，在一些實施例中，形成第一層間介電層222之後，於虛設閘極結構215A、215B及215C和第一層間介電層222的上方形成一硬遮罩層224。在一些實施例中，硬遮罩層224的材質包括例如氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合之介電材料。在一些實施例中，硬遮罩層224的材質不同於第一層間介電層222，且硬遮罩層224具有較第一層間介電層222的材料高的一蝕刻選擇比(etching selectivity)。舉例來說，當第一層間介電層222的材質為氧化矽時，硬遮罩層224的材質可為氮化矽。在一些實施例中，硬遮罩層224的材質相同於間隔構件218A、218B及218C。舉例來說，硬遮罩層224和間隔構件218A、218B及218C的材質可為氮化矽。在一些實施例中，利用包括化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、旋塗製程、其他可應用製程、或前述之組合之沉積製程來形成硬遮罩層224。

之後，如第2G圖所示，在一些實施例中，於硬遮罩層224上方形成一圖案化光阻層226。在一些實施例中，圖案化光阻層226具有一開口230。圖案化光阻層226的開口230可與虛設閘極結構215B重疊，意即虛設閘極結構215B可位於圖案化光阻層226的開口230中。在一些實施例中，利用微影製程形成圖案化光阻層226。

然後，如第2H圖所示，在一些實施例中，於虛設 閘極結構215A、215B及215C和第一層間介電層222的上方形成硬遮罩圖案層224A。在一些實施例中，以圖案化光阻層226做為一蝕刻遮罩，進行一蝕刻製程，移除暴露於圖案化光阻層226的開口230的部分硬遮罩層224，以形成一硬遮罩圖案層224A。在一些實施例中，硬遮罩圖案層224A具有開口232，使虛設閘極結構215B從硬遮罩圖案層224A的開口232暴露出來。在一些實施例中，形成硬遮罩圖案層224A的蝕刻製程包括例如乾蝕刻製程、濕蝕刻製程或其它合適的蝕刻製程。形成硬遮罩圖案層224A之後，可移除圖案化光阻層226。

接著，如第2I圖所示，在一些實施例中，移除虛設閘極結構215B。在一些實施例中，以硬遮罩圖案層224A做為另一蝕刻遮罩，進行另一蝕刻製程，移除從硬遮罩圖案層224A的開口232暴露出來，且位於間隔構件218B之間的虛設閘極結構215B，以於間隔構件218B之間形成開口234。在一些實施例中，鰭結構204的部分頂面205從開口234暴露出來。在一些實施例中，移除虛設閘極結構215B的蝕刻製程包括例如乾蝕刻製程、濕蝕刻製程或其它合適的蝕刻製程。

然後，如第2J圖所示，在一些實施例中，移除從間隔構件218B之間的開口234暴露出來的部分鰭結構204，以於鰭結構204中形成一溝槽(凹陷)238。在一些實施例中，利用以相同材質形成的硬遮罩圖案層224A和間隔構件218B一起做為另一蝕刻遮罩，進行另一蝕刻製程，移除從硬遮罩圖案層224A的開口232和間隔構件218B之間的開口234暴露出來的部分鰭結構204。因此，鰭結構204的溝槽(凹陷)238係以自對準方式形 成。在一些實施例中，間隔構件218B之間的開口234係連通鰭結構204中的溝槽(凹陷)238以共同形成穿過第一層間介電層222且延伸進入部分鰭結構204的溝槽239。在一些實施例中，溝槽239位於間隔構件218B之間且位於第一層間介電層222中，溝槽239位從鰭結構204上方延伸進入部分鰭結構204。在一些實施例中，溝槽239的底面242(同時為溝槽(凹陷)238的底面)位於鰭結構204的頂面205和隔離物206的頂面208之間。在一些實施例中，溝槽238延伸進入鰭結構204的深度D的範圍在約50nm至約150nm之間，例如約為100nm。在一些實施例中，溝槽238(或溝槽239)的側壁240與其接近的源極/汲極結構220A、220B之間的距離S約大於虛設閘極結構215A、215C的寛度W(也約等於間隔構件218B之間的距離)的五分之一。在一些實施例中，形成鰭結構204的溝槽(凹陷)238的蝕刻製程包括例如乾蝕刻製程、濕蝕刻製程或其它合適的蝕刻製程。

在一些實施例中，利用蝕刻製程連續移除虛設閘極結構215B及其正下方的鰭結構204，形成從鰭結構204上方延伸進入部分鰭結構204的溝槽239。因此，溝槽239的側壁輪廓可得到良好的控制，例如具有連續且直的側壁輪廓。並且，溝槽239位於鰭結構204上方的上部部分(位置相同於間隔構件218B之間的開口234位置)和位於鰭結構204中的下部部分(位置相同於溝槽238)彼此對齊，可避免習知技術中於不同製程階段(例如分別於形成鰭結構204的製程階段，以及利用金屬閘結構極置換虛設閘極結構的製程階段)分別於鰭結構中和鰭結構上方形成的不同溝槽產生的對準問題。

接著，如第2K圖所示，在一些實施例中，於溝槽239的側壁240和底面242(同時為溝槽(凹陷)238的側壁240和底面242)上方順應性形成介電材料襯墊層(liner dielectric)244。在一些實施例中，進行一沉積製程，形成介電材料襯墊層244，且介電材料襯墊層244延伸覆蓋硬遮罩圖案層224A。在一些實施例中，介電材料襯墊層244的材質包括例如氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合之介電材料。在一些實施例中，介電材料襯墊層244的材質不同於硬遮罩圖案層224A和間隔構件218B的材質。舉例來說，當硬遮罩圖案層224A和間隔構件218B的材質為氮化矽時，介電材料襯墊層244的材質可為氧化矽。在一些實施例中，介電材料襯墊層244的材質相同於第一層間介電層222的材質。舉例來說，介電材料襯墊層244和第一層間介電層222的材質可為氧化矽。在一些實施例中，使用包括化學氣相沉積法(CVD)、電漿化學氣相沉積法(plasma-CVD)、原子層沉積(ALD)製程或或其它合適的沉積製程形成介電材料襯墊層244。然而，在一些實施例中，未形成介電材料襯墊層244。在一些實施例中，介電材料襯墊層244的厚度T的範圍在約1nm至約5nm之間，例如約為3nm。

然後，如第2L圖所示，在一些實施例中，於鰭結構204的溝槽(凹陷)238中填充一介電材料246。在一些實施例中，進行一沉積製程，於介電材料襯墊層244上方全面性形成介電材料246，並填充溝槽(凹陷)238和溝槽239。介電材料246可形成於虛設閘極結構215A、虛設閘極結構215C和第一層間介電層222的上方。在未形成介電材料襯墊層244的一些實施例 中，介電材料246直接接觸鰭結構204和間隔構件218B。在一些實施例中，介電材料246的材質包括例如氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合之介電材料。在一些實施例中，介電材料246的材質不同於介電材料襯墊層244的材質。舉例來說，當介電材料襯墊層244的材質可為氧化矽時，介電材料246的材質為氮化矽。在一些實施例中，介電材料246的材質相同於硬遮罩圖案層224A和間隔構件218B的材質。舉例來說，介電材料246、硬遮罩圖案層224A和間隔構件218B的材質皆為氮化矽。在一些實施例中，使用旋塗(spin-on)製程、流動式化學氣相沉積法(flowable CVD)、其他合適的製程、或前述之組合形成介電材料246。

之後，如第2M圖所示，在一些實施例中，於溝槽239(以及溝槽(凹陷)238)中形成一隔絕結構246A。在一些實施例中，進行平坦化製程(例如，化學機械研磨(CMP)製程)移除位於虛設閘極結構215A及215C和第一層間介電層222的上方的介電材料246、介電材料襯墊層244和硬遮罩圖案層224A，直到暴露虛設閘極結構215A及215C為止。因此，硬遮罩圖案層224A可做為例如化學機械研磨(CMP)製程之平坦化製程的停止層。在一些實施例中，隔絕結構246A位於虛設閘極結構215A及215C之間。在一些實施例中，在第2M圖所示的剖面圖中，隔絕結構246A的形狀為柱狀或長條狀。隔絕結構246A的頂面247可對齊第一層間介電層222的頂面223，且隔絕結構246A從鰭結構204上方向下延伸至部分鰭結構204中。在一些實施例中，隔絕結構246A的底面248位於鰭結構204中，例如可位於鰭 結構204的頂面205和隔離物206的頂面208之間。在一些實施例中，形成隔絕結構246A的同時會形成介電材料襯墊層244A，且隔絕結構246A藉由介電材料襯墊層244A與鰭結構204隔開。

在一些實施例中，隔絕結構246A可做為後續置換虛設閘極結構215A及215C形成的鰭式場效電晶體(Fin FET)之間的電性隔絕結構。

在一些實施例中，隔絕結構246A的材質包括例如氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合之介電材料。在一些實施例中，隔絕結構246A的材質不同於第一層間介電層222的材質。舉例來說，當第一層間介電層222的材質為氧化矽時，隔絕結構246A的材質可為氮化矽。

接著，如第2N圖所示，在一些實施例中，分別以金屬閘極結構256A和256B置換虛設閘極結構215A和215C。在一些實施例中，依序進行蝕刻製程、多道沉積製程和平坦化製程形成金屬閘極結構256A和256C。

在一些實施例中，進行上述蝕刻製程，移除虛設閘極結構215A和215C，以於第一層間介電層222中分別形成閘極溝槽(gate trench)250A和250B。在一些實施例中，閘極溝槽250A和250B形成於鰭結構204上方，閘極溝槽250A位於間隙構件218A之間，且閘極溝槽250B位於間隙構件218C之間。在一些實施例中，閘極溝槽250A和250B暴露先前被虛設閘極結構215A和215C所覆蓋之部分鰭結構204。鰭結構204暴露的部分可作為最終形成的鰭式場效電晶體(Fin FET)的通道區。在一些實施例中，使用濕蝕刻製程、乾蝕刻製程、其它適合的製程或 前述之組合移除虛設閘極結構215A和215C。

在一些實施例中，形成閘極溝槽250A和250B之後，進行沉積製程和後續的平坦化製程，以分別於閘極溝槽250A和250B中分別形成金屬閘極結構256A和金屬閘極結構256B。金屬閘極結構256A和金屬閘極結構256B可分別填充閘極溝槽250A和250B。在一些實施例中，金屬閘極結構256A包括閘極介電層252A和金屬閘極254A，且金屬閘極結構256B包括閘極介電層252B和金屬閘極254B。金屬閘極結構256A的閘極介電層252A可順應性形成於閘極溝槽250A的側壁及底面上方，且金屬閘極254A可形成於閘極介電層252A上方且填充閘極溝槽250A。類似地，金屬閘極結構256B的閘極介電層252B可順應性形成於閘極溝槽250B的側壁及底面上方，且金屬閘極254B可形成於閘極介電層252B上方且填充閘極溝槽250B。另外，在一些實施例中，金屬閘極結構256A的閘極介電層252A係設置於鰭結構204的通道區和金屬閘極254A之間，金屬閘極結構256B的閘極介電層252B係設置於鰭結構204的通道區和金屬閘極254B之間。在一些實施例中，金屬閘極結構256A藉由源極/汲極結構220A與隔絕結構246A隔開，金屬閘極結構256B藉由源極/汲極結構220B與隔絕結構246A隔開。

在一些實施例中，進行一道或多道沉積製程，順應性於閘極溝槽250A和250B的側壁及底面上方形成閘極介電層(圖未顯示)，且閘極介電層可延伸至虛設閘極結構215A及215C和第一層間介電層222的上方。接著，再進行一道或多道沉積製程，於閘極介電層上方形成金屬閘極層(圖未顯示)，金 屬閘極層可填充閘極溝槽250A和250B並可延伸至虛設閘極結構215A及215C和第一層間介電層222的上方。然後，進行一平坦化製程，移除位於虛設閘極結構215A及215C和第一層間介電層222的上方的閘極介電層和金屬閘極層，直到暴露第一層間介電層222和隔絕結構246A為止，以分別於閘極溝槽250A和250B中分別形成金屬閘極結構256A和金屬閘極結構256B。

在一些實施例中，金屬閘極結構256A的閘極介電層252A和金屬閘極結構256B的閘極介電層252B包括高介電常數層。高介電常數層可由氧化鉿、氧化鋯、氧化鋁、氮氧化矽、二氧化鉿-鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數材料或前述之組合所形成。在一些實施例中，閘極介電層252A和252B例如為高介電常數(high-k)金屬氧化物之一層或多層金屬氧化物。用於高介電常數(high-k)介電質的金屬氧化物的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物及/或上述材料之混合物。在一些實施例中，閘極介電層252A和252B由介電常數約在12至50的範圍之介電材料所形成。在一些實施例中，金屬閘極結構256A的金屬閘極254A和金屬閘極結構256B的金屬閘極254B包括一層或多層金屬材料，金屬材料例如為Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi或其他導電材料。

在一些實施例中，利用原子層沉積製程、化學氣相沉積製程、旋轉塗佈製程、其它適合的製程或前述之組合沉 積閘極介電層。在一些實施例中，可利用物理氣相沉積製程、化學沉積製程、電鍍製程、無電式電鍍製程、其它適合的製程或前述之組合沉積金屬閘極層。在一些實施例中，在一些實施例中，上述平坦化製程可包括一化學機械研磨(CMP)製程及/或一回蝕刻製程(etch-back process)。

在一些實施例中，例如由二氧化矽(SiO₂)形成的一界面介電層(interfacial dielectric layer)(圖未顯示)係形成於鰭結構204的通道區和閘極介電層之間。界面層可用以降低閘極介電層252A和252B及鰭結構204之間的應力。在一些實施例中，界面介電層由氧化矽所形成。在一些實施例中，使用原子層沉積製程、熱氧化製程、其它適合的製程或前述之組合形成界面介電層。

在本發明一些實施例中，一層或多層功函數調整層(work function adjustment layer)(圖未顯示)係插入金屬閘極結構256A的閘極介電層252A和金屬閘極254A之間，以及插入金屬閘極結構256B的閘極介電層252B和金屬閘極254B之間。上述功函數調整層可用以提供最終形成的鰭式場效電晶體(Fin FET)理想的功函數以提升元件效能，包括改善起始電壓(threshold voltage)。上述功函數調整層可由一導電材料形成，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的一單一層，或者為上述材料的兩個或多個形成的多層(multilayer)。對於n型通道場效電晶體(n-channel FET)，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一個或多個係用做為功函數調整層。並且，對於p型通道場 效電晶體(p-channel FET)，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一個或多個係用做為功函數調整層。

在一些實施例中，隔絕結構246A的頂面247分別對齊金屬閘極結構256A的頂面257A和金屬閘極結構256B的頂面257B。在一些實施例中，隔絕結構246的底面248低於源極/汲極結構220A、220B。

之後，如第2O圖所示，在一些實施例中，分別於源極/汲極結構220A、220B的上方形成源極/汲極導電層(源極/汲極接觸插塞)260A、260B。在一些實施例中，進行一圖案化製程，移除位於源極/汲極結構220A、220B的上方的部分第一層間介電層(ILD)222和部分接觸蝕刻停止層221，且接觸蝕刻停止層221做為圖案化製程的停止層(stop layer)。因此，可於第一層間介電層(ILD)222和其下方的接觸蝕刻停止層221中形成開口(圖未顯示)，且於上述開口的底部分別暴露出源極/汲極結構220A、220B。在一些實施例中，圖案化製程包括乾蝕刻製程及/或濕蝕刻製程。

然後，如第2O圖所示，在一些實施例中，可於第一層間介電層(ILD)222和其下方的接觸蝕刻停止層221中的開口中形成導電材料毯覆層(圖未顯示)並填充開口。在一些實施例中，上述導電材料毯覆層可包括W、Cu、Co或Ni的一層或多層。可在導電材料毯覆層和源極/汲極結構220A、220B之間的界面上方分別形成一矽化物層(silicide layer)262A、262B，例如WSi、CoSi₂或TiSi。可利用例如化學氣相沉積法(CVD)、包括濺鍍法(sputtering)之物理氣相沉積法(PVD)、原子層沉積法 (ALD)或其他適當的薄膜形成方式形成導電材料毯覆層。

接著，如第2O圖所示，在一些實施例中，對上述導電材料毯覆層進行一平坦化製程(planarization operation)，以於源極/汲極結構220A、220B上方分別形成源極/汲極導電層260A、260B。在一些實施例中，隔絕結構246A的頂面247分別對齊源極/汲極導電層260A、260B的頂面。在一些實施例中，上述平坦化製程包括一回蝕刻(etch-back)製程及/或一化學機械研磨(CMP)製程。

之後，如第2O圖所示，在一些實施例中，依序形成蝕刻停止層264、第二層間介電層(ILD)266和介層孔插塞270A、270B。在一些實施例中，進行數道沉積製程，於金屬閘極結構256A、金屬閘極結構256B和源極/汲極導電層260A、260B上方依序形成蝕刻停止層264和第二層間介電層(ILD)266。蝕刻停止層264可做為後續鑲嵌製程(damascene process)中的蝕刻製程的蝕刻停止層。之後，使用鑲嵌製程於蝕刻停止層264和第二層間介電層(ILD)266中形成介層孔插塞270A、270B。在本發明實施例中，介層孔插塞270A、270B係分別連接用於源極/汲極結構220A、220B的源極/汲極導電層260A、260B。

在一些實施例中，接觸蝕刻停止層264由介電材料所形成。介電材料可包括氮化矽、氮氧化矽、碳化矽、其他適合的介電材料、或前述之組合。在一些實施例中，接觸蝕刻停止層264的沉積製程包括化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、旋塗(spin-on)製程、其他可應用製程、或前述 之組合。

在一些實施例中，第二層間介電層(ILD)266包括絕緣材料的一層或多層，例如SiO2、SiOC、SiOCN或一低介電常數(low-k)介電材料(例如k=4-5)。在一些實施例中，介層孔插塞270A、270B的材質包括W、Co、Ni、Ti、TiN、Ta、TaN或其他適當的導電材料的一層或多層。在一些實施例中，使用化學氣相沉積製程、旋轉塗佈製程、原子層沉積製程、物理氣相沉積製程、其它適合的製程或前述之組合沉積第二層間介電層(ILD)266。

在一些實施例中，接觸蝕刻停止層264、第二層間介電層(ILD)266和介層孔插塞270A、270B為內連線結構272的一部分。在一些實施例中，隔絕結構246為電性浮接(electrically floating)，意即隔絕結構246不會與任何的介層孔插塞(或接觸插塞)電性接觸。在一些實施例中，隔絕結構246的頂面247接觸內連線結構272的一絕緣部分(例如接觸蝕刻停止層264和第二層間介電層(ILD)266)。

可以理解，可進一步對如第2O圖所示的裝置進行互補式金氧半導體製程(CMOS processes)以形成不同構件，例如內連線金屬層、介電層、保護層等。

經過上述製程之後，於鰭結構204上方形成位於隔絕結構246相對兩側的鰭式場效電晶體500A和鰭式場效電晶體500B，並形成半導體裝置600。在一些實施例中，半導體裝置600包括一鰭結構204、鰭式場效電晶體500A和鰭式場效電晶體500B以及隔絕結構246A。鰭結構204位於半導體基板200上 方。鰭式場效電晶體500A和鰭式場效電晶體500B位於鰭結構204上方。鰭式場效電晶體500A可包括金屬閘極結構256A和位於金屬閘極結構256A相對兩側的源極/汲極結構220A，鰭式場效電晶體500A使用源極/汲極導電層260A和介層孔插塞270A做為電性連接。類似地，鰭式場效電晶體500B可包括金屬閘極結構256B和位於金屬閘極結構256B相對兩側的源極/汲極結構220B，鰭式場效電晶體500B使用源極/汲極導電層260B和介層孔插塞270B做為電性連接。

在一些實施例中，半導體裝置600的隔絕結構246A位於鰭式場效電晶體500A和鰭式場效電晶體500B之間。隔絕結構246A由介電材料形成且為電性浮接，因而其可用以電性隔絕鰭式場效電晶體500A和鰭式場效電晶體500B。在一些實施例中，隔絕結構246A從鰭結構204上方向下延伸至部分鰭結構204中。在一些實施例中，隔絕結構246A的頂面247對齊鰭式場效電晶體500A的頂面(位置同金屬閘極結構256A的頂面257A)和鰭式場效電晶體500B的頂面(位置金屬閘極結構256B的頂面257B)。

本揭露書之實施例提供半導體裝置600及半導體裝置600的製造方法。在一些實施例中，上述半導體裝置600的製造方法包括於一半導體基板200上方形成一鰭結構204。上述製造方法包括於上述鰭結構204上方形成一第一虛設閘極結構(例如虛設閘極結構215B)以及位於上述第一虛設閘極結構(例如虛設閘極結構215B)相對兩側的一第二虛設閘極結構(例如虛設閘極結構215A)和一第三虛設閘極結構(例如虛設閘極結 構215C)。上述製造方法還包括於上述第一虛設閘極結構(例如虛設閘極結構215B)、上述第二虛設閘極結構(例如虛設閘極結構215A)和上述第三虛設閘極結構(例如虛設閘極結構215C)上方形成一硬遮罩圖案層224A。上述第一虛設閘極結構(例如虛設閘極結構215B)從上述硬遮罩圖案層224A暴露出來。上述製造方法更包括移除從上述硬遮罩圖案層224A暴露出來的第一虛設閘極結構(例如虛設閘極結構215B)以及位於上述第一虛設閘極結構(例如虛設閘極結構215B)下方的部分上述鰭結構204，以形成一溝槽239。上述製造方法又包括於上述溝槽239中形成由一第一介電材料形成的一隔絕結構246A。另外，上述製造方法包括分別以一第一金屬閘極結構256A和一第二金屬閘極結構256C置換上述第二虛設閘極結構(例如虛設閘極結構215A)和上述第三虛設閘極結構(例如虛設閘極結構215C)。上述隔絕結構246A的一頂面247分別對齊上述第一金屬閘極結構256A的一頂面257A和上述第二金屬閘極結構256C的一頂面257C。在一些實施例中，半導體裝置600的製造方法包括以一自對準方式形成從鰭結構204上方(例如由蝕刻虛設閘極結構215B形成的開口)延伸進入鰭結構204的溝槽239，且於上述溝槽239中完全填充由介電材料形成的隔絕結構246A。以自對準方式形成容置隔絕結構246A的上述溝槽239可以避免習知技術中於不同製程階段分別於鰭結構中和鰭結構上方形成的不同溝槽產生的對準問題。在一些實施例中，於形成金屬閘極結構之前形成整體由介電材料形成的隔絕結構246A。因此，依據一些實施例之半導體裝置600的製造方法可以避免習知技術利用 金屬閘極結構做為隔絕結構造成其與源極/汲極結構之間產生短路(short circuit)。或者，由於容置隔絕結構的溝槽因對準誤差(misalignment)而過於靠近源極/汲極結構，於形成金屬閘極結構製程期間，源極/汲極結構誤被金屬閘極結構置換產生的金屬閘極擠出(metal gate extrusion)問題，且可進一步抑制在源極/汲極結構和金屬閘極之間產生短路(short circuit)。

本發明實施例供一種半導體裝置及其製造方法。半導體裝置的製造方法包括於鰭結構上方形成第一虛設閘極結構、第二虛設閘極結構和第三虛設閘極結構。於第一虛設閘極結構、第二虛設閘極結構和第三虛設閘極結構上方形成硬遮罩圖案層。第一虛設閘極結構從硬遮罩圖案層暴露出來。移除第一虛設閘極結構及其下方的鰭結構，以形成溝槽。於溝槽中形成隔絕結構。分別以第一金屬閘極結構和第二金屬閘極結構置換第二虛設閘極結構和第三虛設閘極結構。隔絕結構的頂面分別對齊第一金屬閘極結構的頂面和第二金屬閘極結構的頂面。在一些實施例中，半導體裝置的製造方法包括利用硬遮罩圖案層及虛設閘極結構的間隔構件做為蝕刻遮罩，連續移除虛設閘極結構及其正下方的鰭結構，以形成容置隔絕結構的溝槽，因此溝槽具有較筆直的輪廓。並且，上述形成溝槽的方法易於控制溝槽與鄰近的源極/汲極結構的距離，以避免源極/汲極磊晶結構的損傷。並且，在一些實施例中，形成隔絕結構之前可於溝槽中形成介電材料襯墊層，以進一步提升半導體裝置的可靠度。

根據一些實施例，提供一種半導體裝置的製造方 法。上述製造方法包括於一半導體基板上方形成一鰭結構。上述製造方法包括於上述鰭結構上方形成一第一虛設閘極結構以及位於上述第一虛設閘極結構相對兩側的一第二虛設閘極結構和一第三虛設閘極結構。上述製造方法還包括於上述第一虛設閘極結構、上述第二虛設閘極結構和上述第三虛設閘極結構上方形成一硬遮罩圖案層。上述第一虛設閘極結構從上述硬遮罩圖案層暴露出來。上述製造方法更包括移除從上述硬遮罩圖案層暴露出來的第一虛設閘極結構以及位於上述第一虛設閘極結構下方的部分上述鰭結構，以形成一溝槽。上述製造方法又包括於上述溝槽中形成由一第一介電材料形成的一隔絕結構。另外，上述製造方法包括分別以一第一金屬閘極結構和一第二金屬閘極結構置換上述第二虛設閘極結構和上述第三虛設閘極結構。上述隔絕結構的一頂面分別對齊上述第一金屬閘極結構的一頂面和上述第二金屬閘極結構的一頂面。

在一些實施例中，上述製造方法包括於上述第一金屬閘極結構、上述第二金屬閘極結構和上述隔絕結構的上方形成一內連線結構，其中上述內連線結構的一絕緣部分接觸上述隔絕結構的上述頂面。

在一些實施例中，上述製造方法包括形成上述硬遮罩圖案層之前，於上述鰭結構中形成複數個源極/汲極結構。在一些實施例中，上述些源極/汲極結構與上述第一虛設閘極結構、上述第二虛設閘極結構和上述第三虛設閘極結構交錯設置。上述製造方法還包括於上述些源極/汲極結構上方且於上述第一虛設閘極結構、上述第二虛設閘極結構和上述第三 虛設閘極結構之間形成由一第二介電材料形成的一層間介電層。

在一些實施例中，上述製造方法包括於上述第一虛設閘極結構、上述第二虛設閘極結構和上述第三虛設閘極結構上方形成一硬遮罩層。上述製造方法還包括於上述硬遮罩層上方形成一圖案化光阻層。在一些實施例中，上述第三虛設閘極結構從上述圖案化光阻層暴露出來。上述製造方法更包括以上述圖案化光阻層為一蝕刻遮罩，移除從上述圖案化光阻層暴露出來的部分上述硬遮罩層。

在一些實施例中，上述製造方法包括於上述溝槽中形成由上述第一介電材料形成的上述隔絕結構之前，於上述溝槽的側壁和一底面上形成由上述第二介電材料形成一介電材料襯墊層。

在一些實施例中，分別以上述第一金屬閘極結構和上述第二金屬閘極結構置換上述第一虛設閘極結構和上述第二虛設閘極結構包括移除上述第一虛設閘極結構和上述第二虛設閘極結構，以於上述第一層間介電層中分別形成一第一閘極溝槽和一第二閘極溝槽。上述製造方法還包括於上述第一閘極溝槽和上述第二閘極溝槽中分別形成上述第一金屬閘極結構和上述第二金屬閘極結構。

根據一些實施例，提供一種半導體裝置的製造方法。上述製造方法包括於一半導體基板上方形成一鰭結構。上述製造方法包括於上述鰭結構上方形成一第一虛設閘極結構以及位於上述第一虛設閘極結構的相對側壁上的一對介電材 料間隔構件。上述製造方法還包括於上述鰭結構上方形成由一第一介電材料形成的一層間介電層，上述層間介電層覆蓋上述鰭結構且上述第一虛設閘極結構的一頂面從上述層間介電層暴露出來。上述製造方法更包括於上述第一虛設閘極結構上方形成一硬遮罩層。上述製造方法又包括於上述硬遮罩層形成一圖案化光阻層，其中上述圖案化光阻層具有一第一開口。上述第一虛設閘極結構位於上述第一開口中。另外，上述製造方法包括以上述圖案化光阻層做為一第一蝕刻遮罩，移除暴露於上述圖案化光阻層的上述第一開口的部分硬遮罩層以形成具有一第二開口的一硬遮罩圖案層。上述第一虛設閘極結構從上述硬遮罩圖案層的上述第二開口暴露出來。上述製造方法還包括以上述硬遮罩圖案層做為一第二蝕刻遮罩，移除上述第一虛設閘極結構以及位於上述第一虛設閘極結構下方的部分上述鰭結構，以形成從上述鰭結構的上方延伸進入部分上述鰭結構的一溝槽。上述製造方法更包括於上述溝槽中形成由一第二介電材料形成的一隔絕結構，其中上述隔絕結構的一頂面對齊上述層間介電層的一頂面。

在一些實施例中，上述製造方法包括於上述鰭結構上方且於上述隔絕結構的相對兩側上分別形成一第一第一金屬閘極結構和一第二金屬閘極結構。在一些實施例中，上述隔絕結構的一頂面分別對齊上述第一金屬閘極結構的一頂面和上述第二金屬閘極結構的一頂面。上述製造方法還包括於上述第一金屬閘極結構、上述第二金屬閘極結構和上述隔絕結構的上方形成一內連線結構。在一些實施例中，上述內連線結構 的一絕緣部分接觸上述隔絕結構的上述頂面。

根據一些實施例，提供一種半導體裝置。上述半導體裝置包括一鰭結構、一第一鰭式場效電晶體、一第二鰭式場效電晶體以及一隔絕結構。上述鰭結構位於一半導體基板上方。上述第一鰭式場效電晶體和上述第二鰭式場效電晶體，位於上述鰭結構上方。上述隔絕結構，位於上述第一鰭式場效電晶體和上述第二鰭式場效電晶體之間。上述隔絕結構從上述鰭結構上方向下延伸至部分上述鰭結構中。上述隔絕結構的一頂面對齊上述第一鰭式場效電晶體的一頂面和上述第二鰭式場效電晶體的一頂面。

在一些實施例中，上述半導體裝置包括一介電材料襯墊層，位於上述隔絕結構和上述鰭結構之間。在一些實施例中，上述介電材料襯墊層和隔絕結構由不同的介電材料形成。

前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

雖然本揭露已以數個實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不 脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

1. 一種半導體裝置的製造方法，包括下列步驟：於一半導體基板上方形成一鰭結構；於該鰭結構上方形成一第一虛設閘極結構以及位於該第一虛設閘極結構相對兩側的一第二虛設閘極結構和一第三虛設閘極結構；於該第一虛設閘極結構的一側壁上形成一間隔構件；於該第一虛設閘極結構、該第二虛設閘極結構和該第三虛設閘極結構上方形成一硬遮罩圖案層，其中該第一虛設閘極結構從該硬遮罩圖案層暴露出來，且其中該硬遮罩圖案層與該間隔構件由相同的材料所形成；以該硬遮罩圖案層做為一蝕刻遮罩，移除從該硬遮罩圖案層暴露出來的第一虛設閘極結構以及位於該第一虛設閘極結構下方的部分該鰭結構，以形成一溝槽；於該溝槽中形成由一第一介電材料形成的一隔絕結構，其中該隔絕結構具有一頂面與一底面，且該頂面的一寬度大於該底面的一寬度；以及分別以一第一金屬閘極結構和一第二金屬閘極結構置換該第二虛設閘極結構和該第三虛設閘極結構，其中該隔絕結構的該頂面分別對齊該第一金屬閘極結構的一頂面和該第二金屬閘極結構的一頂面。
2. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：於該第一金屬閘極結構、該第二金屬閘極結構和該隔絕結 構的上方形成一內連線結構，其中該內連線結構的一絕緣部分接觸該隔絕結構的該頂面。
3. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：形成該硬遮罩圖案層之前，於該鰭結構中形成複數個源極/汲極結構，其中該些源極/汲極結構與該第一虛設閘極結構、該第二虛設閘極結構和該第三虛設閘極結構交錯設置；以及於該些源極/汲極結構上方且於該第一虛設閘極結構、該第二虛設閘極結構和該第三虛設閘極結構之間形成由一第二介電材料形成的一層間介電層。
4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該硬遮罩圖案層包括：於該第一虛設閘極結構、該第二虛設閘極結構和該第三虛設閘極結構上方形成一硬遮罩層；於該硬遮罩層上方形成一圖案化光阻層，其中該第一虛設閘極結構從該圖案化光阻層暴露出來；以及以該圖案化光阻層為一蝕刻遮罩，移除從該圖案化光阻層暴露出來的部分該硬遮罩層。
5. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中於該溝槽中形成由該第一介電材料形成的該隔絕結構之前，於該溝槽的側壁和一底面上形成由該第二介電材料形成的一介電材料襯墊層。
6. 如申請專利範圍第3項所述之半導體裝置的製造方法，其中 分別以該第一金屬閘極結構和該第二金屬閘極結構置換該第二虛設閘極結構和該第三虛設閘極結構包括：移除該第二虛設閘極結構和該第三虛設閘極結構，以於該層間介電層中分別形成一第一閘極溝槽和一第二閘極溝槽；以及於該第一閘極溝槽和該第二閘極溝槽中分別形成該第一金屬閘極結構和該第二金屬閘極結構。
7. 一種半導體裝置的製造方法，包括下列步驟：於一半導體基板上方形成一鰭結構；於該半導體基板上方形成一隔離物，其中該隔離物圍繞該鰭結構；於該鰭結構與該隔離物上方形成一第一虛設閘極結構以及位於該第一虛設閘極結構的相對側壁上的一對介電材料間隔構件；於該鰭結構上方形成由一第一介電材料形成的一層間介電層，該層間介電層覆蓋該鰭結構且該第一虛設閘極結構的一頂面從該層間介電層暴露出來；於該第一虛設閘極結構上方形成一硬遮罩層；於該硬遮罩層上方形成一圖案化光阻層，其中該圖案化光阻層具有一第一開口，其中該第一虛設閘極結構位於該第一開口中；以該圖案化光阻層做為一第一蝕刻遮罩，移除暴露於該圖案化光阻層的該第一開口的部分硬遮罩層以形成具有一第二開口的一硬遮罩圖案層，其中該第一虛設閘極結構從該 硬遮罩圖案層的該第二開口暴露出來；以該硬遮罩圖案層做為一第二蝕刻遮罩，移除該第一虛設閘極結構以及位於該第一虛設閘極結構下方的部分該鰭結構，以形成從該鰭結構的上方延伸進入部分該鰭結構的一溝槽，其中該硬遮罩圖案層與該對介電材料間隔構件係由相同的材料所形成；以及於該溝槽中形成由一第二介電材料形成的一隔絕結構，其中該隔絕結構的一頂面對齊該層間介電層的一頂面，且該隔絕結構的一底面高於該隔離物的一頂面。
8. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括：於該鰭結構上方且於該隔絕結構的相對兩側上分別形成一第一金屬閘極結構和一第二金屬閘極結構，其中該隔絕結構的該頂面分別對齊該第一金屬閘極結構的一頂面和該第二金屬閘極結構的一頂面；以及於該第一金屬閘極結構、該第二金屬閘極結構和該隔絕結構的上方形成一內連線結構，其中該內連線結構的一絕緣部分接觸該隔絕結構的該頂面。
9. 一種半導體裝置，包括：一鰭結構，位於一半導體基板上方；一第一鰭式場效電晶體和一第二鰭式場效電晶體，位於該鰭結構上方；以及一隔絕結構，位於該第一鰭式場效電晶體和該第二鰭式場效電晶體之間，其中該隔絕結構從該鰭結構上方向下延伸 至部分該鰭結構中，且該隔絕結構包括高於該鰭結構的一上部以及低於該鰭結構的一下部，其中該隔絕結構的該上部具有一頂面，且該隔絕結構的該下部具有一底面，其中該頂面的一寬度大於該底面的一寬度且該頂面對齊該第一鰭式場效電晶體的一頂面和該第二鰭式場效電晶體的一頂面。
10. 如申請專利範圍第9項所述之半導體裝置，更包括：一介電材料襯墊層，位於該隔絕結構和該鰭結構之間，其中該介電材料襯墊層和隔絕結構由不同的介電材料形成。