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KR102099747B1 - 컨택 쇼팅을 방지하는 유전체 스페이서 - Google Patents

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KR102099747B1
KR102099747B1 KR1020180110362A KR20180110362A KR102099747B1 KR 102099747 B1 KR102099747 B1 KR 102099747B1 KR 1020180110362 A KR1020180110362 A KR 1020180110362A KR 20180110362 A KR20180110362 A KR 20180110362A KR 102099747 B1 KR102099747 B1 KR 102099747B1
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dielectric
gate stack
isolation region
forming
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팅-강 첸
타이-춘 후앙
이네즈 푸
밍-창 웬
슈-유안 쿠
푸-카이 양
츠-리앙 리
영-쳉 루
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 반도체 영역 위를 가로지르는 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계와, 상기 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 내부에 매립하도록 ILD을 형성하는 단계와, 상기 제1 더미 게이트 및 제2 더미 게이트 스택을 제1 대체 게이트 스택 및 제2 대체 게이트 스택으로 각각 대체하는 단계와, 제1 에칭 공정을 수행하여 제1 개구부를 형성하는 단계를 포함한다. 제1 대체 게이트 스택의 일부와 제2 대체 게이트 스택의 일부가 제거된다. 본 방법은, 상기 제1 개구부를 충전하여 유전체 격리 영역을 형성하는 단계와, 제2 에칭 공정을 수행하여 제2 개구부를 형성하는 단계로서, 상기 ILD은 에칭되고, 상기 유전체 격리 영역은 상기 제2 개구부에 노출되는 것인 상기 제2 개구부 형성 단계와, 상기 제2 개구부에 컨택 스페이서를 형성하는 단계와, 상기 제2 개구부에 컨택 플러그를 충전하는 단계를 더 포함한다. 컨택 플러그는 상기 컨택 스페이서의 양측 부분 사이에 있다.

Description

컨택 쇼팅을 방지하는 유전체 스페이서{DIELECTRIC SPACER TO PREVENT CONTACTING SHORTING}
금속 산화물 반도체(MOS, Metal-Oxide-Semiconductor) 디바이스는 집적 회로 내의 기본 구축 소자이다. 기존의 MOS 디바이스는 이온 주입 또는 열 확산 등의 도핑 작업을 이용하여, 통상 p타입 또는 n타입 불순물로 도핑된 폴리실리콘을 갖는 게이트 전극을 구비한다. 게이트 전극의 일함수는 실리콘의 대역단(band-edge)에 맞춰지고 있었다. n타입 NMOS 디바이스의 경우, 일함수는 실리콘의 전도대에 근접하게 조정될 수 있다. p타입 PMOS 디바이스의 경우, 일함수는 실리콘의 가전자대에 근접하게 조정될 수 있다. 폴리실리콘 게이트 전극의 일함수를 조정하는 것은 적절한 불순물을 선택함으로써 달성될 수 있다.
폴리실리콘 게이트 전극을 구비한 MOS 디바이스는 캐리어 공핍 효과를 나타내는데, 이것은 폴리 공핍 효과로도 칭해진다. 폴리 공핍 효과는 인가된 전계가 게이트 유전체에 가까운 게이트 영역에서 캐리어를 일소하여 공핍층을 형성할 때에 발생한다. n도핑형 폴리실리콘층에서는, 공핍층이 이온화 비이동성 도너 사이트(ionized non-mobile donor site)를 포함하고, p도핑형 폴리실리콘층에서는, 공핍층이 이온화 비이동성 어셉터 사이트(ionized non-mobile acceptor site)를 포함한다. 공핍 효과로 말미암아 유효 게이트 유전체 두께가 증가하여, 반도체의 표면에서 역전층이 생성되는 것을 더욱 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극 또는 금속 규화물 게이트 전극을 형성함으로써 해결될 수 있는데, NMOS 디바이스와 PMOS 디바이스에 사용된 금속 게이트도 대역단 일함수를 가질 수 있다. NMOS 디바이스와 PMOS 디바이스가 일함수에 관한 상이한 요건을 가지기 때문에, 듀얼 게이트 CMOS 디바이스가 사용된다.
금속 게이트 전극의 형성 시에는, 롱 더미 게이트(long dummy gate)가 먼저 형성된 다음에 에칭되어, 롱 더미 게이트의 부분들이 서로 분리된다. 그런 다음, 롱 더미 게이트의 에칭된 부분들에 의해 남겨진 개구부에 유전체 재료가 충전된다. 이어서 유전체 재료가 연마되고, 더미 게이트의 잔여 부분들 사이에 유전체 재료의 일부가 남게 된다. 그런 다음 분리된 더미 게이트의 부분들은 금속 게이트로 대체된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 4, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 8c, 9a, 9b, 9c, 9d, 10a, 10b, 10c, 11a, 11b, 11c, 12a, 12b, 12c, 13a, 13b, 14a, 14b, 14c 및 15는 일부 실시형태에 따른 핀 전계효과트랜지스터(FinFET)의 형성에 있어서 중간 스페이지의 사시도, 평면도 및 단면도를 도시한다.
도 16은 일부 실시형태에 따른 FinFET을 형성하는 공정 흐름도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
커트-금속-게이트(cut-metal-gate) 공정을 사용하여 형성된 트랜지스터와, 그 형성 방법이 다양한 실시형태에 따라 제공된다. 트랜지스터를 형성하는 중간 스페이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 예시하는 실시형태에서는, 본 개시내용의 개념을 설명하기 위해 핀 전계효과 트래지스터(FinFET)의 형성을 예로서 사용한다. 평면 트랜지스터의 금속 게이트의 형성도 본 개시내용의 실시형태를 채택할 수 있다.
도 1 내지 도 15는 본 개시내용의 일부 실시형태에 따른 커트-금속-게이트 공정을 채택한 FinFET의 형성에 있어서 중간 스테이지의 단면도, 평면도 및 사시도를 나타내고 있다. 도 1 내지 도 15에 나타내는 공정들은 도 16에 도시한 공정 흐름(300)으로도 개략적으로 반영된다.
도 1은 초기 구조의 사시도를 나타낸다. 초기 구조는 웨이퍼(10)을 포함하고, 웨이퍼는 또한 기판(20)을 포함한다. 기판(20)은 반도체 기판일 수 있으며, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료로 형성된 기판일 수도 있다. 기판(20)은 p타입 또는 n타입 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역 등의 격리 영역(22)이 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 형성된다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분을 반도체 스트립(24)이라고 한다. 일부 실시형태에 따르면 반도체 스트립(24)의 상면과 STI 영역(22)의 상면은 실질적으로 서로 같은 높이일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 반도체 스트립(24)은 오리지널 기판(20)의 부분이며, 따라서 반도체 스트립(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시내용의 다른 실시형태에 따르면, 반도체 스트립(24)은, STI 영역들(22) 사이의 기판(20)의 부분을 에칭하여 오목부를 형성하고 그 오목부에서 다른 반도체 재료를 재성장시키는 에피택시 공정을 수행함으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(24)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 본 개시내용의 일부 실시형태에 따르면, 반도체 스트립(24)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
STI 영역(22)은 기판(20)의 표면층의 열산화를 통해 형성된 열 산화물일 수도 있는 라이너 산화물(도시 생략)을 포함할 수 있다. 라이너 산화물은 예컨대, 원자층 퇴적(ALD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD), 또는 화학적 기상 증착(CVD) 등을 이용하여 형성된 퇴적형 실리콘 산화물층일 수도 있다. 또한, STI 영역(22)은 라이너 산화물 위에 유전체 재료를 포함할 수 있는데, 이 유전체 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 등을 이용하여 형성될 수 있다.
도 2를 참조하면, STI 영역(22)이 리세싱되어, 반도체 스트립(24)의 정상부(top portion)가 STI 영역(22)의 나머지 부분의 상면(22A)보다 높게 돌출하여 돌출형 핀(24')을 형성한다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(202)으로서 예시된다. 건식 에칭 공정을 이용하여 에칭이 행해질 수 있으며, 에칭 가스로서는 HF3 및 NH3가 이용된다. 본 개시내용의 다른 실시형태에 따르면, STI 영역(22)의 리세싱이 습식 에칭 공정을 이용해서 행해진다. 에칭제(etching chemical)는 예컨대 HF액을 포함할 수 있다.
전술한 실시형태에서는, 임의의 적절한 방법에 의해 핀이 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일 직접 포토리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 스페이서가 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서 또는 맨드렐이 핀 구조를 패터닝하는데 사용될 수 있다.
돌출형 핀(24')의 재료는 기판(20)의 재료와 동일할 수도 상이할 수도 있다. 예를 들어, 돌출형 핀(24')은 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, 또는 InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등의 III-V족 화합물 반도체로 형성될 수 있다.
도 3을 참조하면, 돌출형 핀(24')의 상면과 측벽 상에 더미 게이트 스택(30)이 형성된다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(204)으로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32)와, 이 더 게이트 전극(32) 위의 더미 게이트 전극(34)을 포함한다. 더미 게이트 전극(34)은 예컨대 폴리실리콘을 이용해서 형성될 수 있고, 다른 재료를 이용할 수도 있다. 또한 각각의 더미 게이트 스택(30)은 더미 게이트 전극(34) 위에 하나(또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층 등으로 형성될 수 있다. 더미 게이트 스택(30)은 단일의 것 또는 복수의 돌출형 핀(24') 및/또는 STI 영역(22) 위를 가로지를 수 있다. 또한 더미 게이트 스택(30)은 돌출형 핀(24')의 길이 방향에 수직인 길이 방향을 갖는다.
다음으로, 더미 게이트 스택(30)의 측벽 상에 게이트 스페이서(38)가 형성된다. 본 개시내용의 일부 실시형태에 따르면, 게이트 스페이서(38)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물(oxy carbo-nitride) 등의 유전체 재료로 형성되고 단일층 구조 또는 복수의 유전체층을 포함하는 다층 구조를 구비할 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 더미 게이트 스택(30)과 게이트 스페이서(38)에 의해 덮이지 않는 돌출형 핀(24')의 부분들을 에칭하기 위해 에칭 단계(이하 핀 리세싱이라고 함)가 행해져서, 도 4에 도시하는 구조가 된다. 리세싱은 이방성일 수 있으며, 따라서 더미 게이트 스택(30)과 게이트 스페이서(38) 바로 아래에 있는 핀(24')의 부분들은 보호되어 에칭되지 않는다. 리세싱된 반도체 스트립(24)의 상면은 일부 실시형태에 따라 STI 영역(22)의 상면(22A)보다 낮을 수 있다. 따라서, STI 영역(22) 사이에 오목부(40)가 형성된다. 오목부(40)는 더미 게이트 스택(30)의 양 측면 상에 위치한다.
다음으로, 오목부(40)에서 반도체 재료를 선택적으로 성장시킴으로써 에피택시 영역(42)(소스/드레인 영역)이 형성되어, 도 5의 구조가 된다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(206)으로서 예시된다. 본 개시내용의 일부 실시형태에 따르면, 에피택시 영역(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소 등을 포함한다. 그 결과로 형성된 FinFET가 p타입 FinFET인지 n타입 FinFET인지의 여부에 따라, p타입 또는 n타입 불순물이, 에피택시의 진행과 함께 인시추 도핑될 수 있다. 예를 들어, 그렇게 형성된 FinFET이 p타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장할 수 있다. 반대로, 그렇게 형성된 FinFET이 n타입 FinFET인 경우, 실리콘 인화물(SiP), 실리콘 탄인화물(SiCP) 등이 성장할 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층 등의 III-V 화합물 반도체로 형성된다. 에피택시 영역(42)이 오목부(40)를 완전히 충전한 후에, 에피택시 영역(42)은 수평으로 확장되기 시작하고, 패싯이 형성될 수 있다. 이웃하는 에피택시 영역들(42)이 서로 병합할 수도 서로 분리될 수도 있다.
에피택시 단계 후에, 에피택시 영역(42)은 도면부호 42을 이용해서 또한 표시하는 소스 및 드레인 영역을 형성하기 위해 p타입 또는 n타입 불순물이 추가 주입될 수 있다. 본 개시내용의 다른 실시형태에 따르면, 에피택시 중에 에피택시 영역(42)이 p타입 또는 n타입 불순물로 인시추 도핑될 경우 주입 단계는 생략된다. 에피택시 소스/드레인 영역(42)은 STI 영역(22) 내에 형성되는 하위부와, STI 영역(22)의 상면 위에 형성되는 상위부를 포함할 수 있다.
도 5b는 본 개시내용의 다른 실시형태에 따른 피복형(cladding) 소스/드레인 영역(42)의 형성을 도시한다. 이들 실시형태에 따르면, 도 3에 도시하는 돌출형 핀(24')이 리세싱되지 않고서, 에피택시 영역(41)이 돌출형 핀(24') 상에 성장한다. 에피택시 영역(41)의 재료는 결과적인 FinFET가 p타입인지 또는 n타입인지에 따라, 도 5a에 도시하는 에피택시 반도체 재료(42)의 재료와 유사할 수도 있다. 따라서, 소스/드레인(42)는 돌출형 핀(24')과 에피택시 영역(41)을 포함한다. n타입 불순물 또는 p타입 불순물을 주입하는 주입 공정이 수행될 수도 (또는 수행되지 않을 수도) 있다. 이웃하는 에피택시 영역들(42)은 서로 병합할 수도 있고 서로 분리된 채로 있을 수도 있다.
도 6a는 CESL(Contact Etch Stop Layer)(46) 및 ILD(Inter-Layer Dielectric)(48)의 형성 후의 구조의 사시도를 나타낸다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(208)으로서 예시된다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(46)은 예컨대 ALD 또는 CVD 등의 등각 퇴적 방법(conformal deposition method)을 이용하여 형성될 수 있다. ILD(48)은 예컨대 FCVD, 스핀온 코팅, CVD, 또는 다른 퇴적 방법을 이용하여 형성된 유전체 재료를 포함할 수 있다. ILD(48)은 또한 TEOS(Tetra Ethyl Ortho Silicate) 산화물, 플라즈마 강화 CVD(PECVD) 산화물(SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등의 실리콘 산화물계일 수 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(48), 더미 게이트 스택(30), 및 게이트 스페이서(38)의 상면들이 서로 같은 높이가 되도록 CMP(Chemical Mechanical Polish) 공정 또는 기계적 연마 공정 등의 평탄화 공정이 행해진다.
도 6a에 나타낸 구조의 단면도가 도 6b에 도시된다. 도 6a의 선 6B-6B를 포함하는 수직 평면으로부터 단면도가 취해진다. 도 6b에 도시하는 바와 같이, 더미 게이트 스택(30) 중 하나가 도시된다. 더미 게이트 스택(30)의 도시되는 부분은 STI 영역(22) 바로 위에 있는 부분이다. 돌출형 핀(24')은 보이지 않는 다른 평면 내에 있다.
다음으로, 하드 마스크층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)은 도 7a와 도 7b에 도시하는 바와 같이, 금속 게이트 및 대체 게이트 유전체를 포함할 수 있는 대체 게이트 스택으로 대체된다. 본 개시내용의 일부 실시형태에 따르면, 대체 공정은, 도 6a와 도 6b에 도시하는 바와 같이 하나 또는 복수의 에칭 공정에서 하드 마스크층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)를 에칭하여, 게이트 스페이서(38)의 양측 부분 사이에 개구부가 형성되게 하는 단계를 포함한다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(210)으로서 예시된다. 각 구조는 더미 게이트 스택(30)을 제거함으로써, 도 6a에 도시하는 구조로부터 실현될 수 있다.
다음으로, 도 7a와 도 7b를 참조하면, 게이트 유전체층(54)(도 8c 참조) 및 게이트 전극(56)을 포함하는 (대체용) 게이트 스택(60)이 형성된다. 도 7a와 도 7b에서는, 게이트 유전체층(54)의 부분인 하이-k 유전체층(52)을 볼 수 있다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(212)으로서 예시된다. 게이트 스택(60)의 형성은, 복수의 층을 형성/퇴적한 다음에, CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정을 수행하는 것을 포함한다. 게이트 유전체층(54)은 제거된 더미 게이트 스택에 의해 남겨진 트렌치로 연장된다. 본 개시내용의 일부 실시형태에 따르면, 도 8c에 도시하는 바와 같이, 게이트 유전체층(54)은 하위부로서 계면층(IL)(50)을 포함한다. IL(50)은 돌출형 핀(24')의 노출면 상에 형성된다. 각각의 IL(50)은 실리콘 산화물층 등의 산화물층을 포함할 수 있으며, 돌출형 핀(24')의 열산화, 화학적 산화 공정 또는 퇴적 공정을 통해 형성된다. 게이트 유전체층(54)은 IL(50) 위에 형성된 하이-k 유전체층(52)도 포함할 수 있다. 하이-k 유전체층(52)은 HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, 실리콘 질화물 등의 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료의 유전상수(k 값)은 3.9보다 큰데, 약 7.0보다 클 수도 있다. 하이-k 유전체층(52)은 등각층으로서 형성되고 돌출형 핀(24')의 측벽과 게이트 스페이서(38)의 측벽 상에 연장된다. 본 개시내용의 일부 실시형태에 따르면, 하이-k 유전체층(52)은 ALD 또는 CVD를 이용하여 형성된다.
다시 도 7a와 도 7b를 참조하면, 게이트 전극(56)이 유전체층(52)의 상단 위에 형성되어, 제거된 더미 게이트 스택에 의해 남겨진 트렌치의 잔여 부분을 충전한다. 도 7a에는 게이트 유전체(56)의 서브층들이 별도로 도시되지는 않지만, 서브층들은 조성 차이 때문에 서로 구별될 수 있다. 적어도 하부 서브층들의 퇴적이 ALD 또는 CVD 등의 등각 퇴적 방법을 이용하여 이루어져, 게이트 전극(56)(및 각각의 서브층)의 수직 부분의 두께 및 수평 부분의 두께는 실질적으로 서로 같다.
게이트 전극(56)은, 티탄 실리콘 질화물(TSN)층, 탄탈 질화물(TaN)층, 티탄 질화물(TiN)층, 티탄 알루미늄(TiAl)층, 추가 TiN 및/또는 TaN층, 및 충전용 금속을 포함하나 이들에 제한되지 않는 복수의 층을 포함할 수 있다. 이들 층 중 일부는 각각의 FinFET의 일함수를 규정한다. 이들층 스택은 예시일 뿐이며, 상이한 구조를 가진 금속 스택이 채택될 수도 있음을 이해할 것이다. 게이트 유전체(54)와 게이트 전극(56)을 합쳐서 대체 게이트 스택(60) 또는 금속 게이트 스택(60)으로 칭해진다. 또한, p타입 FinFET의 금속층과 n타입 FinFET의 금속층은 금속층의 일함수가 각각의 p타입 또는 n타입 FinFET에 적합할 수 있도록 서로 상이할 수도 있다. 충전용 금속은 알루미늄, 구리, 텅스텐, 코발트 등을 포함할 수 있다.
도 7b는 금속 게이트 스택(60)의 단면도를 도시하고 있다. 도 7a에 도시하는 선 7B-7B를 포함하는 수직 평면으로부터 단면도가 취득된다. 돌출형 핀(24')보다는 STI 영역(22)을 가로지르는 평면으로부터 단면도가 취해지기 때문에, IL(50)(도 8c)은 이 단면도에 존재하지 않을 수도 있다. 사실은, 하이-k 유전체층(52)이 STI 영역(22)의 상면과 접촉한다.
다음으로, 도 8a, 도 8b, 및 도 8c에 도시하는 바와 같이, 유전체 하드 마스크(62)가 형성된다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(214)으로서 예시된다. 하드 마스크(62)의 재료는 CESL(46), ILD(48), 및/또는 게이트 스페이서(38) 중 일부와 동일할 수도 상이할 수도 있다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크(62)의 형성은, 에칭을 통해 대체 게이트 스택(60)을 리세싱하여 오목부를 형성하는 단계와, 유전체 재료를 오목부에 충전하는 단계와, 평탄화를 수행하여 유전체 재료의 과량 부분을 제거하는 단계를 포함한다. 유전체 재료의 잔여 부분들이 하드 마스크(62)이다. 본 개시내용의 일부 실시형태에 따르면, 하드 마스크(62)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 산탄질화물 등으로 형성된다.
도 8b는 도 8d에 도시한 구조의 단면도를 도시하며, 이 단면도는 도 8a의 선 8B-8B를 포함하는 평면에서 취해진다. 도 8c는 도 8a의 선 8C-8C를 포함하는 수직 평면으로부터 취해진 단면도를 나타낸다.
도 9a, 도 9b, 및 도 9c는 에칭 마스크(63)의 형성 및 패터닝을 도시한다. 에칭 마스크(63)가 퇴적되고, 에칭 마스크(63)에 개구부(65)가 형성된다. 에칭 마스크(63)는 포토레지스트, 티탄 질화물, 붕소 질화물, 실리콘 질화물 등으로 형성될 수 있고, 에칭 마스크(63)의 재료는 게이트 스페이서(38), 하드 마스크(62), 금속 게이트 스택(60), 및 ILD(48)의 재료와는 상이하다. 에칭 마스크(63)의 재료는 CESL(46) 및 게이트 스페이서(38)의 재료와도 상이할 수 있다. 에칭 마스크(63)가 비포토레지스트 재료로 형성될 경우, 패터닝된 포토레지스트(도시 생략)가 하드 마스크(62) 위에 형성될 수 있고, 그 포토레지스트를 에칭 마스크로서 사용하여 에칭 마스크(63)가 에칭된다. 도 9b와 도 9c는 각각 도 9a의 선 9B-9B 및 선 9C-9C를 포함하는 평면으로부터 취해지는 단면도를 나타낸다. 도 9d는 사시도를 나타내는데, 단면도가 취해지는 선 9B-9B 및 선 9C-9C도 도 9d에 표시되어 있다.
도 10a, 도 10b, 및 도 10c는 게이트 스택(60)의 에칭을 도시하고 있다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(218)으로서 예시된다. 도 10b와 도 10c는 각각 도 10a의 선 10B-10B 및 선 10C-10C를 포함하는 동일한 평면으로부터 취해지는 단면도를 나타낸다. 에칭에 의해, 개구부(65)를 통해 노출되는 금속 게이트 스택(60)의 일부가 제거된다. 이에, 각각의 금속 게이트 스택(60)은 별개의 부분으로 분리되며, 각 금속 게이트 스택은 FinFET(66A 및 66B)(도 10a) 중 하나의 FinFET의 대체 게이트 전극으로서 소용될 수 있다. 이에 각각의 공정을 커트-금속(또는 커트-금속-게이트) 공정으로 칭해진다. 에칭에 의해 도 10b와 도 10c에 도시하는 바와 같이 개구부(72)가 생긴다.
본 개시내용의 일부 실시형태에 따르면, 에칭은 SiCl4, O2, C4F6, HBr, He, 및 이들의 조합 중에서 선택되나 이에 한정되지 않는 공정 가스를 이용하여 행해진다. 에칭은 약 3 mtorr와 약 10 mtorr 사이의 범위의 압력으로 행해질 수 있다. RF 전력이 에칭에 인가되는데, RF 전력은 약 500 와트와 약 900 와트 사이의 범위일 수 있다. 바이어스 전압도 인가된다.
에칭이 이방성이기 때문에, 개구부(72)의 측벽은 실질적으로 수직이다. 에칭 공정에서, 하드 마스크(62), 금속 게이트 스택(60), ILD(48)(도 9b 참조)의 노출 부분들이 제거된다. CESL(46)와 게이트 스페이서(38)도 제거된다. 따라서, STI 영역(22)의 하부 부분들이 노출된다. 에칭은 STI 영역(22)이 에칭되어 버릴 때까지 계속될 수 있으며, 개구부(72)는 벌크 기판(20)으로 연장된다. 또한, 에칭은 STI 영역(22)의 상면과 바닥면 사이의 중간 높이에서 정지될 수 있다. 에칭 가스는 금속 게이트 스택(60) 내의 금속을 주로 공격하여 이들을 확실하게 제거할 수 있는 것이 선택된다. 따라서, ILD(48), 게이트 스페이서(38), CESL(46), 및 STI 영역(22)의 에칭 속도는 금속 게이트 스택(60)의 에칭 속도보다 낮을 수 있다. 그 결과, 개구부(72)는 금속 게이트 스택(60)의 제거된 부분(점선의 시각형으로 그 자리를 표시) 바로 밑에 있는 부분(72A)와, ILD(48)와 게이트 스페이서(38) 바로 밑에 있는 부분(72B)을 포함한다. 부분(72B)은 부분(72A)보다 얕다.
도 11a, 도 11b, 도 11c, 및 도 11d는 커트-금속 격리 영역(76)이라고도 칭해지는 유전체 격리 영역(76)의 형성을 도시한다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(220)으로서 예시된다. 도 11a는 유전체 격리 영역(76)이 FinFET(66A 및 66B)의 게이트 스택을 분리시키는 것을 보여주는 결과적 구조의 평면도를 도시한다. 도 11b는 도 11a의 선 11B-11B를 포함하는 평면으로부터 취해진다. 도 11c는 도 11a의 선 11C-11C를 포함하는 평면으로부터 취해진다.
유전체 격리 영역(76)의 형성은, 개구부(72)(도 10a, 도 10b, 및 도 10c)에 유전체 재료를 퇴적하는 단계와, CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정을 수행하여 유전체 재료의 과량 부분을 제거하는 단계를 포함할 수 있다. 충전 방법은, 원자층 퇴적, 저압 화학적 기상 증착, 스핀온 코팅, 플라즈마 강화 화학적 기상 증착(PECVD) 등을 포함할 수 있다. 충전 재료는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등을 포함할 수 있다. 그런 다음 에칭 마스크(63)(도 10a, 도 10b, 및 도 10c)가 제거된다. 본 개시내용의 일부 실시형태에 따르면, 에칭 마스크(63)는 CMP 공정 또는 에칭 공정에서 제거된다.
도 11a, 도 11b, 및 도 11c를 참조하면, 유전체 격리 영역(76)의 형성 시에, 퇴적된 유전체 재료의 조기 밀봉으로 인해 공극(77)이 형성될 수도 있다. 공극(77)은 퇴적이 종료될 때에 유전체 재료로 완전히 밀봉될 수도 있고, 공극(77)을 밀봉하는 상단 부분의 제거로 인해 평탄화 공정 후에 노출될 수도 있다.
도 12a, 도 12b, 및 도 12c 내지 도 14a, 도 14b, 및 도 14c는 FinFET의 소스/드레인 영역에 연결되는 컨택 플러그의 형성을 도시한다. 도 12a, 도 12b, 및 도 12c는 컨택 개구부의 형성을 도시한다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(222)으로서 예시된다. 도 12a를 참조하면, 총괄해서 그리고 개별적으로도 개구부(78)라고 칭해지는 개구부(78A, 78B, 및 78C)가 형성된다. 도 12b는 도 12a의 선 12B-12B를 가로지르는 평면으로부터 취해진 단면도를 나타낸다. 도 12c는 도 12a의 선 12B-12B를 가로지르는 평면으로부터 취해진 단면도를 나타낸다.
도 12b와 도 12c에 도시하는 바와 같이, 포토레지스트일 수도 있는 패터닝된 에칭 마스크(75(가 형성되고, 에칭 공정이 행해져서 개구부(78)를 형성한다. 본 개시내용의 일부 실시형태에 따르면, 도 12a에 도시하는 바와 같이, 개구부(78)는 유전체 격리 영역(76)이 형성되는 영역에 침범하여 피처들이 더 가깝게 배치될 수 있고, 칩 영역이 절약된다. 일부 다른 실시형태에 따르면, 각각의 개구부(78A, 78B, 및 78C)는 유전체 격리 영역(76)에 침범할 수도 침범하지 않을 수도 있다. 개구부(78A, 78B, 및 78C)는 FinFET의 소스/드레인 영역(42)을 드러내도록 형성된다. 도시하는 실시형태의 예에서는, 각각의 개구부(78A 및 78B)가 유전체 격리 영역(76)의 하나의 단부로 커팅된다. 개구부(78A 및 78B)에 노출된 유전체 격리 영역(76)의 부분은 개구부(78A 및 78B)가 형성될 때 부분적으로 또는 완전히 에칭될 수 있다. 한편, 유전체 격리 영역(76)에서의 개구부의 형성은 유전체 격리 영역(76)을 공격하지 않는 에칭제를 사용하여 이루어져, 패터닝된 에칭 마스크(75) 내의 개구부를 통해 노출된 유전체 격리 영역(76)의 부분은 에칭되지 않는다. 도 12c는 제거될 수도 제거되지 않을 수도 있는 유전체 격리 영역(76)의 부분을 점선(79)으로 표시하는 일부 실시형태를 나타내고 있다. 도 12c에 도시하는 바와 같이, 본 개시내용의 일부 실시형태에 따르면, 유전체 격리 영역(76)의 에칭 속도가 ILD(48)의 에칭 속도보다 낮기 때문에, 유전체 격리 영역(76)으로 연장되는 개구부의 부분은 ILD(48) 및 CESL(46)으로 연장되는 개구부의 부분보다 얕다.
도 12b에 도시하는 바와 같이, 개구부(78)(도시하는 단면에서는 도면부호 78A임)의 형성 후에, 소스/드레인 영역(42)이 개구부(78)를 통해 드러난다. 개구부(78)의 형성 시에, ILD(48) 및 CESL(46)이 에칭된다. 도 12c는 도 12a의 선 12C-12C를 포함하는 평면으로부터 취해진 단면도에서, 개구부(78)가 STI 영역(22) 상에서 끝나는 것을 도시하고 있다. 에칭제에 노출되는 유전체 격리 영역(76)은 유전체 격리 영역(76)의 재료에 따라 그리고 채택되는 에칭제에 따라, 에칭 시에 제거될 수도 또는 제거되지 않을 수도 있다. 유전체 격리 영역(76)이 제거될 경우 그리고 공극(77)이 형성될 경우, 공극(77)은 도 12a와 도 12c에 도시하는 바와 같이, 그 단부(예컨대, 도시하는 좌측 및 우측 단부)가 개구부(78)에 노출될 수 있다. 다르게 말하면, 개구부(78A 및/또는 78B)가 공극(77)에 결합되어 연속된 개구부/공극을 형성할 수 있다.
도 13a와 도 13b를 참조하면, 예컨대 등각의 유전체층을 형성하기 위한 CVD 또는 ALD 등의 등각의 퇴적 방법을 통해 컨택 스페이서(80)가 형성될 수 있다. 도 13a는 도 12b가 얻어지는 동일한 평면에서 취해지고, 도 13b는 도 12c가 얻어지는 동일한 평면에서 취해진다. 그런 다음, 이방성 에칭 공정이 행해져서 개구부(78)의 바닥에서 등각의 유전체층의 부분(80')이 제거되고, 그래서 소스/드레인 영역(42)(도 13a)이 또 드러난다. 부분(80")(도 13b)은 얇아지거나 제거될 수 있다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(224)으로서 예시된다. 유전체 스페이서(80)는 AlxOy, HfO2, SiN, SiO2, SiOCN, 이들의 조합, 이들의 복합층 등에서 선택된 재료로 형성될 수 있다. 유전체층(80)의 두께는 약 2 nm와 약 4 nm 사이의 범위에 있을 수 있다.
이방성 에칭에서, 유전체층(80)의 수평 부분이 제거되고, 개구부(78)의 측벽 상의 잔여 수직 부분이 컨택 스페이서(80)를 형성하여, 웨이퍼(10)(도 14a 참조)의 상면에서 볼 경우에 완전 링을 형성한다.
도 13b에 도시하는 바와 같이, 컨택 스페이서(80)는 개구부(78A 및 78B)의 측벽 상에 퇴적되고, 퇴적의 진행에 따라 개구부(78A 및 78B)의 측벽 상에 성장한다. 공극(77)이 존재할 경우, 컨택 스페이서(80)의 일부 부분이 공극(77)의 단부 상에 성장하여 면에서 공극(77)을 밀봉한다. 컨택 스페이서(80)를 형성하기 위한 재료도, 공극(77)이 상단부에서 개구부를 갖는다면 상단부에서 공극(77)을 부분적으로 충전할 수 있다. 따라서, 컨택 스페이서(80)는 다른 연속적인 개구부/공극(77/78)을 격리된 개구부(78)와 공극(77)으로 분리시킬 수 있다(공극(77)이 완전히 충전되지 않는 경우).
도 14b와 도 14c를 참조하면, 예컨대 PVD를 사용하여 금속층(82)(티탄층 또는 코발트층 등)이 퇴적된다. 그런 다음, 티탄 질화물층 또는 타탄 질화물층 등의 금속 질화물층일 수 있는 배리어층(84)이 금속층(82) 위에 형성된다. 배리어층(84)은 금속층(82)의 상단층의 질화를 통해 또는 CVD를 이용하여 형성될 수 있다. 층(82 및 84)은 둘 다 등각이며 개구부(78)로 연장된다.
그런 다음 어닐을 행하여 소스/드레인 규화물 영역(88)을 형성한다. 어닐은 급속 열 어닐(RTA, Rapid Thermal Anneal), 퍼니스 어닐(furnace anneal) 등을 통해 행해질 수 있다. 따라서, 금속층(82)의 바닥부가 소스/드레인 영역(42)과 반응하여 규화물 영역(88)을 형성한다. 금속층(82)의 측벽 부분은 규화 공정(silicidation process) 후에 남는다. 본 개시내용의 일부 실시형태에 따르면, 규화물 영역(88)의 상면은 배리어층(87)의 바닥면과 접촉한다.
다음으로, 금속 재료(86)가 배리어층(84) 위에 퇴적되어 배리어층과 접촉한다. 금속 재료(86)는 텅스텐, 코발트 등을 포함할 수 있다. 그런 다음, CMP 공정 또는 기계적 연마 공정 등의 평탄화 공정이 행해져 ILD(48) 위에서 층(82, 84 및 86)의 일부를 제거하여 소스/드레인 컨택 플러그(90)(90A, 90B, 및 90C를 포함)를 형성한다. 각 공정은 도 16에 도시한 공정 흐름 중의 공정(226)으로서 예시된다. 그 결과로 형성된 구조가 도 14a에 도시되며, 그 구조는 개별적으로 그리고 총괄해서 컨택 플러그(90)로서 칭해지는 소스/드레인 컨택 플러그(90A, 90B, 및 90C)를 포함한다.
도 14a와 도 14c는 각각 컨택 플러그(90)의 평면도와 단면도를 나타낸다. 도 14b는 도 14a의 선 14B-14B를 포함하는 평면에서 취해지고, 도 14c는 도 14a의 선 14C-14C를 포함하는 평면에서 취해진다. 도 14a에 도시하는 바와 같이, 공극(77)이 존재하더라도, 유전체 컨택 스페이서(80)는 컨택 플러그(77)의 형성 시에 공극(77)에 바람직하지 않게 충전된 금속을 통해 컨택 플러그(90A)가 컨택 플러그(90B)에 대해 전기적으로 쇼트되는 것을 막는다. 또한, 도 14a에 도시하는 바와 같이, 컨택 플러그(90C)가 유전체 격리 영역(76)에 침범할 경우, 유전체 컨택 스페이서(80)는 컨택 플러그(90)의 형성 시에 공극(77)에 바람직하지 않게 충전된 금속을 통해 컨택 플러그(90C)가 컨택 플러그(90A 및 90B)에 대해 전기적으로 쇼트되는 것을 막는다.
도 15는 에칭 정지층(92), 유전체층(94), 게이트 컨택 플러그(비아)(96), 및 소스/드레인 컨택 플러그(비아)(98)의 형성을 도시한다. 에칭 정지층(92)은 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물 등으로 형성될 수 있고, CVD 등의 퇴적 방법을 이용하여 형성될 수 있다. 유전체층(94)은 PSG, BSG, BPSG, FSG(Fluorine-doped Silicon Glass), TEOS 산화물, PECVD 산화물(SiO2) 등에서 선택된 재료를 포함할 수 있다. 유전체층(94)은 스핀 코팅, FCVD 등을 이용하여 형성될 수도, PECVD 또는 LPCVD(Low-Pressure Chemical Vapor Deposition) 등의 퇴적 방법을 이용하여 형성될 수도 있다.
컨택 플러그(96 및 98)의 형성 시에, 유전체층(94)과 에칭 정지층(92)이 먼저 에칭되어 개구부(플러그/비아(96 및 98)에 의해 채워짐)를 형성한다. 에칭은 예컨대 반응성 이온 에칭(RIE)을 이용하여 행해질 수 있다. 후속 공정에서, 플러그/비아(96 및 98)가 형성된다. 본 개시내용의 일부 실시형태에 따르면, 플러그/비아(96 및 98)는 배리어층(110)과, 배리어층(110) 위의 금속 함유 재료(112)를 포함한다. 본 개시내용의 일부 실시형태에 따르면, 플러그/비아(96 및 98)의 형성은 블랭킷 배리어층과, 블랭킷 배리어층 위에 금속 함유 재료를 퇴적하는 단계와, 평탄화 공정을 수행하여 블랭킷 배리어층과 금속 함유 재료의 과량 부분을 제거하는 단계를 포함한다. 배리어층(110)은 티탄 질화물 또는 탄탈 질화물 등의 금속 질화물로 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 컨택 스페이서(114 및 116)가 형성되고 컨택 스페이서(80)를 형성하기 위한 후보 재료의 동일한 그룹 중에서 선택된 재료로 형성될 수 있다. 다른 실시형태에 따르면, 컨택 스페이서(114 및 116)가 형성되지 않는다.
본 개시내용의 일부 실시형태에 따르면, 도 14a에 도시하는 레이아웃의 예는 SRAM(Static Random Access Memory)셀의 일부로서, 트랜지스터(66B)가 제1 SRAM셀의 풀업 트랜지스터를 형성하고, 트랜지스터(66A)가 제2 SRAM셀의 패스-게이트 트랜지스터를 형성한다. 컨택 플러그(90C)는 포지티브 전원 전압(VCC)을 풀업 트랜지스터(66B)의 소스/드레인에 접속하는데 사용될 수 있다. 본 개시내용의 실시형태는 SRAM셀 외의 다른 밀집 공간 회로(tightly spaced circuit)에 적용될 수 있음을 이해할 것이다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 유전체 컨택 스페이서를 컨택 플러그에 침범하게 형성함으로써, 커트-게이트 유전체 영역 내의 공극에서 기인하는 컨택 플러그의 전기 쇼팅을 방지할 수 있다.
본 개시내용의 일부 실시형태에 따르면, 방법은, 반도체 영역 위를 가로지르는 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계와, 상기 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 내부에 매립하도록 ILD을 형성하는 단계와, 상기 제1 및 제2 더미 게이트 스택을 제1 및 제2 대체 게이트 스택으로 각각 대체하는 단계와, 제1 에칭 공정을 수행하여 제1 개구부를 형성하는 단계를 포함한다. 제1 대체 게이트 스택의 일부와 제2 대체 게이트 스택의 일부가 제거된다. 본 방법은, 상기 제1 개구부를 충전하여 유전체 격리 영역을 형성하는 단계와, 제2 에칭 공정을 수행하여 제2 개구부를 형성하는 단계로서, 상기 ILD은 에칭되고, 상기 유전체 격리 영역은 상기 제2 개구부에 노출되는 것인 상기 제2 개구부 형성 단계와, 상기 제2 개구부에 컨택 스페이서를 형성하는 단계와, 상기 제2 개구부에 컨택 플러그를 충전하는 단계를 더 포함한다. 컨택 플러그는 상기 컨택 스페이서의 양측 부분 사이에 있다. 일 실시형태에 있어서, 제1 에칭 공정은 제1 더미 게이트 스택과 제2 더미 게이트 스택 사이에서 상기 ILD의 일부를 에칭하는 단계를 더 포함한다. 일 실시형태에 있어서, 제1 에칭 공정은 상기 제1 더미 게이트 스택의 일부와 상기 제2 더미 게이트 스택의 일부 아래에 있는 격리 영역의 부분을 에칭하는 단계를 더 포함하고, 상기 격리 영역은 상기 반도체 영역 아래에 있는 반도체 기판으로 연장된다. 일 실시형태에 있어서, 제1 에칭 공정은 상기 반도체 기판의 일부를 에칭하는 단계를 더 포함한다. 일 실시형태에 있어서, 제2 에칭 공정 후에, 유전체 격리 영역 내의 공극이 제2 개구부에 연결되어 연속 개구부를 형성한다. 일 실시형태에 있어서, 컨택 스페이서는 공극을 제2 개구부와 분리시킨다. 일 실시형태에 있어서, 컨택 플러그를 충전하는 단계는, 제2 개구부로 연장되는 일부를 포함하는 금속층을 퇴적하는 단계로서, 상기 금속층의 일부는 상기 컨택 스페이서에 의해 둘러싸이는 것인 상기 금속층 퇴적 단계와, 상기 금속층을 하부의 소스/드레인 영역과 반응시켜 규화물 영역을 형성하는 단계와, 상기 제2 개구부에 금속 영역을 충전하는 단계를 포함한다. 일 실시형태에 있어서, 제2 에칭 공정에서, 상기 유전체 격리 영역이 에칭된다. 일 실시형태에 있어서, 제2 에칭 공정에서, 유전체 격리 영역은 ILD이 에칭되는 속도보다 낮은 에칭 속도로 에칭된다.
본 개시내용의 일부 실시형태에 따르면, 방법은, 에칭 마스크를 형성하는 단계로서, 제1 금속 게이트, 상기 제1 금속 게이트 양 측면 상의 게이트 스페이서, 및 상기 게이트 스페이서의 측면 상의 ILD의 일부가 상기 에칭 마스크를 통해 드러나는 것인 상기 에칭 마스크 형성 단계와, 제1 에칭 공정을 수행하여 상기 ILD에 제1 개구부를 형성하는 단계로서, 상기 제1 금속 게이트, 상기 게이트 스페이서, 및 상기 ILD의 노출된 부분이 제거되는 것인 상기 제1 개구부 형성 단계와, 상기 제1 개구부를 유전체 격리 영역으로 충전하는 단계와, 제2 에칭 공정을 수행하여 상기 ILD에 제2 개구부를 형성하는 단계로서, 상기 제2 개구부를 통해 상기 제1 금속 게이트의 측면 상의 소스/드레인 영역이 드러나는 것인 상기 제2 개구부 형성 단계와, 상기 제2 개구부로 연장되는 유전체층을 퇴적하는 단계와, 상기 제2 개구부의 바닥부에서 상기 유전체층의 바닥 부분을 제거하는 단계를 포함하고, 상기 제2 개구부의 측벽 상의 유전체층의 잔여 부분이 컨택 스페이서를 형성하고, 상기 컨택 스페이서는 상기 유전체 격리 영역의 측벽과 접촉하는 측벽을 갖는다. 일 실시형태에 있어서, 제1 에칭 공정에서, 제1 금속 게이트에 인접한 제2 금속 게이트가 더 에칭되고, 제1 개구부는 제1 금속 게이트로부터 제2 금속 게이트로 연속해서 연장된다. 일 실시형태에 있어서, 제2 에칭 공정에서, 제1 금속 게이트와 ILD 아래에 있는 격리 영역이 에칭되고, 제2 개구부는 격리 영역 아래에 있는 벌크 반도체 기판으로 연장된다. 일 실시형태에 있어서, 제2 에칭 공정에서, 유전체 격리 영역의 일부가 에칭되어 상기 에칭 격리 영역 내의 공극을 상기 제2 개구부와 연결한다. 일 실시형태에 있어서, 컨택 스페이서는 제2 개구부를 상기 공극과 분리시킨다. 일 실시형태에 있어서, ILD이 에칭되어 제2 개구부를 형성할 경우, 상기 ILD에 제3 개구부가 형성되고, 상기 유전체 격리 영역의 제1 단부가 상기 제2 개구부에 노출되고, 상기 유전체 격리 영역의 제1 단부와 제2 단부 사이의 중간 부분이 제3 개구부에 노출된다.
본 개시내용의 일부 실시형태에 따르면, 디바이스는, 제1 금속 게이트와, 상기 제1 금속 게이트를 제1 부분과 제2 부분으로 분리시키는 유전체 격리 영역과, 상기 제1 금속 게이트의 제1 부분의 측면 상에서, 상기 제1 부분으로 제1 트랜지스터를 형성하는 소스/드레인 영역과, 상기 제1 금속 게이트와 상기 소스/드레인 영역을 내부에 매립하는 층간 유전체와, 상기 층간 유전체로 연장되어 상기 소스/드레인 영역에 전기적으로 결합하는 컨택 플러그와, 상기 컨택 플러그의 양 측면 상에서 상기 컨택 플러그와 접촉하는 부분을 포함하는 유전체 컨택 스페이서를 포함한다. 일 실시형태에 있어서, 유전체 컨택 스페이서는 유전체 격리 영역의 측벽과 접촉하는 측벽을 갖는다. 일 실시형태에 있어서, 유전체 컨택 스페이서는 공극을 포함하고, 상기 공극은 상기 유전체 컨택 스페이서로 연장되며, 상기 유전체 컨택 스페이서의 측벽은 상기 공극에 노출된다. 일 실시형태에 있어서, 디바이스는 제2 금속 게이트를 더 포함하고, 상기 유전체 격리 영역은 상기 제2 금속 게이트를 제3 부분과 제4 부분으로 또한 분리시킨다. 일 실시형태에 있어서, 디바이스의 평면도에서, 상기 유전체 격리 영역은 상기 제1 금속 게이트의 길이 방향에 수직인 길이 방향을 갖는다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
반도체 영역 위를 가로지르는 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계와,
상기 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 내부에 매립하도록 층간 유전체(ILD, Inter-layer Dielectric)를 형성하는 단계와,
상기 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 제1 대체 게이트 스택 및 제2 대체 게이트 스택으로 각각 대체하는 단계와,
제1 에칭 공정을 수행하여 제1 개구부를 형성하는 단계로서, 상기 제1 대체 게이트 스택의 일부와 상기 제2 대체 게이트 스택의 일부가 제거되는 것인 상기 제1 개구부 형성 단계와,
상기 제1 개구부를 충전하여 유전체 격리 영역을 형성하는 단계와,
제2 에칭 공정을 수행하여 제2 개구부를 형성하는 단계로서, 상기 ILD은 에칭되고, 상기 유전체 격리 영역은 상기 제2 개구부에 노출되는 것인 상기 제2 개구부 형성 단계와,
상기 제2 개구부에 컨택 스페이서를 형성하는 단계와,
상기 제2 개구부에 컨택 플러그를 충전하는 단계를 포함하고, 상기 컨택 플러그는 상기 컨택 스페이서의 양측 부분 사이에 있는 것인 방법.
2. 제1항에 있어서, 상기 제1 에칭 공정은 상기 제1 더미 게이트 스택과 상기 제2 더미 게이트 스택 사이에서 상기 ILD의 일부를 에칭하는 단계를 더 포함하는 것인 방법.
3. 제1항에 있어서, 상기 제1 에칭 공정은 상기 제1 더미 게이트 스택의 일부와 상기 제2 더미 게이트 스택의 일부 아래에 있는 격리 영역의 부분을 에칭하는 단계를 더 포함하고, 상기 격리 영역은 상기 반도체 영역 아래에 있는 반도체 기판으로 연장되는 것인 방법.
4. 제3항에 있어서, 상기 제1 에칭 공정은 상기 반도체 기판의 일부를 에칭하는 단계를 더 포함하는 것인 방법.
5. 제1항에 있어서, 상기 제2 에칭 공정 후에, 상기 유전체 격리 영역 내의 공극(void)이 상기 제2 개구부에 연결되어 연속 개구부를 형성하는 것인 방법.
6. 제5항에 있어서, 상기 컨택 스페이서는 상기 공극을 상기 제2 개구부와 분리시키는 것인 방법.
7. 제1항에 있어서, 상기 컨택 플러그 충전 단계는,
상기 제2 개구부로 연장되는 일부를 포함하는 금속층을 퇴적하는 단계로서, 상기 금속층의 일부는 상기 컨택 스페이서에 의해 둘러싸이는 것인 상기 금속층 퇴적 단계와,
상기 금속층을 하부의 소스/드레인 영역과 반응시켜 규화물 영역을 형성하는 단계와,
상기 제2 개구부에 금속 영역을 충전하는 단계를 포함하는 것인 방법.
8. 제1항에 있어서, 상기 제2 에칭 공정에서, 상기 유전체 격리 영역이 에칭되는 것인 방법.
9. 제8항에 있어서, 상기 제2 에칭 공정에서, 상기 유전체 격리 영역은 상기 ILD이 에칭되는 속도보다 낮은 에칭 속도로 에칭되는 것인 방법.
10. 방법에 있어서,
에칭 마스크를 형성하는 단계로서, 제1 금속 게이트, 상기 제1 금속 게이트 양 측면 상의 게이트 스페이서, 및 상기 게이트 스페이서의 측면 상의 층간 유전체(ILD)의 일부가 상기 에칭 마스크를 통해 드러나는 것인 상기 에칭 마스크 형성 단계와,
제1 에칭 공정을 수행하여 상기 ILD에 제1 개구부를 형성하는 단계로서, 상기 제1 금속 게이트, 상기 게이트 스페이서, 및 상기 ILD의 노출된 부분이 제거되는 것인 상기 제1 개구부 형성 단계와,
상기 제1 개구부를 유전체 격리 영역으로 충전하는 단계와,
제2 에칭 공정을 수행하여 상기 ILD에 제2 개구부를 형성하는 단계로서, 상기 제2 개구부를 통해 상기 제1 금속 게이트의 측면 상의 소스/드레인 영역이 드러나는 것인 상기 제2 개구부 형성 단계와,
상기 제2 개구부로 연장되는 유전체층을 퇴적하는 단계와,
상기 제2 개구부의 바닥부에서 상기 유전체층의 바닥 부분을 제거하는 단계를 포함하고,
상기 제2 개구부의 측벽 상의 유전체층의 잔여 부분이 컨택 스페이서를 형성하고, 상기 컨택 스페이서는 상기 유전체 격리 영역의 측벽과 접촉하는 측벽을 갖는 것인 방법.
11. 제10항에 있어서, 상기 제1 에칭 공정에서, 상기 제1 금속 게이트에 인접한 제2 금속 게이트가 더 에칭되고, 상기 제1 개구부는 상기 제1 금속 게이트로부터 상기 제2 금속 게이트로 연속해서 연장되는 것인 방법.
12. 제10항에 있어서, 상기 제2 에칭 공정에서, 상기 제1 금속 게이트와 상기 ILD 아래에 있는 격리 영역이 에칭되고, 상기 제2 개구부는 상기 격리 영역 아래에 있는 벌크 반도체 기판으로 연장되는 것인 방법.
13. 제10항에 있어서, 상기 제2 에칭 공정에서, 상기 유전체 격리 영역의 일부가 에칭되어 상기 에칭 격리 영역 내의 공극을 상기 제2 개구부와 연결하는 것인 방법.
14. 제13항에 있어서, 상기 컨택 스페이서는 상기 제2 개구부를 상기 공극와 분리시키는 것인 방법.
15. 제10항에 있어서, 상기 ILD이 에칭되어 제2 개구부를 형성할 경우, 상기 ILD에 제3 개구부가 형성되고, 상기 유전체 격리 영역의 제1 단부가 상기 제2 개구부에 노출되고, 상기 유전체 격리 영역의 제1 단부와 제2 단부 사이의 중간 부분이 상기 제3 개구부에 노출되는 것인 방법.
16. 디바이스에 있어서,
제1 금속 게이트와,
상기 제1 금속 게이트를 제1 부분과 제2 부분으로 분리시키는 유전체 격리 영역과,
상기 제1 금속 게이트의 제1 부분의 측면 상에서, 상기 제1 부분으로 제1 트랜지스터를 형성하는 소스/드레인 영역과,
상기 제1 금속 게이트와 상기 소스/드레인 영역을 내부에 매립하는 층간 유전체와,
상기 층간 유전체로 연장되어 상기 소스/드레인 영역에 전기적으로 결합하는 컨택 플러그와,
상기 컨택 플러그의 양 측면 상에서 상기 컨택 플러그와 접촉하는 부분을 포함하는 유전체 컨택 스페이서를 포함하는 디바이스.
17. 제16항에 있어서, 상기 유전체 컨택 스페이서는 상기 유전체 격리 영역의 측벽과 접촉하는 측벽을 갖는 것인 디바이스.
18. 제17항에 있어서, 상기 유전체 컨택 스페이서는 공극을 포함하고, 상기 공극은 상기 유전체 컨택 스페이서로 연장되며, 상기 유전체 컨택 스페이서의 측벽이 상기 공극에 노출되는 것인 디바이스.
19. 제16항에 있어서, 제2 금속 게이트를 더 포함하고, 상기 유전체 격리 영역은 상기 제2 금속 게이트를 제3 부분과 제4 부분으로 또한 분리시키는 것인 디바이스.
20. 제16항에 있어서, 상기 디바이스의 평면도에서, 상기 유전체 격리 영역은 상기 제1 금속 게이트의 길이 방향에 수직인 길이 방향을 갖는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    반도체 영역 위를 가로지르는 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계와,
    상기 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 내부에 매립하도록 층간 유전체(ILD, Inter-layer Dielectric)를 형성하는 단계와,
    상기 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 제1 대체 게이트 스택 및 제2 대체 게이트 스택으로 각각 대체하는 단계와,
    제1 에칭 공정을 수행하여 제1 개구부를 형성하는 단계로서, 상기 제1 대체 게이트 스택의 일부와 상기 제2 대체 게이트 스택의 일부가 제거되는 것인 상기 제1 개구부 형성 단계와,
    상기 제1 개구부를 충전하여 유전체 격리 영역을 형성하는 단계와,
    제2 에칭 공정을 수행하여 제2 개구부를 형성하는 단계로서, 상기 ILD은 에칭되고, 상기 유전체 격리 영역은 상기 제2 개구부에 노출되는 것인 상기 제2 개구부 형성 단계와,
    상기 제2 개구부에 컨택 스페이서를 형성하는 단계와,
    상기 제2 개구부에 컨택 플러그를 충전하는 단계
    를 포함하고, 상기 컨택 플러그는 상기 컨택 스페이서의 양측 부분 사이에 있는 것인 방법.
  2. 제1항에 있어서, 상기 제1 에칭 공정은 상기 제1 더미 게이트 스택과 상기 제2 더미 게이트 스택 사이에서 상기 ILD의 일부를 에칭하는 단계를 더 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 제1 에칭 공정은 상기 제1 더미 게이트 스택의 일부와 상기 제2 더미 게이트 스택의 일부 아래에 있는 격리 영역의 부분을 에칭하는 단계를 더 포함하고, 상기 격리 영역은 상기 반도체 영역 아래에 있는 반도체 기판으로 연장되는 것인 방법.
  4. 제1항에 있어서, 상기 제2 에칭 공정 후에, 상기 유전체 격리 영역 내의 공극(void)이 상기 제2 개구부에 연결되어 연속 개구부를 형성하는 것인 방법.
  5. 제1항에 있어서, 상기 컨택 플러그 충전 단계는,
    상기 제2 개구부로 연장되는 일부를 포함하는 금속층을 퇴적하는 단계로서, 상기 금속층의 일부는 상기 컨택 스페이서에 의해 둘러싸이는 것인 상기 금속층 퇴적 단계와,
    상기 금속층을 하부의 소스/드레인 영역과 반응시켜 규화물 영역을 형성하는 단계와,
    상기 제2 개구부에 금속 영역을 충전하는 단계를 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 제2 에칭 공정에서, 상기 유전체 격리 영역이 에칭되는 것인 방법.
  7. 방법에 있어서,
    에칭 마스크를 형성하는 단계로서, 제1 금속 게이트, 상기 제1 금속 게이트 양 측면 상의 게이트 스페이서, 및 상기 게이트 스페이서의 일측의 층간 유전체(ILD)의 일부가 상기 에칭 마스크를 통해 드러나는 것인 상기 에칭 마스크 형성 단계와,
    제1 에칭 공정을 수행하여 상기 ILD에 제1 개구부를 형성하는 단계로서, 상기 제1 금속 게이트, 상기 게이트 스페이서, 및 상기 ILD의 노출된 부분이 제거되는 것인 상기 제1 개구부 형성 단계와,
    상기 제1 개구부를 유전체 격리 영역으로 충전하는 단계와,
    제2 에칭 공정을 수행하여 상기 ILD에 제2 개구부를 형성하는 단계로서, 상기 유전체 격리 영역은 상기 제2 개구부에 노출되고, 상기 제2 개구부를 통해 상기 제1 금속 게이트의 일측의 소스/드레인 영역이 드러나는 것인 상기 제2 개구부 형성 단계와,
    상기 제2 개구부로 연장되는 유전체층을 퇴적하는 단계와,
    상기 제2 개구부의 바닥부에서 상기 유전체층의 바닥 부분을 제거하는 단계
    를 포함하고, 상기 제2 개구부의 측벽 상의 유전체층의 잔여 부분이 컨택 스페이서를 형성하고, 상기 컨택 스페이서는 상기 유전체 격리 영역의 측벽과 접촉하는 측벽을 갖는 것인 방법.
  8. 디바이스에 있어서,
    제1 금속 게이트와,
    상기 제1 금속 게이트를 제1 부분과 제2 부분으로 분리시키는 유전체 격리 영역과,
    상기 제1 금속 게이트의 제1 부분의 일측에서, 상기 제1 부분을 갖는 제1 트랜지스터를 형성하는 소스/드레인 영역과,
    상기 제1 금속 게이트와 상기 소스/드레인 영역을 내부에 매립하는 층간 유전체와,
    상기 층간 유전체로 연장되어 상기 소스/드레인 영역에 전기적으로 결합하는 컨택 플러그와,
    상기 컨택 플러그의 양 측면 상에서 상기 컨택 플러그와 접촉하는 부분을 포함하는 유전체 컨택 스페이서
    를 포함하고, 상기 유전체 컨택 스페이서는 상기 유전체 격리 영역의 측벽과 접촉하는 측벽을 갖는 것인 디바이스.
  9. 삭제
  10. 제8항에 있어서, 제2 금속 게이트를 더 포함하고, 상기 유전체 격리 영역은 상기 제2 금속 게이트를 제3 부분과 제4 부분으로 또한 분리시키는 것인 디바이스.
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