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TWI642286B - 用於預測性決策回饋等化器之本體偏壓式截剪器設計 - Google Patents

用於預測性決策回饋等化器之本體偏壓式截剪器設計 Download PDF

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TWI642286B
TWI642286B TW103137021A TW103137021A TWI642286B TW I642286 B TWI642286 B TW I642286B TW 103137021 A TW103137021 A TW 103137021A TW 103137021 A TW103137021 A TW 103137021A TW I642286 B TWI642286 B TW I642286B
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digital
effect transistor
analog converter
voltage
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莫哈瑪德 黑克麥特
艾米爾 艾米爾坎尼
Original Assignee
南韓商三星顯示器有限公司
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Publication date
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Abstract

一種預測性決策回饋等化器，其利用一或多個場效電晶體(FET)之本體偏壓為一預測性分支提供一補償。在一個實施例中，該預測性決策回饋等化器之一預測性分支包含由呈一差分放大器配置形式之二場效電晶體構成之一差分放大器，且一或二個場效電晶體之主體偏壓被控制成在該差分放大器中提供一補償。在一個實施例中，用於驅動一數位-類比轉換器(DAC)電阻器之一電流數位-類比轉換器用於提供本體偏壓，且包含一副本電路之一回饋電路用於控制該電流數位-類比轉換器之電流源之偏壓，該副本電路形成最大可能之數位-類比轉換器輸出電壓。

Description

用於預測性決策回饋等化器之本體偏壓式截剪器設計 【優先權聲明】
本申請案主張於2013年10月31日提出申請且名稱為「用於預測性決策回饋等化器之本體偏壓式截剪器設計(BODY-BIASED SLICER DESIGN FOR PREDICTIVE DECISION FEEDBACK EQUALIZERS)」之臨時專利申請案第61/898,421號之優先權及權利，該臨時專利申請案之全部內容以引用方式併入本文。
以下說明係關於經由一非理想(例如，有損耗)通道傳輸數位資料，更具體而言，係關於用於減輕因經由一非理想通道進行傳輸而造成之符碼間干擾之一預測性決策回饋等化器。
高速數位資料鏈路可能會遭受符碼間干擾，尤其在其中於傳輸通道中存在損耗、反射或其他瑕疵之情況下。符碼間干擾可具有如下效應：在一給定時鐘週期期間所接收之訊號係為在對應時鐘週期期間在發射器處發射之位元以及在許多先前時鐘週期期間所發射之各位元之一線性組合。符碼間干擾效應可利用被稱為決策回饋等化(decision feedback equalization；DFE)之一技術來減輕，該技術涉及在每一時鐘週期期間以在許多先前時鐘週期期間所接收之各位元之一線性組合來校正取樣點處之接收訊號。
先前剛剛接收之位元(被稱為第一分支)之貢獻可利用被稱為預測性決策回饋等化(預測性DFE，也可被稱為臆測性DFE或環路展開DFE)之一技術而產生，在此項技術中計算二個校正項，其中一個對應於所接收之1、而另一個對應於在先前剛剛接收之位元中所接收之0；一旦可獲得關於緊接前一時鐘週期所接收之位元之一二進制值，便接著利用一多工器(multiplexer)選擇該二校正項。
具體而言，一電流數位-類比轉換器(digital to analog converter；DAC)可用來將一電流添加至一用於對接收訊號進行取樣之鐘控比較器(clocked comparator)內之一比較器之輸出電流，該比較器可被構建成一差分對。添加至輸出端之電流利用正確之按比例縮放因子(scaling factor)有效地構建前一位元。此種方法具有若干缺點。一數位-類比轉換器會消耗功率，且因此其代表一電容式負載，進而限制電路之速度。
因此，需要一種用於提高速度並具有可接受之功率消耗之用於預測性回饋等化之系統。
在一預測性決策回饋等化器中，利用一或多個場效電晶體(field effect transistor；FET)之本體偏壓來為一預測性分支提供一補償。在一個實施例中，該預測性決策回饋等化器之一預測性分支包含由呈一差分放大器配置形式之二場效電晶體構成之一差分放大器，且一或二個場效 電晶體之主體偏壓被控制成在該差分放大器中提供一補償。在一個實施例中，用於驅動一數位-類比轉換器(DAC)電阻器之一電流數位-類比轉換器用於提供本體偏壓，且包含一副本電路之一回饋電路用於控制該電流數位-類比轉換器之電流源之偏壓，該副本電路形成最大可能之數位-類比轉換器輸出電壓。
根據本發明之一實施例，提供一種具有預測性決策回饋等化之接收器，該接收器包含：一第一差分放大器，包含一第一場效電晶體(FET)及一第二場效電晶體，該第一場效電晶體與該第二場效電晶體係以一差分對(differential pair)配置形式連接；以及一電壓模式數位-類比轉換器(DAC)，包含一第一數位-類比轉換器輸出端，該第一數位-類比轉換器輸出端連接至該第一場效電晶體之一主體端子(bulk terminal)；以及一數位-類比轉換器電壓限制電路，連接至該數位-類比轉換器。
在一個實施例中，該數位-類比轉換器包含：一數位-類比轉換器電阻器，複數個分支，以及一偏壓控制輸入端；且該數位-類比轉換器電壓限制電路包含：一參考電壓輸入端，連接至該第一差分放大器之一共用節點，以及一副本電路，具有一副本電壓輸出端，該副本電路包含該數位-類比轉換器之該等分支之一分支之一按比例縮放副本。
在一個實施例中，該數位-類比轉換器之各該分支包含一分支電流源。
在一個實施例中，該數位-類比轉換器之一第一分支之該分支電流源包含一場效電晶體，該場效電晶體具有一第一閘極寬度，該場效電晶體之該閘極連接至該數位-類比轉換器之該偏壓控制輸入端，且該數位-類比轉換器之該等分支之其餘分支之該等分支電流源包含閘極寬度為該第 一閘極寬度之2的遞增次冪倍之場效電晶體。
在一個實施例中，該副本電路包含串聯連接之一電流源副本場效電晶體、一開關電晶體副本場效電晶體、以及一副本電阻器。
在一個實施例中，該數位-類比轉換器之該等分支之各該分支電流源包含一場效電晶體，各該場效電晶體具有一閘極寬度；該副本電阻器之一電阻為該數位-類比轉換器電阻器之一電阻之k倍，其中k為一副本按比例縮放因子；以及該電流源副本場效電晶體之該閘極寬度為該數位-類比轉換器之該等分支之該等分支電流源之該等閘極寬度之和。
在一個實施例中，該偏壓電路包含一回饋放大器，該回饋放大器具有一第一輸入端及一第二輸入端，該第一輸入端連接至該副本電壓輸出端，且該第二輸入端連接至該參考電壓輸入端。
在一個實施例中，該回饋放大器用以在該第一輸入端處維持一電壓，該電壓實質相同於該第二輸入端處之一電壓。
在一個實施例中，該回饋放大器包含一輸出端，且該輸出端連接至一第一偏壓控制場效電晶體之一閘極，該第一偏壓控制場效電晶體與一第二偏壓控制場效電晶體串聯連接，該第二偏壓控制場效電晶體為二極體接法。
在一個實施例中，該第二偏壓控制場效電晶體用以在一電流鏡中作為一參考裝置(reference device)運作，該電流源副本場效電晶體及該數位-類比轉換器之該等分支電流源之該等場效電晶體係為該電流鏡中之鏡裝置。
在一個實施例中，該第一差分放大器之該第一場效電晶體及 該第二場效電晶體係為n通道場效電晶體；該第一場效電晶體之一源極連接至該第一差分放大器之該共用節點；以及該第二場效電晶體之一源極連接至該第一差分放大器之該共用節點。
在一個實施例中，該接收器包含該第一數位-類比轉換器輸出端及一第二數位-類比轉換器輸出端，該第二數位-類比轉換器輸出端連接至該第二場效電晶體之一主體端子。
在一個實施例中，該數位-類比轉換器之各該分支包含一分支電流源。
在一個實施例中，該數位-類比轉換器之一第一分支之該分支電流源包含一場效電晶體，該場效電晶體具有一第一閘極寬度，該場效電晶體之一閘極連接至該數位-類比轉換器之該偏壓控制輸入端，且該數位-類比轉換器之該等分支之其餘分支之該等分支電流源包含閘極寬度為該第一閘極寬度之2的遞增次冪倍之場效電晶體。
在一個實施例中，該副本電路包含串聯連接之一電流源副本場效電晶體、一開關電晶體副本場效電晶體、以及一副本電阻器。
在一個實施例中，該數位-類比轉換器之該等分支之各該分支電流源包含一場效電晶體，各該場效電晶體具有一閘極寬度；該副本電阻器之該電阻為該數位-類比轉換器電阻器之該電阻之k倍，其中k為一副本按比例縮放因子；以及該電流源副本場效電晶體之該閘極寬度為該數位-類比轉換器之該等分支之該等分支電流源之該等閘極寬度之和。
在一個實施例中，該偏壓電路包含一回饋放大器，該回饋放大器具有一第一輸入端及一第二輸入端，該第一輸入端連接至該副本電壓 輸出端，且該第二輸入端連接至該參考電壓輸入端。
在一個實施例中，該回饋放大器包含一放大器輸出端，且該放大器輸出端連接至一第一偏壓控制場效電晶體之一閘極，該第一偏壓控制場效電晶體係與一第二偏壓控制場效電晶體串聯連接，該第二偏壓控制場效電晶體係為二極體接法。
在一個實施例中，該接收器包含一第二差分放大器，該第二差分放大器包含一第一場效電晶體及一第二場效電晶體，該第一場效電晶體與該第二場效電晶體係以一差分對配置形式連接。
在一個實施例中，該第一數位-類比轉換器輸出端連接至該第二差分放大器之該第二場效電晶體之一主體端子，且該第二數位-類比轉換器輸出端連接至該第二差分放大器之該第一場效電晶體之一主體端子。
在一個實施例中，該接收器包含：一定時控制器，包含一數位輸出端；以及一驅動器積體電路(integrated circuit；IC)，包含：一積體電路輸入端；以及一接收機之一接收機輸入端，連接至該積體電路輸入端，該定時控制器之該數位輸出端連接至該驅動器積體電路之該積體電路輸入端。
110‧‧‧方形脈波
115‧‧‧非理想通道
120‧‧‧接收訊號
125‧‧‧校正訊號
210‧‧‧鐘控比較器
220‧‧‧移位暫存器
230‧‧‧分支
305‧‧‧鐘控比較器
310‧‧‧鐘控比較器
315‧‧‧多工器
410‧‧‧差分放大器
415‧‧‧閂鎖器
420‧‧‧電流數位-類比轉換器
510‧‧‧差分放大器
515‧‧‧閂鎖器
516‧‧‧第一時鐘輸入端
517‧‧‧第二時鐘輸入端
520‧‧‧共用節點/尾部
530‧‧‧第一端子
535‧‧‧場效電晶體
540‧‧‧場效電晶體
545‧‧‧第二場效電晶體
610‧‧‧n電流源
615‧‧‧開關場效電晶體
620‧‧‧開關場效電晶體
625‧‧‧第一數位-類比轉換器輸出端
630‧‧‧第二數位-類比轉換器輸出端
635‧‧‧第一電阻器
640‧‧‧第二電阻器
705‧‧‧副本電路
710‧‧‧副本場效電晶體
715‧‧‧開關電晶體副本場效電晶體
720‧‧‧副本電阻器
722‧‧‧副本電壓輸出端
725‧‧‧運算放大器
727‧‧‧非反向輸入端
728‧‧‧電流控制場效電晶體
730‧‧‧參考場效電晶體
805‧‧‧顯示器
810‧‧‧定時控制器
815‧‧‧驅動器積體電路
820‧‧‧非理想通道
C0~Cn‧‧‧殘餘量
參照說明書、申請專利範圍及附圖，將會領悟並理解本發明之該等及其他特徵及優點，其中：第1A圖係為輸入至一非理想(例如，有損耗)通道之一輸入訊號及來自該非理想通道之一輸出訊號之圖式，該等訊號表現出符碼間干擾效應； 第1B圖係為顯示表現出符碼間干擾效應之一訊號及其中已藉由根據本發明一實施例之回饋等化來減輕符碼間干擾效應之一訊號之曲線圖；第2圖係為用於直接決策回饋等化之一系統之示意圖；第3圖係為根據本發明一實施例用於預測性決策回饋等化之一系統之示意圖；第4圖係為用於在一截剪器之輸出端處利用一電流數位-類比轉換器(DAC)進行預測性決策回饋等化之系統之示意圖；第5圖係為根據本發明一實施例具有本體偏壓之一截剪器之示意圖；第6圖係為根據本發明一實施例用於提供本體偏壓之一電壓模式數位-類比轉換器之示意圖；第7圖係為根據本發明一實施例用於調節數位-類比轉換器偏壓之一電路之示意圖；以及第8圖係為根據本發明一實施例之一顯示器之方塊圖，該顯示器採用利用本體偏壓之預測性決策回饋等化。
下面結合附圖所述之詳細說明旨在作為對用於根據本發明所提供之預測性決策回饋等化器之一本體偏壓式截剪器設計之實例性實施例之一說明，而並非旨在代表可用以構造或利用本發明之僅有形式。說明書結合所示實施例闡述了本發明之特徵。然而，應理解，可藉由亦旨在包 含於本發明之精神及範圍內之不同實施例來達成相同或等效之功能及結構。如在本文中其他地方所示，相同之元件符號旨在指示相同之元件或特徵。
參照第1A圖，在一個實施例中，當由一發射器發射之一訊號係為一單個方形脈波110時，方形脈波110在經由一非理想(例如，有損耗)通道115傳送之後變成一接收訊號120，該接收訊號120具有與發射訊號不同之形狀。接收訊號120在主採樣時間處(即，在與接收器中對資料進行採樣之時間對應之時間處)具有一值C0，且由於非理想通道之不完美特性，發射脈波110之效應會持續若干採樣間隔，其中將殘餘訊號值稱為殘餘量C1、C2等。殘餘訊號因其在與對應於依序所發射之資料脈波之訊號相同之時間被接收並疊加於該訊號上，故會導致符碼間干擾。
參照第1B圖，在發射器中對發射脈波係為0或1作出決策之後，可利用決策回饋等化。一旦已作出此決策，便推斷發射脈波之形狀，計算出各取樣時間處之殘餘量，並且自依序所接收之訊號120減去計算出的殘餘量，以減小一已校正訊號125中之符碼間干擾效應。
參照第2圖，在相關技術實施例中，直接決策回饋等化藉由利用一鐘控比較器210並隨後利用一移位暫存器220處理接收訊號而達成。每一後續分支230(包含鐘控比較器之輸出端及移位暫存器之分支)包含在一先前取樣時間處所接收之位元。每一分支230被乘以對應於殘餘量之一常數，並被回饋及添加至接收訊號以自先前接收之位元抵消殘餘量。來自第一分支之路徑被稱為關鍵路徑，乃因沿此路徑之定時在一直接決策回饋等化電路之運作過程中提出最大挑戰：在此路徑中，先前位元被分解並乘以其分支值(C1)並且在一個單元間隔(unit interval；UI)中自電流輸入減 去。
參照第3圖，在根據一個相關技術實施例之一預測性決策回饋等化中，分別對應於已接收之0或1之二可能之結果係藉由將一不同補償值添加至電路之二分支中之輸入訊號並將每一結果轉換為二鐘控比較器305、310其中之每一者之一數位值而被預先計算出。一經在接收器中作出關於先前所接收位元係為0或1之一決策，便立即在一多工器315中選擇校正之結果。一預測性決策回饋等化可具有一或多個預測性分支。參照第4圖，可利用包含分別由場效電晶體(FET)構造而成之一差分放大器410、一閂鎖器415、及一電流數位-類比轉換器420之一電路來達成預先計算。差分放大器及閂鎖器係藉由時鐘之互補相位而進行時鐘控制以形成一鐘控比較器或「截剪器」，且電流數位-類比轉換器將一補償電流添加至差分放大器之輸出端。在此方法中使用之電流數位-類比轉換器消耗額外之功率，且由於第一分支可係為系統中之最大分支，因此由電流數位-類比轉換器至截剪器之連接所施加之寄生電容(parasitic capacitance)及對應之電路速度下降可能較為顯著。
參照第5圖，在一個實施例中，一預測性決策回饋等化電路利用如下發現：在一預測性決策回饋等化電路中，一預測性分支(例如，第一分支)不會主動地開關，因此沒有必要對一高速節點進行校正。在此實施例中，一截剪器包含一差分放大器510及一閂鎖器515。差分放大器510及閂鎖器515係由一第一時鐘輸入端516及一第二時鐘輸入端517處所供應之時鐘之互補相位來進行時鐘控制。一截剪器之差分放大器510中各電晶體其中之一或二者之第四端子或「主體(bulk)」端子用於執行第一分支補償，且第一分支不會直接位於資料路徑中。差分放大器510包含以一差分對配置 形式連接之二場效電晶體535、545，其中每一場效電晶體之一端子連接至一共用節點或「尾部」520。差分放大器補償係藉由提供一補償電壓作為施加至一或多個場效電晶體之第四端子之一偏壓來執行。該第四端子上之此偏壓或「本體偏壓」可以一單端(single-ended)方式施加，進而施加至差分放大器510之場效電晶體其中之一，或其可以一差分方式施加以確保電路中之對稱性，其中一第一偏壓施加至差分放大器510之第一場效電晶體535之第四端子530、且一第二補償偏壓施加至差分放大器510之第二場效電晶體545之第四端子540。
在一個實施例中，由第6圖所示之差分數位-類比轉換器產生一差分偏壓。在此數位-類比轉換器中，一組n個電流源610中之每一者提供一電流，其中n係為數位-類比轉換器之位元數目。每一電流源610包含一場效電晶體或由一場效電晶體組成；該等電流源場效電晶體之閘極連接至可在數位-類比轉換器之一偏壓控制輸入端處自外部提供之一數位-類比轉換器電流源偏置電壓。每一電流源場效電晶體之閘極寬度係等於該組中前一電流源場效電晶體之閘極寬度之二倍，俾使每一電流源610所提供之電流等於該組中前一電流源610之電流之二倍。電流源場效電晶體其中之最小者所具有之一閘極寬度被稱為單位電流源閘極寬度，且其所供應之一支路電流被稱為單位支路電流。每一電流源供給數位-類比轉換器之二支路，包含分別連接至第一數位-類比轉換器輸出端625及第二數位-類比轉換器輸出端630之一第一數位-類比轉換器開關電晶體(例如，開關場效電晶體615)及一第二數位-類比轉換器開關電晶體(例如，開關場效電晶體620)。每一支路中之開關場效電晶體可藉由各自之控制訊號而接通或關斷；該等控制訊號控制數位-類比轉換器之輸出端。在其他實施例中，串聯之各連續電流源中之電流比率可不同於2，或由電流源供應之電流可不形成一幾何級數。各 第一數位-類比轉換器支路全部連接至一第一電阻器635，且各第二數位-類比轉換器支路全部連接至一第二電阻器640，俾使在各該第一電阻器635及第二電阻器640中流動之總電流在二互補數位-類比轉換器輸出端625、630處產生各自之輸出電壓。在使用一單端數位-類比轉換器之一實施例中，每一數位-類比轉換器電流源610供給數位-類比轉換器之僅一個支路，每一支路包含一個開關場效電晶體，並且該等支路連接至一數位-類比轉換器電阻器，俾使在數位-類比轉換器之該等支路中流動之總電流在數位-類比轉換器輸出端處產生一電壓。在一個實施例中，差分數位-類比轉換器用於在預測性決策回饋等化電路之一個支路中提供一補償電壓，且同一差分數位-類比轉換器用於藉由在第二支路中使該二數位-類比轉換器輸出端至差分放大器中場效電晶體之第四端子之連接顛倒而在預測性決策回饋等化電路之另一支路中提供一相對補償。在一個實施例中，作為一本體偏壓所供應之補償電壓係由補償電壓源之另一來源或「補償電壓源」(其可係為一固定電壓源)來供應，而非由一數位-類比轉換器供應。
在一個實施例中，需要避免一場效電晶體裝置之主體之正向偏壓(forward biasing)。此可藉由以下方式達成：利用用於限制最大數位-類比轉換器輸出電壓之一電路或「數位-類比轉換器電壓限制電路」確保最大數位-類比轉換器之輸出電壓小於截剪器之尾部處之電壓、或至少確保最大數位-類比轉換器輸出電壓超過截剪器尾部電壓(tail voltage)之量小於一二極體壓降，俾使由主體之輕微正向偏壓造成之任何洩露電流較小。最大數位-類比轉換器輸出電壓對應於所有第一開關場效電晶體615被導通，或所有第二開關場效電晶體被導通，進而使最大數位-類比轉換器電流(由各電流源610提供之總電流)被驅動流經數位-類比轉換器電阻器635、640其中之一。第7圖例示根據一個實施例之一數位-類比轉換器電壓限制電路。在此電 路中，電流經由一副本電路705流至地，副本電路705包含串聯連接之一電流源副本場效電晶體710、一開關電晶體副本場效電晶體715、及一副本電阻器720或由串聯連接之電流源副本場效電晶體710、開關電晶體副本場效電晶體715、及副本電阻器720組成。電流源副本場效電晶體710之閘極連接至數位-類比轉換器中電流源場效電晶體之閘極(即，連接至數位-類比轉換器之偏壓控制輸入端)。電流源副本場效電晶體之閘極寬度係為單位電流源閘極寬度之(2n-1)/k倍，且開關電晶體副本場效電晶體715例如藉由使閘極如圖所示接地而被導通。此配置形式使一電流流經電流源副本場效電晶體710、開關電晶體副本場效電晶體715及副本電阻器720，該電流係等於最大數位-類比轉換器電流之1/k倍，其中k為一副本按比例縮放因子。副本電阻器720之電阻等於數位-類比轉換器電阻器635、640其中任一者之電阻之k倍，俾使副本電壓輸出端722處之電壓(即，整個副本電阻器720兩端之電壓降)係等於數位-類比轉換器之最大輸出電壓。電阻器連接至一運算放大器(operational amplifier；op-amp)725之反向輸入端，該運算放大器被配置作為一負回饋環路之一回饋放大器以用於控制數位-類比轉換器電流源控制電壓。回饋放大器725之非反向輸入端727用作一參考電壓輸入端，並連接至截剪器尾部520(第5圖)。回饋放大器725驅動用於控制流經一二極體接法參考場效電晶體730之電流之電流控制場效電晶體728之閘極。參考場效電晶體730係為一電流鏡之參考裝置，該電流鏡包含電流源副本場效電晶體710及數位-類比轉換器中之電流源場效電晶體作為鏡像(mirroring)裝置。
若作為回饋放大器725之反向輸入端處之電壓而存在於副本電路中之最大數位-類比轉換器輸出電壓開始超過截剪器尾部電壓，則回饋放大器之輸出將會下降，進而減小流經電流控制場效電晶體728之電流。此會減小流經參考場效電晶體730之電流，且因此，減小流經數位-類比轉換器 電流源場效電晶體及電流源副本場效電晶體710之電流；藉由此種方式，經由回饋放大器725進行之回饋會校正任何最大數位-類比轉換器輸出電壓升高超過截剪器尾部電壓之情況。
在運作過程中，一系統控制器可基於對非理想(例如，有損耗)通道之行為之量測或模擬而將數位-類比轉換器輸出設定為在運作前所確定之值，或者系統控制器可在運作期間憑經驗設定數位-類比轉換器通道，進而調整設定值(及決策回饋等化中之其他數位-類比轉換器之設定值)直至決策回饋等化之效能係為可接受的或可最佳化為止。若在所傳送資料上使用錯誤偵測碼，則例如可基於位元錯誤率來量測決策回饋等化之效能。可利用一梯度下降過程來發現一最小或可接受之位元誤差率。
截剪器尾部520處之電壓可能會由於其藉由由時鐘或輸入差分對之開關操作而控制之電晶體連接至地而波動。該等波動可能充分超過由回饋放大器725構建之控制環路之頻寬而具有很小之效應，或者其可藉由以一電容器將互補時鐘訊號耦合至截剪器尾部而被抑制，該電容器係經選擇以消除存在於截剪器尾部電壓中之高頻率波動。
由回饋放大器725構建之控制環路之增益及頻寬受若干因素影響，該等因素包含回饋放大器725之增益及頻寬以及副本電阻器之值。在一個實施例中，此環路之單位增益頻率被選擇成處於100千赫茲與10百萬赫茲之間，此足夠高以提供快速啟動，但不會高至損壞回路穩定性。
參見第8圖，在一個實施例中，一顯示器805包含一定時控制器810，定時控制器810用以經由一非理想(例如，有損耗)通道820將高速數位資料發送至驅動器積體電路(driver IC)815。驅動器積體電路接收受符碼間干擾影響之一訊號，並包含一接收器，該接收器係根據本發明一實 施例構造而成以減輕符碼間干擾之效應。
儘管本文中已具體闡述並例示了用於預測性決策回饋等化器之一本體偏壓式截剪器設計之實例性實施例，然而諸多潤飾及變形對於熟習此項技術者而言將顯而易見。舉例而言，儘管在所述及所示之電路中，在截剪器中使用n通道場效電晶體，且在電壓模式數位-類比轉換器中使用P通道場效電晶體，然而可採用在截剪器中使用p通道場效電晶體或在電壓模式數位-類比轉換器中使用n通道場效電晶體之互補電路。因此，應理解，除在本文中具體闡述者之外，亦可採用根據本發明原理構造而成之用於預測性決策回饋等化器之本體偏壓式截剪器設計。本發明亦限定於以下申請專利範圍及其等效範圍內。

Claims (21)

  1. 一種具有預測性決策回饋等化之接收器，該接收器包含：一第一差分放大器，包含一第一場效電晶體(field effect transistor；FET)及一第二場效電晶體，該第一場效電晶體與該第二場效電晶體係以一差分對(differential pair)配置形式連接；一電壓模式數位-類比轉換器(digital to analog converter；DAC)，包含一第一數位-類比轉換器輸出端，該第一數位-類比轉換器輸出端連接至該第一場效電晶體之一主體端子(bulk terminal)；以及一數位-類比轉換器電壓限制電路，連接至該數位-類比轉換器，其中，該數位-類比轉換器電壓限制電路包含：一副本電路，產生一副本電壓，該副本電壓等於一數位-類比轉換器最大輸出電壓；以及一回饋放大器，產生控制該數位-類比轉換器最大輸出電壓的一控制電壓，該控制電壓與該副本電壓及一差分對配置之一尾部電壓間之差成正比。
  2. 一種具有預測性決策回饋等化之接收器，該接收器包含：一第一差分放大器，包含一第一場效電晶體(field effect transistor；FET)及一第二場效電晶體，該第一場效電晶體與該第二場效電晶體係以一差分對(differential pair)配置形式連接；一電壓模式數位-類比轉換器(digital to analog converter；DAC)，包含一第一數位-類比轉換器輸出端，該第一數位-類比轉換器輸出端連接至該第一場效電晶體之一主體端子(bulk terminal)；以及一數位-類比轉換器電壓限制電路，連接至該數位-類比轉換器，其中，該數位-類比轉換器包含：一數位-類比轉換器電阻器，複數個分支，以及一偏壓控制輸入端；且其中該數位-類比轉換器電壓限制電路包含：一參考電壓輸入端，連接至該第一差分放大器之一共用節點，以及一副本電路(replica circuit)，具有一副本電壓輸出端，該副本電路包含該數位-類比轉換器之該等分支之一分支之一按比例縮放副本。
  3. 如請求項2所述之接收器，其中該數位-類比轉換器之各該分支包含一分支電流源。
  4. 如請求項3所述之接收器，其中該數位-類比轉換器之一第一分支之該分支電流源包含一場效電晶體，該場效電晶體具有一第一閘極寬度，該場效電晶體之該閘極連接至該數位-類比轉換器之該偏壓控制輸入端，且該數位-類比轉換器之該等分支之其餘分支之該等分支電流源包含閘極寬度為該第一閘極寬度之2的遞增次冪倍之場效電晶體。
  5. 如請求項3所述之接收器，其中該副本電路包含串聯連接之一電流源副本場效電晶體、一開關電晶體副本場效電晶體以及一副本電阻器。
  6. 如請求項5所述之接收器，其中：該數位-類比轉換器之該等分支之各該分支電流源包含一場效電晶體，各該場效電晶體具有一閘極寬度；該副本電阻器之一電阻為該數位-類比轉換器電阻器之一電阻之k倍，其中k為一副本按比例縮放因子；以及該電流源副本場效電晶體之該閘極寬度為該數位-類比轉換器之該等分支之該等分支電流源之該等閘極寬度之和。
  7. 如請求項5所述之接收器，其中：該數位-類比轉換器電壓限制電路包含一回饋放大器，該回饋放大器具有一第一輸入端及一第二輸入端，該第一輸入端連接至該副本電壓輸出端，且該第二輸入端連接至該參考電壓輸入端。
  8. 如請求項7所述之接收器，其中該回饋放大器用以在該第一輸入端維持一電壓，該電壓實質相同於該第二輸入端之一電壓。
  9. 如請求項8所述之接收器，其中該回饋放大器包含一輸出端，且該輸出端連接至一第一偏壓控制場效電晶體之一閘極，該第一偏壓控制場效電晶體與一第二偏壓控制場效電晶體串聯連接，該第二偏壓控制場效電晶體為二極體接法。
  10. 如請求項9所述之接收器，其中該第二偏壓控制場效電晶體用以在一電流鏡中作為一參考裝置(reference device)運作，該電流源副本場效電晶體及該數位-類比轉換器之該等分支電流源之該等場效電晶體為該電流鏡中之鏡裝置。
  11. 如請求項10所述之接收器，其中：該第一差分放大器之該第一場效電晶體及該第二場效電晶體為n通道場效電晶體；該第一場效電晶體之一源極連接至該第一差分放大器之該共用節點；以及該第二場效電晶體之一源極連接至該第一差分放大器之該共用節點。
  12. 如請求項2所述之接收器，其中該數位-類比轉換器為一差分數位-類比轉換器，該差分數位-類比轉換器包含該第一數位-類比轉換器輸出端及一第二數位-類比轉換器輸出端，該第二數位-類比轉換器輸出端連接至該第二場效電晶體之一主體端子。
  13. 如請求項12所述之接收器，其中該數位-類比轉換器之各該分支包含一分支電流源。
  14. 如請求項13所述之接收器，其中該數位-類比轉換器之一第一分支之該分支電流源包含一場效電晶體，該場效電晶體具有一第一閘極寬度，該場效電晶體之一閘極連接至該數位-類比轉換器之該偏壓控制輸入端，且該數位-類比轉換器之該等分支之其餘分支之該等分支電流源包含閘極寬度為該第一閘極寬度之2的遞增次冪倍之場效電晶體。
  15. 如請求項13所述之接收器，其中該副本電路包含串聯連接之一電流源副本場效電晶體、一開關電晶體副本場效電晶體以及一副本電阻器。
  16. 如請求項15所述之接收器，其中：該數位-類比轉換器之該等分支之各該分支電流源包含一場效電晶體，各該場效電晶體具有一閘極寬度；該副本電阻器之該電阻為該數位-類比轉換器電阻器之該電阻之k倍，其中k係為一副本按比例縮放因子；以及該電流源副本場效電晶體之該閘極寬度為該數位-類比轉換器之該等分支之該等分支電流源之該等閘極寬度之和。
  17. 如請求項15所述之接收器，其中：該數位-類比轉換器電壓限制電路包含一回饋放大器，該回饋放大器具有一第一輸入端及一第二輸入端，該第一輸入端連接至該副本電壓輸出端，且該第二輸入端連接至該參考電壓輸入端。
  18. 如請求項17所述之接收器，其中該回饋放大器包含一放大器輸出端，且該放大器輸出端連接至一第一偏壓控制場效電晶體之一閘極，該第一偏壓控制場效電晶體與一第二偏壓控制場效電晶體串聯連接，該第二偏壓控制場效電晶體為二極體接法。
  19. 如請求項12所述之接收器，更包含一第二差分放大器，該第二差分放大器包含一第一場效電晶體及一第二場效電晶體，該第一場效電晶體與該第二場效電晶體係以一差分對配置形式連接。
  20. 如請求項19所述之接收器，其中該第一數位-類比轉換器輸出端連接至該第二差分放大器之該第二場效電晶體之一主體端子，且該第二數位-類比轉換器輸出端連接至該第二差分放大器之該第一場效電晶體之一主體端子。
  21. 一種顯示器，包含：一定時控制器，包含一數位輸出端；以及一驅動器積體電路(integrated circuit；IC)，包含：一積體電路輸入端；以及一如請求項1所述之接收器，該接收器之一輸入端連接至該積體電路輸入端，該定時控制器之該數位輸出端連接至該驅動器積體電路之該積體電路輸入端。
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