TWI565240B - 阻抗碼產生電路、包括該電路之半導體裝置、及用來設定終端阻抗之方法 - Google Patents

Description

阻抗碼產生電路、包括該電路之半導體裝置、及用來設定終端阻抗之方法

本發明之例示性實施例係關於一種阻抗碼產生電路，其產生用於阻抗匹配之阻抗碼。

本申請案主張2010年5月25日申請之韓國專利申請案第10-2010-0048428號之優先權，該案以引用之方式併入本文中。

多種半導體裝置藉由積體電路晶片來實施。此等半導體裝置併入於諸如個人電腦、伺服器及工作站之多種電子產品中。在大多數狀況下，半導體裝置包括：接收電路，其經組態以經由輸入墊接收各種外部信號，及輸出電路，其經組態以將多種內部信號經由輸出墊提供至外部電路。

隨著電子產品之操作速度的增加，在半導體裝置之間轉移之信號的擺幅寬度逐漸減小以便最小化信號轉移所必要之延遲時間。然而，隨著信號之擺幅寬度減小，外部雜訊之影響增加，且在介面端子處歸因於阻抗失配之信號反射變得更加嚴重。阻抗失配通常由外部雜訊或供電電壓、操作溫度或製造過程之變化造成。阻抗失配可能使得難以高速地轉移資料，且可能使自半導體裝置之資料輸出端子所輸出之輸出資料失真。因此，在半導體裝置之接收電路經由輸入端子接收失真輸出信號的情況下，可能頻繁發生輸入位準之設定/保持故障或不正確之判定。

為了解決以上問題，需要高速操作之記憶體裝置在積體電路晶片內部之墊之附近已採用阻抗匹配電路，其稱為信號終端電阻(on-die termination：ODT)裝置。在典型ODT方案中，藉由輸出電路在傳輸側執行源端接(source termination)，且藉由終端電路在接收側執行並聯端接，該終端電路與耦接至輸入墊之接收電路並聯耦接。

ZQ校準係指產生阻抗碼之程序，該等阻抗碼根據製程、電壓及溫度(PVT)條件之變化而改變。使用由於ZQ校準所產生之阻抗碼來調整終端阻抗值。一般而言，充當校準參考之外部電阻器耦接至的墊稱為ZQ墊。出於此原因，廣泛使用術語「ZQ校準」。

下文描述用於產生阻抗碼之阻抗碼產生電路及用於藉由使用所產生之阻抗碼來終止輸入/輸出節點之終端電路。

圖1為習知阻抗碼產生電路之圖。

參看圖1，習知校準電路包括上拉參考阻抗單元110、虛設參考阻抗單元120、下拉參考阻抗單元130、參考電壓產生單元102、比較單元103及104以及計數器單元105及106。

在習知校準電路之操作之後，比較單元103隨即比較校準節點B之電壓與參考電壓VREF。校準節點具有由連接至校準墊ZQ之外部電阻器101(在下文中，假定為120 Ω)與上拉參考阻抗單元110之間的分壓所產生之電壓。同時，自參考電壓產生單元102產生參考電壓VREF(通常，1/2*VDDQ)。由於比較，比較單元103產生向上/向下信號UP/DOWN。

計數器單元105接收向上/向下信號UP/DOWN以產生上拉阻抗碼PCODE<0:N>。所產生之上拉阻抗碼PCODE<0:N>藉由接通/斷開上拉參考阻抗單元110內部之並聯電阻器而調整上拉阻抗單元110之總阻抗值(根據二元權重來設計並聯電阻器之阻抗值)。上拉參考阻抗單元110之經調整總阻抗值再次影響校準節點B之電壓，且重複上述操作。因此，對上拉阻抗碼PCODE<0:N>計數直至上拉參考阻抗單元110之總阻抗值等於外部電阻器101之阻抗值。此操作稱為上拉校準操作。

由上述上拉校準操作產生之上拉阻抗碼PCODE<0:N>輸入至虛設參考阻抗單元120，且用以判定虛設參考阻抗單元120之總阻抗值。隨後，執行下拉校準操作。以與上拉校準操作類似之方式，使用比較單元104及計數器單元106執行下拉校準操作，使得節點A之電壓變得等於參考電壓VREF，亦即，下拉參考阻抗單元130之總阻抗值變得等於虛設參考阻抗單元120之總阻抗值。此操作稱為下拉校準。

由於上述ZQ校準操作而產生之阻抗碼PCODE<0:N>及NCODE<0:N>輸入至終端電路(見圖2)以調整終端阻抗值。

圖2為習知終端電路之圖。

終端電路係指接收自圖1之阻抗碼產生電路所產生之阻抗碼PCODE<0:N>及NCODE<0:N>且終止介面墊之電路。

終端電路包括上拉終端單元210及下拉終端單元220。終端電路可根據終端方案而以上拉終端單元210或下拉終端單元220來組態。

上拉終端單元210經設計具有與上拉參考阻抗單元110(見圖1)類似之組態，且接收上拉阻抗碼PCODE<0:N>。因此，上拉終端單元210可具有與上拉參考阻抗單元110相同之阻抗值。儘管上拉終端單元210可具有與上拉參考阻抗單元110相同之阻抗值(例如，240 Ω)，但該上拉終端單元210亦可藉由按比例調整來調整以具有其他阻抗(例如，120 Ω或60 Ω)。上拉終端啟用信號PU_EN為接通/斷開上拉終端單元210之信號。亦即，藉由上拉終端啟用信號PU_EN來判定上拉終端單元210之接通/斷開。藉由上拉阻抗碼PCODE<0:N>來判定接通之上拉終端單元210之阻抗值。

下拉終端單元220經設計具有與下拉參考阻抗單元130(見圖1)類似之組態，且接收下拉阻抗碼NCODE<0:N>。因此，下拉終端單元220可具有與下拉參考阻抗單元130相同之阻抗值。儘管下拉終端單元220可具有與下拉參考阻抗單元130相同之阻抗值(例如，240 Ω)，但該下拉終端單元220亦可藉由按比例調整來調整以具有其他阻抗(例如，120 Ω或60 Ω)。下拉終端啟用信號PD_EN為接通/斷開下拉終端單元220之信號。亦即，藉由下拉終端啟用信號PD_EN來判定下拉終端單元220之接通/斷開。藉由下拉阻抗碼NCODE<0:N>來判定接通之下拉終端單元220之阻抗值。

終端電路可用作輸出資料之輸出驅動器之主驅動器。當啟動上拉終端啟用信號PU_EN時，上拉終端單元210上拉終止介面墊(例如，DQ墊)，且經由介面墊輸出「高位準」資料。當啟動下拉終端啟用信號PD_EN時，下拉終端阻抗單元220下拉終止介面墊，且經由該介面墊輸出「低位準」資料。

由於圖1之阻抗碼產生電路之校準操作，產生阻抗碼PCODE<0:N>及NCODE<0:N>，且將其輸入至圖2之終端電路。圖2之終端電路試圖獲得匹配外部電路之阻抗的目標阻抗值。然而，圖2之終端電路之阻抗值可能變得大於或小於目標阻抗值。

當因圖1之阻抗碼產生電路之錯誤而不正確地產生阻抗碼PCODE<0:N>及NCODE<0:N>時或當在終端電路之終端單元與阻抗碼產生電路之參考阻抗單元之間發生佈局差異(即使正確地產生阻抗碼PCODE<0:N>及NCODE<0:N>)時，發生此情形。由於不可能完全消除此等發生情形，故需要可調整阻抗碼值或終端電路之阻抗值的方法。

本發明之例示性實施例係針對一種可判定用於調整一阻抗值之一確切設定值以校正一阻抗值的電路及方法。

根據本發明之一例示性實施例，一種阻抗碼產生電路包括：一第一碼產生單元，其經組態以比較一校準節點之一電壓與一參考電壓且產生一第一阻抗碼；一碼修改單元，其經組態以藉由根據一設定值對該第一阻抗碼執行一運算而產生一經修改之阻抗碼；及一第二碼產生單元，其經組態以基於該經修改之阻抗碼產生一第二阻抗碼。

該第一碼產生單元可為一上拉碼產生單元，該第一阻抗碼可為一第一上拉阻抗碼，該經修改之阻抗碼可為一第二上拉阻抗碼，該第二碼產生單元可為一下拉碼產生單元，且該第二阻抗碼可為一下拉阻抗碼。

該碼修改單元可藉由將該設定值與該第一上拉阻抗碼相加或自該第一上拉阻抗碼減去該設定值來產生該第二上拉阻抗碼。該碼修改單元可包括：至少一熔絲電路，其經組態以儲存該設定值；及一相減/相加電路，其經組態以將該設定值與該第一上拉阻抗碼相加或自該第一上拉阻抗碼減去該設定值。

該熔絲電路可在啟動一測試模式信號時根據是否切斷該熔絲而輸出該設定值，且該熔絲電路可在撤銷啟動該測試模式信號時根據一外部輸入之信號而輸出該設定值。

根據本發明之另一例示性實施例，一種半導體裝置包括：一阻抗碼產生電路，其經組態以產生一阻抗碼；一碼修改單元，其經組態以藉由根據一設定值對該阻抗碼執行一運算而產生一經修改之阻抗碼；及一終端電路，其經組態以藉由使用依該經修改之阻抗碼判定之一阻抗值來終止一介面節點。

根據本發明之又一例示性實施例，一種用於設定一半導體裝置之一終端阻抗值之方法包括：啟用一阻抗碼產生電路以產生用於設定一阻抗值之一阻抗碼；藉由使用依該阻抗碼判定之一阻抗值終止一介面節點；藉由量測該介面節點之特性而判定是否匹配一阻抗；基於該量測將一設定值輸入至一半導體裝置；藉由根據該設定值對該阻抗碼執行一運算而產生一經修改之阻抗碼；藉由使用依該經修改之阻抗碼判定之一阻抗值終止該介面節點；藉由該介面節點之該特性而判定是否匹配該阻抗；及基於該判定程式化用於儲存該設定值之一熔絲電路。

下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式體現，且不應解釋為限於本文中所闡述之實施例。實情為，提供此等實施例，使得本發明將為詳盡且完整的，且將本發明之範疇充分傳達給熟習此項技術者。貫穿本發明，相同參考數字指代貫穿本發明各圖及實施例的相同零件。

圖3為根據本發明之一例示性實施例之阻抗碼產生電路之圖。

參看圖3，阻抗碼產生電路包括上拉碼產生單元310、碼修改單元320及下拉碼產生單元330。上拉碼產生單元310經組態以比較校準節點B之電壓與參考電壓VREF，且產生第一上拉阻抗碼PCODE<0:N>。碼修改單元320經組態以藉由回應於外部輸入之資訊(例如，TMC<0:N>、TM_EN及PUPB)對第一上拉阻抗碼PCODE<0:N>執行運算而產生第二上拉阻抗碼NPCODE<0:N>。下拉碼產生單元330經組態以基於第二上拉阻抗碼NPCODE<0:N>產生下拉阻抗碼NCODE<0:N>。

上拉碼產生單元310為在產生上拉阻抗碼PCODE<0:N>之阻抗產生電路內之單元。上拉碼產生單元310具有與習知上拉碼產生單元(見圖1)之組態類似之組態。亦即，上拉碼產生單元310包括比較單元311、計數器單元312及第一上拉參考阻抗單元313。上拉碼產生單元310之比較單元311比較校準節點B之電壓與參考電壓VREF。接著，計數器單元312對比較結果計數，且產生上拉阻抗碼PCODE<0:N>。將上拉阻抗碼PCODE<0:N>提供至第一上拉參考阻抗單元313及碼修改單元320。

碼修改單元320為新增特徵，其藉由使用一設定值對第一上拉阻抗碼PCODE<0:N>執行運算而產生第二上拉阻抗碼NPCODE<0:N>。該設定值可為自外部輸入之值或儲存於模式修改單元320中之值。術語「運算」係指將設定值與第一上拉阻抗碼PCODE<0:N>相加，或自第一上拉阻抗碼PCODE<0:N>減去設定值。因此，第二上拉阻抗碼NPCODE<0:N>可為將設定值與第一上拉阻抗碼PCODE<0:N>相加或自第一上拉阻抗碼PCODE<0:N>減去設定值之結果。該設定值為用於校正目標阻抗值與真實終端阻抗值之間的差之值，該目標阻抗值為圖2之終端電路的所要阻抗值。

下拉碼產生單元330為在產生下拉阻抗碼NCODE<0:N>之阻抗碼產生電路內之單元。下拉碼產生單元330具有與習知下拉碼產生單元(見圖1)之組態類似之組態。亦即，下拉碼產生單元330包括比較單元331、計數器單元332、第二上拉參考阻抗單元333及下拉參考阻抗單元334。下拉碼產生單元330之比較單元331比較節點A之電壓與參考電壓VREF。接著，計數器單元332對比較結果計數，且產生下拉阻抗碼NCODE<0:N>。在先前技術中，由於將第一上拉阻抗碼PCODE<0:N>輸入至第二上拉參考阻抗單元(圖1中之120)，故基於第一上拉阻抗碼PCODE<0:N>產生下拉阻抗碼NCODE<0:N>。然而，在本發明之一例示性實施例中，將第二上拉阻抗碼NPCODE<0:N>輸入至第二上拉參考阻抗單元333。因此，基於第二上拉阻抗碼NPCODE<0:N>產生下拉阻抗碼NCODE<0:N>。因此，由下拉碼產生單元330產生之下拉阻抗碼NCODE<0:N>變成反映設定值之碼。

圖4為圖3中所說明之碼修改單元320的圖。在本文中，「N」為任何正整數且用作用以指代複數個元件之指數。

參看圖4，碼修改單元320包括複數個熔絲電路及相減/相加電路420。儘管任何數目個熔絲電路可用於碼修改單元320中，但圖4展示碼修改單元320包括四個熔絲電路411至414之例示性組態。該複數個熔絲電路411至414經組態以儲存設定值FC<0:N+1>。在圖4中，N等於3，此係因為碼修改單元320包括四個熔絲電路411至414之故。相減/相加電路420經組態以將設定值FC<0:N+1>與第一上拉阻抗碼PCODE<0:N>相加或自第一上拉阻抗碼PCODE<0:N>減去設定值FC<0:N+1>，該第一上拉阻抗碼PCODE<0:N>亦輸入至相減/相加電路420。

當測試模式信號TM_EN處於非作用中時(例如，其具有邏輯低位準)，熔絲電路411至414根據是否切斷包括於熔絲電路411至414中之熔絲而輸出設定值FC<0:N+1>。當測試模式信號TM_EN處於作用中時(例如，其具有邏輯高位準)，熔絲電路411至414分別輸出外部輸入之值TMC<0:N+1>作為設定值FC<0:N+1>。

相減/相加電路420將設定值FC<0:N>與第一上拉阻抗碼PCODE<0:N>相加或自第一上拉阻抗碼PCODE<0:N>減去設定值FC<0:N>。設定值FC<N+1>判定相加或相減。舉例而言，當設定值FC<N+1>為「0」時，相減/相加電路420作為加法器而操作，其藉由將設定值FC<0:N>與第一上拉阻抗碼PCODE<0:N>相加而輸出第二上拉阻抗碼NPCODE<0:N>。在此狀況下，當設定值FC<N+1>為「1」時，相減/相加電路420作為減法器而操作，其藉由自第一上拉阻抗碼PCODE<0:N>減去設定值FC<0:N>而輸出第二上拉阻抗碼NPCODE<0:N>。

因而，碼修改單元320將設定值FC<0:N>與第一上拉阻抗碼PCODE<0:N>相加或自第一上拉阻抗碼PCODE<0:N>減去設定值FC<0:N>，且產生第二上拉阻抗碼NPCODE<0:N>。如上文所描述，設定值FC<0:N>各自可為自外部輸入之值或儲存於熔絲電路411至414中之值。

圖5為用於圖4之碼修改單元320中之熔絲電路的圖。為了方便起見，圖5僅說明熔絲電路411之例示性組態，然而，應理解，熔絲電路412至414可具有類似組態。

參看圖5，熔絲電路411包括熔絲501、電晶體502至505、反相器506、AND(及)閘507及OR(或)閘508。當啟動測試模式信號TM_EN至邏輯高位準時，由外部輸入之信號TMC<0>判定輸出信號FC<0>之邏輯值(在此狀況下，假定不切斷熔絲501)。當撤銷啟動測試模式信號TM_EN至邏輯低位準時，根據是否切斷熔絲501而判定輸出信號FC<0>之邏輯值。通電信號PUPB為在通電期間維持邏輯低位準且在通電期之後改變至邏輯高位準之信號。此外，供電電壓VDD可為在阻抗碼產生電路內所產生之電壓，或可自阻抗碼產生電路外部供應。

圖6為相減/相加電路420之圖，且圖7為包括於相減/相加電路420中之加法器的圖。為了方便起見，圖7僅說明圖6之加法器610之組態。應理解，相減/相加電路420之其他加法器可類似於加法器610而組態。

加法器610、620、630及640可如圖7所說明進行組態。參看圖7，IN1及IN2表示輸入端子，且CI表示供輸入攜載值之端子。S表示輸出端子，且CO表示供輸出攜載值之端子。相減/相加電路420根據以下表1之真值表而操作。

由於熟習此項技術者已知加法器610、620、630及640之內部組態，故省略其詳細描述。

參看圖6，相減/相加電路420包括複數個加法器610、620、630及640以及XOR(互斥或)閘611、621、631及641。XOR閘611、621、631及641各自對設定值FC<0:N>及設定值FC<N+1>中之一者執行XOR運算。如圖6所示，加法器610、620、630及640各自接收第一上拉阻抗碼PCODE<0:N>之部分及來自XOR閘611、621、631及641中之一者的輸出。在下文中，描述相減/相加電路420之例示性操作。

當設定值FC<N+1>(例如)為「0」時，相減/相加電路420藉由對第一上拉阻抗碼PCODE<0:N>與設定值FC<0:N>執行相加運算而輸出第二上拉阻抗碼NPCODE<0:N>。在此狀況下，當設定值FC<N+1>為「1」時，設定值FC<0:N>之互補值(例如，反相邏輯位準)輸入至加法器610、620、630及640之端子IN1。結果，在自第一上拉阻抗碼PCODE<0:N>減去設定值FC<0:N>時所獲得之值輸出為第二上拉阻抗碼NPCODE<0:N>。

圖8為根據本發明之另一例示性實施例之半導體裝置圖。

在圖3之例示性實施例中，說明在阻抗碼產生單元內部提供碼修改單元320之狀況。對比而言，在圖8之例示性實施例中，說明在阻抗碼產生電路810外部提供碼修改單元820之狀況。

參看圖8，半導體裝置包括阻抗碼產生電路810、碼修改單元820及終端電路830。阻抗碼產生電路810經組態以產生阻抗碼PCODE<0:N>及NCODE<0:N>。碼修改單元820經組態以藉由回應於外部輸入之資訊(例如，TMC<0:N>、TM_EN及PUPB)對阻抗碼PCODE<0:N>及NCODE<0:N>執行運算而產生經修改之阻抗碼NPCODE<0:N+1>及NNCODE<0:N>。終端電路830經組態以藉由使用由經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>判定之阻抗值來終止介面節點(耦接至介面墊之節點)。

阻抗碼產生電路810產生阻抗碼PCODE<0:N>及NCODE<0:N>。阻抗碼產生電路810可如圖1所說明進行組態，或可以各種方式進行修改，只要其產生阻抗碼PCODE<0:N>及NCODE<0:N>即可。

碼修改單元820藉由根據設定值對由阻抗碼產生電路810產生之阻抗碼PCODE<0:N>及NCODE<0:N>執行運算來產生經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>。設定值可由外部輸入之信號TMCP<0:N+1>及TMCN<0:N+1>或儲存於碼修改單元820中之值判定。用於修改阻抗碼PCODE<0:N>之設定值與用於修改阻抗碼NCODE<0:N>之設定值可為單獨的值。

碼修改單元820可具有與圖4之碼修改單元之組態實質上相同之組態。圖4之碼修改單元320具有修改一個碼PCODE<0:N>之組態，而圖8之碼修改單元820具有修改兩個碼PCODE<0:N>及NCODE<0:N>之組態。因此，圖8之碼修改單元820具有包括如圖4中組態之兩個碼修改單元的組態。由於熟習此項技術者可易於執行此修改，故省略其詳細描述。

終端電路830藉由使用經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>終止介面節點(其耦接至介面墊)。除了終端電路830接收經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>而非阻抗碼PCODE<0:N>及NCODE<0:N>之外，終端電路830可具有與圖2之習知終端電路之組態相同的組態。

參看圖8，碼修改單元820將由阻抗碼產生電路810產生之阻抗碼PCODE<0:N>及NCODE<0:N>校正至合適值。結果，經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>輸入至終端電路830，且用以判定終端電路830之阻抗值。因此，有可能使終端電路830之阻抗與外部電路之阻抗匹配。

儘管在圖8中使用兩個阻抗碼PCODE<0:N>及NCODE<0:N>，但半導體裝置亦可僅使用一個阻抗碼PCODE<0:N>或NCODE<0:N>。此係因為可根據半導體裝置之終端方案而僅在上拉方向或下拉方向上終止介面節點。因此，可組態半導體裝置，使得阻抗碼產生電路810產生一個阻抗碼PCODE<0:N>或NCODE<0:N>，碼修改單元820修改一個阻抗碼PCODE<0:N>或NCODE<0:N>之碼值，且終端電路830接收一個經修改之阻抗碼NPCODE<0:N>或NNCODE<0:N>並在上拉方向或下拉方向上終止介面節點(其耦接至介面墊)。

在下文中，描述一種藉由使用根據本發明之例示性實施例的阻抗碼產生電路及半導體裝置之組態來有效設定終端阻抗值的方法。

首先，在未設定設定值之此狀態中，阻抗碼產生電路810產生阻抗碼PCODE<0:N>及NCODE<0:N>，且終端電路830根據所產生之阻抗碼PCODE<0:N>及NCODE<0:N>終止介面節點(其耦接至介面墊)。在此狀態中，藉由量測介面節點(其耦接至介面墊)之特性(例如，阻抗)來判定是否校正電流阻抗匹配。檢查目標終端阻抗值與當前終端阻抗值之間的差。

接著，根據所量測的介面節點(其耦接至介面墊)之特性，自外部將值TMCP<0:N+1>及TMCN<0:N+1>輸入至半導體裝置。根據值TMCP<0:N+1>及TMCN<0:N+1>修改阻抗碼PCODE<0:N>及NCODE<0:N>以產生供應至終端電路830的經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>而非現有阻抗碼PCODE<0:N>及NCODE<0:N>。在終端電路830根據經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>終止介面節點(其耦接至介面墊)之後，再次量測介面節點(其耦接至介面墊)之特性。取決於該量測，可重複該過程。若量測指示介面節點之阻抗匹配，則自半導體裝置之外部輸入之值TMCP<0:N+1>及TMCN<0:N+1>為正確值。因此，可在包括於碼修改單元820中之熔絲電路中程式化等於外部輸入值TMCP<0:N+1>及TMCN<0:N+1>之值。當程式化熔絲電路(亦即，選擇性地切斷熔絲)時，儲存設定值FC<0:N+1>。在下文中，根據設定值FC<0:N+1>將經修改之阻抗碼NPCODE<0:N>及NNCODE<0:N>自動輸入至終端電路830，即使並不自外部輸入值TMCP<0:N+1>及TMCN<0:N+1>亦如此。

上文所描述之方法僅為利用圖8之組態之一實例。應理解，本發明並不限於利用參看圖4至圖8而描述之組態。

根據本發明之例示性實施例，可根據自半導體裝置之外部輸入的值或儲存於熔絲電路中之值減去或相加阻抗碼。因此，可在終端阻抗值不同於目標值時校正終端阻抗值。

儘管已關於特定實施例描述本發明，但熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下進行各種改變及修改。

101．．．外部電阻器

102．．．參考電壓產生單元

103．．．比較單元

104．．．比較單元

105．．．計數器單元

106．．．計數器單元

110．．．上拉參考阻抗單元

120．．．虛設參考阻抗單元

130．．．下拉參考阻抗單元

210．．．上拉終端單元

220．．．下拉終端單元

310．．．上拉碼產生單元

311．．．比較單元

312．．．計數器單元

313．．．第一上拉參考阻抗單元

320．．．碼修改單元

330．．．下拉碼產生單元

331．．．比較單元

332．．．計數器單元

333．．．第二上拉參考阻抗單元

334．．．下拉參考阻抗單元

411．．．熔絲電路

412．．．熔絲電路

413．．．熔絲電路

414．．．熔絲電路

420．．．相減/相加電路

501．．．熔絲

502．．．電晶體

503．．．電晶體

504．．．電晶體

505．．．電晶體

506．．．反相器

507．．．AND(及)閘

508．．．OR(或)閘

610．．．加法器

611．．．XOR(互斥或)閘

620．．．加法器

621．．．XOR(互斥或)閘

630．．．加法器

631．．．XOR(互斥或)閘

640．．．加法器

641．．．XOR(互斥或)閘

810．．．阻抗碼產生電路

820．．．碼修改單元

830．．．終端電路

A．．．節點

B．．．校準節點

CI．．．供輸入攜載值之端子

CO．．．供輸出攜載值之端子

IN1．．．輸入端子

IN2．．．輸入端子

S．．．輸出端子

ZQ．．．校準墊

圖1為習知阻抗碼產生電路之圖。

圖2為習知終端電路之圖。

圖3為根據本發明之一例示性實施例之阻抗碼產生電路之圖。

圖4為圖1之碼修改單元之圖。

圖5為熔絲電路之圖。

圖6為相減/相加電路之圖。

圖7為包括於相減/相加電路中之加法器之圖。

圖8為根據本發明之另一例示性實施例之半導體裝置之圖。

310．．．上拉碼產生單元

311．．．比較單元

312．．．計數器單元

313．．．第一上拉參考阻抗單元

320．．．碼修改單元

330．．．下拉碼產生單元

331．．．比較單元

332．．．計數器單元

333．．．第二上拉參考阻抗單元

334．．．下拉參考阻抗單元

ZQ．．．校準墊

Claims (15)

1. 一種阻抗碼產生電路，其包含：一上拉碼產生單元，其經組態以比較一校準節點之一電壓與一參考電壓且產生一第一上拉阻抗碼；一碼修改單元，其經組態以藉由根據一設定值對該第一上拉阻抗碼執行一運算而產生一第二上拉阻抗碼；及一下拉碼產生單元，其經組態以基於該第二上拉阻抗碼產生一下拉阻抗碼，其中該碼修改單元藉由將該設定值與該第一上拉阻抗碼相加或自該第一上拉阻抗碼減去該設定值而產生該第二上拉阻抗碼，及其中該碼修改單元包含：至少一熔絲電路，其經組態以儲存該設定值；及一相減/相加電路，其經組態以將該設定值與該第一上拉阻抗碼相加或自該第一上拉阻抗碼減去該設定值。
2. 如請求項1之阻抗碼產生電路，其中該至少一熔絲電路在啟動一測試模式信號時根據是否切斷該熔絲而輸出該設定值，且該至少一熔絲電路在撤銷啟動該測試模式信號時根據一外部輸入之信號而輸出該設定值。
3. 如請求項1之阻抗碼產生電路，其中該碼修改單元進一步包含一額外熔絲電路，該額外熔絲電路儲存判定執行該相減/相加電路之一相加運算或是一相減運算之一信號。
4. 如請求項1之阻抗碼產生電路，其中該設定值包含大於 或等於該第一上拉阻抗碼內之一值數目的一值數目。
5. 如請求項1之阻抗碼產生電路，其中該碼修改單元之熔絲電路之一數目等於該設定值之該值數目。
6. 如請求項1之阻抗碼產生電路，其中該相減/相加電路包含至少一XOR(互斥或)閘及至少一加法器。
7. 如請求項6之阻抗碼產生電路，其中加法器之一數目對應於該第一上拉阻抗碼內之一值數目。
8. 一種半導體裝置，其包含：一阻抗碼產生電路，其經組態以產生一阻抗碼；一碼修改單元，其經組態以藉由根據一設定值對該阻抗碼執行一運算而產生一經修改之阻抗碼；及一終端電路，其經組態以藉由使用依該經修改之阻抗碼判定之一阻抗值來終止一介面節點，其中該阻抗碼包含一第一上拉阻抗碼及一第二上拉阻抗碼，及藉由將該設定值與該第一上拉阻抗碼相加或自該第一上拉阻抗碼減去該設定值而產生該第二上拉阻抗碼，及其中該碼修改單元包含：至少一熔絲電路，其經組態以儲存該設定值；及一相減/相加電路，其經組態以將該設定值與該阻抗碼相加或自該阻抗碼減去該設定值。
9. 如請求項8之半導體裝置，其中該至少一熔絲電路在啟動一測試模式信號時根據是否切斷該熔絲而輸出該設定值，且該至少一熔絲電路在撤銷啟動該測試模式信號時 根據一外部輸入之信號而輸出該設定值。
10. 如請求項8之半導體裝置，其中該碼修改單元進一步包含一額外熔絲電路，該額外熔絲電路儲存判定執行該相減/相加電路之一相加運算或是一相減運算之一信號。
11. 如請求項8之半導體裝置，其中該阻抗碼包含判定一上拉阻抗值之一上拉阻抗碼。
12. 如請求項8之半導體裝置，其中該阻抗碼包含判定一下拉阻抗值之一下拉阻抗碼。
13. 如請求項8之半導體裝置，其中該阻抗碼包含：一上拉阻抗碼，其判定一上拉阻抗值；及一下拉阻抗碼，其判定一下拉阻抗值。
14. 如請求項13之半導體裝置，其中該終端電路包含經組態以將資料輸出至該介面節點之一輸出驅動器。
15. 如請求項14之半導體裝置，其中該碼修改單元修改該上拉阻抗碼以產生一經修改之上拉阻抗碼，且修改該下拉阻抗碼以產生一經修改之下拉阻抗碼，且該輸出驅動器在輸出高位準資料時藉由使用依該經修改之上拉阻抗碼判定之一阻抗值而上拉終止該介面節點，且該輸出驅動器在輸出低位準資料時藉由使用依該經修改之下拉阻抗碼判定之一阻抗值而下拉終止該介面節點。