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TWI546959B - 高速電晶體 - Google Patents

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TWI546959B
TWI546959B TW104101919A TW104101919A TWI546959B TW I546959 B TWI546959 B TW I546959B TW 104101919 A TW104101919 A TW 104101919A TW 104101919 A TW104101919 A TW 104101919A TW I546959 B TWI546959 B TW I546959B
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李鎭宇
鄒安傑
郭浩中
張俊彥
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國立交通大學
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Description

高速電晶體
本發明係有關一種高速電晶體(high electron mobility transistor，簡稱HEMT)，尤指一種以具有碳元素摻雜的AlN/GaN超晶格結構之高速電晶體。
高速電晶體在高功率及高頻應用領域中為一重要元件。如第1圖所示，先前技術中以AlGaN/GaN作為雙重磊晶層的高速電晶體1，包括一氮化鋁(AlN)層12，以及形成於該氮化鋁層12上的氮化鋁鎵(AlxGa1-xN)層13。該氮化鋁層12係形成於一例如為矽(Si)的基板11上，且該氮化鋁層12係用來減低基板11與氮化鋁鎵層13之間晶格不匹配的問題。先前技術中的氮化鋁鎵(AlxGa1-xN)層13之鋁含量x為介於1與0之間，且該氮化鋁鎵層13上更依序形成有氮化鎵緩衝層14、氮化鎵通道層15、阻障層16及氮化鎵覆蓋層17，該氮化鎵覆蓋層17上分別形成有源極171、汲極173和閘極172。
然而，先前技術中高速電晶體1之氮化鋁層12的厚度通常在100nm以下，因厚度太薄導致無法補償基板11與氮化鋁鎵層13之間的晶格不匹配，而易產生高的錯位缺陷 (Dislocation)，以致生長於該基板11上的氮化鎵(GaN)厚度超過1μm時會發生裂痕，且缺陷密度(defect density)超過109cm-2，導致磊晶薄膜阻抗變低，結晶品質無法有效提昇。換言之，先前技術的高速電晶體1仍具有大量的垂直漏電流，造成崩潰電壓降低之問題。
是以，如何提供一種可減少垂直漏電流，進而提昇崩潰電壓的高速電晶體，為此技術領域中亟待解決的課題之一。
為解決上述課題，本發明之一目的在於提供一種高速電晶體，包括：基板，形成於該基板上方之超晶格結構，以及形成於該超晶格結構上之電晶體磊晶結構，其中，該超晶格結構係由多對之氮化鋁(AlN)層與氮化鎵(GaN)層所交替層疊而成。
藉由本發明之高速電晶體包括了由多對碳元素摻雜之氮化鋁(AlN)與氮化鎵(GaN)所交替層疊而成的超晶格結構，使得該超晶格結構內部存在一個應力場，可使缺陷(defect)改變行進路線，減少缺陷之貫穿。此外，碳摻雜屬於p型摻雜，所產生的電洞可以有效補償背景電子，進而減少高速電晶體之垂直漏電流所造成的耗損，提昇高速電晶體之崩潰電壓、磊晶品質及磊晶薄膜阻抗。
1、2‧‧‧高速電晶體
11、21‧‧‧基板
12‧‧‧氮化鋁層
13‧‧‧氮化鋁鎵層
14‧‧‧氮化鎵緩衝層
15‧‧‧氮化鎵通道層
16‧‧‧阻障層
17‧‧‧氮化鎵覆蓋層
171、245‧‧‧源極
172、246‧‧‧閘極
173、247‧‧‧汲極
22‧‧‧外延層
221、222、223、224、225、226、227‧‧‧子層
23‧‧‧超晶格結構
231‧‧‧氮化鋁層
232‧‧‧氮化鎵層
24‧‧‧電晶體磊晶結構
241‧‧‧緩衝層
242‧‧‧通道層
243‧‧‧障壁層
244‧‧‧覆蓋層
第1圖為先前技術之高速電晶體之結構剖面示意圖；第2圖為本發明之高速電晶體之結構剖面示意圖； 第3圖為本發明之高速電晶體中基板與超晶格結構之間的外延層之結構剖面示意圖；第4圖為先前技術與本發明之高速電晶體之汲極-源極電流(IDS)對閘極-源極電壓(VGS)的變化比較圖；第5圖為先前技術與本發明之高速電晶體之閘極-源極電流(IGS)對汲極-源極電壓(VDS)的變化比較圖；第6圖係為先前技術與本發明之高速電晶體在不同閘極電壓時，汲極-源極電流(IDS)對汲極-源極電壓(VDS)的變化比較圖；以及第7圖係為先前技術與本發明之高速電晶體之汲極-源極電流(IDS)對汲極-源極電壓(VDS)的變化比較圖。
以下藉由特定之具體實施例加以說明本發明之實施方式，而熟悉此技術之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點和功效，亦可藉由其他不同的具體實施例加以施行或應用。
請參閱第2圖，本發明之高速電晶體2包括基板21、形成於該基板21上的外延層22、形成於該外延層22上的超晶格結構23(亦可稱為超晶格層)，以及形成於該超晶格結構23上的電晶體磊晶結構24(亦可稱為磊晶層)。
該基板21之材質可為藍寶石(Sapphire)、碳化矽(SiC)、氧化鋅(ZnO)、矽(Si)、氧化鎵(Ga2O3)或氮化鎵(GaN)，但本發明並不以此為限。以矽基板為例，在基板21上生長之前，先蝕刻該基板21，即先在比例為3： 1的硫酸(H2SO4)與雙氧水(H2O2)之溶液中煮沸15分鐘，接著浸泡在比例為1：10的氟化氫(HF)與水(H2O)之溶液中15秒，以移除基板21表面上自生氧化層(native oxide)。接著將基板21以1020-1050℃進行氫氣熱退火處理5至10分鐘，以移除表面鈍化層。完成上述處理後即可於基板21上依序形成外延層22、超晶格結構23及電晶體磊晶結構24。
該外延層22係由氮化鋁鎵(AlGaN)所構成。於一實施例中，該氮化鋁鎵(AlxGa1-xN)中之鋁含量x係為0≦x≦1，且該外延層22之厚度為160奈米的單層結構。
形成於該外延層22上的是超晶格結構23。所謂的超晶格(superlattices)，係指二種或多種材料所構成的週期性交替結構。而本發明高速電晶體2之超晶格結構23，係由氮化鋁(AlN)與氮化鎵(GaN)此二種材料所交替層疊而成。於一實施例中，該超晶格結構23係由多對之氮化鋁層231與氮化鎵層232所交替層疊而成，且交替層疊數最少為5對，最多為120對，惟交替層疊數可視實際需求予以增減，本發明並不限制交替層疊數之上限。每一對中的該氮化鋁層231之厚度為2至6奈米之間，最佳為4.5奈米；另每一對中的該氮化鎵層232之厚度為10至30奈米之間，最佳為20奈米，但本發明並不以此為限。
在本實施例中，該超晶格結構23中的氮化鋁層231或氮化鎵層232具有摻雜物，該摻雜物可為碳(C)、銻(Te)、鐵(Fe)、鎂(Mg)或鋅(Zn)。於一實施例中， 該摻雜物最佳為碳，且該摻雜物之摻雜濃度≧1x1016cm-3。
在本實施例中，係以氮化鋁層231先形成於該外延層22上、接著氮化鎵層232才形成於該氮化鋁層231上的順序來交替層疊，但本發明亦可以氮化鎵層232先形成於該外延層22上、接著氮化鋁層231才形成於該氮化鎵層232上的順序來交替層疊，本發明並不限制氮化鋁層231、氮化鎵層232形成在外延層22上的先後順序。
該電晶體磊晶結構24包括緩衝層241、通道層242、障壁層243以及覆蓋層244。該緩衝層241係形成於該超晶格結構23上，且由氮化鋁鎵(AlsGa1-sN)所構成，其中，該氮化鋁鎵之鋁含量s係為0≦s≦1。於一實施例中，該緩衝層241可具有碳(C)之摻雜物，或為無摻雜，本發明並不以此為限。該緩衝層241之厚度最佳為1.32μm。
該通道層242係形成於該緩衝層241上，且由無摻雜之氮化鎵(GaN)所構成。該通道層242之厚度最佳為0.3μm。該障壁層243係形成於該通道層242上，且由氮化鋁鎵(AlvGa1-vN)所構成，其中，該氮化鋁鎵的鋁含量v係為0.25，鎵含量為0.75，並形成厚度為20奈米的單層結構。
該覆蓋層244係形成於該障壁層243上，且該覆蓋層244上更分別形成有源極245、閘極246及汲極247。該覆蓋層244係由無摻雜之氮化鎵(GaN)所構成，且係形成厚度為2奈米的單層結構。
如前所述，基板21與超晶格結構23之間的外延層22 係為單層結構。於另一實施例中，該外延層22亦可為如第3圖所示之多層結構。如第3圖所示，該外延層22包括由氮化鋁鎵(AlxGa1-xN)所構成的複數子層221、222、223、224、225、226、227，以從該基板21側依序層疊至該超晶格結構23側，且各子層中的鋁含量x皆不相同。舉例而言，與基板21接置的子層221中氮化鋁鎵(AlxGa1-xN)之鋁含量x為1；子層222中氮化鋁鎵(AlxGa1-xN)之鋁含量x為0.75；子層223中氮化鋁鎵(AlxGa1-xN)之鋁含量x為0.56；子層224中氮化鋁鎵(AlxGa1-xN)之鋁含量x為0.43；子層225中氮化鋁鎵(AlxGa1-xN)之鋁含量x為0.34；子層226中氮化鋁鎵(AlxGa1-xN)之鋁含量x為0.18；子層227中氮化鋁鎵(AlxGa1-xN)之鋁含量x為0，而子層227上即接置超晶格結構23。因此，各子層中氮化鋁鎵(AlxGa1-xN)的鋁含量x係從基板21側的x=1階梯式漸變至超晶格結構23側的x=0。
上述實施例係以子層數為7的外延層22來作說明，本發明並不限制外延層22中的子層結構之層數。另本發明亦不限制各子層的厚度，例如子層221之厚度可為76奈米；子層222之厚度可為86奈米；子層223之厚度可為133奈米；子層224之厚度可為123奈米；子層225之厚度可為133奈米；子層226之厚度可為143奈米等等。此將使複數子層結構之外延層22的總厚度不會只有160奈米。而外延層22之目的是為了減少基板21對超晶格結構23的拉伸或張應力，使二者晶格匹配。
如第4圖所示，本發明之高速電晶體係以閥值電壓(threshold voltage)為-2V進行量測，而先前技術之高速電晶體係以閥值電壓為-2.6V進行量測。於汲極-源極電流(IDS)對閘極-源極電壓(VGS)的變化比較圖中可以發現，在汲極-源極電壓(VDS)為5V時，本發明之高速電晶體的操作電壓為-1.8V，而先前技術之高速電晶體的操作電壓為-2.8V。由此可證，本發明之高速電晶體確具有操作電壓下降的功效。
從第5圖可知，本發明之高速電晶體的垂直漏電流較少於先前技術之高速電晶體的垂直漏電流。再者，如第6圖所示，在閘極-源極電壓(VGS)為2V時，本發明之高速電晶體的電流密度為175mA/mm，明顯較高於先前技術之高速電晶體的130mA/mm之電流密度。此外，如第7圖所示，在1mA/mm的汲極-源極電流(IDS)時，本發明之高速電晶體的汲極-源極電壓(VDS)為1854V，明顯較高於先前技術之高速電晶體的800V，即本發明確實具有提昇崩潰電壓的功效。
藉由本發明之高速電晶體所具備之碳摻雜的AlN/GaN超晶格結構，來作為基板與電晶體磊晶結構之間的底層，能夠有效提昇磊晶品質與薄膜電阻率，減少垂直漏電流，提升高速電晶體的崩潰電壓。本發明之高速電晶體可確實將缺陷密度下降至107cm-2，且本發明之高速電晶體可適用所有成長方法，如金屬有機化學氣相磊晶(MOCVD)、氫化物氣相磊晶(HVPE)、分子束磊晶(MBE)或熱壁磊晶 (hot wall epitaxy)氮化鎵系列等。
上述實施形態僅為例示性說明本發明之技術原理、特點及其功效，並非用以限制本發明之可實施範疇，任何熟習此技術之人士均可在不違背本發明之精神與範疇下，對上述實施形態進行修飾與改變。然任何運用本發明所教示內容而完成之等效修飾及改變，均仍應為下述之申請專利範圍所涵蓋。而本發明之權利保護範圍，應如下述之申請專利範圍所列。
2‧‧‧高速電晶體
21‧‧‧基板
22‧‧‧外延層
23‧‧‧超晶格結構
231‧‧‧氮化鋁層
232‧‧‧氮化鎵層
24‧‧‧電晶體磊晶結構
241‧‧‧緩衝層
242‧‧‧通道層
243‧‧‧障壁層
244‧‧‧覆蓋層
245‧‧‧源極
246‧‧‧閘極
247‧‧‧汲極

Claims (12)

  1. 一種高速電晶體，包括：基板；超晶格結構，形成於該基板上方；以及電晶體磊晶結構，形成於該超晶格結構上；其中，該超晶格結構係由多對之氮化鋁(AlN)層與氮化鎵(GaN)層所交替層疊而成；其中，該基板與該超晶格結構之間復包括由氮化鋁鎵(AlxGa1-xN)所構成之外延層，且該氮化鋁鎵中之鋁含量x係為0≦x≦1；其中，該外延層係包括由氮化鋁鎵所構成的複數子層，以從該基板側依序層疊至該超晶格結構側，且各子層之該氮化鋁鎵(AlxGa1-xN)之鋁含量x係從該基板側的x=1階梯式漸變至該超晶格結構側的x=0。
  2. 如申請專利範圍第1項所述之高速電晶體，其中，該氮化鋁層或該氮化鎵層具有碳(C)、銻(Te)、鐵(Fe)、鎂(Mg)或鋅(Zn)之摻雜物，且該摻雜物之摻雜濃度≧1x1016cm-3。
  3. 如申請專利範圍第2項所述之高速電晶體，其中，該氮化鋁層與該氮化鎵層所交替層疊數為5至120對之間。
  4. 如申請專利範圍第3項所述之高速電晶體，其中，每一對中之該氮化鋁層之厚度為2至6奈米之間。
  5. 如申請專利範圍第3項所述之高速電晶體，其中，每 一對中之該氮化鎵層之厚度為10至30奈米之間。
  6. 如申請專利範圍第1項所述之高速電晶體，其中，該電晶體磊晶結構包括：緩衝層，形成於該超晶格結構上；通道層，形成於該緩衝層上；障壁層，形成於該通道層上；以及覆蓋層，形成於該障壁層上，且該覆蓋層上分別形成有源極、汲極及閘極。
  7. 如申請專利範圍第6項所述之高速電晶體，其中，該緩衝層係由氮化鋁鎵(AlsGa1-sN)所構成，且該氮化鋁鎵之鋁含量s係為0≦s≦1。
  8. 如申請專利範圍第7項所述之高速電晶體，其中，該緩衝層具有碳(C)之摻雜物或無摻雜，且該緩衝層之厚度為1.32μm。
  9. 如申請專利範圍第6項所述之高速電晶體，其中，該通道層係由無摻雜之氮化鎵(GaN)所構成，且該通道層之厚度為0.3μm。
  10. 如申請專利範圍第6項所述之高速電晶體，其中，該障壁層係由氮化鋁鎵(AlvGa1-vN)所構成，且該氮化鋁鎵之鋁含量v係為0.25，該障壁層之厚度為20奈米。
  11. 如申請專利範圍第6項所述之高速電晶體，其中，該覆蓋層係由無摻雜之氮化鎵(GaN)所構成，且該覆蓋層之厚度為2奈米。
  12. 如申請專利範圍第1項所述之高速電晶體，其中，該 基板之材質為藍寶石(Sapphire)、碳化矽(SiC)、氧化鋅(ZnO)、矽(Si)、氧化鎵(Ga2O3)或氮化鎵(GaN)。
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