[go: up one dir, main page]

TWI544626B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法 Download PDF

Info

Publication number
TWI544626B
TWI544626B TW104117732A TW104117732A TWI544626B TW I544626 B TWI544626 B TW I544626B TW 104117732 A TW104117732 A TW 104117732A TW 104117732 A TW104117732 A TW 104117732A TW I544626 B TWI544626 B TW I544626B
Authority
TW
Taiwan
Prior art keywords
semiconductor
source
protective layer
drain
epitaxial growth
Prior art date
Application number
TW104117732A
Other languages
English (en)
Other versions
TW201547019A (zh
Inventor
張簡旭珂
林子凱
鄭志成
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201547019A publication Critical patent/TW201547019A/zh
Application granted granted Critical
Publication of TWI544626B publication Critical patent/TWI544626B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

半導體元件及其形成方法
本揭露書係有關於半導體元件及其形成方法，且特別是有關於鰭式場效電晶體元件及其形成方法。
半導體積體電路(integrated circuit，IC)工業已經歷快速成長。半導體製程的持續演進已使得半導體元件具有更細微的結構及/或更高的集成度。功能性密度(即，每晶片面積所具有之內連元件數)已隨著特徵尺寸(即，使用製程所能製作之最小元件尺寸)之縮減而增加。尺寸縮小化之製程通常可藉著增加製作效率及減少相關費用而提供好處。
儘管材料與製程上已有開創性進展，縮小化平面元件(例如，金氧半場效電晶體元件，MOSFET)已遇挑戰。為了克服這些挑戰，電路設計者尋找新結構來增進效能，其造就了三維設計的發展，例如是鰭式場效電晶體(FinFETs)。鰭式場效電晶體被製作成具有延伸自基底之薄垂直鰭(thin vertical fin)(或鰭結構)。鰭式場效電晶體之通道(channel)係形成於此垂直鰭之中。鰭上提供有閘極以允許閘極自多邊控制通道。鰭式場效電晶體之優點可包括短通道效應(short channel effect)之減輕、漏電流之減少、及更高的電流量。
然而，由於特徵尺寸(feature size)持續縮小，製程 亦持續地變得更難以進行。因此，形成包含鰭式場效電晶體之可靠半導體元件更具挑戰性。
本揭露書之實施例提供一種半導體元件，包括：一半導體基底；一鰭結構，於該半導體基底之上；一閘極堆疊，覆蓋一部分的該鰭結構；一磊晶成長源極/汲極結構，於該鰭結構上，且鄰接該閘極結構；以及一半導體保護層，於該磊晶成長源極/汲極結構之上，其中該半導體保護層之一碳原子濃度大於該磊晶成長源極/汲極結構之一碳原子濃度。
本揭露書之實施例提供一種半導體元件，包括：一半導體基底；一第一鰭結構，於該半導體基底之上；一第一磊晶成長源極/汲極結構，於該第一鰭結構之上；一第二鰭結構，於該半導體基底之上；一第二磊晶成長源極/汲極結構，於該第二鰭結構之上；一第一半導體保護層，於該第一磊晶成長源極/汲極結構之上，其中該第一半導體保護層之一碳原子濃度大於該第一磊晶成長源極/汲極結構之一碳原子濃度；以及一第二半導體保護層，於該第二磊晶成長源極/汲極結構之上，其中該第二半導體保護層之一碳原子濃度大於該第二磊晶成長源極/汲極結構之一碳原子濃度。
本揭露書之實施例提供一種半導體元件的形成方法，包括：於一半導體基底上形成一鰭結構；於該半導體基底之上形成一閘極堆疊並覆蓋一部分的該鰭結構；於該鰭結構之上且鄰接該閘極堆疊磊晶成長源極/汲極結構；以及於該些源極/汲極結構之上形成一半導體保護層。半導體保護層包括 碳。
100‧‧‧半導體基底
102N1、102N2、102P1、102P2‧‧‧鰭結構
103‧‧‧隔離結構
104N、104P‧‧‧閘極堆疊
106‧‧‧閘極介電層
108‧‧‧閘極電極
110‧‧‧硬遮罩
112A‧‧‧間隔構件
112B‧‧‧支撐構件
113‧‧‧遮罩層
114‧‧‧凹陷
116N1、116N2‧‧‧源極/汲極結構
118、118’‧‧‧半導體保護層
119‧‧‧表面
120‧‧‧遮罩層
122‧‧‧間隔構件
124‧‧‧凹陷
126P1及126P2‧‧‧源極/汲極結構
128‧‧‧半導體保護層
302‧‧‧製程反應室
402‧‧‧介電層
404‧‧‧接觸孔
第1A-1F圖顯示根據一些實施例之半導體元件的製程立體圖。
第2A-9A圖顯示根據一些實施例之半導體元件的製程剖面圖。
第2B-9B圖顯示根據一些實施例之半導體元件的製程剖面圖。
第10圖顯示根據一些實施例之製程反應室的剖面圖。
第11圖顯示根據一些實施例之半導體元件的製程剖面圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同特徵。而本揭露書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書以下的內容敘述了將一第一特徵形成於一第二特徵之上或上方，即表示其包含了所形成的上述第一特徵與上述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本揭露書中不同範例可能使用重複的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
以下敘述了本揭露書的一些實施例。第1A-1F圖顯示根據一些實施例之半導體元件的製程立體圖。附加的處理可於第1A-1F圖所述之階段之前、之間、及/或之後提供。第2A-9A圖顯示根據一些實施例之半導體元件的製程剖面圖。例如，第2A-9A圖為沿第1A-1F圖之切線A-A的剖面圖。第2B-9B圖顯示根據一些實施例之半導體元件的製程剖面圖。例如，第2B-9B圖為沿第1A-1F圖之切線B-B的剖面圖。可於半導體元件中增加附加的構件。以下將敘述之一些構件可於不同的實施例中被置換或排除。
如第1A、2A、及2B圖所示，提供半導體基底100。在一些實施例中，半導體基底100為塊材半導體基底(bulk semiconductor substrate)。塊材半導體基底可為半導體晶圓，例如矽晶圓。在一些實施例中，半導體基底100包括元素半導體材料(例如，矽)或其他元素半導體材料，例如鍺。在一些其他實施例中，半導體基底100包括化合物半導體。化合物半導體可包括碳化矽、砷化鎵、砷化銦、磷化銦、其他適合的化合物半導體、或前述之組合。
在一些實施例中，半導體基底100為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底。絕緣層上覆半導體基底可藉著使用氧植入分離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、其他可應用方法、或前述之組合而製作。
在一些實施例中，半導體基底100包括各種摻雜區(未顯示)，其取決於半導體元件之設計需求。摻雜區例如包括p型井(p-type wells)及/或n型井(n-type wells)。在一些實施例中，摻雜區摻雜有p型摻質。例如，摻雜區摻雜有硼或BF2。在一些實施例中，摻雜區摻雜有n型摻質。例如，摻雜區摻雜有磷或砷。在一些實施例中，一些摻雜區為p型摻雜，而其他摻雜區為n型摻雜。
之後，於半導體基底100之上形成一或更多鰭結構(fin structures)。如第1A、2A、及2B圖所示，根據一些實施例，形成鰭結構102N1、102N2、102P1、及102P2。在一些實施例中，鰭結構102N1、102N2、102P1、及102P2係藉著蝕刻半導體基底100而形成。部分移除半導體基底100以形成凹陷(或溝槽)。可使用微影製程及蝕刻製程來形成凹陷。因此，於凹陷之間形成出了鰭結構102N1、102N2、102P1、及102P2。
如第1A、2A、及2B圖所示，根據一些實施例，於半導體基底100上形成一或更多隔離結構(isolation features)103。隔離結構103用以定義及電性隔離形成於半導體基底100中及/或上之各種元件構件(device elements)。在一些實施例中，隔離結構103圍繞鰭結構102N1、102N2、102P1、及102P2 之較下部分。鰭結構102N1、102N2、102P1、及102P2之較上部分突出於隔離結構103之頂表面。
在一些實施例中，隔離結構103包括淺溝槽隔離(shallow trench isolation，STI)結構、局部矽氧化(local oxidation of silicon，LOCOS)結構、其他適合的隔離結構、或前述之組合。在一些實施例中，每一隔離結構103具有多層結構(multi-layer structure)。在一些實施例中，隔離結構103係由介電材料所製成。介電材料可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(FSG)、低介電常數材料、其他適合的材料、或前述之組合。在一些實施例中，形成淺溝槽隔離襯層(STI liner)(未顯示)以減少半導體基底100與隔離結構103間之界面處的結晶缺陷。
在一些實施例中，於半導體基底100上沉積介電材料層。介電材料層覆蓋鰭結構102N1、102N2、102P1、及102P2。在一些實施例中，介電材料層係使用化學氣相沉積(chemical vapor deposition，CVD)製程、旋塗(spin-on)製程、其他可應用製程、或前述之組合而沉積。在一些實施例中，進行平坦化製程(例如，化學機械研磨(CMP)製程)以薄化介電材料層直至露出鰭結構102N1、102N2、102P1、及102P2。之後，進行蝕刻製程以移除介電材料層之較上部分，使得鰭結構102N1、102N2、102P1、及102P2突出於剩下的介電材料層。因此，形成了隔離結構103。這亦允許了於後續製程中選擇性處理鰭結構102N1、102N2、102P1、及102P2。
如第1A、2A、及2B圖所示，根據一些實施例，於 半導體基底100及鰭結構之上形成一或更多閘極堆疊(gate stacks)。例如，形成了閘極堆疊104N及104P。根據一些實施例，每一閘極堆疊104N及104P包括閘極介電層106及閘極電極108。在一些實施例中，每一閘極堆疊104N及104P包括硬遮罩(hard mask)110。硬遮罩110用以輔助閘極堆疊104N及104P之形成。在一些實施例中，硬遮罩110係由氧化矽、氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合所製成。在一些實施例中，硬遮罩110具有多層結構。
在一些實施例中，閘極介電層106係由氧化矽、氮化矽、氮氧化矽、具高介電常數之介電材料(high-k)、或前述之組合所製成。高介電常數材料例如包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其他適合的高介電常數材料、或前述之組合。在一些實施例中，閘極介電層106為虛置閘極介電層，其將在後續製程中移除。虛置閘極介電層例如為氧化矽層。
在一些實施例中，閘極電極108包括多晶矽、金屬材料、其他適合的導電材料、或前述之組合。在一些實施例中，閘極電極108為虛置閘極電極，且將以其他導電材料(例如，金屬材料)取代。虛置閘極電極例如由多晶矽所製成。
在一些實施例中，於半導體基底100及鰭結構102N1、102N2、102P1、及102P2之上沉積閘極介電材料及閘極電極層。在一些實施例中，閘極介電材料及閘極電極層係使用適合的沉積方法而相繼沉積。適合的沉積方法可包括化學氣相 沉積(CVD)製程、原子層沉積(ALD)製程、熱氧化製程、物理氣相沉積(PVD)製程、其他可應用製程、或前述之組合。之後，在硬遮罩110之輔助下，將閘極介電材料及閘極電極層圖案化以形成包含閘極介電層106及閘極電極108之閘極堆疊。
如第1B、3A、及3B圖所示，根據一些實施例，於閘極堆疊104P及鰭結構102P1及102P2上形成遮罩層113。因此，閘極堆疊104P及鰭結構102P1及102P2受到阻擋及保護，而免於在對鰭結構102N1及102N2進行後續製程期間受到負面影響。在一些實施例中，遮罩層113由介電材料所製成。介電材料可包括氮化矽、氮氧化矽、碳化矽、其他適合的介電材料、或前述之組合。
在一些實施例中，於半導體基底100、鰭結構102N1、102N2、102P1、及102P2、及閘極堆疊104N及104P之上沉積遮罩材料層。遮罩材料層可藉著使用化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、旋塗製程、其他可應用製程、或前述之組合而沉積。之後，藉著使用微影製程及蝕刻製程部分移除遮罩材料層。例如，於遮罩材料層上形成圖案化光阻層(未顯示)。蝕刻遮罩材料層之未被光阻層所覆蓋之部分。因此，形成出遮罩層113。
如第1B及3A圖所示，根據一些實施例，於閘極堆疊104N之側壁之上形成間隔構件(spacer elements)112A。間隔構件112A可用以在後續製程中輔助源極及汲極結構(或區域)之形成。在一些實施例中，間隔構件112A係由氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合所製成。
在一些實施例中，於半導體基底100、鰭結構102N1、102N2、102P1、及102P2、及閘極堆疊104N及104P之上沉積間隔層。間隔層可藉著使用化學氣相沉積製程、物理氣相沉積製程、旋塗製程、其他可應用製程、或前述之組合而沉積。之後，進行蝕刻製程(例如，非等向性蝕刻)以部分移除間隔層。因此，間隔層之在閘極堆疊104N之側壁上的餘留部分形成了間隔構件112A。
如第3A及3B圖所示，根據一些實施例，於鰭結構102N1及102N2之側壁上形成支撐構件(support elements)112B。支撐構件112B可用以在後續製程中輔助源極及汲極結構(或區)之成長。在一些實施例中，支撐構件112B係由氮化矽、氮氧化矽、碳化矽、其他適合的材料、或前述之組合所製成。
在一些實施例中，於半導體基底100、鰭結構102N1、102N2、102P1、及102P2、及閘極堆疊104N及104P之上沉積材料層。材料層可使用化學氣相沉積製程、物理氣相沉積製程、旋塗製程、其他可應用製程、或前述之組合而沉積。之後，進行蝕刻製程(例如，非等向性蝕刻製程)以部分移除材料層。因此，材料層之在鰭結構102N1及102N2之側壁上的餘留部分形成了支撐構件112B。
在一些實施例中，遮罩層113、間隔構件112A、及支撐構件112B為相同的介電層之部分。在一些實施例中，於半導體基底100、鰭結構102N1、102N2、102P1、及102P2、及閘極堆疊104N及104P之上沉積介電層。在一些實施例中，介電層係使用化學氣相沉積製程、物理氣相沉積製程、旋塗製程、其 他可應用製程、或前述之組合而沉積。在一些實施例中，介電層包括多層的子材料層(multiple sub-layers)。
之後，於介電層之在閘極堆疊104P與鰭結構102P1及102P2上之部分上形成圖案化光阻層(未顯示)。接著，進行非等向性蝕刻製程以將未被光阻層所覆蓋之介電層回蝕刻。因此，介電層之在閘極堆疊104N之側壁上的餘留部分形成了間隔構件112A。介電層之在鰭結構102N1及102N2之側壁上的餘留部分形成了支撐構件112B。介電層之在光阻層下的餘留部分形成了遮罩層113。在這些情形下，間隔構件112A、支撐構件112B、及遮罩層113係由相同的材料所製成。在一些實施例中，在形成間隔構件112A及支撐構件112B後，移除光阻層。
本揭露書之實施例具有許多變化而不受限於前述之實施例。在一些實施例中，未形成間隔構件112A。在一些其他實施例中，未形成支撐構件112B。在一些其他實施例中，既未形成間隔構件112A，也未形成支撐構件112B。
如第1B、4A、及4B圖所示，根據一些實施例，移除一部分的鰭結構102N1及102N2以降低鰭結構102N1及102N2並形成凹陷114。在凹陷化鰭結構102N1及102N2期間，鰭結構102P1及102P2受到遮罩層113之阻擋或保護。因此，鰭結構102P1及102P2免於受損。
在一些實施例中，鰭結構102N1及102N2被凹陷化至低於支撐構件112B之頂部的高度。在一些實施例中，鰭結構102N1及102N2被凹陷化至低於隔離結構103之頂表面的高度。在一些實施例中，使用蝕刻製程以形成凹陷114。然而，應注 意的是，本揭露書實施例具有許多變化。在一些其他實施例中，未部分移除鰭結構102N1及102N2以形成凹陷114。
如第1C、5A、及5B圖所示，根據一些實施例，於鰭結構102N1及102N2之上分別形成源極/汲極結構116N1及116N2。在一些實施例中，於凹陷114中磊晶成長半導體材料，並持續成長超出凹陷114以形成源極/汲極結構116N1及116N2。支撐構件112B可充當模板以控制源極/汲極結構116N1及116N2之成長。如第1C、5A、及5B圖所示，支撐構件112B覆蓋源極/汲極結構116N1及116N2之較低部分。在一些實施例中，支撐構件112B直接接觸源極/汲極結構116N1及116N2。
在一些實施例中，在成長源極/汲極結構116N1及116N2期間，鰭結構102P1及102P2受遮罩層113之阻擋或保護。因此，避免了半導體材料成長於鰭結構102P1及102P2之上。
在一些實施例中，源極/汲極結構116N1及116N2突出於支撐構件112B之上。源極/汲極結構116N1及116N2亦可被稱為隆起型源極/汲極結構(raised source and drain features)。在一些實施例中，源極/汲極結構116N1及116N2為應變結構(strained structures)。源極/汲極結構116N1及116N2對閘極堆疊104N下之通道區提供應力或應變以增進載子移動率，並提升元件效能。
在一些實施例中，源極/汲極結構116N1及116N2為n型半導體材料。源極/汲極結構116N1及116N2可包括磊晶成長矽(epitaxially grown silicon)、磊晶成長磷化矽(SiP)、或其他適合的磊晶成長半導體材料。源極/汲極結構116N1及116N2不 限於為n型半導體材料。在一些其他實施例中，源極/汲極結構116N1及116N2為p型半導體材料。例如，源極/汲極結構116N1及116N2可包括磊晶成長矽鍺。
在一些實施例中，源極/汲極結構116N1及116N2係藉著使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積製程(例如，氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(LPCVD)製程、及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程(molecular beam epitaxy process)、其他可應用製程、或前述之組合而形成。源極/汲極結構116N1及116N2之形成製程可使用氣態及/或液態前趨物，其可與其下之鰭結構102N1及102N2之成分有所反應。
在一些實施例中，源極/汲極結構116N1及116N2摻雜有一或更多的適合摻質。例如，源極/汲極結構116N1及116N2為摻雜有磷(P)、銻(Sb)、或其他適合的摻質之矽(Si)源極/汲極結構。或者，源極/汲極結構116N1及116N2為摻雜有硼(B)或其他適合的摻質之矽鍺(SiGe)源極/汲極結構。
在一些實施例中，源極/汲極結構116N1及116N2係於源極/汲極結構116N1及116N2之成長期間原位摻雜(doped in-situ)。在一些其他實施例中，源極/汲極結構116N1及116N2未於源極/汲極結構116N1及116N2之成長期間被摻雜。在形成源極/汲極結構116N1及116N2之後，源極/汲極結構116N1及116N2於後續製程中被摻雜。在一些實施例中，摻雜藉著使用離子佈植製程、電漿浸入離子植入製程(plasma immersion ion implantation process)、氣體源及/或固體源擴散製程、其他可應用製程、或前述之組合而達成。在一些實施例中，進一步對源極/汲極結構116N1及116N2進行退火製程(annealing process)以活化摻質。例如，進行快速熱退火製程(rapid thermal annealing process)。
如第1C、6A、及6B圖所示，根據一些實施例，於源極/汲極結構116N1及116N2之上形成半導體保護層118。半導體保護層118用以保護源極/汲極結構116N1及116N2，使免於在後續製程(例如，清潔製程及/或蝕刻製程)期間受損。因此，源極/汲極結構116N1及116N2之尺寸或形態可在後續的清潔製程及/或蝕刻製程之後維持。增進了半導體元件之效能與可靠度。
在一些實施例中，半導體保護層118包括碳。在一些實施例中，半導體保護層118之碳原子濃度(atomic concentration of carbon)大於源極/汲極結構116N1及116N2之碳原子濃度。在一些其他實施例中，碳原子濃度為約1%至約10%。在一些其他實施例中，碳原子濃度為約1.5%至約4%。在一些情形下，若碳原子濃度小於約1%，半導體保護層118可能無法承受後續的清潔製程及/或蝕刻製程。因此，其下之源極/汲極結構116N1及116N2可能受損。
在一些實施例中，半導體保護層118具有變化的(varying)或梯度的(gradient)濃度分布(concentration profile)。在一些實施例中，半導體保護層118之碳原子濃度沿著自半導體保護層118之表面119朝向源極/汲極結構116N1及116N2之方 向遞減。
在一些實施例中，源極/汲極結構116N1及116N2為n型半導體材料。在這些情形下，半導體保護層118可包括摻雜有碳之矽層或摻雜有碳之鍺層。在一些實施例中，源極/汲極結構116N1及116N2為p型半導體材料。在這些情形下，半導體保護層118可包括摻雜有碳之矽鍺層。
半導體保護層118之厚度應受精細地控制。在一些實施例中，半導體保護層118之厚度為約2奈米至約10奈米。在一些情形下，若半導體保護層118之厚度小於約2奈米，半導體保護層118可能無法使源極/汲極結構116N1及116N2免於受後續的清潔製程及/或蝕刻製程之傷害。在一些其他情形下，若半導體保護層118之厚度大於約10奈米，半導體元件之電性可能受到不利的影響。
然而，應注意的是，本揭露書之實施例不受限於前述之實施例。在一些其他實施例中，半導體保護層118之厚度為約0.5奈米至約15奈米。
在一些實施例中，半導體保護層118係磊晶成長於源極/汲極結構116N1及116N2上。因此，半導體保護層118直接接觸源極/汲極結構116N1及116N2。在一些實施例中，半導體保護層118覆蓋源極/汲極結構116N1及116N2之露出表面。在一些實施例中，半導體保護層118未覆蓋源極/汲極結構116N1及116N2之較低部分，其已被支撐構件112B所覆蓋。
在一些實施例中，半導體保護層118係藉著使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣 相沉積製程(例如，氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(LPCVD)製程、及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程(molecular beam epitaxy process)、其他可應用製程、或前述之組合而形成。半導體保護層118之形成製程可使用氣態及/或液態前驅物，其可與其下之源極/汲極結構116N1及116N2起反應。用以形成半導體保護層118之前驅物可包括SiH2Cl2、SiH4、Si2H6、Si3H8、GeH4、SiH3CH3、其他適合的前驅物、或前述之組合。藉著精細地調整製程參數，可根據需求改變半導體保護層118之成分。
在一些實施例中，源極/汲極結構116N1及116N2及半導體保護層118係於相同的製程反應室(process chamber)中原場形成(formed in-situ)。第10圖顯示根據一些實施例之製程反應室302的剖面圖。在一些實施例中，源極/汲極結構116N1及116N2及半導體保護層118皆於製程反應室302中形成。在一些實施例中，將顯示於第1B圖中之結構傳送進入製程反應室302，以形成源極/汲極結構116N1及116N2。在形成源極/汲極結構116N1及116N2之後，不將半導體基底100自製程反應室302移出。接著，改變製程參數(例如，前驅物氣體)以直接於源極/汲極結構116N1及116N2之露出表面上成長半導體保護層118。
如第1D、7A、及7B圖所示，根據一些實施例，於閘極堆疊104N、半導體保護層118、及支撐構件112B之上形成遮罩層120。遮罩層120具有開口，其露出在閘極堆疊104P及鰭結構102P1及102P2之上的遮罩層113。因此，閘極堆疊104N及半導體保護層118受到阻擋及保護，免於在鰭結構102P1及 102P2上進行後續製程期間受到不利影響。在一些實施例中，遮罩層120係由介電材料所製成。介電材料可包括氮化矽、氮氧化矽、碳化矽、其他適合的介電材料、或前述之組合。遮罩層120可藉著使用類似於形成遮罩層113之方法而形成。
之後，如第1D及7A圖所示，根據一些實施例，於閘極堆疊104P之側壁之上形成間隔構件122。間隔構件122之材質與形成方法可相似於間隔構件112A之材質與形成方法。例如，使用光阻層(未顯示)將遮罩層120圖案化。圖案化後之遮罩層120具有開口，其露出遮罩層113(請見第1C或6A圖)。在一些實施例中，進行非等向性蝕刻製程以部分移除遮罩層113。因此，形成了間隔構件122。在一些實施例中，由於有光阻層在，遮罩層120不會在形成間隔構件122期間被蝕刻，如第7B圖所示。之後，在一些實施例中，移除光阻層。
在一些實施例中，遮罩層113之原本位於鰭結構102P1及102P2之側壁上的部份在形成間隔構件122之後被移除。無支撐構件形成於鰭結構102P1及102P2之側壁上。然而，應注意的是，本揭露書之實施例不限於此。在一些其他實施例中，於鰭結構102P1及102P2之側壁上形成類似於支撐構件112B之支撐構件。
如第1D及7A圖所示，根據一些實施例，移除一部分的鰭結構102P1及102P2以降低鰭結構102P1及102P2並形成凹陷124。在凹陷化鰭結構102P1及102P2期間，源極/汲極結構116N1及116N2上之半導體保護層118受到遮罩層120之阻擋或保護，如第1D、7A、及7B圖所示。因此，半導體保護層118免 於受損。
在一些實施例中，鰭結構102P1及102P2被凹陷化至低於低於隔離結構103之頂部的高度。在一些實施例中，使用蝕刻製程以形成凹陷124。然而，應注意的是，本揭露書實施例具有許多變化。在一些其他實施例中，未部分移除鰭結構102P1及102P2以形成凹陷124。
如第1E及8A圖所示，根據一些實施例，於鰭結構102P1及102P2之上分別形成源極/汲極結構126P1及126P2。在一些實施例中，於凹陷124中及上磊晶成長半導體材料，以形成源極/汲極結構126P1及126P2。在一些實施例中，無支撐構件用以輔助源極/汲極結構126P1及126P2之成長。在一些其他實施例中，使用了支撐構件。
在一些實施例中，在成長源極/汲極結構126P1及126P2期間，半導體保護層118受遮罩層120之阻擋或保護。因此，避免了半導體材料成長於半導體保護層118之上。
在一些實施例中，源極/汲極結構126P1及126P2突出於隔離結構103之上。源極/汲極結構126P1及126P2亦可被稱為隆起型源極/汲極結構(raised source and drain features)。在一些實施例中，源極/汲極結構126P1及126P2為應變結構(strained structures)。源極/汲極結構126P1及126P2對閘極堆疊104P下之通道區提供應力或應變以增進載子移動率，並提升元件效能。
在一些實施例中，源極/汲極結構126P1及126P2為p型半導體材料。源極/汲極結構126P1及126P2可包括磊晶成長矽 鍺(epitaxially grown silicon germanium)。源極/汲極結構126P1及126P2不限於為p型半導體材料。在一些其他實施例中，源極/汲極結構126P1及126P2為n型半導體材料。例如，源極/汲極結構126P1及126P2可包括磊晶成長矽、磊晶成長磷化矽(SiP)、或其他適合的磊晶成長半導體材料。
在一些實施例中，源極/汲極結構126P1及126P2係藉著使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積製程(例如，氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(LPCVD)製程、及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程(molecular beam epitaxy process)、其他可應用製程、或前述之組合而形成。源極/汲極結構126P1及126P2之形成製程可使用氣態及/或液態前趨物，其可與其下之鰭結構102P1及102P2之成分有所反應。
在一些實施例中，源極/汲極結構126P1及126P2摻雜有一或更多的適合摻質。例如，源極/汲極結構126P1及126P2為摻雜有硼(B)或其他適合的摻質之矽鍺(SiGe)源極/汲極結構。或者，源極/汲極結構126P1及126P2為摻雜有磷(P)、銻(Sb)、或其他適合的摻質之矽(Si)源極/汲極結構。
在一些實施例中，源極/汲極結構126P1及126P2係於源極/汲極結構126P1及126P2之成長期間原位摻雜(doped in-situ)。在一些其他實施例中，源極/汲極結構126P1及126P2未於源極/汲極結構126P1及126P2之成長期間被摻雜。在形成源極/汲極結構126P1及126P2之後，源極/汲極結構126P1及126P2 於後續製程中被摻雜。在一些實施例中，摻雜藉著使用離子佈植製程、電漿浸入離子植入製程(plasma immersion ion implantation process)、氣體源及/或固體源擴散製程、其他可應用製程、或前述之組合而達成。在一些實施例中，進一步對源極/汲極結構126P1及126P2進行退火製程(annealing process)以活化摻質。例如，進行快速熱退火製程(rapid thermal annealing process)。
如第1E、8A、及8B圖所示，根據一些實施例，於源極/汲極結構126P1及126P2之上形成半導體保護層128。半導體保護層128用以保護源極/汲極結構126P1及126P2，使免於在後續製程(例如，清潔製程及/或蝕刻製程)期間受損。因此，源極/汲極結構126P1及126P2之尺寸或形態可在後續的清潔製程及/或蝕刻製程之後維持。增進了半導體元件之效能與可靠度。
在一些實施例中，相較於半導體保護層118，半導體保護層128覆蓋更大面積的源極/汲極結構126P1及126P2。在一些其他實施例中，形成了支撐構件(未顯示)以輔助源極/汲極結構126P1及126P2之形成。在這些情形下，半導體保護層128及118可皆覆蓋相似面積的相應源極/汲極結構。
在一些實施例中，半導體保護層128包括碳。在一些實施例中，半導體保護層128係由相似於半導體保護層118之材料所製成。在一些實施例中，半導體保護層118及128之材質相同。在一些其他實施例中，半導體保護層118及128之成分不同。在一些實施例中，半導體保護層118包括矽及碳。在一些 實施例中，半導體保護層128包括矽、碳、及鍺。
在一些實施例中，半導體保護層128具有變化的(varying)或梯度的(gradient)濃度分布(concentration profile)。在一些實施例中，半導體保護層128之碳原子濃度沿著自半導體保護層128之表面朝向源極/汲極結構126P1及126P2之方向遞減。
半導體保護層128之厚度應受精細地控制。在一些實施例中，半導體保護層128之厚度為約2奈米至約10奈米。在一些情形下，若半導體保護層128之厚度小於約2奈米，半導體保護層128可能無法使源極/汲極結構126P1及126P2免於受後續的清潔製程及/或蝕刻製程之傷害。在一些其他情形下，若半導體保護層128之厚度大於約10奈米，半導體元件之電性可能受到不利的影響。
然而，應注意的是，本揭露書之實施例不受限於前述之實施例。在一些其他實施例中，半導體保護層128之厚度為約0.5奈米至約15奈米。
在一些實施例中，半導體保護層128係磊晶成長於源極/汲極結構126P1及126P2上。因此，半導體保護層128直接接觸源極/汲極結構126P1及126P2。在一些實施例中，半導體保護層128覆蓋源極/汲極結構126P1及126P2之露出表面。在一些實施例中，半導體保護層128覆蓋在隔離結構103上之源極/汲極結構126P1及126P2的較低部分。
在一些實施例中，半導體保護層128係藉著使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣 相沉積製程(例如，氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(LPCVD)製程、及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程(molecular beam epitaxy process)、其他可應用製程、或前述之組合而形成。半導體保護層128之形成製程可使用氣態及/或液態前驅物，其可與其下之源極/汲極結構126P1及126P2起反應。用以形成半導體保護層128之前驅物可包括SiH2Cl2、SiH4、Si2H6、Si3H8、GeH4、SiH3CH3、其他適合的前驅物、或前述之組合。藉著精細地調整製程參數，可根據需求改變半導體保護層128之成分。在一些實施例中，源極/汲極結構126P1及126P2及半導體保護層128係於相同的製程反應室中原場形成。
之後，如第1F、9A、及9B圖所示，根據一些實施例，移除遮罩層120以露出閘極堆疊104N及半導體保護層118。在一些實施例中，使用蝕刻製程來移除遮罩層120。蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、或前述之組合。由於有半導體保護層118及128在，源極/汲極結構116N1、116N2、126P1及126P2受到保護而在蝕刻製程及/或其他相關清潔製程期間可免於受損或免於嚴重受損。增進了半導體元件之效能及可靠度。
之後，可進行各種製程以完成半導體元件之製作。這些製程例如包括接觸孔形成製程、金屬矽化製程、閘極置換製程、其他適合的製程、或前述之組合。這些製程可能涉及於源極/汲極結構116N1、116N2、126P1及126P2之上施加蝕刻劑及/或清潔化合物。在這些情形下，半導體保護層118及/或128可 保護其下之結構使免於損傷。增進了半導體元件之效能及可靠度。
在一些實施例中，一部分的半導體保護層118或128薄於半導體保護層118或128之其他部分。例如，半導體保護層118或128之由接觸孔(contact hole)所露出之部分可能較薄。半導體保護層118或128之露出部分可能在蝕刻製程及/或清潔製程之後受損或被消耗。因此，半導體保護層118或128之一些部分可能較薄。
第11圖顯示根據一些實施例之半導體元件的製程剖面圖。第11圖所示結構可藉著使用第1A-1F、2A-9A、及2B-9B圖所述之方法而形成。在一些實施例中，沉積介電層402並將之圖案化以形成接觸孔404。第11圖之右側顯示半導體保護層118之被介電層402所覆蓋的部分。第11圖之左側顯示半導體保護層(其標以標號118’)之被接觸孔404所露出之部分。在一些實施例中，半導體保護層118’之部分薄於半導體保護層118之被介電層402所覆蓋之部分。在這些情形下，半導體保護層118或128之一第一部分薄於半導體保護層118或128之一第二部分。在一些實施例中，第一部分在接觸孔之下。
然而，應注意的是，本揭露書之實施例不受限於前述之實施例。在一些實施例中，半導體保護層118之由接觸孔404所露出之部分的厚度大抵相等於半導體保護層118之未被接觸孔404所露出之部分。在這些情形下，形成接觸孔404之蝕刻及/或清潔製程大抵不傷害或消耗所露出之半導體保護層118。
本揭露書之實施例提供具有鰭結構(或隆起源極/汲極結構)之半導體元件的結構及形成方法。於鰭結構之上形成半導體保護層。半導體保護層可原場成長於鰭結構上。半導體保護層包括碳具有大於下方之鰭結構的碳原子濃度。半導體保護層可保護鰭結構使免於在後續製程(例如，蝕刻及/或清潔製程)期間受損或受嚴重損傷。因此，半導體元件之效能及可靠度獲得提升。
根據一些實施例，提供一種半導體元件。半導體元件包括半導體基底及於半導體基底上之鰭結構。半導體元件還包括覆蓋一部分的鰭結構之閘極堆疊及於鰭結構上且鄰接閘極結構之磊晶成長源極/汲極結構。半導體元件更包括於磊晶成長源極/汲極結構上之半導體保護層。半導體保護層之碳原子濃度大於磊晶成長源極/汲極結構之碳原子濃度。
根據一些實施例，提供一種半導體元件。半導體元件包括半導體基底及於半導體基底上之第一鰭結構。半導體元件還包括於第一鰭結構上之第一磊晶成長源極/汲極結構。半導體元件更包括於半導體基底上之第二鰭結構及於第二鰭結構上之第二磊晶成長源極/汲極結構。此外，半導體元件包括於第一磊晶成長源極/汲極結構上之第一半導體保護層，且第一半導體保護層之碳原子濃度大於第一磊晶成長源極/汲極結構之碳原子濃度。半導體元件更包括於第二磊晶成長源極/汲極結構上之第二半導體保護層，且第二半導體保護層之碳原子濃度大於第二磊晶成長源極/汲極結構之碳原子濃度。
根據一些實施例，提供半導體元件的形成方法。 方法包括於半導體基底上形成鰭結構，且於半導體基底之上形成閘極堆疊並覆蓋一部分的鰭結構。方法還包括於鰭結構之上且鄰接閘極堆疊磊晶成長源極/汲極結構。方法更包括於這些源極/汲極結構之上形成半導體保護層。半導體保護層包括碳。
以上概略說明了數個實施例的特徵，使所屬技術領域人士對於本揭露書的各種面向可更為容易理解。所屬技術領域人士應瞭解到，本揭露書可輕易作為其它製程或結構的設計或變化的基礎，以進行相同於所述實施例的目的及/或獲得相同的優點。所屬技術領域人士也可理解與上述等同的結構或製程並未脫離本揭露書之精神和保護範圍內，且在不脫離本揭露書之精神和範圍內，可作各種改變、置換、與變化。
100‧‧‧半導體基底
102N1、102N2‧‧‧鰭結構
103‧‧‧隔離結構
104N、104P‧‧‧閘極堆疊
106‧‧‧閘極介電層
108‧‧‧閘極電極
110‧‧‧硬遮罩
112A‧‧‧間隔構件
112B‧‧‧支撐構件
116N1、116N2‧‧‧源極/汲極結構
118‧‧‧半導體保護層
119‧‧‧表面
122‧‧‧間隔構件
126P1及126P2‧‧‧源極/汲極結構
128‧‧‧半導體保護層

Claims (19)

  1. 一種半導體元件，包括：一半導體基底；一鰭結構，於該半導體基底之上；一閘極堆疊，覆蓋一部分的該鰭結構；一磊晶成長源極/汲極結構，於該鰭結構上，且鄰接該閘極結構；以及一半導體保護層，於該磊晶成長源極/汲極結構之上，其中該半導體保護層之一碳原子濃度大於該磊晶成長源極/汲極結構之一碳原子濃度，且該半導體保護層之該碳原子濃度沿著自該半導體保護層之一表面朝向該磊晶成長源極/汲極結構之一方向遞減。
  2. 如申請專利範圍第1項所述之半導體元件，其中該半導體保護層直接接觸該磊晶成長源極/汲極結構。
  3. 如申請專利範圍第1項所述之半導體元件，其中該半導體保護層包括矽及碳。
  4. 如申請專利範圍第1項所述之半導體元件，其中該半導體保護層包括矽、碳、及鍺。
  5. 如申請專利範圍第1項所述之半導體元件，其中該半導體保護層之該碳原子濃度為1%至10%。
  6. 如申請專利範圍第1項所述之半導體元件，其中該磊晶成長源極/汲極結構為一n型半導體材料。
  7. 如申請專利範圍第1項所述之半導體元件，其中該磊晶成長源極/汲極結構為一p型半導體材料。
  8. 如申請專利範圍第1項所述之半導體元件，更包括支撐構件，覆蓋該磊晶成長源極/汲極結構之一較低部分，其中該支撐構件直接接觸該磊晶成長源極/汲極結構，且該支撐構件於該半導體保護層與該半導體基底之間。
  9. 如申請專利範圍第1項所述之半導體元件，其中該半導體保護層具有一第一部分及一第二部分，且該第一部分薄於該第二部分。
  10. 一種半導體元件，包括：一半導體基底；一第一鰭結構，於該半導體基底之上；一第一磊晶成長源極/汲極結構，於該第一鰭結構之上；一第二鰭結構，於該半導體基底之上；一第二磊晶成長源極/汲極結構，於該第二鰭結構之上；一第一半導體保護層，於該第一磊晶成長源極/汲極結構之上，其中該第一半導體保護層之一碳原子濃度大於該第一磊晶成長源極/汲極結構之一碳原子濃度；以及一第二半導體保護層，於該第二磊晶成長源極/汲極結構之上，其中該第二半導體保護層之一碳原子濃度大於該第二磊晶成長源極/汲極結構之一碳原子濃度。
  11. 如申請專利範圍第10項所述之半導體元件，其中該第一半導體保護層及該第二半導體保護層係由不同的材料所製成。
  12. 如申請專利範圍第10項所述之半導體元件，其中該第一半導體保護層或該第二半導體保護層之碳原子濃度為1%至 10%。
  13. 如申請專利範圍第10項所述之半導體元件，其中該第一半導體保護層之該碳原子濃度沿著自該第一半導體保護層之一表面朝向該第一磊晶成長源極/汲極結構之一方向遞減。
  14. 如申請專利範圍第10項所述之半導體元件，其中該第一磊晶成長源極/汲極結構為一n型半導體材料，而該第二磊晶成長源極/汲極結構為一p型半導體材料。
  15. 一種半導體元件的形成方法，包括：於一半導體基底上形成一鰭結構；於該半導體基底之上形成一閘極堆疊並覆蓋一部分的該鰭結構；於該鰭結構之上且鄰接該閘極堆疊磊晶成長源極/汲極結構；以及於該些源極/汲極結構之上形成一半導體保護層，其中該半導體保護層包括碳，且該半導體保護層之一碳原子濃度沿著自該半導體保護層之一表面朝向該些源極/汲極結構之一方向遞減。
  16. 如申請專利範圍第15項所述之半導體元件的形成方法，其中該半導體保護層係磊晶成長於該些源極/汲極結構上。
  17. 如申請專利範圍第15項所述之半導體元件的形成方法，其中該源極/汲極結構與該半導體保護層係於一相同的製程反應室之中原場形成。
  18. 如申請專利範圍第15項所述之半導體元件的形成方法，更包括： 於該半導體基底之上形成一第二鰭結構；於該半導體基底之上形成一第二閘極堆疊並覆蓋一部分的該第二鰭結構；在形成該些源極/汲極結構及該半導體保護層之前，阻擋該第二鰭結構；於該第二鰭結構之上且鄰接該第二閘極堆疊磊晶成長第二源極/汲極結構；以及在形成該些第二源極/汲極結構之前，阻擋該半導體保護層。
  19. 如申請專利範圍第18項所述之半導體元件的形成方法，更包括在阻擋該半導體保護層之後，於該些第二源極/汲極結構之上形成一第二半導體保護層。
TW104117732A 2014-06-12 2015-06-02 半導體元件及其形成方法 TWI544626B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462011386P 2014-06-12 2014-06-12
US14/483,900 US9502538B2 (en) 2014-06-12 2014-09-11 Structure and formation method of fin-like field effect transistor

Publications (2)

Publication Number Publication Date
TW201547019A TW201547019A (zh) 2015-12-16
TWI544626B true TWI544626B (zh) 2016-08-01

Family

ID=54706338

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104117732A TWI544626B (zh) 2014-06-12 2015-06-02 半導體元件及其形成方法

Country Status (5)

Country Link
US (2) US9502538B2 (zh)
KR (1) KR101718191B1 (zh)
CN (1) CN105280639B (zh)
DE (1) DE102014119659A1 (zh)
TW (1) TWI544626B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102072410B1 (ko) 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102176513B1 (ko) 2013-09-25 2020-11-09 인텔 코포레이션 Finfet 아키텍처용 고체-상태 확산 소스를 갖는 분리 웰 도핑
US9659827B2 (en) * 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
US9905641B2 (en) * 2015-09-15 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11222947B2 (en) 2015-09-25 2022-01-11 Intel Corporation Methods of doping fin structures of non-planar transistor devices
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
CN106920776B (zh) * 2015-12-25 2019-12-03 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
KR102526580B1 (ko) * 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10103262B2 (en) * 2016-01-12 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a finFET structure with high quality EPI film
US9508769B1 (en) * 2016-02-01 2016-11-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US9773911B2 (en) * 2016-02-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and fabricating method thereof
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
CN107275211B (zh) * 2016-04-06 2020-04-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10038094B2 (en) * 2016-05-31 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure and methods thereof
WO2018063335A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Tunneling transistors including source/drain regions employing carbon-based etch stop layer
US10679995B2 (en) * 2018-07-31 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN111162044B (zh) * 2018-11-08 2022-09-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法、半导体器件和电子装置
US11695055B2 (en) 2020-03-03 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layers for semiconductor devices

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8994104B2 (en) 1999-09-28 2015-03-31 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US6962843B2 (en) 2003-11-05 2005-11-08 International Business Machines Corporation Method of fabricating a finfet
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7009250B1 (en) 2004-08-20 2006-03-07 Micron Technology, Inc. FinFET device with reduced DIBL
US7067868B2 (en) 2004-09-29 2006-06-27 Freescale Semiconductor, Inc. Double gate device having a heterojunction source/drain and strained channel
KR100932821B1 (ko) * 2005-03-11 2009-12-21 아리조나 보드 오브 리전트스, 아리조나주의 아리조나 주립대 대행법인 게르마늄규소주석계 화합물, 주형 및 반도체 구조물
KR101264113B1 (ko) 2007-07-16 2013-05-13 삼성전자주식회사 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8609497B2 (en) 2010-02-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual EPI process for semiconductor device
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
JP2012146861A (ja) 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
JP2012190896A (ja) 2011-03-09 2012-10-04 Panasonic Corp 半導体装置及びその製造方法
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US20130200455A1 (en) 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
WO2013154842A1 (en) 2012-04-11 2013-10-17 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for finfet scheme
TWI556438B (zh) 2012-06-22 2016-11-01 聯華電子股份有限公司 多閘極場效電晶體及其製程
US10535735B2 (en) * 2012-06-29 2020-01-14 Intel Corporation Contact resistance reduced P-MOS transistors employing Ge-rich contact layer
US9136383B2 (en) * 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
KR20140052734A (ko) 2012-10-25 2014-05-07 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9406746B2 (en) * 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process

Also Published As

Publication number Publication date
US20150364579A1 (en) 2015-12-17
CN105280639A (zh) 2016-01-27
KR101718191B1 (ko) 2017-03-20
CN105280639B (zh) 2018-11-27
US9502538B2 (en) 2016-11-22
DE102014119659A1 (de) 2015-12-17
US20170069545A1 (en) 2017-03-09
TW201547019A (zh) 2015-12-16
US10037921B2 (en) 2018-07-31
KR20150143254A (ko) 2015-12-23

Similar Documents

Publication Publication Date Title
US12087643B2 (en) Structure and formation method of fin-like field effect transistor
TWI544626B (zh) 半導體元件及其形成方法
KR101920575B1 (ko) FinFET 디바이스의 구조체 및 형성 방법
US11710663B2 (en) Semiconductor device with fin structures
US9761723B2 (en) Structure and formation method of finFET device
US9490346B2 (en) Structure and formation method of fin-like field effect transistor
CN105990346A (zh) 具有衬底隔离和未掺杂沟道的集成电路结构
TW201624576A (zh) 半導體元件結構及其形成方法
TWI521709B (zh) 半導體結構及積體電路之製造方法