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KR102072410B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102072410B1
KR102072410B1 KR1020130093690A KR20130093690A KR102072410B1 KR 102072410 B1 KR102072410 B1 KR 102072410B1 KR 1020130093690 A KR1020130093690 A KR 1020130093690A KR 20130093690 A KR20130093690 A KR 20130093690A KR 102072410 B1 KR102072410 B1 KR 102072410B1
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 제1 핀과 제2 핀; 및 상기 제1 핀과 제2 핀 사이에 형성된 T자형의 필드 절연막을 포함하되, 상기 T자형의 필드 절연막의 상면과, 상기 제1 핀의 상면은 동일 평면에 위치할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 3차원 채널을 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다. FinFET 구조와 관련하여, 미국 등록 특허 US 7,425,500은 기판 상에 핀(fin), 게이트 전극 및 에피택셜 영역이 형성되는 것을 개시하고 있다.
본 발명이 해결하려는 과제는, 다수의 게이트의 높이를 균일하게 하여 동작 특성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 다수의 게이트의 높이를 균일하게 하여 동작 특성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 기판 상에 형성된 제1 핀과 제2 핀; 및 상기 제1 핀과 제2 핀 사이에 형성된 T자형의 필드 절연막을 포함하되, 상기 T자형의 필드 절연막의 상면과, 상기 제1 핀의 상면은 동일 평면에 위치한다.
상기 제1 핀 상에 형성된 게이트와, 상기 필드 절연막 상에 형성된 더미 게이트를 더 포함할 수 있다. 상기 게이트의 높이와, 상기 더미 게이트의 높이는 서로 동일할 수 있다. 상기 게이트와 상기 더미 게이트 사이의, 상기 제1 핀 내에 형성된 상승된(elevated) 소오스/드레인을 더 포함할 수 있다.
상기 필드 절연막은 제1 폭을 갖는 제1 절연막과, 상기 제1 절연막 상에 상기 제1 절연막과 연결되어 형성되고 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 절연막을 포함할 수 있다. 상기 제1 핀과 상기 제2 핀은 제1 방향으로 서로 나란하고, 상기 필드 절연막은 상기 제1 핀과 제2 핀 사이에, 상기 제1 방향과 다른 제2 방향으로 길게 연장되고, 상기 필드 절연막은 상기 제1 핀과 오버랩되는 영역의 폭과, 상기 제1 핀과 비오버랩되는 영역의 폭은 서로 동일할 수 있다. 상기 제2 절연막의 두께는 0.01Å 이상 300Å 이하일 수 있다.
상기 제1 핀의 표면에 형성되고, 상기 제1 핀의 측벽에서 상기 제1 핀의 안쪽으로 형성된 제1 리세스와, 상기 제2 핀의 표면에 형성되고, 상기 제2 핀의 측벽에서 상기 제2 핀의 안쪽으로 형성된 제2 리세스를 포함하고, 상기 필드 절연막은 상기 제1 리세스 및 상기 제2 리세스를 매립할 수 있다.
상기 필드 절연막은 상기 제1 핀의 측벽과, 상기 제2 핀의 측벽과 직접 접촉할 수 있다.
상기 제1 핀은 제1 단변과 제1 장변을 포함하고, 상기 제2 핀은 제2 단변과 제2 단변을 포함하고, 상기 필드 절연막은 상기 제1 장변과 상기 제2 장변과 접하는 제1 부분과, 상기 제1 단변 및 상기 제2 단변과 접하는 제2 부분을 포함하고, 상기 제1 부분은 I자형이고, 상기 제2 부분은 T자형일 수 있다.
상기 제2 부분의 높이는, 상기 제1 부분의 높이보다 높을 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 길이 방향으로 나란한 제1 핀과 제2 핀; 상기 제1 핀과 상기 제2 핀 사이에 형성된 T자형의 제1 필드 절연막; 길이 방향으로 나란한 제3 핀과 제4 핀; 및 상기 제3 핀과 상기 제4 핀 사이에 형성된 I자형의 제2 필드 절연막을 포함하고, 상기 T자형의 상기 제1 필드 절연막의 상면은, 상기 제1 핀의 상면과 동일 평면에 위치할 수 있다.
상기 I자형의 상기 제2 필드 절연막의 상면은, 상기 제3 핀의 상면과 동일 평면에 위치할 수 있다.
상기 T자형의 상기 제1 필드 절연막의 상면은, 상기 I자형의 상기 제2 필드 절연막의 상면과 동일 평면에 위치할 수 있다.
상기 제1 필드 절연막과 상기 제2 필드 절연막은 동일한 로직 영역 내에 위치할 수 있다.
상기 제1 필드 절연막과 상기 제2 필드 절연막은 동일한 SRAM 영역 내에 위치할 수 있다.
상기 제1 필드 절연막과 상기 제2 필드 절연막 중 어느 하나는 로직 영역 내에 배치되고, 다른 하나는 SRAM 영역 내에 위치할 수 있다.
상기 제1 필드 절연막 상에 형성된 제1 더미 게이트와, 상기 제2 필드 절연막 상에 형성된 제2 더미 게이트를 더 포함하고, 상기 제1 더미 게이트의 높이와 상기 제2 더미 게이트의 높이는 서로 동일할 수 있다.
상기 제1 필드 절연막은 제1 폭을 갖는 제1 절연막과, 상기 제1 절연막 상에 상기 제1 절연막과 연결되어 형성되고 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 절연막을 포함할 수 있다. 상기 제2 필드 절연막의 제3 폭은, 상기 제2 절연막의 제2 폭과 서로 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역과 제2 영역이 정의된 기판; 상기 제1 영역에 형성된 핀형 트랜지스터로서, 제1 핀과, 상기 제1 핀 상에 형성된 제1 게이트와, 상기 제1 게이트의 양측에 상기 제1 핀 내에 배치된 제1 소오스/드레인을 포함하는 핀형 트랜지스터; 및 상기 제2 영역에 형성된 노말 트랜지스터로서, 액티브 영역과, 상기 액티브 영역 상에 형성된 제2 게이트와, 상기 제2 게이트의 양측에 상기 액티브 영역 내에 배치된 제2 소오스/드레인을 포함하는 노말 트랜지스터를 포함하되, 상기 제1 게이트의 높이와 상기 제2 게이트의 높이가 서로 동일할 수 있다.
상기 제1 핀의 상면과 상기 액티브 영역의 상면이 동일 평면에 위치할 수 있다.
상기 제1 영역에 형성되고, 상기 제1 핀과, 상기 제1 핀과 인접한 제2 핀 사이에 형성된 T자형의 필드 절연막을 포함하되, 상기 T자형의 상기 필드 절연막의 상면은, 상기 제1 핀의 상면과 동일 평면에 위치할 수 있다. 상기 T자형의 필드 절연막 상에 형성된 더미 게이트를 더 포함하고, 상기 더미 게이트의 높이와 상기 제1 게이트의 높이는 서로 동일할 수 있다.
상기 제1 게이트는 상기 제1 게이트 절연막 상에 형성된 금속 게이트이고, 상기 제1 게이트의 측벽과 바닥면을 따라서 형성된 제1 게이트 절연막을 더 포함하고, 상기 제2 게이트는 상기 제2 게이트 절연막 상에 형성된 금속 게이트이고, 상기 제2 게이트의 측벽과 바닥면을 따라서 형성된 제2 게이트 절연막을 더 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 길이 방향으로 인접한 제1 핀과 제2 핀을 형성하고, 상기 제1 핀과 상기 제2 핀 사이에 제1 절연막을 형성하고, 상기 제1 핀, 상기 제2 핀 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀의 일부, 상기 제2 핀의 일부와, 상기 제1 절연막의 일부를 제거하여 트렌치를 형성하고, 상기 트렌치 및 상기 개구부를 채우는 제2 절연막을 형성하고, 상기 마스크 패턴을 제거하고, 상기 제2 절연막의 적어도 일부와, 상기 제1 핀의 일부, 상기 제2 핀의 일부를 동시에 제거하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 평면도 및 사시도이다.
도 3은 도 1 및 도 2의 반도체 장치의 핀과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 4는 도 1 및 도 2의 반도체 장치의 핀, 제1 트렌치, 제2 트렌치를 설명하기 위한 부분 사시도이다.
도 5는 도 2의 A-A를 따라서 절단한 단면도이다.
도 6은 도 2의 B-B를 따라서 절단한 단면도이다.
도 7은 더미 게이트가 미스얼라인된 경우를 도시한 것이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 25는 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 단면도이다.
도 27은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2는 각각 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 평면도 및 사시도이다. 도 3은 도 1 및 도 2의 반도체 장치의 핀과 필드 절연막을 설명하기 위한 부분 사시도이다. 즉, 도 3은 도 2에서 게이트와 더미 게이트를 제외한 도면이다. 도 4는 도 1 및 도 2의 반도체 장치의 핀, 제1 트렌치, 제2 트렌치를 설명하기 위한 부분 사시도이다. 도 5는 도 2의 A-A를 따라서 절단한 단면도이다. 도 6은 도 2의 B-B를 따라서 절단한 단면도이다. 도 7은 더미 게이트가 미스얼라인된 경우를 도시한 것이다.
우선, 도 1 내지 도 6을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 다수의 핀(F1, F2), 다수의 게이트(147_1, 147_2, 147_5, 147_6), 필드 절연막(110), 다수의 더미 게이트(247_1), 다수의 소오스/드레인(161, 162) 등을 포함할 수 있다.
다수의 핀(F1, F2)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 핀(F1, F2)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 도면에서는 예시적으로 2개의 핀(F1, F2)이 길이 방향으로 서로 나란히 배치된 것으로 도시하였으나, 이에 한정되지 않는다.
도면에서는, 예시적으로 핀(F1, F2)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 핀(F1, F2)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 핀(F1, F2)은 제2 방향(Y1)을 따라서 길게 형성되어 있기 때문에, 제2 방향(Y1)을 따라 형성된 장변(M1, M2)과, 제1 방향(X1)을 따라 형성된 단변(S1, S2)을 포함할 수 있다. 구체적으로, 제1 핀(F1)은 제1 단변(S1)과 제1 장변(M1)을 포함하고, 제2 핀(F2)은 제2 단변(S2)과 제2 장변(M2)을 포함할 수 있다. 도시된 것과 같이, 핀(F1, F2)은 제1 단변(S1)과 제2 단변(S2)이 서로 마주보도록 형성될 수 있다. 핀(F1, F2)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변(M1, M2) 및 단변(S1, S2)을 구분할 수 있음은 자명하다.
핀(F1, F2)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 핀(F1, F2)의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀(F1, F2)의 서로 마주보는 2면에 채널이 형성될 수도 있다.
또한, 도 4에 도시된 것과 같이, 제1 트렌치(501)는 핀(F1, F2)의 장변(M1, M2)에 접하도록 형성될 수 있다. 제2 트렌치(502)는 핀(F1, F2)의 단변(S1, S2)에 접하도록 형성될 수 있다. 구체적으로, 서로 마주보는 제1 핀(F1)의 단변(S1)과, 제2 핀(F2)의 단변(S2) 사이에 제2 트렌치(502)가 배치될 수 있다.
제2 트렌치(502)는 서로 연결된 제1 부분 트렌치(502a)와 제2 부분 트렌치(502b)를 포함한다. 제1 부분 트렌치(502a)는 제1 폭(W1)을 갖고, 제2 부분 트렌치(502b)는 제1 폭(W1)보다 넓은 제2 폭(W2)을 가질 수 있다. 달리 설명하면, 제2 부분 트렌치(502b)는 핀(F1, F2)의 표면에 형성되고, 핀(F1, F2)의 측벽에서 핀(F1, F2)의 안쪽 방향으로 형성된 리세스(R1, R2)를 포함할 수 있다.
한편, 도 3에 도시된 것과 같이, 필드 절연막(110)은 기판(101) 상에 형성되고, 다수의 핀(F1, F2)의 일부를 둘러싸도록 형성될 수 있다.
구체적으로, 필드 절연막(110)은 서로 높이가 다른 제1 부분(111)과 제2 부분(112)을 포함할 수 있다.
제1 부분(111)은 제2 방향(Y1)으로 길게 연장되도록 형성되고, 제2 부분(112)은 제1 방향(X1)으로 길게 연장되도록 형성될 수 있다. 이러한 필드 절연막(110)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
제1 부분(111)은 제1 트렌치(501)의 적어도 일부에 형성되고, 제2 부분(112)은 제2 트렌치(502)의 적어도 일부에 형성된다. 다르게 설명하면, 제1 부분(111)은 핀(F1, F2)의 장변(M1, M2)과 접하도록 형성되고, 제2 부분(112)은 핀(F1, F2)의 단변(S1, S2)과 접하도록 형성될 수 있다. 즉, 제2 부분(112)은 핀(F1, F2)의 측벽에 직접 접촉한다.
제1 부분(111)은 제1 트렌치(501)의 일부에만 형성될 수 있다. 또한, 제2 부분(112)은 제2 트렌치(502)를 완전히 채울 수 있다. 그 결과, 제1 부분(111)의 높이는 H0이고, 제2 부분(112)의 높이는 H0 + H1 일 수 있다.
구체적으로, 제2 부분(112)은 핀(F1)과 핀(F2) 사이에 배치되고, 제1 부분 트렌치(502a)와 제2 부분 트렌치(502b)를 채우도록 형성된다. 도 6에 도시된 것과 같이, 제2 부분(112)은 제1 부분 트렌치(502a)를 채우고, 제1 폭(W1)을 갖는 제1 절연막(112_1)과, 제2 부분 트렌치(502b)를 채우고, 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 제2 절연막(112_2)을 포함할 수 있다. 따라서, 제2 부분(112)은 T자형으로 형성될 수 있다. 반면, 제1 부분(111)은 I자형일 수 있다.
전술한 것과 같이, 제2 부분(112)은 제1 방향(X1)으로 길게 연장되도록 형성될 수 있다. 여기서, 도 3에 도시된 것과 같이, 제2 부분(112) 중에서, 핀(F1, F2)과 비오버랩되는 영역은 제4 폭(W4)을 갖는다. 핀(F1, F2)과 오버랩되는 영역에는, 제1 폭(W1)을 갖는 제1 절연막(112_1)과 제2 폭(W2)을 갖는 제2 절연막(112_2)이 배치될 수 있다. 도 3에 도시된 것과 같이, 제4 폭(W4)와 제2 폭(W2)은 서로 동일할 수 있다. 후술하겠으나, 제4 폭(W4)과 제2 폭(W2)이 동일한 이유는, 라인 형태(line type)의 개구부(991)를 포함하는 마스크를 이용하여, 트렌치(993)를 형성하기 때문이다(도 18 참조).
제2 부분(112)은 더미 게이트(247_1) 아래에 형성되고, 제1 부분(111)은 게이트(147_1, 147_2, 147_5, 147_6) 아래에 형성될 수 있다.
다수의 게이트(147_1, 147_2, 147_5, 147_6)는 대응되는 핀(F1, F2) 상에, 대응되는 핀(F1, F2)과 교차하도록 형성될 수 있다. 예를 들어, 제1 핀(F1) 상에는 제1 및 제2 게이트(147_1, 147_2)이 형성되고, 제2 핀(F2) 상에는 제5 및 제6 게이트(147_5, 147_6)이 형성될 수 있다. 이러한 게이트(147_1, 147_2, 147_5, 147_6)은 제1 방향(X1)으로 길게 연장될 수 있다.
더미 게이트(247_1)는 대응되는 제2 부분(112) 상에 형성될 수 있다. 특히, 더미 게이트(247_1)는 대응되는 제2 부분(112) 상에, 오직 1개가 형성될 수 있다. 더미 게이트(247_1)가 2개 이상 형성되지 않고, 더미 게이트(247_1)가 1개씩 형성됨에 따라, 레이아웃 크기를 줄일 수 있다. 또한, 더미 게이트(247_1)의 폭(W3)은, 제2 부분(112)의 폭(W1)보다 좁을 수 있다. 이와 같이 함으로써, 더미 게이트(247_1)가 제2 부분(112) 상에 안정적으로 배치될 수 있다.
여기서 도 5 및 도 6을 참고하면, 각 게이트(예를 들어, 147_1)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트(147_1)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 이러한 게이트(147_1)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
각 더미 게이트(예를 들어, 247_1)는 게이트(147_1)의 구조와 유사할 수 있다. 더미 게이트(247_1)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 예를 들어, 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
게이트 절연막(145)은 제1 핀(F1)과 게이트(147_1) 사이에 형성될 수 있다. 도 5에 도시된 것과 같이, 게이트 절연막(145)은 제1 핀(F1)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트(147_1)과 제1 부분(111) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
다수의 소오스/드레인(161, 162)은 다수의 게이트(147_1, 147_2, 147_5, 147_6) 사이에 배치되고, 게이트(예를 들어, 147_1)와 더미 게이트(예를 들어, 247_1) 사이에 배치될 수 있다.
소오스/드레인(161, 162)은 핀(F1, F2)보다 돌출되도록 형성된 상승된(elevated) 소오스/드레인 형태일 수 있다.
또한, 소오스/드레인(161, 162)의 일부는 스페이서(151)와 오버랩되도록 형성될 수 있다. 소오스/드레인(161, 162)의 일부는 제2 절연막(112_2)과 오버랩되도록 형성될 수 있다. 즉, 소오스/드레인(161, 162)의 일부는 스페이서(151) 및 제2 절연막(112_2)의 하부로 밀어넣어진 턱(tuck) 형상일 수 있다.
다수의 게이트(147_1, 147_2, 147_5, 147_6) 사이에 배치된 소오스/드레인(161)의 높이와, 게이트(147_1, 147_2, 147_5, 147_6)와 더미 게이트(247_1) 사이에 배치된 소오스/드레인(162)의 높이가 동일하다. 여기서, 소오스/드레인(161)의 높이와 소오스/드레인(162)의 높이가 서로 동일하다는 것은, 공정에 의해서 오차가 발생하는 것을 포함하는 개념이다. 즉, 게이트(147_1, 147_2, 147_5, 147_6)와 더미 게이트(247_1) 사이의 소오스/드레인(162)이 덜 자라지 않고, 충분히 자라게 된다.
본 발명의 제1 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스/드레인(161, 162)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 제1 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스/드레인(161, 162)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 소오스/드레인(161, 162)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
도시된 것과 달리, 소오스/드레인(161, 162)은 핀(F1, F2)에 불순물을 도핑하여 형성할 수도 있다.
스페이서(151, 251)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 스페이서(151, 251)는 다수의 핀(F1, F2), 다수의 게이트(147_1, 147_2, 147_5, 147_6), 다수의 더미 게이트(247_1)의 측벽에 형성될 수 있다.
기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
한편, 도 6에 도시된 것과 같이, 제2 부분(112)의 상면(즉, 제2 절연막(112_2)의 상면)은 핀(F1, F2)의 상면과 동일 평면(SUR1)에 형성될 수 있다. 여기서, "서로 동일 평면에 형성된다"는 것은, 공정에 의해서 약간의 오차가 발생하는 것을 포함하는 개념이다. 이에 따라, 핀(예를 들어, F1) 상에 형성되는 게이트(예를 들어, 147_1)의 높이(L1)와, 제2 부분(112) 상에 형성되는 더미 게이트(247_1)의 높이(L2)는 서로 동일할 수 있다. 즉, 다수의 게이트(147_1, 147_2, 147_5, 147_6)의 높이(L1)의 산포가 상당히 줄어들 수 있다. 전술한 것과 같이, 게이트(147_1, 147_2, 147_5, 147_6)는 금속을 이용하여 형성할 수 있고, 게이트(147_1, 147_2, 147_5, 147_6)의 높이가 달라지며 동작 특성이 달라질 수 있다. 따라서, 다수의 게이트(147_1, 147_2, 147_5, 147_6)의 높이의 산포가 적으면, 동작 특성도 일정한 범위 내에서 용이하게 컨트롤할 수 있다.
후술하겠으나, 제2 부분(112)의 상면(즉, 제2 절연막(112_2)의 상면)은 핀(F1, F2)의 상면과 동일 평면(SUR1)에 형성하기 위해서, 별도의 마스크 형성/트렌치 형성 공정(도 18, 도 19 참조), 트렌치 매립 공정(도 20, 도 21 참조) 및 필드 리세스 공정(도 24, 도 25 참조)을 이용할 수 있다.
또한, 제2 절연막(112_2)의 제2 폭(W2)은, 제1 절연막(112_1)의 제1 폭(W1)보다 넓다. 더미 게이트(247_1)의 제3 폭(W3)보다 제1 절연막(112_1)의 제1 폭(W1)이 충분히 넓다. 따라서, 더미 게이트(247_1)가 안정적으로 제2 절연막(112_2) 상에 배치될 수 있다. 도 7에 도시된 것과 같이, 더미 게이트(247_1)가 미스얼라인되더라도, 더미 게이트(247_1)가 제2 절연막(112_2) 상에 배치될 가능성이 높다. 만약, 미스얼라인이 발생하여, 더미 게이트(247_1)가 제2 절연막(112_2)이 아닌 핀(예를 들어, F2) 상에 배치되면, 더미 게이트(247_1)와 핀(F2) 사이에 결함(예를 들어, 브리지 결함(bridge defect))이 발생할 수 있다.
또한, 제2 절연막(112_2)의 두께(t1)은 0.01Å 이상 300Å 이하일 수 있다. 후술하겠으나, 두께(t1)는 도 24, 도 25의 필드 리세스 공정에 따라서 변경될 수 있다.
또한, 도 6에 도시된 것과 같이, 제2 절연막(112_2)은 제1 절연막(112_1) 보다 폭이 넓기 때문에, 제1 절연막(112_1)과 상승된 소오스/드레인(162)이 접촉하지 않고, 제1 절연막(112_1)과 상승된 소오스/드레인(162) 사이에, 핀(F1, F2)의 일부(166)가 위치할 수 있으나, 이에 한정되지 않는다.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 7를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제2 부분(112)은 T자형이 아닌, I자형일 수 있다.
제2 부분(112)의 상면은 핀(F1, F2)의 상면과 동일 평면(SUR1)에 형성될 수 있다. 이에 따라, 핀(예를 들어, F1) 상에 형성되는 게이트(예를 들어, 147_1)의 높이(L1)와, 제2 부분(112) 상에 형성되는 더미 게이트(247_1)의 높이(L2)는 서로 동일할 수 있다.
여기서, 제2 부분(112)이 T자형이 아닌, I자형인 이유는 다음과 같다. 후술하겠으나, 제2 부분(112)의 상면은 핀(F1, F2)의 상면과 동일 평면(SUR1)에 형성하기 위해, 별도의 마스크 형성/트렌치 형성 공정(도 18, 도 19 참조), 트렌치 매립 공정(도 20, 도 21 참조) 및 필드 리세스 공정(도 24, 도 25, 도 26 참조)을 이용할 수 있다. 필드 리세스 공정을 얼마나 진행하느냐에 따라서, 제2 부분(112)은 T자형이 될 수도 있고, I자형이 될 수 있다(도 24 내지 도 26 참조). 즉, 필드 리세스 공정을 좀 더 진행하면, I자형의 제2 부분(112)이 형성될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 8를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 기판(101) 내에 제1 영역(I)과 제2 영역(II)이 정의된다. 제1 영역(I)에는 길이 방향으로 나란한 제1 핀(F1)과 제2 핀(F2)과, 제1 핀(F1)과 제2 핀(F2) 사이에 형성된 T자형의 필드 절연막(112)이 형성된다. 제2 영역(II)에는 길이 방향으로 나란한 제3 핀(F3)과 제4 핀(F4)과, 제3 핀(F3)과 제4 핀(F4) 사이에 형성된 I자형의 필드 절연막(112a)이 형성된다.
T자형의 필드 절연막(112)의 상면은, 제1 핀(F1)의 상면과 동일 평면(SUR1)에 위치한다. I자형의 필드 절연막(112a)의 상면은, 제3 핀(F3)의 상면과 동일 평면(SUR1)에 위치할 수 있다. 또한, T자형의 필드 절연막(112)의 상면과 I자형의 필드 절연막(112a)의 상면은 서로 동일 평면(SUR1)에 위치할 수 있다. 따라서, 필드 절연막(112) 상에 형성된 더미 게이트(247_1)의 높이와, 필드 절연막(112a) 상에 형성된 더미 게이트(947_1)의 높이는 서로 동일할 수 있다.
여기서, 필드 절연막(112)과 필드 절연막(112a)은 동일한 로직 영역 내에 위치할 수도 있다(즉, 제1 영역(I), 제2 영역(II)은 동일한 로직 영역일 수 있다.). 또는, 필드 절연막(112)과 제2 부분(112a)은 동일한 SRAM 영역 내에 위치할 수도 있다. 서로 다른 형상의 필드 절연막(112, 112a)은 동시에 형성될 수 있다. 이와 같이 서로 다른 형상의 필드 절연막(112, 112a)이 동일한 영역에 동시에 형성될 수 있는 이유는, 마스크 형성/트렌치 형성 공정(도 18, 도 19 참조) 및 필드 리세스 공정(도 24, 도 25 참조) 등의 공정 산포(process variation)에 의해서 T자형의 필드 절연막(112)이 형성될 수도 있고, I자형의 필드 절연막(112a)이 형성될 수도 있기 때문이다.
또는, 필드 절연막(112)과 필드 절연막(112a) 중 어느 하나는 로직 영역 내에 배치되고, 다른 하나는 SRAM 영역 내에 위치할 수도 있다.
설명되지 않은 도면부호 902는 필드 절연막(112a)이 형성될 트렌치이고, 961, 962는 상승된 소오스/드레인이고, 847_1은 게이트이다.
도 10 및 도 11은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 8를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
먼저, 도 10을 참조하면, 기판(101)에는 제1 영역(I)과 제3 영역(III)이 정의된다. 제1 영역(I)은 다수의 핀(F1, F2)이 형성되고, 제2 영역(II)은 와이드 액티브(wide active) 영역일 수 있다. 여기서, 와이드 액티브 영역(ACT)은 도시된 것과 같이, 다수의 핀(F1, F2)을 합친 영역보다 넓게 형성된 액티브 영역을 의미한다.
제1 영역(I)에는 핀형 트랜지스터가 형성된다. 핀형 트랜지스터는 제1 핀(F1)과, 제1 핀(F1) 상에 형성된 게이트(147_1)와, 게이트(147_1)의 양측에 제1 핀(F1) 내에 배치된 소오스/드레인(162)을 포함할 수 있다. 또한, 인접한 제1 핀(F1)과 제2 핀(F2) 사이에 배치된 T자형의 제2 부분(112)과, 제2 부분(112) 상에 형성된 더미 게이트(247_1)을 포함할 수 있다.
도면에 도시된 것과 달리, 제1 영역(I)에는 전술한 제2 실시예에 따른 반도체 장치(2)가 형성될 수도 있다.
한편, 제2 영역(II)에는 노말 트랜지스터가 형성된다. 액티브 영역(ACT)과, 액티브 영역(ACT) 상에 형성된 게이트(347_1, 1047_1)와, 게이트(347_1, 1047_1)의 양측에 액티브 영역(ACT) 내에 배치된 소오스/드레인(1062)을 포함한다.
여기서, 제1 핀(F1)의 상면과 액티브 영역(ACT)의 상면이 동일 평면에 위치할 수 있다. 따라서, 게이트(147_1)의 높이(L1)와 게이트(347_1 or 1047_1)의 높이(L3)가 서로 동일할 수 있다.
뿐만 아니라, T자형의 제2 부분(112)의 상면은, 제1 핀(F1)의 상면과 동일 평면(SUR1)에 위치할 수 있다. 따라서, T자형의 필드 절연막(112) 상에 형성된 더미 게이트(247_1)의 높이(L2)와 게이트(L1)의 높이는 서로 동일할 수 있다. 결과적으로, 게이트들(147_1, 247_1, 347_1, 1047_1)의 높이(L1, L2, L3)가 모두 동일할 수 있다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 8를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 12를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(101)에는 제1 영역(I)과 제4 영역(IV)이 정의된다. 제1 영역(I)에는, 제1 핀(F1)과 제2 핀(F2) 사이에 싱글 턱 형태(single tuck type)의 필드 절연막(112)이 배치된다. 제2 영역(II)에는, 제5 핀(F5)과 제6 핀(F6) 사이에 더블 턱 형태(double tuck type)의 필드 절연막(112b)이 형성된다.
구체적으로, 제1 영역(I)에는 전술한 실시예에 따른 반도체 장치(1, 2) 중 어느 하나가 형성될 수 있다. 예를 들어, 도시된 것과 같이, 길이 방향으로 나란한 제1 핀(F1)과 제2 핀(F2)과, 제1 핀(F1)과 제2 핀(F2) 사이에 형성된 T자형의 필드 절연막(112)이 형성될 수 있다.
제4 영역(IV)에는, 제5 핀(F5)과 제6 핀(F6) 사이에 필드 절연막(112b)이 형성되고, 제5 핀(F5)과 필드 절연막(112b) 상에 더미 게이트(447_1)가 형성되고, 제6 핀(F6)과 필드 절연막(112b) 상에 더미 게이트(547_1)가 형성된다. 더미 게이트(447_1 또는 547_1)와 인접한 게이트(147_1) 사이에 상승된 소오스/드레인(562)가 배치될 수 있다.
여기서, 필드 절연막(112b)의 상면과, T자형의 필드 절연막(112)의 상면은 동일 평면(SUR1)에 형성될 수 있다. 필드 절연막(112)의 상면과, 제1 핀(F1)의 상면은 동일 평면(SUR1)에 형성될 수 있다. 필드 절연막(112b)의 상면과, 제5 핀(F5)의 상면은 동일 평면(SUR1)에 형성될 수 있다. 그 결과, 필드 절연막(112, 112b) 상의 더미 게이트(247_1, 447_1, 547_1)와, 게이트(147_1)의 높이는 서로 동일할 수 있다.
도 13는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 8를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 13을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 영역(I)에는 전술한 실시예에 따른 반도체 장치(1, 2) 중 어느 하나가 형성될 수 있다. 제5 영역(V)에는 제7 핀(F7)과 제8 핀(F8) 사이에, 필드 절연막(112c)이 배치될 수 있다. 필드 절연막(112c)의 상면은 인접한 제7 핀(F7)의 상면보다 높을 수 있다. 따라서, 필드 절연막(112c) 상에 형성된 더미 게이트(647_1)의 높이는, 제7 핀(F7) 상에 형성된 게이트(147_1)의 높이보다 낮을 수 있다.
도 14는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 1 내지 도 8를 이용하여 설명한 것과 실질적으로 동일한 내용은 생략하도록 한다.
도 14를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제1 영역(I)에는 전술한 실시예에 따른 반도체 장치(1, 2) 중 어느 하나가 형성될 수 있다. 제6 영역(VI)에는 제9 핀(F9)과 제10 핀(F10) 사이에, 필드 절연막(112d)이 배치될 수 있다. 필드 절연막(112d)의 상면은 인접한 제9 핀(F9)의 상면보다 낮을 수 있다. 따라서, 필드 절연막(112d) 상에 형성된 더미 게이트(747_1)의 높이는, 제9 핀(F9) 상에 형성된 게이트(147_1)의 높이보다 높을 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 도 15의 전자 시스템은, 도 1 내지 도 14를 이용하여 설명한 반도체 장치를 적용할 수 있는 예시적 시스템이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이하에서, 도 16 내지 도 25, 도 1 내지 도 6을 이용하여, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 16 내지 도 25는 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 16, 도 18, 도 20, 도 22, 도 24는 도 17, 도 19, 도 21, 도 23, 도 25의 B-B를 따라서 절단한 단면도들이다.
우선, 도 16 및 도 17을 참조하면, 기판(101)에 길이 방향으로 인접한 제1 핀(F1)과 제2 핀(F2)을 형성한다. 이어서, 제1 핀(F1)과 제2 핀(F2) 사이에 절연막(3120)을 형성한다. 여기서, 절연막(3120)은 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
도 18 및 도 19를 참조하면, 제1 핀(F1), 제2 핀(F2) 및 절연막(3120) 상에, 개구부(991)를 포함하는 마스크 패턴(990)을 형성한다.
여기서, 마스크 패턴(990)의 높이는 평탄화 공정(도 20 및 도 21 참조)과 필드 리세스 공정(도 24 및 도 25 참조) 등을 고려해서 정해질 수 있다. 마스크 패턴(990)은 절연막(3120)과 식각비가 있는 물질일 수 있고, 절연막(3120)이 산화막인 경우 마스크 패턴(990)은 질화막일 수 있다. 개구부(991)는 라인 형태일 수 있다.
이어서, 마스크 패턴(990)을 이용하여, 제1 핀(F1)의 일부, 제2 핀(F2)의 일부와, 절연막(3120)의 일부를 제거하여 트렌치(993)를 형성한다. 예를 들어, 건식 식각을 이용하여 트렌치(993)를 형성할 수 있다.
도 20 및 도 21을 참조하면, 트렌치(993) 및 개구부(991)를 채우는 절연막(3121)을 형성한다.
구체적으로, 트렌치(993) 및 개구부(991)를 충분히 채우도록 마스크 패턴(990) 상에 절연막을 형성한다. 이어서, 절연막의 상면과 마스크 패턴(990)의 상면을 평탄화한다. 절연막(3121)은 절연막(3120)과 동일한 물질일 수 있으나, 이에 한정되지 않는다.
도 22 및 도 23을 참조하면, 마스크 패턴(990)을 제거한다. 예를 들어, 습식 식각을 이용하여 제거할 수 있다.
도 24 및 도 25를 참조하면, 필드 리세스 공정을 수행한다. 즉, 절연막(3120a, 3121)의 적어도 일부와, 제1 핀(F1)의 일부, 제2 핀(F2)의 일부를 동시에 제거할 수 있다. 그 결과, 핀(F1, F2)의 장변(M1, M2)에 접하는 절연막(3120a)의 높이가 낮아져서(도면부호 E1 참조), 필드 절연막(990)의 제1 부분(111)이 형성된다. 또한, 절연막(3121)의 높이가 낮아져서(도면부호 E2 참조), 필드 절연막(990)의 제2 부분(112)이 형성된다.
여기서, 제2 부분(112)은 T자형일 수 있다. 즉, 제2 부분(112)은 제1 절연막(112_1)과, 제1 절연막(112_1)과 연결된 제2 절연막(112_2)이 형성될 수 있다. 제2 절연막(112_2)은 필드 리세스 공정이 진행되는 정도에 따라 형성될 수 있다. 즉, 필드 리세스 공정이 도 25에 도시된 것보다 더 많이 진행되면, 제2 부분(112)의 제2 절연막(112_2)는 형성되지 않을 수 있다.
다시 도 1 내지 도 6을 참조하면, 더미 게이트(247_1)를 필드 절연막(110)의 제2 부분(112) 상에 형성하고, 다수의 게이트(147_1, 147_2, 147_5, 147_6)를 대응되는 핀(F1, F2) 상에, 대응되는 핀(F1, F2)과 교차하도록 형성한다.
도 26은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 단면도이다.
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은, 제1 실시예와 동일하게, 도 16 내지 도 23의 중간 단계를 갖는다.
도 26을 참조하면, 필드 리세스 공정을 수행한다. 즉, 절연막(3120a, 3121)의 적어도 일부와, 제1 핀(F1)의 일부, 제2 핀(F2)의 일부를 동시에 제거할 수 있다. 그 결과, 절연막(3121)의 높이가 낮아져서(도면부호 E3 참조), 필드 절연막(990)의 제2 부분(112)이 형성된다. 여기서, 제2 부분(112)은 I자형일 수 있다.
왜냐 하면, 필드 리세스 공정이 도 25에 도시된 것보다 더 많이 진행하여, 제2 부분(112)의 제2 절연막(도 25의 112_2)는 형성되지 않는다.
도 27은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 단면도이다. 도 16 내지 도 25를 이용하여 설명한 부분과 다른 점을 위주로 설명한다. 즉, 도 19에 도시된 마스크 패턴(990)이 변형되어 사용된다.
도 27을 참조하면, 마스크 패턴(990)은 제1 영역(I)에서 제1 핀(F1)의 일부, 제2 핀(F2)의 일부 및 절연막(3120a)을 노출하는 개구부(991)와, 제3 영역(III)에서 와이드 액티브 영역(ACT)을 노출하는 개구부(992)를 포함한다. 이러한 마스크 패턴(990)을 이용하여, 제1 영역(I)에서 트렌치(993)를 형성하고, 제2 영역(II)에서 액티브 영역(ACT)의 표면(995)을 낮춘다. 개구부(992)가 개구부(991)보다 충분히 크다. 따라서, 마스크 패턴(990)을 이용한 식각 공정 이후에, 트렌치(993)가 액티브 영역(ACT)의 표면(995)보다 더 깊게 형성될 수 있다.
이어서, 개구부(991, 992), 트렌치(993)를 매립하는 절연막을 형성한다.
이어서, 마스크 패턴(990)을 제거한다.
이어서, 필드 리세스 공정을 진행한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1~7: 반도체 장치 F1, F2: 핀
111: 제1 부분 112: 제2 부분
112_1: 제1 절연막 112_2: 제2 절연막
147_1, 147_2, 147_5, 147_6: 게이트
247_1: 더미 게이트 161, 162: 소오스/드레인
501: 제1 트렌치 502: 제2 트렌치
R1, R2: 리세스

Claims (20)

  1. 기판 상에 각각이 동일한 라인을 따라 제1 방향으로 연장되는 제1 핀 및 제2 핀을 형성하고,
    상기 제1 핀 및 상기 제2 핀 각각의 대향하는 단부 사이에 리세스를 형성하고,
    상기 리세스 내부, 상기 제1 및 제2 핀 각각의 측벽 상에 제1 절연막을 형성하고,
    상기 리세스에 형성된 상기 제1 절연막의 일부를 식각하고,
    상기 리세스에 형성된 상기 식각된 제1 절연막 상에 제2 절연막을 형성하고,
    상기 제1 및 제2 핀 각각의 상면이 상기 식각된 제1 절연막의 상면보다 높게 형성되고, 상기 리세스 내부의 나머지 절연막의 상면이 상기 식각된 제1 절연막의 상면보다 높게 형성되도록 상기 식각된 제1 절연막 및 상기 제2 절연막을 식각하고,
    상기 제1 핀 상에서 연장되는 제1 게이트, 상기 제2 핀 상에서 연장되는 제2 게이트 및 상기 리세스 내의 상기 나머지 절연막 상에서 연장되는 더미 게이트를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 식각된 제1 절연막 상에 상기 제2 절연막을 형성하는 것은,
    상기 제1 핀, 상기 제2 핀 및 상기 제1 절연막 상에 마스크 패턴을 형성하고,
    상기 리세스 상의 상기 마스크 패턴 내에서 상기 제1 및 제2 핀 각각의 대향하는 단부 상에 위치한 개구부를 형성하고,
    상기 마스크 패턴 내의 상기 개구부 내부 및 상기 마스크 패턴 상에 절연막을 형성하고,
    상기 마스크 패턴 상의 상기 절연막을 제거하여 상기 제2 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 마스크 패턴 상에서 상기 절연막을 제거하는 것은,
    상기 마스크 패턴이 노출되도록 상기 절연막을 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 2항에 있어서,
    상기 마스크 패턴 내의 상기 개구부에 의해 노출된 상기 제1 및 제2 핀 각각의 일부를 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  5. 제 4항에 있어서,
    상기 마스크 패턴 내의 상기 개구부는 상기 제1 및 제2 핀 각각의 대향하는 단부를 노출시키는 반도체 장치의 제조 방법.
  6. 제 2항에 있어서,
    상기 개구부는 복수의 쌍의 인접한 평행한 핀들 사이에서 라인 형태로 연장되는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    라인 형태의 상기 개구부 내의 상기 식각된 제1 절연막 상에 상기 제2 절연막을 형성하고,
    상기 나머지 절연막이 라인 형태의 상기 개구부에 대응하는 길이를 따라 연장되도록 상기 식각된 제1 절연막 및 상기 제2 절연막 각각을 식각하고,
    상기 나머지 절연막 상에 상기 더미 게이트를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 나머지 절연막의 상기 제1 방향으로 절단된 단면은 T자 형상을 갖는 반도체 장치의 제조 방법.
  9. 제1 영역 및 제2 영역을 포함하는 기판으로, 상기 제1 영역은 동일한 라인을 따라 제1 방향으로 연장되는 제1 및 제2 핀을 포함하되, 상기 제1 및 제2 핀 각각의 대향하는 단부 사이에 제1 리세스가 정의되고, 상기 제2 영역은 동일한 라인을 따라 상기 제1 방향으로 연장되는 제3 및 제4 핀을 포함하되, 상기 제3 및 제4 핀 각각의 대향하는 단부 사이에 제2 리세스가 정의되는 기판;
    상기 제1 리세스 내에 형성된 제1 절연막; 및
    상기 제2 리세스 내에 형성된 제2 절연막을 포함하되,
    상기 제1 절연막 및 상기 제2 절연막 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 제1 절연막의 상기 제1 방향으로 절단된 제1 단면은 T자 형상을 갖고, 상기 제2 절연막의 상기 제1 방향으로 절단된 제2 단면은 I자 형상을 갖는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 절연막의 상면 및 상기 제2 절연막의 상면은 동일한 높이를 갖는 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 절연막의 상면은 상기 제1 및 제2 핀 각각의 상면과 동일한 높이를 갖고,
    상기 제2 절연막의 상면은 상기 제3 및 제4 핀 각각의 상면과 동일한 높이를 갖는 반도체 장치.
  12. 제 9항에 있어서,
    상기 제1 및 제2 절연막은 동일한 로직 영역 내에 위치하는 반도체 장치.
  13. 제 9항에 있어서,
    상기 제1 및 제2 절연막 중 어느 하나는 로직 영역 내에 위치하고, 상기 제1 및 제2 절연막 중 다른 하나는 SRAM 영역에 위치하는 반도체 장치.
  14. 제 9항에 있어서,
    상기 제1 절연막은 제1 폭을 갖는 제1 부분, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 절연막의 상기 제2 부분의 하면의 적어도 일부는 상기 제1 및 제2 핀과 접하는 반도체 장치.
  16. 제1 핀 및 제2 핀을 포함하는 기판으로, 상기 제1 및 제2 핀 각각은 동일한 라인을 따라 제1 방향으로 연장되고, 상기 제1 및 제2 핀 각각의 대향하는 단부 사이에 리세스가 정의되고, 상기 리세스는 제1 폭을 갖는 제1 트렌치 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치를 포함하는 기판;
    상기 리세스 내에 형성되고, 상기 제1 트렌치를 채우는 제1 부분 및 상기 제2 트렌치를 채우는 제2 부분을 포함하는 절연막; 및
    상기 리세스에서 상기 절연막의 상기 제2 부분 상에 형성되고, 상기 절연막의 상기 제2 부분의 중심 부분을 수직으로 연장하는 가상의 라인에 대해 미스얼라인(misalign)되는 더미 게이트를 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 더미 게이트의 일부는 상기 절연막의 상기 제2 부분과 오버랩되고, 상기 더미 게이트의 상기 일부는 상기 절연막의 상기 제1 부분과 오버랩되지 않는 반도체 장치.
  18. 제1 핀 및 제2 핀을 포함하는 기판으로, 상기 제1 및 제2 핀 각각은 동일한 라인을 따라 제1 방향으로 연장되고, 상기 제1 및 제2 핀 각각의 대향하는 단부 사이에 리세스가 정의되는 기판; 및
    상기 리세스 내에 형성된 절연막을 포함하되,
    상기 절연막은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 리세스에서 상기 절연막의 상기 제1 방향으로 절단된 제1 단면은 T자 형상을 갖고, 상기 절연막의 상면은 상기 제1 및 제2 핀 각각의 상면과 동일한 높이를 갖는 반도체 장치.
  19. 제 18항에 있어서,
    상기 절연막은 제1 폭을 갖는 제1 부분 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 부분을 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 절연막의 상기 제2 부분의 하면의 적어도 일부는 상기 제1 및 제2 핀과 접하는 반도체 장치.
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