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TWI534607B - 記憶體控制電路單元、記憶體儲存裝置與資料傳輸方法 - Google Patents

記憶體控制電路單元、記憶體儲存裝置與資料傳輸方法 Download PDF

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TWI534607B
TWI534607B TW104134263A TW104134263A TWI534607B TW I534607 B TWI534607 B TW I534607B TW 104134263 A TW104134263 A TW 104134263A TW 104134263 A TW104134263 A TW 104134263A TW I534607 B TWI534607 B TW I534607B
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賴明賦
黃瑞昶
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群聯電子股份有限公司
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Description

記憶體控制電路單元、記憶體儲存裝置與資料傳輸方法
本發明是有關於一種資料傳輸方法，以及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於此些電子產品。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。例如，廣泛用於行動電子裝置上的嵌入式多媒體卡(embeded Multi Media Card, eMMC)就是一種以快閃記憶體作為儲存媒體的儲存裝置。
一般來說，在配置有嵌入式多媒體卡之電子裝置（例如，手機、平板電腦、導航機）的量產過程中，已燒錄資料（如，韌體碼、作業系統）的嵌入式多媒體卡需經過高溫錫爐製程以焊接至電子產品的電路基板上。特別是，在快閃記憶體模組中，資料是根據記憶胞內所儲存之電荷來識別，因此，當電子產品發生異常現象且欲對其嵌入式多媒體卡進行分析除錯時，由於嵌入式多媒體卡已焊接於電子產品的電路基板上，若多次以高溫焊接與解焊所述嵌入式多媒體卡，則會對記憶胞內所儲存之電荷造成影響(例如，漏電)，導致嵌入式多媒體卡中的資料可能會因此而發生錯誤或遺失。據此，將無法正確地判定造成電子產品發生異常現象的問題。
此外，某些嵌入式多媒體卡的異常現象僅能在嵌入式多媒體卡焊接於電子產品上時才能複製出來，然而，在嵌入式多媒體卡焊接於電子產品的電路基板上的情況下，並無法從電子產品外部得知電子產品內部之嵌入式多媒體卡的重要資訊，亦無法寫入參數以進行校正。因此，如何對配置有嵌入式多媒體卡之電子裝置進行除錯分析以正確地判定並解決造成電子產品發生異常現象的問題，而有效提升電子產品之除錯效率是此領域技術人員所致力的目標。
本發明提供一種記憶體控制電路單元、記憶體儲存裝置與資料傳輸方法，其能夠有效地提升焊接於電子裝置上之嵌入式儲存裝置的除錯效率。
本發明的一範例實施例提供一記憶體控制電路單元，其用於控制一記憶體儲存裝置，且所述記憶體控制電路單元包括主機介面、記憶體介面、記憶體管理電路以及脈衝樣式偵測電路。主機介面耦接至第一主機系統，記憶體介面耦接至可複寫式非揮發性記憶體模組，以及記憶體管理電路耦接至主機介面與記憶體介面。記憶體儲存裝置包括重置接腳，重置接腳耦接至記憶體控制電路單元與所述脈衝樣式偵測電路。所述重置接腳用以從第二主機系統接收第一脈衝訊號，而脈衝樣式偵測電路用以判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。倘若第一串列脈衝樣式符合第一預定串列脈衝樣式時，記憶體管理電路更用以禁能記憶體儲存裝置的重置功能。
在本發明的一實施例中，上述記憶體控制電路單元更包括重置訊號偵測電路，所述重置訊號偵測電路耦接至重置接腳。所述重置功能是由重置訊號偵測電路偵測到重置接腳所接收的第二脈衝訊號所觸發，且第二脈衝訊號來自第一主機系統。在重置接腳從第二主機系統接收到第一脈衝訊號後，記憶體管理電路會先暫時禁能重置訊號偵測電路的運作，再判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。
在本發明的一實施例中，上述記憶體控制電路單元更包括重置訊號偵測電路，所述重置訊號偵測電路耦接至重置接腳。所述重置功能是由重置訊號偵測電路偵測到重置接腳所接收的第二脈衝訊號所觸發，且第二脈衝訊號來自第一主機系統。在禁能記憶體儲存裝置的重置功能的操作中，記憶體管理電路禁能重置訊號偵測電路，且使重置接腳與第二主機系統之間的連接路徑為導通的路徑。其中所述第一預定串列脈衝樣式包括多個第一脈衝，所述第二脈衝訊號的第二串列脈衝樣式包括至少一第二脈衝，且每一第一脈衝的脈衝寬度皆小於至少一第二脈衝的脈衝寬度。
在本發明的一實施例中，上述記憶體管理電路更用以在禁能透過重置接腳對記憶體儲存裝置的重置功能後，致能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作。
在本發明的一實施例中，上述記憶體控制電路單元更包括傳輸電路，所述傳輸電路耦接至重置接腳。傳輸電路包括開關、接收端與發送端，開關耦接至重置接腳、接收端與發送端，且開關受控於第一選擇訊號而導通重置接腳與接收端之間的路徑或重置接腳與發送端之間的路徑。在致能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作的操作中，記憶體管理電路更用以透過開關將重置接腳與接收端之間的路徑導通，且在接收端從第二主機系統接收第一指令後，記憶體管理電路更用以透過開關將重置接腳與發送端之間的路徑導通。接著，在發送端傳送對應第一指令的回應訊息至第二主機系統後，記憶體管理電路更用以透過開關將重置接腳與接收端之間的路徑導通。
在本發明的一實施例中，上述記憶體控制電路單元更包括通用輸入輸出電路，所述通用輸入輸出電路耦接至重置接腳。所述記憶體儲存裝置更包括通用輸入輸出接腳，耦接至記憶體控制電路單元與通用輸入輸出電路。傳輸電路的接收端用以從第二主機系統接收第二指令，且第二指令用以指示在特定時間點使通用輸入輸出電路將電壓準位設為高準位電壓。所述重置接腳更耦接至一訊號示波器，所述訊號示波器透過重置接腳從通用輸入輸出電路接收對應高準位電壓的第三脈衝訊號。
在本發明的一實施例中，上述傳輸電路的接收端更用以從第二主機系統接收第三指令，且記憶體管理電路用以根據第三指令禁能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、記憶體控制電路單元及重置接腳。所述連接介面單元用以耦接至第一主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。重置接腳耦接至連接介面單元與記憶體控制電路單元，且記憶體控制電路單元包括脈衝樣式偵測電路。重置接腳用以從第二主機系統接收第一脈衝訊號；脈衝樣式偵測電路耦接至重置接腳，且用以判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。倘若第一串列脈衝樣式符合第一預定串列脈衝樣式時，記憶體控制電路單元更用以禁能由記憶體儲存裝置的重置功能。
在本發明的一實施例中，上述記憶體控制電路單元更包括重置訊號偵測電路，重置訊號偵測電路耦接至重置接腳。所述重置功能是由重置訊號偵測電路偵測到重置接腳所接收的第二脈衝訊號所觸發，且第二脈衝訊號來自第一主機系統。在重置接腳從第二主機系統接收到第一脈衝訊號後，記憶體控制電路單元會先暫時禁能重置訊號偵測電路的運作，再判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。
在本發明的一實施例中，上述記憶體控制電路單元更包括重置訊號偵測電路，重置訊號偵測電路耦接至重置接腳。所述重置功能是由重置訊號偵測電路偵測到重置接腳所接收的第二脈衝訊號所觸發，且第二脈衝訊號來自第一主機系統。在禁能透過重置接腳對記憶體儲存裝置的重置功能的操作中，記憶體控制電路單元會禁能重置訊號偵測電路，且使重置接腳與第二主機系統之間的連接路徑為導通的路徑。所述第一預定串列脈衝樣式包括多個第一脈衝，第二脈衝訊號的第二串列脈衝樣式包括至少一第二脈衝，且每一第一脈衝的脈衝寬度小於所述至少一第二脈衝的脈衝寬度。
在本發明的一實施例中，上述記憶體控制電路單元更用以在禁能記憶體儲存裝置的重置功能後，致能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作。
在本發明的一實施例中，上述記憶體控制電路單元更包括傳輸電路，且所述傳輸電路耦接至所述重置接腳。所述傳輸電路包括開關、接收端與發送端，所述開關耦接至重置接腳、接收端與發送端，且所述開關受控於第一選擇訊號而導通重置接腳與接收端之間的路徑或重置接腳與發送端之間的路徑。在致能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作的操作中，記憶體管理電路更用以透過所述開關將重置接腳與接收端之間的路徑導通，且在接收端從第二主機系統接收存取指令後，記憶體管理電路更用以透過開關將重置接腳與發送端之間的路徑導通。在發送端傳送對應存取指令的回應訊息至第二主機系統後，記憶體管理電路更用以透過開關將重置接腳與接收端之間的路徑導通。
在本發明的一實施例中，上述記憶體儲存裝置更包括通用輸入輸出接腳，所述通用輸入輸出接腳耦接至記憶體控制電路單元。記憶體控制電路單元更包括通用輸入輸出電路，所述通用輸入輸出電路耦接至所述重置接腳與通用輸入輸出接腳。所述傳輸電路的接收端用以從第二主機系統接收第二指令，且第二指令用以指示在特定時間點使通用輸入輸出電路將電壓準位設為高準位電壓。所述重置接腳連接至訊號示波器，且所述訊號示波器透過所述重置接腳從通用輸入輸出電路接收對應高準位電壓的第三脈衝訊號。
在本發明的一實施例中，上述傳輸電路的接收端更用以從第二主機系統接收第三指令，且記憶體控制電路單元更用以根據所述第三指令禁能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作。
本發明的另一範例實施例提供一種用於記憶體儲存裝置的資料傳輸方法，所述記憶體儲存裝置耦接至第一主機系統且所述資料傳輸方法包括：由記憶體儲存裝置的重置接腳從第二主機系統接收第一脈衝訊號；由記憶體儲存裝置的脈衝樣式偵測電路判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式；以及倘若第一串列脈衝樣式符合第一預定串列脈衝樣式時，禁能記憶體儲存裝置的重置功能。
在本發明的一實施例中，上述重置功能是由記憶體儲存裝置的重置訊號偵測電路偵測到重置接腳所接收的第二脈衝訊號所觸發，且第二脈衝訊號來自第一主機系統，且所述資料傳輸方法更包括：在重置接腳從第二主機系統接收到第一脈衝訊號後，暫時禁能重置訊號偵測電路的運作，再判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。
在本發明的一實施例中，上述重置功能是由記憶體儲存裝置的重置訊號偵測電路偵測到重置接腳所接收的第二脈衝訊號所觸發，且第二脈衝訊號來自第一主機系統，且禁能透過重置接腳對記憶體儲存裝置的重置功能的步驟包括：禁能重置訊號偵測電路，且所述重置接腳與第二主機系統之間的連接路徑導通的路徑。所述第一預定串列脈衝樣式包括多個第一脈衝，第二脈衝訊號的第二串列脈衝樣式包括至少一第二脈衝，且每一第一脈衝的脈衝寬度小於至少一第二脈衝的脈衝寬度。
在本發明的一實施例中，上述資料傳輸方法，更包括：在禁能記憶體儲存裝置的重置功能後，致能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作。
在本發明的一實施例中，上述記憶體儲存裝置更包括耦接至重置接腳的傳輸電路，所述傳輸電路包括耦接至所述重置接腳的開關、接收端與發送端，且開關受控於第一選擇訊號而導通重置接腳與接收端之間的路徑或重置接腳與發送端之間的路徑。在致能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作的步驟包括：透過開關將重置接腳與接收端之間的路徑導通，且在接收端從第二主機系統接收存取指令後，透過開關將重置接腳與發送端之間的路徑導通；以及在發送端傳送對應存取指令的回應訊息至第二主機系統後，透過開關將所述重置接腳與所述接收端之間的路徑導通。
在本發明的一實施例中，上述記憶體儲存裝置更包括通用輸入輸出接腳與通用輸入輸出電路，且所述資料傳輸方法更包括：由傳輸電路的接收端從第二主機系統接收第二指令，其中第二指令用以指示在特定時間點使通用輸入輸出電路將電壓準位設為高準位電壓；以及透過所述通用輸入輸出電路將對應高準位電壓的第三脈衝訊號傳送至連接至重置接腳的訊號示波器，且由訊號示波器根據第三脈衝訊號擷取記憶體儲存裝置於特定時間點運作的訊號。
在本發明的一實施例中，上述資料傳輸方法，更包括：由所述重置接腳從第二主機系統接收第三指令，且根據第三指令禁能由第二主機系統透過重置接腳對記憶體儲存裝置的存取操作。
基於上述，本發明是藉由比對脈衝訊號的脈衝樣式來禁能透過重置接腳對嵌入式儲存裝置的重置功能，且致能透過重置接腳對嵌入式儲存裝置的存取操作。如此可在不解焊所述嵌入式儲存裝置的情況下，對配置有嵌入式儲存裝置之電子裝置進行除錯分析，據此，可避免嵌入式儲存裝置中的資料發生錯誤或遺失，且有效地以提升除錯效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖，且圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統11一般包括電腦12與輸入/輸出(input/output, I/O)裝置1106。電腦12包括微處理器122、隨機存取記憶體(random access memory, RAM) 124、系統匯流排126與資料傳輸介面128。輸入/輸出裝置13包括如圖2的滑鼠21、鍵盤22、顯示器23與印表機24。必須瞭解的是，圖2所示的裝置非限制輸入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在本實施例中，記憶體儲存裝置10是透過資料傳輸介面128與主機系統11的其他元件電性連接。藉由微處理器122、隨機存取記憶體124與輸入/輸出裝置13的運作可將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。例如，記憶體儲存裝置10可以是如圖2所示的隨身碟25、記憶卡26或固態硬碟(Solid State Drive, SSD)27等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般而言，主機系統11為可實質地與記憶體儲存裝置10配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統11是以電腦系統來做說明，然而，在另一範例實施例中主機系統11可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為圖3中的數位相機(攝影機)31時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡32、MMC卡33、記憶棒(memory stick)34、CF卡35或嵌入式儲存裝置36(如圖3所示)。嵌入式儲存裝置36包括嵌入式多媒體卡(Embedded MMC, eMMC)。值得一提的是，嵌入式多媒體卡是直接電性連接於主機系統的基板上。
圖4是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於嵌入式多媒體儲存卡(Embedded Multi Media Card, eMMC)介面標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parellel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE) 1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express) 標準、通用快閃儲存器(Universal Flash storage, UFS) 標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、安全數位(Secure Digital, SD)介面標準、記憶棒(Memory Stick, MS)介面標準、序列先進附件(Serial Advanced Technology Attachment, SATA)標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE) 標準或其他適合的標準。在本範例實施例中，連接介面單元可與記憶體控制電路單元封裝在一個晶片中，或佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於eMMC標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、UFS標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、SATA標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code, ECC Code)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6是根據一範例實施例所繪示的嵌入式儲存裝置的概要方塊圖。圖7是根據本發明的另一範例實施例所繪示的嵌入式儲存裝置的概要方塊圖。
請先參照圖6，在本發明範例實施例中，可複寫式非揮發性記憶體儲存裝置10為電子裝置所使用的嵌入式儲存裝置，例如，嵌入式多媒體卡60。具體而言，嵌入式多媒體卡60包括多個輸入/輸出(I/O)接腳，且此些輸入/輸出接腳通常配置於嵌入式多媒體卡60的背面，主要的輸入/輸出接腳包括：命令接腳CMD、時脈接腳CLK、第一資料接腳DAT0〜第八資料接腳DAT7，以及重置接腳RST_n。命令接腳CMD主要用來傳輸符合多媒體卡協議的指令，時脈接腳CLK用以提供傳輸時脈訊號，資料接腳DAT0〜DAT7用來傳輸資料訊號，而重置接腳RST_n用以接收重置訊號，例如，在記憶體控制電路單元404透過重置接腳RST_n從主機系統11接收到重置訊號後，其會自行進行硬體重置操作以重置嵌入式多媒體卡60並且重新獲得供電而被重新啟動。此外，記憶體控制電路單元404是利用多媒體卡協議透過上述嵌入式多媒體卡60的輸入/輸出接腳與外部裝置通訊，例如，透過命令接腳CMD傳送對應的指令可實現嵌入式多媒體卡的資料傳輸與設定等操作。
請參照圖7，在本範例實施例中，嵌入式多媒體卡60包括上述重置接腳700、脈衝樣式偵測電路710以及重置訊號偵測電路720。脈衝樣式偵測電路710耦接至重置接腳700，且用以判斷重置接腳700所接收的脈衝訊號的串列脈衝樣式是否符合一個預定串列脈衝樣式(亦稱為第一預定串列脈衝樣式)。倘若所接收的第一串列脈衝樣式符合第一預定串列脈衝樣式時，記憶體控制電路單元404會禁能透過重置接腳700對嵌入式多媒體卡60的重置功能。而重置訊號偵測電路720用以判斷重置接腳700所接收的脈衝訊號是否為重置訊號，以決定是否對嵌入式多媒體卡60進行硬體重置操作。為了更清楚地描述本發明之控制電路及其脈衝樣式偵測電路的運作，以下將參照圖8、圖9A~圖9B與圖10以一範例來進行說明。
圖8是根據本發明的一範例實施例所繪示的主機系統與記憶體控制電路單元的運作的範例示意圖。
請先參照圖8，嵌入式多媒體卡60可焊接於各式電子裝置中，例如，行動通信裝置、平板電腦、數位相機、攝影機、音訊播放器或視訊播放器等裝置，並且耦接至所焊接之電子裝置的主機系統61(亦稱為第一主機系統61)。具體而言，在對焊有嵌入式多媒體卡60之電子產品進行析除錯時，為了避免除錯過程中對焊接於電子裝置上之嵌入式多媒體卡60進行多次高溫解焊與重焊，在本發明範例實施例中，藉由將嵌入式多媒體卡60的重置接腳700耦接至另一主機系統62(亦稱為第二主機系統62)，由此可在不解焊嵌入式多媒體卡60的情況下利用第二主機系統62對嵌入式多媒體卡60進行除錯分析。本發明並不加以限制第二主機系統62的類型，例如，第二主機系統62可以是控制電路板、筆記型電腦、桌上型電腦、個人數位助理或行動裝置等可用以對嵌入式多媒體卡60進行析除錯分析的裝置。
在本範例實施例中，在重置接腳700從第二主機系統62接收到脈衝訊號(亦稱為第一脈衝訊號)時，脈衝樣式偵測電路710會進一步判斷此第一脈衝訊號的脈衝樣式(亦稱為第一串列脈衝樣式)是否符合第一預定串列脈衝樣式。並且在脈衝樣式偵測電路710判斷第一脈衝訊號的第一串列脈衝樣式符合第一預定串列脈衝樣式後，記憶體控制電路單元404會禁能透過重置接腳700對嵌入式多媒體卡60的重置功能。由於重置功能是透過重置訊號偵測電路720偵測到由重置接腳700從第一主機系統61所接收的重置訊號(亦稱為第二脈衝訊號)所觸發的，例如，重置訊號偵測電路720偵測到第二脈衝訊號時，會根據此第二脈衝訊號觸發記憶體控制電路單元404執行重置操作，因此，在記憶體控制電路單元404禁能透過重置接腳700對嵌入式多媒體卡60的重置功能的過程中，記憶體控制電路單元404會暫時禁能重置訊號偵測電路720。例如，脈衝樣式偵測電路710是在重置接腳700從第二主機系統62接到一脈衝訊號後先暫時禁能重置訊號偵測電路720的運作，再判斷所接收的脈衝訊號的脈衝樣式是否符合第一預定串列脈衝樣式。
接著，在脈衝樣式偵測電路710判斷第一串列脈衝樣式符合第一預定串列脈衝樣式，且記憶體控制電路單元404禁能透過重置接腳700對嵌入式多媒體卡60的重置功能之後，嵌入式多媒體卡60會進入除錯模式。特別是，在本範例實施例中，用以指示嵌入式多媒體卡60進入除錯模式的第一脈衝訊號是由第二主機系統62發送至重置接腳700，因此，記憶體控制電路單元404會進一步致能由第二主機系統62透過重置接腳700對嵌入式多媒體卡60的存取操作，以使得第二主機系統62與嵌入式多媒體卡60之間可進行資料雙向傳輸，由此使用者可透過第二主機系統62對嵌入式多媒體卡60進行除錯分析。
圖9A是根據本發明的一範例實施例所繪示的重置訊號的示意圖。圖9B是根據本發明的一範例實施例所繪示的具有預定串列脈衝樣式的脈衝訊號的示意圖。
在本範例實施例中，嵌入式多媒體卡60的硬體重置機制是藉由第一主機系統61輸出第二脈衝訊號至嵌入式多媒體卡60的重置接腳700所觸發的。具體而言，一個脈衝是由一個下降邊緣與一個上升邊緣及其之間的脈衝寬度所組成，如圖9A所示，第二脈衝訊號900a的串列脈衝樣式包括至少一個脈衝910(亦稱為第二脈衝910)，且第二脈衝910包括一個下降邊緣902與一個上升邊緣904。舉例來說，在一範例實施例中，上述嵌入式多媒體卡60的硬體重置機制是藉由第一主機系統61輸出具有低脈衝(low pulse)持續1微秒(1μs)以上的第二脈衝訊號900a至嵌入式多媒體卡60的重置接腳700。據此，第二脈衝訊號900a的上升邊緣會觸發重置接腳700以使得記憶體控制電路單元404對嵌入式多媒體卡60進行硬體重置操作，換言之，第二脈衝訊號900a即為具有低脈衝之脈衝寬度d0大於或等於1微秒的脈衝訊號。然而，本發明並不加以限對應重置訊號之脈衝訊號的脈衝樣式，例如，在另一範例實施例中，第二脈衝訊號900a亦可以是具有高脈衝(high pulse)之脈衝寬度大於或等於1微秒的脈衝訊號，且第二脈衝訊號900a的下降邊緣會觸發重置接腳700以使得記憶體控制電路單元404進行硬體重置操作。
請參照圖9B，圖9B繪示為具有第一預定串列脈衝樣式的脈衝訊號900b，由於用以觸發記憶體控制電路單元404進行硬體重置操作的第二脈衝訊號900a是透過重置接腳700所接收的，且用以觸發記憶體控制電路單元404控制嵌入式多媒體卡60進入除錯模式的第一脈衝訊號亦是透過重置接腳700所接收的。因此，在本範例實施例中，藉由將多個脈衝(亦稱為多個第一脈衝920)的每一脈衝寬度d1-1~d1-7皆設為小於用以觸發硬體重置操作的第二脈衝訊號900a的脈衝寬度d0以組成所述第一預定串列脈衝樣式，例如，每一脈衝寬度d1-1~d1-7會小於0.5微秒(0.5μs)，由此可在第一脈衝訊號的第一串列脈衝樣式符合此第一預定串列脈衝樣式時，避免重置訊號偵測電路720從重置接腳700偵測到與重置訊號之脈衝寬度相同的脈衝訊號而觸發硬體重置操作。然而，本發明並不限於此，例如，在上述的另一範例實施例中，脈衝樣式偵測電路710是在重置接腳700從第二主機系統62接到一脈衝訊號後先暫時禁能重置訊號偵測電路720的運作，再判斷所接收的脈衝訊號的脈衝樣式是否符合第一預定串列脈衝樣式，據此，可更避免重置訊號偵測電路720從第一主機系統60接收到重置訊號。此外，脈衝訊號900b僅為一個範例脈衝訊號，而非用以限制本發明。
圖10是根據本發明的一範例實施例所繪示的重置接腳與主機系統之間的連接路徑的示意圖。
請參照圖10，特別是，在利用第二主機系統62對嵌入式多媒體卡60進行存取操作時，為了避免受到由重置接腳700所接收之來自第一主機系統61的輸出訊號的干擾，在本範例實施例中，記憶體控制電路單元404會禁能重置訊號偵測電路720的運作，且僅使得重置接腳700與第二主機系統62之間的連接路徑維持導通的狀態。如圖10所示，第一主機系統61與重置接腳700之間連接路徑會被中斷，且第二主機系統62與重置接腳700之間的連接路徑仍維持導通狀態。
圖11是根據本發明的另一範例實施例所繪示的記憶體控制電路單元運作的範例示意圖。圖12是根據本發明的一範例實施例所繪示的傳輸電路。
請參照圖11與圖12，在本發明另一範例實施例中，記憶體控制電路單元404更包括耦接至重置接腳700的傳輸電路730。傳輸電路730包括開關1200、接收端1202與發送端1204，且開關1200耦接至重置接腳700、接收端1202與發送端1204，其中開關1200是受控於一選擇訊號1206而導通重置接腳700與接收端1202之間的路徑或重置接腳700與發送端1204之間的路徑。值得注意的是，本發明並不加以限制選擇訊號1206的來源，例如，選擇訊號1206可以是由記憶體控制電路單元404所產生。類似地，脈衝樣式偵測電路710用以判斷所接收之第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。例如，在第一串列脈衝樣式符合第一預定串列脈衝樣式時，記憶體控制電路單元404會開啟傳輸電路730的功能。特別是，開關1200會受控於選擇訊號1206以使得重置接腳700與傳輸電路730的接收端1202處於導通狀態，據此，接收端1202可從第二主機系統62接收存取指令(亦稱為第一指令)，由此可致能由第二主機系統62透過重置接腳700對嵌入式多媒體卡60的存取操作。並且，在接收端1202接收來自第二主機系統62的第一指令後，開關1200會根據選擇訊號1206而將重置接腳700分別與接收端1202及發送端1204之間的路徑導通關係由重置接腳700與接收端1202之間的導通路徑切換為重置接腳700與發送端1204之間的導通路徑，如此一來，可透過發送端1204傳送對應第一指令的回應訊息至第二主機系統62。此外，在發送端1204傳送對應第一指令的回應訊息至第二主機系統62之後，開關1200會根據選擇訊號1206再次將重置接腳700與接收端1202之間的路徑導通，且關閉重置接腳700與發送端1204之間的導通路徑。
換言之，在除錯模式中的大部分情況下，重置接腳700與接收端1202會處於導通狀態以持續地接收來自第二主機系統62的指令與資料，並且僅在傳輸電路730欲傳送對應來自第二主機系統62的指令與資料的回應訊息至第二主機系統62時，才透過開關1200將重置接腳700與發送端1204之間的路徑導通。而在發送端1204傳送對應來自第二主機系統62的指令與資料的回應訊息至第二主機系統62之後，重置接腳700與接收端1202之間的路徑會隨即地由開關1200導通以繼續地接收來自第二主機系統62的指令與資料。據此，可達到第二主機系統62經由重置接腳700與嵌入式多媒體卡60之間的雙向資料傳輸，以進行對嵌入式多媒體卡60的除錯分析、參數設定或軔體碼更新等操作。特別是，在本範例實施例中，是透過嵌入式儲存裝置既有的重置接腳700進行外部主機系統與嵌入式儲存裝置之間的資料傳輸，如此一來，可不需為特定的電子裝置預留用以進行除錯的特定接腳。
圖13是根據本發明的另一範例實施例所繪示的記憶體控制電路單元運作的範例示意圖。圖14是根據本發明的一範例實施例所繪示的具高準位電壓之通用輸入輸出電路所輸出的脈衝訊號的示意圖。
請參照圖13與圖14，在本發明另一範例實施例中，記憶體控制電路單元404更包括耦接至重置接腳700的通用輸入輸出電路740。並且，嵌入式多媒體卡60更包括通用輸入輸出接腳742，通用輸入輸出接腳742耦接記憶體控制電路單元404與通用輸入輸出電路740。記憶體控制電路單元404透過通用輸入輸出電路740輸出脈衝訊號(亦稱為第三脈衝訊號)至連接至重置接腳700的訊號示波器1300，以使得訊號示波器1300可根據第三脈衝訊號擷取嵌入式多媒體卡60於特定時間點的運作訊號。舉例而言，由於在除錯模式中，重置接腳700與傳輸電路730的接收端1202會處於導通狀態以持續地接收來自第二主機系統62的指令與資料，因此，當第二主機系統62欲更新韌體碼至嵌入式多媒體卡60以透過訊號示波器1300擷取預期嵌入式多媒體卡60會發生異常的時間點所對應的訊號波形時，傳輸電路730的接收端1202會從第二主機系統62接收韌體碼，例如，此韌體碼會包括除錯指令(亦稱為第二指令)，且第二指令用以指示在上述預期會發生異常的時間點將通用輸入輸出電路740的電壓準位設為高準位電壓。
接著，重置接腳700分別與傳輸電路730的接收端1202及傳輸電路730的發送端1204之間的路徑導通關係會由重置接腳700與傳輸電路730的接收端1202之間的導通路徑切換為重置接腳700與傳輸電路730的發送端1204之間的導通路徑。據此，在記憶體控制電路單元404完成嵌入式多媒體卡60的韌體碼更新操作後，可透過發送端1204傳送用以回應韌體碼更新結果之對應第二指令的除錯訊息給第二主機系統62。此時，記憶體控制電路單元404會開啟通用輸入輸出電路740的功能。
特別是，在記憶體控制電路單元404開啟通用輸入輸出電路74的功能後，記憶體控制電路單元404會根據第二指令在特定時間點(例如，預期會發生異常的時間點)將通用輸入輸出電路740的電壓準位設為高準位電壓。接著，記憶體控制電路單元404會透過通用輸入輸出電路740將對應高準位電壓的第三脈衝訊號傳送至連接至重置接腳700的訊號示波器1300，如圖14所示，記憶體控制電路單元404是將具有高脈衝持續一段時間(例如，10微秒)的第三脈衝訊號1400從通用輸入輸出電路740傳送至連接至重置接腳700的訊號示波器1300，換言之，訊號示波器1300是根據所偵測到的具有高準位電壓的脈衝1402而擷取嵌入式多媒體卡60的運作訊號，且訊號示波器1300偵測到具有高準位電壓的脈衝1402並擷取嵌入式多媒體卡60內運作的訊號的同時，即是預期嵌入式多媒體卡60會發生異常的時間點。值得注意的是，在記憶體控制電路單元404透過通用輸入輸出電路740將對應高準位電壓的第三脈衝訊號傳送至連接至重置接腳700的訊號示波器1300後，記憶體控制電路單元404會將目前執行的功能從通用輸出輸入電路740的功能切換回傳輸電路730的功能，並且重置接腳700與接收端1202之間的路徑會隨即地由記憶體控制電路單元404透過開關1200導通以繼續地接收來自第二主機系統62的指令與資料。
在本範例實施例中，在嵌入式多媒體卡60的除錯模式中，重置接腳700與傳輸電路730的接收端1202會處於導通狀態以持續地接收來自第二主機系統62的指令與資料，據此，當欲禁能除錯模式以停止由第二主機系統62透過重置接腳700對嵌入式多媒體卡60的存取操作時，可透過第二主機系統62經由重置接腳700發送用以禁能除錯模式的指令(亦稱為第三指令)至傳輸電路730的接收端1202以禁能除錯模式。具體而言，在傳輸電路730的接收端1202透過重置接腳700從第二主機系統62接收用以禁能除錯模式的第三指令後，記憶體控制電路單元404會根據第三指令禁能由第二主機系統62透過重置接腳700對嵌入式多媒體卡60的存取操作。例如，記憶體控制電路單元404會將目前執行的功能從傳輸電路730的功能切換回脈衝樣式偵測電路710與重置訊號偵測電路720的功能。然而，本發明並不限於此，例如，在另一範例實施例中，除錯模式亦可透過脈衝樣式偵測電路710偵測到用以禁能除錯模式的脈衝訊號(亦稱為第四脈衝訊號)而被關閉。具體而言，脈衝樣式偵測電路710會判斷此第四脈衝訊號的串列脈衝樣式(亦稱為第三串列脈衝樣式)是否符合一個預定串列脈衝樣式(亦稱為第二預定串列脈衝樣式)，並且此第二預定串列脈衝樣式不同於上述第一預定串列脈衝樣式。類似地，當第三串列脈衝樣式符合第二預定串列脈衝樣式時，記憶體控制電路單元404會禁能由第二主機系統62透過重置接腳700對嵌入式多媒體卡60的存取操作。
值得一提的是，在本發明範例實施例中，上述在脈衝樣式偵測電路710判斷第一脈衝訊號的第一串列脈衝樣式符合第一預定串列脈衝樣式之後，記憶體控制電路單元404會更進一步地將對應除錯模式的資料寫入可複寫式非揮發性記憶體模組406的特定實體抹除單元中。因此，當第一主機系統61斷電或重新開機導致嵌入式多媒體卡60被重新啟動時，記憶體控制電路單元404會讀取此特定實體抹除單元的資料並判斷此特定實體抹除單元是否儲存有對應除錯模式的資料。在特定實體抹除單元儲存有對應除錯模式的資料時，記憶體控制電路單元404會致能由第二主機系統62透過重置接腳700對嵌入式多媒體卡60的存取操作以使得嵌入式多媒體卡60進入除錯模式，直到記憶體控制電路單元404從第二主機系統62接收到用以禁能除錯模式的第三指令或第四脈衝訊號才會使嵌入式多媒體卡60退出除錯模式，並抹除特定實體抹除單元中所儲存的對應除錯模式的資料。反之，在嵌入式多媒體卡60被重新啟動且在特定實體抹除單元未儲存有對應除錯模式的資料時，嵌入式多媒體卡60不會進入除錯模式，直到收到符合第一預定串列脈衝樣式的第一串列脈衝樣式為止。然而，本發明並不限於此。例如，在另一範例實施例中，記憶體控制電路單元404不會將對應除錯模式的資料寫入可複寫式非揮發性記憶體模組406的特定實體抹除單元中，因此，當第一主機系統61斷電或重新開機導致嵌入式多媒體卡60被重新啟動時，記憶體控制電路單元404是根據每次接收的符合第一預定串列脈衝樣式的脈衝訊號控制嵌入式多媒體卡60進入除錯模式，以及根據所接收的用以禁能除錯模式的指令或第四脈衝訊號來控制嵌入式多媒體卡60退出除錯模式。
圖15是根據本發明的一範例實施例所繪示的資料傳輸方法的流程圖。
請參照圖15，在步驟S1501中，由記憶體儲存裝置60的重置接腳從第二主機系統62接收第一脈衝訊號。在步驟S1503中，由記憶體控制電路單元404的脈衝樣式偵測電路710判斷第一脈衝訊號的第一串列脈衝樣式是否符合第一預定串列脈衝樣式。在步驟S1505中，倘若第一串列脈衝樣式符合第一預定串列脈衝樣式時，由記憶體控制電路單元404禁能記憶體儲存裝置10的重置功能。
然而，圖15中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖15中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖15的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明範例實施例的記憶體控制電路單元、記憶體儲存裝置與資料傳輸方法是透過具有預定串列脈衝樣式的脈衝訊號來禁能嵌入式儲存裝置的重置功能，且致能透過重置接腳對嵌入式儲存裝置的存取操作，由此可在單一的重置接腳上實現資訊雙向溝通。如此一來，可在不解焊所述嵌入式儲存裝置的情況下，還原嵌入式儲存裝置焊接於電子裝置上的原始狀態，以正確地判定並解決造成配置有嵌入式儲存裝置之電子裝置發生異常現象的問題。此外，本發明範例實施例的記憶體控制電路單元、記憶體儲存裝置與資料傳輸方法更藉由透過所述重置接腳傳送更新的韌體碼以使得示波器可在特定時間點擷取嵌入式儲存裝置的運作訊號。據此，能夠提升配置有嵌入式儲存裝置之電子裝置的除錯效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧電腦
13‧‧‧輸入/輸出裝置
122‧‧‧微處理器
124‧‧‧隨機存取記憶體(RAM)
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧隨身碟
26‧‧‧記憶卡
27‧‧‧固態硬碟
31‧‧‧數位相機
32‧‧‧SD卡
33‧‧‧MMC卡
34‧‧‧記憶棒
35‧‧‧CF卡
36‧‧‧嵌入式儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
60‧‧‧嵌入式多媒體卡
61‧‧‧第一主機系統
62‧‧‧第二主機系統
700‧‧‧重置接腳
710‧‧‧脈衝樣式偵測電路
720‧‧‧重置訊號偵測電路
730‧‧‧傳輸電路
740‧‧‧通用輸入輸出電路
742‧‧‧通用輸入輸出接腳
900a‧‧‧第二脈衝訊號
900b‧‧‧脈衝訊號
902‧‧‧下降邊緣
904‧‧‧上升邊緣
910‧‧‧第二脈衝
920‧‧‧多個第一脈衝
d0、d1-1~d1-7‧‧‧脈衝寬度
1200‧‧‧開關
1202‧‧‧接收端
1204‧‧‧發送端
1206‧‧‧選擇訊號
1300‧‧‧訊號示波器
1400‧‧‧第三脈衝訊號
1402‧‧‧脈衝
S1501、S1503、S1505‧‧‧資料傳輸方法的步驟
圖1是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖2是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。 圖3是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6是根據一範例實施例所繪示的嵌入式儲存裝置的概要方塊圖。 圖7是根據本發明的另一範例實施例所繪示的嵌入式儲存裝置的概要方塊圖。 圖8是根據本發明的一範例實施例所繪示的主機系統與記憶體控制電路單元的運作的範例示意圖。 圖9A是根據本發明的一範例實施例所繪示的重置訊號的示意圖。 圖9B是根據本發明的一範例實施例所繪示的具有預定串列脈衝樣式的脈衝訊號的示意圖。 圖10是根據本發明的一範例實施例所繪示的重置接腳與主機系統之間的連接路徑的示意圖。 圖11是根據本發明的另一範例實施例所繪示的記憶體控制電路單元運作的範例示意圖。 圖12是根據本發明的一範例實施例所繪示的傳輸電路。 圖13是根據本發明的另一範例實施例所繪示的記憶體控制電路單元運作的範例示意圖。 圖14是根據本發明的一範例實施例所繪示的具高準位電壓之通用輸入輸出電路所輸出的脈衝訊號的示意圖。 圖15是根據本發明的一範例實施例所繪示的資料傳輸方法的流程圖。
S1501、S1503、S1505‧‧‧資料傳輸方法的步驟

Claims (21)

  1. 一種記憶體控制電路單元，用於控制一記憶體儲存裝置，該記憶體控制電路單元包括： 一主機介面，耦接至一第一主機系統； 一記憶體介面，耦接至一可複寫式非揮發性記憶體模組； 一記憶體管理電路，耦接至該主機介面與該記憶體介面；以及 一脈衝樣式偵測電路，耦接至該主機介面與該記憶體管理電路， 其中該記憶體儲存裝置包括一重置接腳，耦接至該記憶體控制電路單元與該脈衝樣式偵測電路，用以從一第二主機系統接收一第一脈衝訊號， 其中該脈衝樣式偵測電路用以判斷該第一脈衝訊號的一第一串列脈衝樣式是否符合一第一預定串列脈衝樣式； 其中倘若該第一串列脈衝樣式符合該第一預定串列脈衝樣式時，該記憶體管理電路更用以禁能該記憶體儲存裝置的重置功能。
  2. 如申請專利範圍第1項所述的記憶體控制電路單元，更包括一重置訊號偵測電路，耦接至該重置接腳，其中該重置功能是由該重置訊號偵測電路偵測到該重置接腳所接收的一第二脈衝訊號所觸發，且該第二脈衝訊號來自該第一主機系統， 其中在該重置接腳從該第二主機系統接收到該第一脈衝訊號後，該記憶體管理電路更用以先暫時禁能該重置訊號偵測電路的運作，再判斷該第一脈衝訊號的該第一串列脈衝樣式是否符合該第一預定串列脈衝樣式。
  3. 如申請專利範圍第1項所述的記憶體控制電路單元，更包括一重置訊號偵測電路，耦接至該重置接腳，其中該重置功能是由該重置訊號偵測電路偵測到該重置接腳所接收的一第二脈衝訊號所觸發，且該第二脈衝訊號來自該第一主機系統， 其中在禁能該記憶體儲存裝置的重置功能的操作中，該記憶體管理電路禁能該重置訊號偵測電路，且使該重置接腳與該第二主機系統之間的連接路徑為導通的路徑， 其中該第一預定串列脈衝樣式包括多個第一脈衝，該第二脈衝訊號的一第二串列脈衝樣式包括至少一第二脈衝，且每一該些第一脈衝的脈衝寬度小於該至少一第二脈衝的脈衝寬度。
  4. 如申請專利範圍第3項所述的記憶體控制電路單元，其中該記憶體管理電路更用以在禁能該記憶體儲存裝置的重置功能後，致能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作。
  5. 如申請專利範圍第4項所述的記憶體控制電路單元，更包括一傳輸電路，耦接至該重置接腳， 其中該傳輸電路包括一開關、一接收端與一發送端，該開關耦接至該重置接腳、該接收端與該發送端，且該開關受控於一選擇訊號而導通該重置接腳與該接收端之間的路徑或該重置接腳與該發送端之間的路徑， 其中在致能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作的操作中，該記憶體管理電路更用以透過該開關將該重置接腳與該接收端之間的路徑導通，且在該接收端從該第二主機系統接收一第一指令後，該記憶體管理電路更用以透過該開關將該重置接腳與該發送端之間的路徑導通， 其中在該發送端傳送對應該第一指令的一回應訊息至該第二主機系統後，該記憶體管理電路更用以透過該開關將該重置接腳與該接收端之間的路徑導通。
  6. 如申請專利範圍第5項所述的記憶體控制電路單元，更包括一通用輸入輸出電路，耦接至該重置接腳， 其中該記憶體儲存裝置更包括一通用輸入輸出接腳，耦接至該記憶體控制電路單元與該通用輸入輸出電路， 其中該傳輸電路的該接收端用以從該第二主機系統接收一第二指令，其中該第二指令用以指示在一特定時間點使該通用輸入輸出電路將電壓準位設為一高準位電壓， 其中該重置接腳更耦接至一訊號示波器，該訊號示波器透過該重置接腳從該通用輸入輸出電路接收對應該高準位電壓的一第三脈衝訊號。
  7. 如申請專利範圍第5項所述的記憶體控制電路單元，其中該傳輸電路的該接收端更用以從該第二主機系統接收一第三指令，且該記憶體管理電路用以根據該第三指令禁能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一第一主機系統； 一可複寫式非揮發性記憶體模組，包括多個實體抹除單元 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組；以及 一重置接腳，耦接至該連接介面單元與該記憶體控制電路單元，用以從一第二主機系統接收一第一脈衝訊號； 其中該記憶體控制電路單元包括： 一脈衝樣式偵測電路，耦接至該重置接腳， 其中該脈衝樣式偵測電路用以判斷該第一脈衝訊號的一第一串列脈衝樣式是否符合一第一預定串列脈衝樣式； 其中倘若該第一串列脈衝樣式符合該第一預定串列脈衝樣式時，該記憶體控制電路單元更用以禁能該記憶體儲存裝置的重置功能。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括； 一重置訊號偵測電路，耦接至該重置接腳，其中該重置功能是由該重置訊號偵測電路偵測到該重置接腳所接收的一第二脈衝訊號所觸發，且該第二脈衝訊號來自該第一主機系統， 其中在該重置接腳從該第二主機系統接收到該第一脈衝訊號後，該記憶體控制電路單元更用以先暫時禁能該重置訊號偵測電路的運作，再判斷該第一脈衝訊號的該第一串列脈衝樣式是否符合該第一預定串列脈衝樣式。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括； 一重置訊號偵測電路，耦接至該重置接腳，其中該重置功能是由該重置訊號偵測電路偵測到該重置接腳所接收的一第二脈衝訊號所觸發，且該第二脈衝訊號來自該第一主機系統， 其中在禁能該記憶體儲存裝置的重置功能的操作中，該記憶體控制電路單元禁能該重置訊號偵測電路，且使該重置接腳與該第二主機系統之間的連接路徑為導通的路徑， 其中該第一預定串列脈衝樣式包括多個第一脈衝，該第二脈衝訊號的一第二串列脈衝樣式包括至少一第二脈衝，且每一該些第一脈衝的脈衝寬度小於該至少一第二脈衝的脈衝寬度。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在禁能該記憶體儲存裝置的該重置功能後，致能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括： 一傳輸電路，耦接至該重置接腳， 其中該傳輸電路包括一開關、一接收端與一發送端，該開關耦接至該重置接腳、該接收端與該發送端，且該開關受控於一選擇訊號而導通該重置接腳與該接收端之間的路徑或該重置接腳與該發送端之間的路徑， 其中在致能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作的操作中，該記憶體控制電路單元更用以透過該開關將該重置接腳與該接收端之間的路徑導通，且在該接收端從該第二主機系統接收一第一指令後，該記憶體控制電路單元更用以透過該開關將該重置接腳與該發送端之間的路徑導通， 其中在該發送端傳送對應該第一指令的一回應訊息至該第二主機系統後，該記憶體控制電路單元更用以透過該開關將該重置接腳與該接收端之間的路徑導通。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，更包括： 一通用輸入輸出接腳，耦接至該記憶體控制電路單元， 其中該記憶體控制電路單元更包括一通用輸入輸出電路，耦接至該重置接腳與該通用輸入輸出接腳， 其中該傳輸電路的該接收端用以從該第二主機系統接收一第二指令，其中該第二指令用以指示在一特定時間點使該通用輸入輸出電路將電壓準位設為一高準位電壓， 其中該重置接腳連接至一訊號示波器，該訊號示波器透過該重置接腳從該通用輸入輸出電路接收對應該高準位電壓的一第三脈衝訊號。
  14. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該傳輸電路的該接收端更用以從該第二主機系統接收一第三指令，且該記憶體控制電路單元更用以根據該第三指令禁能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作。
  15. 一種資料傳輸方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置耦接至一第一主機系統，且該資料傳輸方法包括： 由該記憶體儲存裝置的一重置接腳從一第二主機系統接收一第一脈衝訊號； 由該記憶體儲存裝置的一脈衝樣式偵測電路判斷該第一脈衝訊號的一第一串列脈衝樣式是否符合一第一預定串列脈衝樣式；以及 倘若該第一串列脈衝樣式符合該第一預定串列脈衝樣式時，禁能該記憶體儲存裝置的重置功能。
  16. 如申請專利範圍第15項所述的資料傳輸方法，其中該重置功能是由該記憶體儲存裝置的一重置訊號偵測電路偵測到該重置接腳所接收的一第二脈衝訊號所觸發，且該第二脈衝訊號來自該第一主機系統，其中該資料傳輸方法更包括： 在該重置接腳從該第二主機系統接收到該第一脈衝訊號後，暫時禁能該重置訊號偵測電路的運作，再判斷該第一脈衝訊號的該第一串列脈衝樣式是否符合該第一預定串列脈衝樣式。
  17. 如申請專利範圍第15項所述的資料傳輸方法，其中該重置功能是由該記憶體儲存裝置的一重置訊號偵測電路偵測到該重置接腳所接收的一第二脈衝訊號所觸發，且該第二脈衝訊號來自該第一主機系統， 其中禁能該記憶體儲存裝置的重置功能的步驟包括： 禁能該重置訊號偵測電路，其中該重置接腳與該第二主機系統之間的連接路徑為導通的路徑， 其中該第一預定串列脈衝樣式包括多個第一脈衝，該第二脈衝訊號的一第二串列脈衝樣式包括至少一第二脈衝，且每一該些第一脈衝的脈衝寬度小於該至少一第二脈衝的脈衝寬度。
  18. 如申請專利範圍第17項所述的資料傳輸方法，更包括： 在根據禁能該記憶體儲存裝置的該重置功能後，致能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作。
  19. 如申請專利範圍第18項所述的資料傳輸方法，其中該記憶體儲存裝置更包括耦接至該重置接腳的一傳輸電路，該傳輸電路包括耦接至該重置接腳的一開關、一接收端與一發送端，且該開關受控於一選擇訊號而導通該重置接腳與該接收端之間的路徑或該重置接腳與該發送端之間的路徑， 其中在致能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作的步驟包括： 透過該開關將該重置接腳與該接收端之間的路徑導通，且在該接收端從該第二主機系統接收一第一指令後，透過該開關將該重置接腳與該發送端之間的路徑導通；以及 在該發送端傳送對應該第一指令的一回應訊息至該第二主機系統後，透過該開關將該重置接腳與該接收端之間的路徑導通。
  20. 如申請專利範圍第19項所述的資料傳輸方法，其中該記憶體儲存裝置更包括一通用輸入輸出接腳與一通用輸入輸出電路，其中該資料傳輸方法更包括： 由該傳輸電路的該接收端從該第二主機系統接收一第二指令，其中該第二指令用以指示在一特定時間點使該通用輸入輸出電路將電壓準位設為一高準位電壓；以及 透過該通用輸入輸出電路將對應該高準位電壓的一第三脈衝訊號傳送至連接至該重置接腳的一訊號示波器，且由該訊號示波器根據該第三脈衝訊號擷取該記憶體儲存裝置於該特定時間點運作的訊號。
  21. 如申請專利範圍第19項所述的資料傳輸方法，更包括： 由該傳輸電路的該接收端從該第二主機系統接收一第三指令，且根據該第三指令禁能由該第二主機系統透過該重置接腳對該記憶體儲存裝置的存取操作。
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