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TWI441185B - 非揮發性靜態隨機存取記憶體及其操作方法 - Google Patents

非揮發性靜態隨機存取記憶體及其操作方法 Download PDF

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TWI441185B
TWI441185B TW099115131A TW99115131A TWI441185B TW I441185 B TWI441185 B TW I441185B TW 099115131 A TW099115131 A TW 099115131A TW 99115131 A TW99115131 A TW 99115131A TW I441185 B TWI441185 B TW I441185B
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TW
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memory element
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volatile
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TW201140590A (en
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Pi Feng Chiu
Meng Fan Chang
Ku Feng Lin
Shyh Shyuan Sheu
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Ind Tech Res Inst
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Description

非揮發性靜態隨機存取記憶體及其操作方法
本發明是有關於一種記憶體，且特別是有關於一種非揮發性靜態隨機存取記憶體及其操作方法。
近年來由於製程進步使得積體電路面積大幅微縮，進而使得成本降低、效能增加。然而，漏電流增加以及操作頻率上升，都會使整合性晶片系統(system on chip,SoC)的單位面積功耗大大增加。功耗影響元件的穩定性及壽命。在以電池供電的可攜式產品中，功耗成為判斷產品優劣十分關鍵的規格。
整合性晶片系統中，靜態隨機存取記憶體(static random access memory,SRAM)所占的電路面積比例大，屬於可高速存取之揮發性記憶體。在晶片進入待機模式時，為了保存資料而無法切斷靜態隨機存取記憶體的電源，此時漏電流所造成的功耗十分可觀，且會隨著記憶體容量增加與製程微縮而愈趨嚴重。反之，以非揮發性記憶體角度來看，在待機模式可完全切斷非揮發性記憶體的電源而達到零功耗的目的。但是，目前量產或研發中的非揮發性記憶體皆無法達到靜態隨機存取記憶體等級的操作速度。
因此若可結合靜態隨機存取記憶體與非揮發性記憶體之優點，便可保持原先靜態隨機存取記憶體之特色，且待機模式可切斷電源來解決漏電流造成的功耗問題。
本發明提供一種非揮發性靜態隨機存取記憶體及其操作方法，以特定的架構結合靜態隨機存取記憶體(static random access memory,SRAM)與非揮發性記憶體(non-volatile memory,NVM)。因此，在正常操作模式下此記憶體具有原本靜態隨機存取記憶體之存取特性，而在待機模式時可以減少功耗。
本發明實施例提出一種非揮發性靜態隨機存取記憶體，包括閂鎖單元、第一開關、第二開關、第一非揮發性記憶元件以及第二非揮發性記憶元件。閂鎖單元具有第一端與第二端。第一開關的第一端連接至閂鎖單元的第一端，第一開關的第二端連接至第一位元線(bit line)，而第一開關的控制端連接至字元線。第二開關的第一端連接至閂鎖單元的第二端，第二開關的第二端連接至第二位元線，而第二開關的控制端連接至字元線(word line)。第一非揮發性記憶元件的第一端連接至閂鎖單元的第一端，第一非揮發性記憶元件的第二端連接至第一位元線，而第一非揮發性記憶元件的致能端連接至致能線。第二非揮發性記憶元件的第一端連接至閂鎖單元的第二端，第二非揮發性記憶元件的第二端連接至第二位元線，而第二非揮發性記憶元件的致能端連接至致能線。
本發明實施例提出一種記憶體的操作方法，以操作上述非揮發性靜態隨機存取記憶體。此操作方法包括：當進入待機模式時，進行程設(programming)程序；以及當結束該待機模式時，進行恢復(recall)程序。於前述程設程序中，透過致能線致能第一與第二非揮發性記憶元件，以及透過字元線截止第一與第二開關。於該程設程序中的第一期間，透過第一與第二位元線供應邏輯高準位給第一與第二非揮發性記憶元件。於該程設程序中的第二期間，透過第一與第二位元線供應邏輯低準位給第一與第二非揮發性記憶元件。於恢復程序中，透過致能線致能第一與第二非揮發性記憶元件，透過第一與第二位元線供應邏輯低準位給第一與第二非揮發性記憶元件，以及透過字元線截止第一與該第二開關。
本發明實施例提出一種非揮發性靜態隨機存取記憶體的操作方法，以操作上述非揮發性靜態隨機存取記憶體。該操作方法包括：當進入一待機模式時，進行一程設程序；以及當結束該待機模式時，進行一恢復程序以及一初始化程序。其中，於該程設程序中，透過該致能線致能該第一與該第二非揮發性記憶元件，透過該字元線截止該第一與該第二開關，以及透過調變該閂鎖單元的電源電壓及/或調變該第一與該第二位元線的電壓使該第一或該第二非揮發性記憶元件改變阻態；於該恢復程序中，透過該致能線致能該第一與該第二非揮發性記憶元件，透過該字元線截止該第一與該第二開關，以及透過該第一與該第二位元線供應一邏輯低準位給該第一與該第二非揮發性記憶元件；以及於該初始化程序中，透過該致能線致能該第一與該第二非揮發性記憶元件，透過該字元線截止該第一與該第二開關，以及透過調變該閂鎖單元的電源電壓及/或調變該第一與該第二位元線的電壓使該第一與該第二非揮發性記憶元件的阻態初始化。
基於上述，本發明實施例所揭露的非揮發性靜態隨機存取記憶體，以特定的架構結合靜態隨機存取記憶體與非揮發性記憶元件。在正常讀取操作時，非揮發性記憶元件會被禁能，因此在正常操作模式下此記憶體具有一般靜態隨機存取記憶體之高速存取優點。在進入待機模式時進行程設程序，以將靜態隨機存取記憶體的資訊紀錄於非揮發性記憶元件。在結束待機模式時進行恢復程序，以將紀錄於非揮發性記憶元件的資訊寫回靜態隨機存取記憶體。因此，本發明實施例所揭露的記憶體可以在正常操作模式下發揮原本靜態隨機存取記憶體之存取特性，而在待機模式時具有非揮發性記憶體的優點而可以減少功耗。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是依照本發明實施例說明一種非揮發性靜態隨機存取記憶體100的功能模塊示意圖。非揮發性靜態隨機存取記憶體100包括閂鎖單元110、第一非揮發性記憶元件120、第二非揮發性記憶元件130、第一開關SW1以及第二開關SW2。閂鎖單元110具有第一端Q與第二端QB。第一開關SW1的第一端連接至閂鎖單元110的第一端Q。第一開關SW1的第二端連接至第一位元線BL。第一開關SW1的控制端連接至字元線WL。第二開關SW2的第一端連接至閂鎖單元110的第二端QB。第二開關SW2的第二端連接至第二位元線BLB。第二開關SW2的控制端連接至字元線WL。上述第一開關SW1以及第二開關SW2的實現方式可以是金屬氧化物半導體(metal oxide semiconductor,MOS)電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、二極體(diode)或是其他實現技術。
第一非揮發性記憶元件120與第二非揮發性記憶元件130可以是電阻性記憶體(resistive memory)、相變記憶體(phase change memory,PCM)或是其他非揮發性記憶體。第一非揮發性記憶元件120的第一端連接至閂鎖單元110的第一端Q。第一非揮發性記憶元件120的第二端連接至第一位元線BL。第一非揮發性記憶元件120的致能端連接至致能線SW。第二非揮發性記憶元件130的第一端連接至閂鎖單元110的第二端QB。第二非揮發性記憶元件130的第二端連接至第二位元線BLB。第二非揮發性記憶元件130的致能端連接至致能線SW。系統可以透過致能線SW而致能(enable)或禁能(disable)第一非揮發性記憶元件120與第二非揮發性記憶元件130。
在正常讀取操作時，系統可以透過致能線SW禁能第一非揮發性記憶元件120與第二非揮發性記憶元件130，且透過字元線WL致能閂鎖單元110，然後透過位元線BL與/或BLB讀取閂鎖單元110所紀錄的資訊。因此，在正常操作模式下，非揮發性靜態隨機存取記憶體100具有一般靜態隨機存取記憶體之高速存取優點。
在進入待機模式時，非揮發性靜態隨機存取記憶體100會進行程設程序，以將閂鎖單元110的資訊紀錄於非揮發性記憶元件120與130。於前述程設程序中，系統透過致能線SW致能非揮發性記憶元件120與130，以及透過字元線SW截止第一開關SW1與第二開關SW2。其中，於程設程序中的第一期間，透過第一位元線BL與第二位元線BLB供應邏輯高準位給第一非揮發性記憶元件120與第二非揮發性記憶元件130，以及於程設程序中的第二期間，透過第一位元線BL與第二位元線BLB供應邏輯低準位給第一非揮發性記憶元件120與第二非揮發性記憶元件130。前述程設程序的第一期間可以早於第二期間。於其他實施例中，前述程設程序的第一期間可以晚於第二期間。完成前述程設程序後，閂鎖單元110的第一端Q與第二端QB之邏輯值可以被分別紀錄於非揮發性記憶元件120與130。因此，在完成該程設程序後，系統可以在待機模式中停止供電給閂鎖單元110以減少功耗。
在結束待機模式時，非揮發性靜態隨機存取記憶體100會進行恢復程序，以將紀錄於非揮發性記憶元件120與130的邏輯值分別寫回閂鎖單元110的第一端Q與第二端QB。於上述恢復程序中，系統透過致能線SW致能第一非揮發性記憶元件120與第二非揮發性記憶元件130的致能端，透過第一位元線BL與第二位元線BLB供應邏輯低準位給第一非揮發性記憶元件120與第二非揮發性記憶元件130的第二端，以及透過字元線WL截止第一開關SW1與第二開關SW2。完成前述恢復程序後，非揮發性記憶元件120與130可以將邏輯值分別寫回閂鎖單元110的第一端Q與第二端QB，而使非揮發性靜態隨機存取記憶體100回歸正常操作模式。因此，本發明實施例所揭露的記憶體可以在正常操作模式下發揮原本靜態隨機存取記憶體之高速存取優點，而在待機模式時具有非揮發性記憶體的優點而可以減少功耗。
應用本實施例者可以視其設計需求而以任何方式實現非揮發性靜態隨機存取記憶體100。例如，圖2是說明圖1所示非揮發性靜態隨機存取記憶體100的其中一個實施範例。請參照圖2，閂鎖單元110包括第一反閘INV1以及第二反閘INV2。第一反閘INV1的輸入端做為閂鎖單元110的第一端Q，而第一反閘INV1的輸出端做為閂鎖單元110的第二端QB。第二反閘INV2的輸入端連接至第一反閘INV1的輸出端，而第二反閘INV2的輸出端連接至第一反閘INV1的輸入端。
第一非揮發性記憶元件120包括第三開關SW3以及第一可變電阻元件RL。第三開關SW3與第一可變電阻元件RL串聯於閂鎖單元110的第一端Q與第一位元線BL之間，而第三開關SW3的控制端連接至致能線SW。例如，第三開關SW3的第一端連接至閂鎖單元110的第一端Q，第三開關SW3的第二端連接至第一可變電阻元件RL的第一端，而第一可變電阻元件RL的第二端連接至第一位元線BL。
第二非揮發性記憶元件130包括第四開關SW4以及第二可變電阻元件RR。第四開關SW4與第二可變電阻元件RR串聯於閂鎖單元110的第二端QB與第二位元線BLB之間，而第四開關SW4的控制端連接至致能線SW。例如，第四開關SW4的第一端連接至閂鎖單元110的第二端QB，第四開關SW4的第二端連接至第二可變電阻元件RR的第一端，而第二可變電阻元件RR的第二端連接至第二位元線BLB。上述第三開關SW3以及第四開關SW4的實現方式可以是金屬氧化物半導體電晶體、雙極性接面電晶體、二極體或是其他實現技術。
應用本實施例者可以視其設計需求而以任何方式實現上述可變電阻元件RR與RL。例如，上述可變電阻元件RR與RL之基本構造為在基板(substrate)垂直方向上按照下部電極(bottom electrode)、可變電阻體、上部電極(top electrode)之順序層疊之構造。例如，鑭鋁氧化物LaAlO3 (LAO)之單晶基板上所沉積的下部電極材料可以是釔鋇銅氧化物YBa2 Cu3 O7 (YBCO)膜，可變電阻體材料可以是鈣鈦礦型氧化物之結晶性鐠鈣錳氧化物Pr1-X CaX MnO3 (PCMO)膜，上部電極材料可以是濺鍍所沉積的Ag膜。此外，作為上述可變電阻體之材料，除了上述鈣鈦礦材料以外，已知ZnSe-Ge異質構造或者關於Ti、Nb、Hf、Zr、Ta、Ni、V、Zn、Sn、In、Th、Al等金屬之氧化物，隨著施加在上部和下部電極之電壓脈衝條件的改變，其電阻值亦可變。藉由在上部和下部電極之間施加之電壓的方向，能夠可逆改變此可變電阻體的電阻值。藉由讀取該可變電阻體材料之電阻值，能夠實現電阻性記憶體的功效。
需特別強調的是，可變電阻元件RR與RL之層疊構造可以配置在積體電路的基板上方，也就疊覆在閂鎖單元110、開關SW1、開關SW2、開關SW3及/或開關SW4上方。因此，可變電阻元件RR與RL不會額外增加晶片面積。
在正常讀取操作時，系統可以透過致能線SW截止第三開關SW3與第四開關SW4，且透過字元線WL導通第一開關SW1與第二開關SW2，然後透過位元線BL與/或BLB讀取閂鎖單元110所紀錄的資訊。因此在正常讀取操作時，不會因電阻式記憶體元件(即可變電阻元件RR與RL)而影響到操作速度。在正常寫入操作時，系統可以透過致能線SW導通第三開關SW3與第四開關SW4，且透過字元線WL導通第一開關SW1與第二開關SW2，然後透過位元線BL與/或BLB將邏輯值寫入閂鎖單元110。因此在正常寫入操作時，利用可變電阻元件RR與開關SW3形成位元線BL與閂鎖單元110的第一端Q之間的額外電流路徑，並且利用可變電阻元件RL與開關SW4形成位元線BLB與閂鎖單元110的第二端QB之間的額外電流路徑，可幫助寫入操作的速度並適於在低電壓下操作。如此，不必使用多餘的電晶體或電路，便可達到寫入輔助的功效。因此，在正常操作模式下，非揮發性靜態隨機存取記憶體100具有比一般靜態隨機存取記憶體更穩定且高速之寫入表現，可操作在低電壓下以減少耗能。
在進入待機模式中進行程設程序時，第一開關SW1與第二開關SW2為截止，而第三開關SW3與第四開關SW4為導通。在此假設閂鎖單元110的第一端Q為邏輯高準位(邏輯1)，而第二端QB的電壓為邏輯低準位(邏輯0)。於程設程序中的第一期間，透過第一位元線BL與第二位元線BLB供應邏輯高準位給可變電阻元件RR與RL。對於可變電阻元件RL而言，其二端電壓皆為邏輯高準位，故在可變電阻元件RL上的跨壓為零，不足以改變可變電阻元件RL的邏輯電阻態。對於可變電阻元件RR而言，其二端電壓分別為邏輯高準位與邏輯低準位，因此在可變電阻元件RR的上部電極之電位會高於下部電極電位，造成跨在可變電阻元件RR上的正向偏壓，使得可變電阻元件RR被設定為邏輯低阻態。
於程設程序中的第二期間，透過第一位元線BL與第二位元線BLB供應邏輯低準位給可變電阻元件RR與RL。對於可變電阻元件RL而言，下部電極與上部電極分別為邏輯高準位與邏輯低準位，因此會有逆向偏壓跨在可變電阻元件RL上，使得可變電阻元件RL被重設為邏輯高阻態。對於可變電阻元件RR而言，其二端電壓均為邏輯低準位，故在可變電阻元件RR上的跨壓為零，不足以改變可變電阻元件RR的邏輯電阻態。因此，在完成前述程設程序後，可變電阻元件RL與可變電阻元件RR分別以邏輯高阻態與邏輯低阻態紀錄著閂鎖單元110的第一端Q與第二端QB的邏輯狀態。本實施例並不限制所述邏輯高阻態的阻值與邏輯低阻態的阻值。在某些實施例中，高阻態的阻值可以是邏輯低阻態的阻值的3倍。在完成該程設程序後，系統可以在待機模式中停止供電給閂鎖單元110以減少功耗。
在結束待機模式時，非揮發性靜態隨機存取記憶體100會進行恢復程序，以將第一開關SW1與第二開關SW2截止，以及將第三開關SW3與第四開關SW4導通。另外，在此恢復程序中系統會透過第一位元線BL與第二位元線BLB供應邏輯低準位給可變電阻元件RR與RL。隨著恢復程序中閂鎖單元110的恢復供電的過程，閂鎖單元110的第二反閘INV2與第一反閘INV1會分別提供充電電流將第一端Q與第二端QB電壓升高，同時第一端Q與第二端QB輸出的放電電流會各自流經可變電阻元件RR與RL。沿用前述假設例，可變電阻元件RR與RL分別以邏輯高阻態與邏輯低阻態紀錄著閂鎖單元110的第一端Q與第二端QB的邏輯狀態。由於可變電阻元件RR的阻值大於可變電阻元件RL的阻值，使得閂鎖單元110的第一端Q之電壓會大於第二端QB的電壓。因此完成前述恢復程序後，可變電阻元件RR與RL可以將邏輯值1與邏輯值0分別寫回閂鎖單元110的第一端Q與第二端QB，而使非揮發性靜態隨機存取記憶體100回歸正常操作模式。
圖3是說明圖1所示非揮發性靜態隨機存取記憶體100的另一個實施範例。本實施例未述及的部份可以參照圖1與圖2的相關說明。請參照圖3，閂鎖單元110包括第一電晶體M1、第二電晶體M2、第三電晶體M3以及第四電晶體M4。第一電晶體M1的第一端(例如源極)連接至第一電壓(例如電源電壓VDD)。第一電晶體M1的第二端(例如汲極)連接至閂鎖單元110的第一端Q。第一電晶體M1的控制端(例如閘極)連接至閂鎖單元110的第二端QB。第二電晶體M2的第一端(例如源極)連接至第二電壓(例如接地電壓)。第二電晶體M2的第二端(例如汲極)連接至第一電晶體M1的汲極。第二電晶體M2的控制端(例如閘極)連接至第一電晶體M1的閘極。第三電晶體M3的第一端(例如源極)連接至電源電壓VDD。第三電晶體M3的第二端(例如汲極)連接至閂鎖單元110的第二端QB。第三電晶體M3的控制端(例如閘極)連接至閂鎖單元110的第一端Q。第四電晶體M4的第一端(例如源極)連接至接地電壓。第四電晶體M4的第二端(例如汲極)連接至第三電晶體M3的汲極。第四電晶體M4的控制端(例如閘極)連接至第三電晶體M3的閘極。
圖3所示第一開關SW1包括第五電晶體M5。第五電晶體M5的第一端連接至閂鎖單元110的第一端Q。第五電晶體M5的第二端連接至第一位元線BL。第五電晶體M5的控制端連接至字元線WL。圖3所示第二開關SW2包括第六電晶體M6。第六電晶體M6的第一端連接至閂鎖單元110的第二端QB。第六電晶體M6的第二端連接至第二位元線BLB。第六電晶體M6的控制端連接至字元線WL。於本實施例中，第五電晶體M5與第六電晶體M6均為N通道金屬氧化物半導體(N-channel metal oxide semiconductor,NMOS)電晶體。
以下將假設可變電阻元件RR與RL是雙極性(bipolar)電阻式記憶體元件。圖4A是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體100進行程設程序PP的信號時序示意圖。圖4B是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體100進行程設程序PP的流程示意圖。請參照圖3、圖4A與圖4B，在正常操作NOP時(即步驟S410)，系統可以透過字元線WL定址(addressing)非揮發性靜態隨機存取記憶體100，以及透過位元線BL與/或BLB存取閂鎖單元110所紀錄的資訊。在正常操作過程中，系統可以進行步驟S420來判斷是否需要進入待機模式STB。若步驟S420判斷結果表示需要進入待機模式STB，則系統會進行程設程序PP(即步驟S430)。在進行程設程序PP時，字元線WL為邏輯低準位L，使得第一開關SW1與第二開關SW2為截止。在此假設閂鎖單元110的第一端Q與第二端QB的電壓分別為邏輯高準位H與邏輯低準位L。
於程設程序PP中的第一期間PP1，致能線SW為邏輯高準位H，使得第三開關SW3與第四開關SW4為導通。系統於第一期間PP1透過第一位元線BL與第二位元線BLB供應邏輯高準位H給可變電阻元件(或稱電阻式記憶體元件)RR與RL。由於可變電阻元件RL的二端電壓皆為邏輯高準位H，故可變電阻元件RL的邏輯電阻態不會改變。可變電阻元件RR的上部電極電壓為邏輯高準位H，而可變電阻元件RR的下部電極電壓為邏輯低準位L，因此可變電阻元件RR被設定為邏輯低阻態LRS。也就是說，可變電阻元件RR進行了寫入低阻態操作(SET)。
於程設程序PP中的第二期間PP2，致能線SW為邏輯高準位H，使得第三開關SW3與第四開關SW4為導通。系統於第二期間PP2透過第一位元線BL與第二位元線BLB供應邏輯低準位L給可變電阻元件RR與RL。可變電阻元件RL的上部電極電壓為邏輯低準位L，而可變電阻元件RL的下部電極電壓為邏輯高準位H，因此可變電阻元件RL被重設為邏輯高阻態HRS。也就是說，可變電阻元件RL進行了寫入高阻態操作(RESET)。由於可變電阻元件RR的二端電壓皆為邏輯低準位L，故可變電阻元件RR的邏輯電阻態不會改變。因此，當進入待機模式STB後，每個記憶單元100會將閂鎖單元110的儲存資料以阻值大小的形式存入可變電阻元件RL和RR。在完成程設程序PP後，系統可以進行步驟S440以便在待機模式STB中將電源電壓降至邏輯低準位L(例如0伏特)，以停止供電給閂鎖單元110而減少功耗。
圖5A是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體100進行恢復程序RP的信號時序示意圖。圖5B是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體100進行恢復程序RP的流程示意圖。請參照圖3、圖5A與圖5B，非揮發性靜態隨機存取記憶體100在待機模式STB中，也就是在電源關閉狀態下(步驟S510)，系統可以進行步驟S520來判斷是否需要結束待機模式STB。當步驟S520決定結束待機模式STB時，必須先實施恢復程序RP(步驟S530)，也就是進行喚醒機制以將可變電阻元件RR與RL的資訊喚回至閂鎖單元110。待機模式STB期間，閂鎖單元110的電源電壓VDD、字元線WL、位元線BL與位元線BLB皆會被放電至0V。要實施恢復程序RP時，系統會先將致能線SW拉為邏輯高電位H，以便導通第三開關SW3與第四開關SW4。在第三開關SW3與第四開關SW4導通後，再回復電源電壓VDD的供應，此時閂鎖單元110的第一端Q和第二端QB之電壓會由可變電阻元件RR和RL的阻值所決定。隨著恢復程序RP中電源電壓VDD恢復供電的過程，閂鎖單元110的電晶體M1與M3會流入充電電流將第一端Q與第二端QB電壓升高，同時第一端Q與第二端QB輸出的放電電流會各自流經可變電阻元件RL與RR。當可變電阻元件RL為高阻態HRS而可變電阻元件RR為低阻態LRS時，流經可變電阻元件RR的電流大於流經可變電阻元件RL的電流，造成閂鎖單元110的第一端Q和第二端QB充電速度不同。此第一端Q和第二端QB電壓差距會透過閂鎖單元110的交錯連結閂鎖電路(cross-couple latch)放大成為高電位H與低電位L，如此便完成了恢復程序RP而回復待機模式STB前的資料儲存。至此，非揮發性靜態隨機存取記憶體100回到正常操作NOP(即步驟S540)。
圖6是依據本發明實施例說明一種可變電阻元件RL(或RR)的立體結構示意圖。可變電阻元件RL(或RR)配置在積體電路的基板上方。可變電阻元件RL(或RR)是依序由下部電極、可變電阻體以及上部電極相互堆疊，而形成金屬/電阻層/金屬(MIM)結構的電阻式記憶體元件。下部電極透過接觸窗插塞(contact plug)電性連接至閂鎖單元110的第一端Q(或第二端QB)的汲極。本實施例中，下部電極的材質是氮化鈦(TiN)。於其他實施例中，前述下部電極係包含選自錳、鐵、鎳、鈷、鈦、銅、釩、矽中之元素之氧化物、氮化物或氧氮化物，例如鈦(Ti)、二氧化矽(SiO2 )、矽(Si)等。本實施例中，以原子層化學氣相沉積法於下部電極上鍍製二氧化鉿(HfO2 )薄膜而形成前述可變電阻體。完成可變電阻體後，再於可變電阻體上鍍製鈦(Ti)以及配置氮化鈦(TiN)而形成上電極形成上部電極。此上部電極透過介層窗插塞(via plug)與金屬內連線電性連接至開關SW3(或SW4)的第一端。
圖7是依據本發明實施例說明圖3所示可變電阻元件RR與RL配置在基板上方的立體示意圖。非揮發性靜態隨機存取記憶體100的大部份元件都配置於基板中，而可變電阻元件RR與RL配置在基板上方。也就是說，可變電阻元件RR與RL疊覆在閂鎖單元110、開關SW1、開關SW2、開關SW3及/或開關SW4上方。因此，可變電阻元件RR與RL不會額外增加晶片面積。
圖8是依據本發明另一實施例說明圖3所示可變電阻元件RR與RL、開關SW3與SW4配置在基板上方的立體示意圖。非揮發性靜態隨機存取記憶體100的大部份元件都配置於基板中，而非揮發性記憶元件120的可變電阻元件RL與開關SW3以及非揮發性記憶元件130的可變電阻元件RR與開關SW4配置在基板上方。也就是說，可變電阻元件RR、可變電阻元件RL、開關SW3與開關SW4疊覆在閂鎖單元110、開關SW1及/或開關SW2上方。因此，非揮發性記憶元件120與130不會額外增加晶片面積。
上述實施例以簡單且不增加太多面積的架構合併靜態隨機存取記憶體與電阻式非揮發性記憶體元件，使其可在待機模式時切斷電源減少功耗。另外，上述實施例的架構可以進一步輔助寫入操作，讓正常操作時的效能更好。上述實施例可應用在有低功耗及高速操作需求的內嵌式系統中。若用在待機時間居多的應用上，更能突顯其降低功耗的優點。此架構為差動模式(differential-mode)，因此可忍受大的製程漂移。尤其是電阻式非揮發性記憶體阻值的分佈，即使阻值漂移大，但只要高阻態HRS大於低阻態LRS，恢復程序RP(喚醒機制)就可正確分辨所儲存的資料，大大提升產品良率。
綜上所述，在此說明非揮發性靜態隨機存取記憶體100的操作方法。此操作方法包括：當進入待機模式STB時，進行程設程序PP；以及當結束待機模式STB時，進行恢復程序RP。於程設程序PP中，透過致能線SW致能第一非揮發性記憶元件120與第二非揮發性記憶元件130，以及透過字元線WL截止第一開關SW1與第二開關SW2。於程設程序PP中的第一期間PP1，透過第一位元線BL與第二位元線BLB供應邏輯高準位H給第一非揮發性記憶元件120與第二非揮發性記憶元件130。於程設程序PP中的第二期間PP2，透過第一位元線BL與第二位元線BLB供應邏輯低準位L給第一非揮發性記憶元件120與第二非揮發性記憶元件130。於恢復程序RP中，透過致能線SW致能第一非揮發性記憶元件120與第二非揮發性記憶元件130，透過第一位元線BL與第二位元線BLB供應邏輯低準位L給第一非揮發性記憶元件120與第二非揮發性記憶元件130，以及透過字元線WL截止第一開關SW1與第二開關SW2。
若可變電阻元件RL與RR是單極性(unipolar)電阻式記憶體元件，則非揮發性靜態隨機存取記憶體100可以進行圖9A、9B與9C所示的操作方法。圖9A是依據本發明另一實施例說明圖3所示非揮發性靜態隨機存取記憶體100進行程設程序PP、恢復程序RP與初始化(initiate)程序IP的信號時序示意圖。圖9B是依據本發明另一實施例說明圖3所示非揮發性靜態隨機存取記憶體100進入待機模式STB的流程示意圖。請參照圖3、圖9A與圖9B，在正常操作NOP時(即步驟S910)，系統可以透過字元線WL定址非揮發性靜態隨機存取記憶體100，以及透過位元線BL與/或BLB存取閂鎖單元110所紀錄的資訊。其中，在正常讀取操作時，系統可以透過致能線SW截止第三開關SW3與第四開關SW4，因此在正常讀取操作時電阻式記憶體元件(即可變電阻元件RR與RL)不會影響到靜態隨機存取記憶體100的操作速度。在正常寫入操作時，系統可以透過致能線SW導通第三開關SW3與第四開關SW4。因此，在正常寫入操作時，可變電阻元件RR與RL形成額外電流路徑，可幫助寫入操作的速度並適於在低電壓下操作。如此，在正常操作模式NOP下，非揮發性靜態隨機存取記憶體100具有比一般靜態隨機存取記憶體更穩定且高速之寫入表現，可操作在低電壓下以減少耗能。
在正常操作過程中，系統可以進行步驟S920來判斷是否需要進入待機模式STB。若步驟S920判斷結果表示需要進入待機模式STB，則系統會進行程設程序PP(即步驟S930)。在進行程設程序PP時，字元線WL為邏輯低準位L，使得第一開關SW1與第二開關SW2為截止，以及透過調變閂鎖單元110的電源電壓VDD及/或調變第一位元線BL與第二位元線BLB的電壓使非揮發性記憶元件120或130改變阻態。在此假設於進入待機模式STB前閂鎖單元110的第一端Q與第二端QB的電壓分別為邏輯高準位H與邏輯低準位L。在程設程序PP期間，閂鎖單元110的電源電壓VDD被從正常準位VDD 調整為Vd(RESET) ，因此閂鎖單元110的第一端Q的電壓準位亦被調整為Vd(RESET) 。於本實施例中，前述電壓準位Vd(RESET) 可以是1.8V或其他值。
於程設程序PP中，透過致能線SW致能第一非揮發性記憶元件120與第二非揮發性記憶元件130。於本實施例中，致能線SW的電壓準位被拉升至Vg(RESET) ，使得第三開關SW3與第四開關SW4為導通。於本實施例中，前述電壓準位Vg(RESET) 可以是1.8V或其他值。另外，系統於程設程序PP期間透過第一位元線BL與第二位元線BLB供應邏輯低準位(例如0V)給可變電阻元件(或稱電阻式記憶體元件)RR與RL。由於可變電阻元件RL二端的電壓差達到寫入高阻態操作(RESET)的電壓組態，因此可變電阻元件RL被設為邏輯高阻態HRS。由於可變電阻元件RR的二端電壓皆為邏輯低準位，故可變電阻元件RR的邏輯電阻態不會改變而維持在邏輯低阻態LRS。
因此，當進入待機模式STB時，每個記憶單元100會將閂鎖單元110的儲存資料以阻值大小的形式存入可變電阻元件RL和RR。在完成程設程序PP後，系統可以進行步驟S940以便在待機模式STB中將電源電壓VDD降至邏輯低準位(例如0伏特)，以停止供電給閂鎖單元110而減少功耗。
圖9C是依據本發明另一實施例說明圖3所示非揮發性靜態隨機存取記憶體100結束待機模式STB的流程示意圖。請參照圖3、圖9A與圖9C，非揮發性靜態隨機存取記憶體100在待機模式STB中，也就是在電源關閉狀態下(步驟S950)，系統可以進行步驟S960來判斷是否需要結束待機模式STB。當步驟S960決定結束待機模式STB時，系統會進行恢復程序RP(步驟S970)以及初始化(initiate)程序IP(步驟S980)，也就是進行喚醒機制以將可變電阻元件RR與RL的資訊喚回至閂鎖單元110。於恢復程序RP中，透過致能線SW致能非揮發性記憶元件120與130，透過字元線WL截止第一開關SW1與第二開關SW2，以及透過位元線BL與BLB供應邏輯低準位給非揮發性記憶元件120與130。
待機模式STB期間，閂鎖單元110的電源電壓VDD、字元線WL、位元線BL與位元線BLB皆會被放電至0V。要實施恢復程序RP(步驟S970)時，系統會先將致能線SW拉為邏輯高電位，以便導通第三開關SW3與第四開關SW4。在第三開關SW3與第四開關SW4導通後，再回復電源電壓VDD的供應，此時閂鎖單元110的第一端Q和第二端QB之電壓會由可變電阻元件RR和RL的阻值所決定。隨著恢復程序RP中電源電壓VDD恢復供電的過程，閂鎖單元110的電晶體M1與M3會流入充電電流將第一端Q與第二端QB電壓升高，同時第一端Q與第二端QB輸出的放電電流會各自流經可變電阻元件RL與RR。當可變電阻元件RL為高阻態HRS而可變電阻元件RR為低阻態LRS時，流經可變電阻元件RR的電流大於流經可變電阻元件RL的電流，造成閂鎖單元110的第一端Q和第二端QB充電速度不同。此第一端Q和第二端QB電壓差距會透過閂鎖單元110的交錯連結閂鎖電路放大成為高電位與低電位，如此便完成了恢復程序RP而回復待機模式STB前的資料儲存。
在完成恢復程序RP後，接著進行初始化程序IP(步驟S980)，也就是將可變電阻元件RR與RL的電阻態初始化至低阻態LRS。於初始化程序IP中，透過致能線SW致能第一非揮發性記憶元件120與第二非揮發性記憶元件130，透過字元線WL截止第一開關SW1與第二開關SW2，以及透過調變閂鎖單元110的電源電壓VDD及/或調變第一位元線BL與第二位元線BLB的電壓，使第一非揮發性記憶元件120與第二非揮發性記憶元件130的阻態初始化。
例如，在初始化程序IP期間，閂鎖單元110的電源電壓VDD被調整為Vd(SET) ，因此閂鎖單元110的第一端Q的電壓準位亦被調整為Vd(SET) 。在此，前述電壓準位Vd(RESET )可以是2.2V或其他值。在正常操作NOP中，閂鎖單元110的電源電壓VDD被調整回正常準位VDD 。另外，於初始化程序IP中，致能線SW的電壓準位可以被拉升至Vg(SET) ，使得第三開關SW3與第四開關SW4為導通。於本實施例中，前述電壓準位Vg(SET) 可以是0.8V或其他值。另外，系統於初始化程序IP期間透過第一位元線BL與第二位元線BLB供應邏輯低準位(例如0V)給可變電阻元件RR與RL。由於可變電阻元件RL二端的電壓差達到寫入低阻態操作(SET)的電壓組態，因此可變電阻元件RL被初始化為邏輯低阻態LRS。由於可變電阻元件RR的二端電壓皆為邏輯低準位，故可變電阻元件RR的邏輯電阻態不會改變而維持在邏輯低阻態LRS。至此，完成了初始化程序IP。完成初始化程序IP後，非揮發性靜態隨機存取記憶體100回到正常操作NOP(即步驟S990)。
因此，上述諸實施例所揭露的記憶體100結合了靜態隨機存取記憶體和非揮發式記憶體元件的優點。在隨機讀寫操作模式(正常操作模式NOP)時，此記憶體100的架構具有原本靜態隨機存取記憶體的特色，可以高速存取。更甚者，此記憶體100之架構更能進一步地輔助寫入操作，使其得以操作在低電壓，因此大大降低寫入操作時的功耗。當記憶體100的操作轉為待機模式STB時，每個記憶體100會將資料以阻值高低之形式存進電阻式非揮發式記憶體元件RR與RL中，然後便可將電源電壓VDD切斷而不會影響資料儲存，因此待機模式STB的功耗為零。在恢復程序RP時，可依記憶體元件RR與RL的阻值不同而使閂鎖單元110的第一端Q和第二端QB之電壓恢復為電源電壓VDD切斷前的狀態。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．非揮發性靜態隨機存取記憶體
110．．．閂鎖單元
120、130．．．非揮發性記憶元件
BL、BLB．．．位元線
INV1、INV2．．．反閘
M1~M6．．．電晶體
NOP．．．正常操作
PP．．．程設程序
PP1、PP2．．．程設程序的子期間
RL、RR．．．可變電阻元件
RP．．．恢復程序
S410~S440、S910~S940．．．非揮發性靜態隨機存取記憶體進入待機模式的各步驟
S510~S540、S950~S990．．．非揮發性靜態隨機存取記憶體離開待機模式的各步驟
STB．．．待機模式
SW．．．致能線
SW1~SW4．．．開關
WL．．．字元線
圖1是依照本發明實施例說明一種非揮發性靜態隨機存取記憶體的功能模組示意圖。
圖2是說明圖1所示非揮發性靜態隨機存取記憶體的其中一個實施範例。
圖3是說明圖1所示非揮發性靜態隨機存取記憶體的另一個實施範例。
圖4A是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體進行程設程序的信號時序示意圖。
圖4B是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體進入待機模式的流程示意圖。
圖5A是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶體進行恢復程序的信號時序示意圖。
圖5B是依據本發明實施例說明圖3所示非揮發性靜態隨機存取記憶結束待機模式的流程示意圖。
圖6是依據本發明實施例說明一種可變電阻元件的立體結構示意圖。
圖7是依據本發明實施例說明圖3所示可變電阻元件配置在基板上方的立體示意圖。
圖8是依據本發明另一實施例說明圖3所示可變電阻元件與開關配置在基板上方的立體示意圖。
圖9A是依據本發明另一實施例說明圖3所示非揮發性靜態隨機存取記憶體進行程設程序、恢復程序與初始化程序的信號時序示意圖。
圖9B是依據本發明另一實施例說明圖3所示非揮發性靜態隨機存取記憶體進入待機模式的流程示意圖。
圖9C是依據本發明另一實施例說明圖3所示非揮發性靜態隨機存取記憶體結束待機模式的流程示意圖。
100．．．非揮發性靜態隨機存取記憶體
110．．．閂鎖單元
120、130．．．非揮發性記憶元件
BL、BLB．．．位元線
SW．．．致能線
SW1~SW2．．．開關
WL．．．字元線

Claims (23)

  1. 一種非揮發性靜態隨機存取記憶體，包括：一閂鎖單元，具有第一端與一第二端；一第一開關，該第一開關的第一端連接至該閂鎖單元的第一端，該第一開關的第二端連接至一第一位元線，而該第一開關的控制端連接至一字元線；一第二開關，該第二開關的第一端連接至該閂鎖單元的第二端，該第二開關的第二端連接至一第二位元線，而該第二開關的控制端連接至該字元線；一第一非揮發性記憶元件，該第一非揮發性記憶元件的第一端連接至該閂鎖單元的第一端，該第一非揮發性記憶元件的第二端連接至該第一位元線，而該第一非揮發性記憶元件的致能端連接至一致能線；以及一第二非揮發性記憶元件，該第二非揮發性記憶元件的第一端連接至該閂鎖單元的第二端，該第二非揮發性記憶元件的第二端連接至該第二位元線，而該第二非揮發性記憶元件的致能端連接至該致能線。
  2. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該閂鎖單元包括：一第一反閘，該第一反閘的輸入端做為該閂鎖單元的第一端，而該第一反閘的輸出端做為該閂鎖單元的第二端；以及一第二反閘，該第二反閘的輸入端連接至該第一反閘的輸出端，而該第二反閘的輸出端連接至該第一反閘的輸入端。
  3. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該閂鎖單元包括：一第一電晶體，該第一電晶體的第一端連接至一第一電壓，該第一電晶體的第二端連接至該閂鎖單元的第一端，而該第一電晶體的控制端連接至該閂鎖單元的第二端；一第二電晶體，該第二電晶體的第一端連接至一第二電壓，該第二電晶體的第二端連接至該第一電晶體的第二端，而該第二電晶體的控制端連接至該第一電晶體的控制端；一第三電晶體，該第三電晶體的第一端連接至該第一電壓，該第三電晶體的第二端連接至該閂鎖單元的第二端，而該第三電晶體的控制端連接至該閂鎖單元的第一端；以及一第四電晶體，該第四電晶體的第一端連接至該第二電壓，該第四電晶體的第二端連接至該第三電晶體的第二端，而該第四電晶體的控制端連接至該第三電晶體的控制端。
  4. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第一開關包括：一第五電晶體，該第五電晶體的第一端連接至該閂鎖單元的第一端，該第五電晶體的第二端連接至該第一位元線，而該第五電晶體的控制端連接至該字元線。
  5. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第二開關包括：一第六電晶體，該第六電晶體的第一端連接至該閂鎖單元的第二端，該第六電晶體的第二端連接至該第二位元線，而該第六電晶體的控制端連接至該字元線。
  6. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第一非揮發性記憶元件包括：一第三開關，該第三開關的控制端連接至該致能線；以及一第一可變電阻元件，該第三開關與該第一可變電阻元件串聯於該閂鎖單元的第一端與該第一位元線之間。
  7. 如申請專利範圍第6項所述之非揮發性靜態隨機存取記憶體，其中於一正常寫入操作中，該第三開關被導通。
  8. 如申請專利範圍第6項所述之非揮發性靜態隨機存取記憶體，其中該第三開關為金屬氧化物半導體電晶體、雙極性接面電晶體或二極體。
  9. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第二非揮發性記憶元件包括：一第四開關，該第四開關的控制端連接至該致能線；以及一第二可變電阻元件，該第四開關與該第二可變電阻元件串聯於該閂鎖單元的第二端與該第二位元線之間。
  10. 如申請專利範圍第9項所述之非揮發性靜態隨機存取記憶體，其中於一正常寫入操作中，該第四開關被導通。
  11. 如申請專利範圍第9項所述之非揮發性靜態隨機存取記憶體，其中該第四開關為金屬氧化物半導體電晶體、雙極性接面電晶體或二極體。
  12. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中當進入一待機模式時，所述非揮發性靜態隨機存取記憶體進行一程設程序；當結束該待機模式時，所述非揮發性靜態隨機存取記憶體進行一恢復程序；於該程設程序中，該第一非揮發性記憶元件與該第二非揮發性記憶元件被致能，以及該第一開關與該第二開關被截止；於該程設程序中的一第一期間，透過該第一位元線與該第二位元線供應一邏輯高準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件；於該程設程序中的一第二期間，透過該第一位元線與該第二位元線供應一邏輯低準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件；以及於該恢復程序中，該第一非揮發性記憶元件與該第二非揮發性記憶元件被致能，該第一開關與該第二開關被截止，以及透過該第一位元線與該第二位元線供應一邏輯低準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件。
  13. 如申請專利範圍第12項所述之非揮發性靜態隨機存取記憶體，其中在完成該程設程序後，停止供電給該閂鎖單元。
  14. 如申請專利範圍第12項所述之非揮發性靜態隨機存取記憶體，其中於一正常讀取操作中，該第一非揮發性記憶元件與該第二非揮發性記憶元件被禁能。
  15. 如申請專利範圍第12項所述之非揮發性靜態隨機存取記憶體，其中於一正常寫入操作中，該第一非揮發性記憶元件與該第二非揮發性記憶元件被致能。
  16. 一種非揮發性靜態隨機存取記憶體的操作方法，該非揮發性靜態隨機存取記憶體如申請專利範圍第1項所述，該操作方法包括：當進入一待機模式時，進行一程設程序；當結束該待機模式時，進行一恢復程序；於該程設程序中，透過該致能線致能該第一非揮發性記憶元件與該第二非揮發性記憶元件，以及透過該字元線截止該第一開關與該第二開關；於該程設程序中的一第一期間，透過該第一位元線與該第二位元線供應一邏輯高準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件；於該程設程序中的一第二期間，透過該第一位元線與該第二位元線供應一邏輯低準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件；以及於該恢復程序中，透過該致能線致能該第一非揮發性記憶元件與該第二非揮發性記憶元件，透過該第一位元線與該第二位元線供應一邏輯低準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件，以及透過該字元線截止該第一開關與該第二開關。
  17. 如申請專利範圍第16項所述之操作方法，更包括：在完成該程設程序後，停止供電給該閂鎖單元。
  18. 如申請專利範圍第16項所述之操作方法，更包括：於一正常讀取操作中，透過該致能線禁能該第一非揮發性記憶元件與該第二非揮發性記憶元件。
  19. 如申請專利範圍第16項所述之操作方法，更包括：於一正常寫入操作中，該第一非揮發性記憶元件與該第二非揮發性記憶元件被致能。
  20. 一種非揮發性靜態隨機存取記憶體的操作方法，該非揮發性靜態隨機存取記憶體如申請專利範圍第1項所述，該操作方法包括：當進入一待機模式時，進行一程設程序；當結束該待機模式時，進行一恢復程序以及一初始化程序；於該程設程序中，透過該致能線致能該第一非揮發性記憶元件與該第二非揮發性記憶元件，透過該字元線截止該第一開關與該第二開關，以及透過調變該閂鎖單元的電源電壓及/或調變該第一位元線與該第二位元線的電壓使該第一非揮發性記憶元件或該第二非揮發性記憶元件改變阻態；於該恢復程序中，透過該致能線致能該第一非揮發性記憶元件與該第二非揮發性記憶元件，透過該字元線截止該第一開關與該第二開關，以及透過該第一位元線與該第二位元線供應一邏輯低準位給該第一非揮發性記憶元件與該第二非揮發性記憶元件；以及於該初始化程序中，透過該致能線致能該第一非揮發性記憶元件與該第二非揮發性記憶元件，透過該字元線截止該第一開關與該第二開關，以及透過調變該閂鎖單元的電源電壓及/或調變該第一位元線與該第二位元線的電壓使該第一非揮發性記憶元件與該第二非揮發性記憶元件的阻態初始化。
  21. 如申請專利範圍第20項所述之操作方法，更包括：在完成該程設程序後，停止供電給該閂鎖單元。
  22. 如申請專利範圍第20項所述之操作方法，更包括：於一正常讀取操作中，透過該致能線禁能該第一非揮發性記憶元件與該第二非揮發性記憶元件。
  23. 如申請專利範圍第20項所述之操作方法，更包括：於一正常寫入操作中，該第一非揮發性記憶元件與該第二非揮發性記憶元件被致能。
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