TWI408901B - 位準移位電路 - Google Patents

Description

位準移位電路

本發明是有關於一種位準移位電路(Level Shifting Circuit)，且特別是有關於一種應用電容耦合效應來產生位準低於接地位準之輸出電壓訊號。

在現有之技術中，位準移位電路(Level Shifting Circuit)電路係已存在，並已廣泛地使用在各種應用環境中。請參照第1A及第1B圖，其第1A及第1B圖分別繪示傳統位準移位電路之位準提升移位單元及位準降低移位單元的電路圖。舉一個常見的例子來說，位準提升移位單元1係包括兩組反相器A與B及電晶體T1與T2。電晶體T1及T2分別回應於輸出訊號So及輸出反相訊號SoB提供高電壓訊號HV至反相器A及反相器B。

反相器A及B分別受控於位準切換於高訊號電壓Vdd及接地電壓Vg間之輸入訊號Si及輸入反相訊號SiB，提供位準切換於高電壓訊號HV及接地電壓Vg之輸出訊號SoB及輸出反相訊號So，其中高電壓訊號HV之位準係高於高訊號電壓Vdd之位準。如此，位準移位單元1可根據位準介於高電壓Vdd及接地電壓Vg間之輸入訊號Si產生位準介於高電壓HV及接地電壓Vg間之輸出訊號So。

相似於位準提升移位單元1，位準降低移位單元1’係用以根據輸出訊號So與輸出反相訊號So’進行位準降低操作，以產生位準介於高電壓HV及低電壓LV間之輸出訊號So’。換言之，傳統可同時提升輸入訊號Si之高訊號位準(等於高電壓Vdd)為高電壓HV及降低輸入訊號Si之低訊號位準(等於接地電壓Vg)為低電壓LV之位準移位電路需由兩級分別包括6個電晶體之位準提升移位單元1及位準降低移位單元1’來實現。這樣一來，將使得傳統移位暫存器之成本較高。

本發明係有關於一種位準移位電路(Level Shifting Circuit)，其應用電容回應於輸入反相訊號之下降緣(Falling Edge)產生控制訊號決定輸出訊號是否等於低電壓，並應用兩級反相器串接產生另一控制訊號決定輸出訊號是否等於高電壓。如此，相較於傳統位準移位電路，本發明相關之位準移位電路具有電路元件較少、電路結構簡單及成本較低之優點。

根據本發明提出一種位準移位電路，其根據輸入訊號及輸入反相訊號產生輸出訊號。位準移位電路包括驅動電路、重置電路、耦合電路及輸出級電路。驅動電路受控於輸入訊號在第一期間中控制第一驅動訊號具有高電壓位準，在第二期間中控制第一驅動訊號具有參考電壓位準。重置電路受控於第一驅動訊號在第一期間中重置第二驅動訊號具有參考電壓位準。耦合電路受控於輸入反相訊號之下降緣(Falling Edge)，在第二期間中控制第二驅動訊號具有低電壓耦合位準。輸出級電路受控於第一及第二驅動訊號在第二期間中控制輸出訊號具有高電壓位準，並受控於第一及第二驅動訊號，在第一期間中控制輸出訊號具有低電壓位準。

為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：

本實施例之位準移位電路(Level Shifting Circuit)應用電容回應於輸入反相訊號之下降緣(Falling Edge)產生控制訊號決定輸出訊號是否等於低電壓，並應用兩級反相器串接產生另一控制訊號決定輸出訊號是否等於高電壓。

請參照第2圖，其繪示依照本發明實施例之位準移位電路的電路圖。位準移位電路2根據輸入訊號Sin及輸入反相訊號SinB產生輸出訊號Sout。舉例來說，輸入訊號Sin及輸入反相訊號SinB之位準係切換於高電壓位準VDD及接地位準VG之間，而輸出訊號Sout之位準切換於高電壓位準HV與低電壓位準LV之間。

位準移位電路2包括驅動電路DC、重置電路RC、耦合電路CC及輸出級電路OC。驅動電路DC受控於輸入訊號Sin，以在期間TP1中控制驅動訊號SC1具有高電壓位準VDD，並在期間TP2中控制驅動訊號SC1具有參考電壓位準VG。在一個例子中，驅動電路DC包括節點NT1、開關SW1及反相器IV1。節點NT1上具有驅動訊號SC1。

開關SW1例如以P型金氧半(P-type Metal Oxide Semiconductor，PMOS)電晶體來實現，其之源極(Source)接收高電壓訊號HV，汲極(Drain)耦接至節點NT1，閘極(Gate)耦接至節點NT3以接收控制訊號SC3。反相器IV1例如為互補金氧半(Complementary Metal Oxide Semiconductor，COMS)反相器，其之輸入端係接收輸入訊號Sin，輸出端耦接至節點NT1以提供控制訊SC1。反相器IV1之高電源輸入端係耦接至節點NT1，低電源輸入端係接收位準等於參考電壓位準VG之電壓訊號。

重置電路RC受控於驅動訊號SC1，在該期間TP1中重置驅動訊號SC2具有參考電壓位準VG。在一個例子中，重置電路RC包括節點NT2及開關SW2。節點NT2上具有驅動訊號SC2。開關SW2例如由N型金氧半(N-type Metal Oxide Semiconductor，NMOS)電晶體來實現，其之汲極耦接至節點NT2，源極接收位準等於參考電壓位準VG之電壓訊號，閘極耦接至節點NT1以接收驅動訊號SC1。

耦合電路CC受控於輸入反相訊號SinB之下降緣(Falling Edge)，在期間TP2中控制驅動訊號SC2具有低電壓耦合位準LCL。在一個例子中，耦合電路CC包括電容C，其之第一端接收輸入反相訊號SinB，第二端耦接至節點NT2。

輸出級電路OC受控於驅動訊號SC1及SC2，在期間TP2中控制輸出訊號Sout具有高電壓位準HV，並受控於驅動訊號SC1及SC2，在期間TP1中控制輸出訊號Sout具有低電壓位準LV。在一個例子中，輸出級電路OC包括節點NT3、開關SW3及反相器IV2。

節點NT3上具有驅動訊號SC3。開關SW3例如以NMOS電晶體來實現，其之汲極耦接至節點NT2，源極接收位準等於低電壓位準LV之電壓訊號，閘極耦接至節點NT2以接收驅動訊號SC2。反相器IV2例如為CMOS反相器，其之輸入端耦接至節點NT1以接收驅動訊號SC1，輸出端係提供輸出訊號Sout。反相器IV2之高電源輸入端係接收位準等於高電壓位準HV之電壓訊號，低電源輸入端係耦接至節點NT3。

請參照第3圖，其繪示乃第2圖之位準移位電路的相關訊號時序圖。在期間TP1中，輸入訊號Sin具有參考電壓位準VG，而輸入反相訊號SinB具有高電壓位準VDD。如此，開關SW1為導通，反相器IV對應地提供具有高電壓位準HV之驅動訊號SC1導通開關SW2，使得驅動訊號SC2具有參考電壓位準VG。此時開關SW3受控於具有參考電壓位準VG之驅動訊號導通，使得控制訊號SC3具有低電壓位準LV。反相器INV2回應於具有高電壓位準HV之驅動訊號SC1產生具有低電壓位準LV之輸出訊號Sout。

在期間TP1與TP2間之時點上，輸入訊號SinB係觸發由高電壓位準VDD切換至參考電壓位準VG之訊號下降緣(Falling Edge)。此時電容C係回應於輸入訊號SinB之此訊號下降緣耦合一差值電壓至節點NT2，使驅動訊號SC2之位準由參考電壓位準VG下降至低電壓耦合位準LCL。舉例來說，此差值電壓接近輸入反相訊號SinB之高訊號位準(等於高電壓位準VDD)與低訊號位準(等於參考電壓位準VG)之差值的絕對值。舉例來說，若高電壓位準VDD與參考電壓位準VG分別為5伏特(Volt，V)及OV，則此差值電壓接近5伏特，而低電壓耦合位準LCL接近-5V。

在期間TP2中，輸入訊號Sin具有高電壓位準VDD。如此，反相器IV1對應地提供具有參考電壓位準VG之驅動訊號SC1以關閉開關SW2，使得驅動訊號SC2之位準維持在低電壓耦合位準LCL，以對應地關閉開關SW3。反相器IV2對應地提供具有高電壓位準HV之輸出訊號Sout。另外，此時節點NT3為實質上浮接(Floating)，控制訊號SC3例如接近高電壓位準HV，以關閉開關SW1。

請參照第4A及第4B圖，其繪示乃第2圖之位準移位電路的相關訊號時序圖。舉例來說，高電壓位準VDD等於5伏特(Volt)，高電壓位準HV及低電壓位準LV分別為10伏特及-5伏特。在一個例子中，位準移位電路2之操作係包括兩個時序期間TP1及TP2。依照前述模擬條件係可模擬得到位準切換於10V與-5V間之輸出訊號Sout。

根據以上敘述可知，在僅設置有7個電晶體(反相器IV1及IV2為包括一個NMOS及一個PMOS之CMOS反相器)與1個電容之電路結構下，本實施例之位準移位電路2可回應於位準切換於高電壓位準VDD及參考電壓位準VG之輸入訊號Sin及輸入反相訊號SinB產生位準切換於高電壓位準HV與低電壓位準LV之輸出訊號Sout。

本實施例之位準移位電路應用電容來回應於輸入反相訊號之下降緣，以產生控制訊號決定輸出訊號是否等於低電壓。本實施例之位準移位電路更應用兩級反相器串接產生另一控制訊號決定輸出訊號是否等於高電壓。如此，相較於傳統位準移位電路，本發明相關之位準移位電路具有電路元件較少、電路結構簡單及成本較低之優點。

綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1‧‧‧位準提升移位單元

1’‧‧‧位準降低移位單元

A、B、IV1、IV2‧‧‧反相器

T1、T2‧‧‧電晶體

2‧‧‧位準移位電路

DC‧‧‧驅動電路

RC‧‧‧重置電路

CC‧‧‧耦合電路

OC‧‧‧輸出級電路

SW1、SW2、SW3‧‧‧開關

C‧‧‧電容

第1A及第1B圖分別繪示傳統位準移位電路之位準提升移位單元及位準降低移位單元的電路圖。

第2圖其繪示依照本發明實施例之位準移位電路的電路圖。

第3圖繪示乃第2圖之位準移位電路的相關訊號時序圖。

第4A圖及第4B圖繪示乃第2圖之位準移位電路的相關訊號時序圖。

2‧‧‧位準移位電路

DC‧‧‧驅動電路

RC‧‧‧重置電路

CC‧‧‧耦合電路

OC‧‧‧輸出級電路

SW1、SW2、SW3‧‧‧開關

C‧‧‧電容

IV1、IV2‧‧‧反相器

NT1、NT3、NT2‧‧‧節點

Claims (7)

1. 一種位準移位電路(Level Shifting Circuit)，根據一輸入訊號及一輸入反相訊號產生一輸出訊號，該位準移位電路包括：一驅動電路，受控於該輸入訊號，在一第一期間中控制一第一驅動訊號具有一高電壓位準，在一第二期間中控制該第一驅動訊號具有一參考電壓位準；一重置電路，受控於該第一驅動訊號，在該第一期間中重置一第二驅動訊號具有該參考電壓位準；一耦合電路，受控於該輸入反相訊號之下降緣(Falling Edge)，在該第二期間中控制該第二驅動訊號具有一低電壓耦合位準；以及一輸出級電路，受控於該第一及該第二驅動訊號，在該第二期間中控制該輸出訊號具有該高電壓位準，並受控於該第一及該第二驅動訊號，在該第一期間中控制該輸出訊號具有一低電壓位準，其中該輸入訊號與該輸入反相訊號互為反相。
2. 如申請專利範圍第1項所述之位準移位電路，其中該驅動電路包括：一第一節點；一第一開關，第一輸入端接收一高電壓訊號，第二輸入端耦接至該第一節點，該第一開關受控於一第三控制訊號，在該第一期間中提供該高電壓訊號至該第一節點，該高電壓訊號具有該高電壓位準；及一第一反相器，受控於該輸入訊號，在該第一期間中 提供該第一節點上之該高電壓訊號做為該第一控制訊號，並在該第二期間中提供具有該參考電壓位準之一參考電壓做為該第一控制訊號。
3. 如申請專利範圍第2項所述之位準移位電路，其中該輸出級電路包括：一第二節點；一第二開關，第一輸入端接收一低電壓訊號，第二輸入端耦接至該第二節點，該第二開關受控於該第一控制訊號，在該第二期間中提供該低電壓訊號至該第二節點，該低電壓訊號具有該低電壓位準；及一第二反相器，受控於該第一控制訊號，在該第一期間中提供該高電壓訊號做為該輸出訊號，並在該第二期間中提供該第二節點上之該低電壓訊號做為該輸出訊號。
4. 如申請專利範圍第3項所述之位準移位電路，其中該第二節點上具有該第三驅動訊號，用以控制該第一開關進行操作。
5. 如申請專利範圍第1項所述之位準移位電路，其中該重置電路包括：一節點，該節點上具有該第二驅動訊號；及一開關，第一輸入端耦接至該節點，第二輸入端接收一參考電壓訊號，該開關係受控於該第一驅動訊號，在該第一期間中提供該參考電壓訊號做為該第二驅動訊號，其中該參考電壓訊號具有該參考電壓位準。
6. 如申請專利範圍第5項所述之位準移位電路，其中該耦合電路包括： 一電容，第一端接收該輸入反相訊號，第二端耦接至該節點，回應於該輸入反相訊號之下降緣，該電容係耦合一差值電壓至該節點，使該第二驅動訊號之位準由該參考電壓位準下降至該低電壓耦合位準。
7. 如申請專利範圍第6項所述之位準移位電路，其中該差值電壓接近該輸入訊號與該輸入反相訊號之差值的絕對值。