JP2008268261A - 表示装置 - Google Patents

Abstract

【課題】トランジスタの閾値電圧Ｖｔｈの製造バラツキやオン抵抗の影響が小さく、立ち上がり、立下りが高速で、消費電流の小さいインバータ回路を用いて、制御クロック線数の少ない駆動回路一体型の液晶表示装置
【解決手段】高抵抗負荷Ｒを用いた入力インバータＴｒ１と、２つのトランジスタＴｒ２，Ｔｒ３を直列接続した出力バッファとによりインバータ回路３０２を構成する。入力インバータの電源電圧をＶＤＤ１、出力バッファの電源電圧をＶＤＤ２、トランジスタの閾値電圧をＶｔｈとしたとき、不等式ＶＤＤ１＞ＶＤＤ２＋Ｖｔｈを満足するように電源電圧を供給する。高抵抗負荷Ｒを用いることで、立ち上がり、立下りが高速で、消費電流が小さくなる。
【選択図】図３

Description

本発明は、特に、インバータ回路を含む駆動回路一体型の液晶表示装置に関する。

画素部にスイッチング素子を備えたＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く用いられる一方、携帯電話等の小型のモバイル端末の表示装置としても需要が拡大している。ＴＦＴ液晶ディスプレイにおいては、高画質化、低電力化の要求と共に、低コスト化の要求が強く、特に、携帯電話向けの小型ディスプレイでは、パネルを駆動するドライバＬＳＩのコストの占める割合が大きいため、ドライバＬＳＩの低コスト化が求められている。

ドライバＬＳＩの低コスト化を実現する方法として、従来、ドライバＬＳＩに搭載していた電源回路や駆動回路等の高耐圧回路を、画素部のＴＦＴと同等のプロセスでガラス基板上に形成する、いわゆる、駆動回路一体型の表示装置が開発、製品化されている。これらの高耐圧回路をパネル側に内蔵化した場合、ドライバ側に残るロジック回路は高耐圧プロセスを用いることなく形成することが可能であり、また、プロセス微細化に伴うシュリンク効果により、回路面積を削減することができる。このため、ドライバＬＳＩの低コスト化が可能となる。

一方、パネル側においては、内蔵駆動回路をＮＭＯＳ単チャネルプロセスで形成することで、ＣＭＯＳ構成に比べて更なるプロセスコストの削減が可能となる。通常、ＴＦＴ液晶ディスプレイにおけるゲート線の駆動には、十数ボルト程度の振幅のクロックが必要であるが、ドライバＬＳＩの出力信号は数ボルト程度の小振幅であるため、振幅を大きくするためのレベルシフタ回路が必要となる。内蔵駆動回路を動作させるためには、複数のクロックが必要であり、これに対応して複数のレベルシフタが必要となる。

ＮＭＯＳ単チャネルプロセスで形成可能なレベルシフタとしては、下記特許文献１に記載された回路が知られている。しかしながら、この特許文献１に記載されたレベルシフタは、出力電圧を立ち上げるための入力信号と、出力信号を立ち下げるための反転信号が必要であり、このような回路を用いた場合には、内蔵駆動回路の制御クロック線数が大きくなってしまう。ゲート線の駆動と共にコモン線の駆動も行う場合には、制御クロック線数は更に大きくなる。内蔵駆動回路は通常、表示領域を除いた額縁領域に形成され、内蔵駆動回路の制御クロックの配線も額縁に配置される。このため、制御クロック線数が大きい場合、額縁サイズが大きくなる問題がある。また、ドライバＬＳＩの出力ピン数も大きくなり、ドライバＬＳＩのコストが増大する問題もある。

内蔵駆動回路の制御クロック線数を削減する方法として、インバータ回路をパネル側に内蔵化し、レベルシフタに供給する反転信号を、内蔵インバータ回路を用いて生成する方法が考えられる。ＮＭＯＳ単チャネルで形成可能なインバータ回路としては、下記特許文献２に記載された回路が知られている。
特開２００３−１７９４７９号公報 特開平５−２２４６２９号公報

上記特許文献２に記載されたインバータ回路は、入力回路にダイオード接続を用いるため、閾値電圧Ｖｔｈの製造バラツキの影響が大きいという問題がある。すなわち、Ｖｔｈが大きい場合、出力波形の立ち上がりが遅く、また、Ｖｔｈが小さい場合には、入力回路の消費電流（貫通電流）が大きいという問題がある。

駆動回路一体型の表示装置では、駆動回路を構成する薄膜トランジスタを、画素部のスイッチング素子と同等のプロセスでガラス基板上に形成している。このような薄膜トランジスタは、通常の集積回路で用いられるトランジスタに比べて閾値電圧Ｖｔｈが大きく、Ｖｔｈの製造バラツキが大きいという問題がある。また、通常のトランジスタに比べてオン抵抗が大きいという問題がある。さらには、トランジスタに高電圧を印加した場合、あるいは、大きな電流を流した場合に、素子特性が劣化しやすいという問題もある。

本発明は、このような問題点を有する薄膜トランジスタを用いてガラス基板上にインバータ回路を形成する際に見出された課題を解決するためになされたものであり、トランジスタの閾値電圧Ｖｔｈの製造バラツキやオン抵抗の影響が小さく、出力波形の立ち上がり、立下りが高速で、消費電流が小さいＮＭＯＳインバータ回路を提供することを目的とする。

本発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

同一基板上に、画像を表示する表示領域と、表示領域を駆動する駆動回路を設ける。駆動回路は、制御クロックの振幅を大きくするためのレベルシフタ回路と、レベルシフタ回路に供給する反転クロックを生成するためのインバータ回路を含んで構成する。

インバータ回路は、高抵抗負荷を用いた入力インバータと、２つのトランジスタを直列接続した出力バッファとにより構成する。入力インバータの電源電圧をＶＤＤ１、出力バッファの電源電圧ＶＤＤ２、トランジスタの閾値電圧をＶｔｈとしたとき、不等式ＶＤＤ１＞ＶＤＤ２＋Ｖｔｈを満足するように電源電圧を供給する。

閾値電圧Ｖｔｈの製造バラツキの影響が小さく、出力波形の立ち上がり、立下りが高速なＮＭＯＳインバータ回路を実現できる。また、高抵抗負荷を用いることで、消費電流が小さく、トランジスタのオン抵抗の影響が小さいＮＭＯＳインバータ回路を実現できる。このようなＮＭＯＳインバータ回路を用いて、ＮＭＯＳレベルシフタ回路に供給する反転クロックをパネル内で生成するため、内蔵駆動回路の制御クロック線数の削減、額縁サイズの削減、ドライバピン数の削減が可能となる。

以下、図面を用いて本発明の実施例を説明する。なお、全ての図面において、同一機能を有するものは同一符号をつけ、その繰り返しの説明は省略する。また、信号線とその信号とに同じ符号を用いて説明する。

図１は、本実施例に係る表示装置のブロック構成図を示したものである。図１において、本実施例に係る表示装置は、絶縁基板２１２上の液晶パネル２１１とこれを駆動するドライバＬＳＩ（２０９）とから構成される。液晶パネル２１１には、ゲート線２０４とドレイン線２０５を、それぞれ水平方向、垂直方向に多数配置し、ゲート線２０４とドレイン線２０５の各交点に画素電極２０２、対向電極２０３、スイッチング素子２０１からなる画素部を配置し、表示領域２１０を形成している。また、表示領域２１０の周辺部、すなわち、額縁領域には、電源回路２０８、レベルシフタ回路ブロック２０７、ゲート駆動回路２０６を形成している。

ドライバＬＳＩ（２０９）は、システム側から供給される制御信号２１６を基に、電源回路２０８とレベルシフタ回路ブロック２０７に供給する制御クロック２１５を生成する。電源回路２０８は、ゲート線の駆動と内蔵回路の動作に必要な正負の各種電源電圧２１４を生成し、レベルシフタ回路ブロック２０７とゲート駆動回路２０６に供給する。レベルシフタ回路ブロック２０７は、ドライバＬＳＩ（２０９）の出力する数ボルトの振幅の制御クロック２１５を十数ボルトの振幅の制御クロック２１３に変換し、ゲート駆動回路２０６に供給する。ゲート駆動回路２０６は、レベルシフタ回路ブロック２０７の出力する大きな振幅の制御クロック２１３を基に、１ラインずつ順次ゲート線をオンする走査信号を生成し、ゲート線２０４に供給する。各ラインのゲート線がオンするたびに、ドライバＬＳＩ（２０９）が各ラインの表示データに対応したアナログ階調電圧を、スイッチング素子２０１を介して画素電極２０２に供給し、画像表示を行う。

図２は、図１に示すレベルシフタ回路ブロック２０７の構成図である。図２において、レベルシフタ回路ブロック２０７は、図１に示すドライバＬＳＩ（２０９）が出力する制御クロックの振幅を大きくするためのレベルシフタ回路３０１と、レベルシフタ回路３０１を動作させるために必要な反転信号ＩＮＢを生成するためのインバータ回路３０２とから構成される。これらの回路は、図１に示すゲート駆動回路２０６の動作に必要な制御クロックの数と同じ数だけ設けられ、ＮＭＯＳ単チャネルプロセスにて形成される。レベルシフタ回路３０１には、図１に示す電源回路２０８の出力する正の電源電圧ＶＤＤ（３０３）と負の電源電圧ＶＳＳ（３０４）が供給され、ＶＤＤとＶＳＳの差電圧ＶＤＤ−ＶＳＳが十数ボルトとなるように設定される。このレベルシフタ回路３０１は、図１に示すドライバＬＳＩ（２０９）の出力する振幅が数ボルトの制御クロック２１５を、差電圧ＶＤＤ−ＶＳＳを振幅とする大きな振幅の制御クロックに変換し、これをゲート駆動回路２０６に供給する。

一般に、ＮＭＯＳ単チャネルで構成するレベルシフタ回路は、出力を立ち上げるための入力信号と、出力を立ち下げるための反転信号が必要となる。このため、このような回路をパネル側に内蔵化した場合、単一の入力信号で動作するＣＭＯＳ構成のレベルシフタ回路を用いた場合に比べて、内蔵回路の配線数が多くなる問題がある。

そこで、本実施例では、図２に示すように、ＮＭＯＳインバータ回路３０２をパネル側に内蔵化し、ＮＭＯＳレベルシフタ回路３０１に供給する反転信号を、ＮＭＯＳインバータ回路３０２を用いて生成している。ＮＭＯＳインバータ回路３０２には、図１に示す電源回路２０８の出力する大きな電源電圧ＶＤＤ１(３０５)と、ドライバＬＳＩ（２０９）の出力する比較的小さな電源電圧ＶＤＤ２（３０６）が供給され、これらの電源電圧とＧＮＤレベルの間でＮＭＯＳインバータ回路３０２が動作する。

図３は、図２に示すインバータ回路３０２の構成図である。図３において、インバータ回路３０３は、高抵抗負荷Ｒ（１０２）とトランジスタＴｒ１（１０１）からなる入力インバータと、トランジスタＴｒ２、Ｔｒ３からなる出力バッファとから構成される。トランジスタＴｒ１、Ｔｒ３のソースは、接地端子ＧＮＤ（１０５）に接続される。図１に示す電源回路２０８が出力する電源電圧ＶＤＤ１（１０３）が抵抗負荷Ｒに供給される。また、図１に示すドライバＬＳＩ（２０９）が出力する電源電圧ＶＤＤ２（１０４）がトランジスタＴｒ２に供給される。トランジスタＴｒ２の閾値電圧をＶｔｈとしたとき、電源電圧ＶＤＤ１、ＶＤＤ２が不等式ＶＤＤ１＞ＶＤＤ２＋Ｖｔｈを満足するように電源電圧が供給される。

図３に示すインバータ回路３０２では、入力インバータに高抵抗負荷を用いているため、従来のダイオード接続負荷を用いた場合に比べて、閾値電圧Ｖｔｈの製造バラツキの影響を小さくすることができる。すなわち、ダイオード接続負荷を用いた場合には、Ｖｔｈが大きい場合、出力波形の立ち上がりが遅延し、また、Ｖｔｈが小さい場合には、入力インバータの消費電流（貫通電流）が増大する問題があるが、図３に示すインバータ回路３０２では、このような問題を解決することができる。

また、図３に示すインバータ回路３０２では、出力側にトランジスタＴｒ２、Ｔｒ３からなる出力バッファを設けており、この出力バッファを用いて負荷の充放電を行うため、入力インバータの抵抗負荷Ｒと、出力バッファが駆動する負荷の容量ＣによるＣＲ時定数の影響を受けることなく、大きな容量負荷を、出力バッファが無い場合に比べて高速に駆動することができる。すなわち、抵抗負荷Ｒ、容量負荷Ｃが大きい場合にも、出力波形の立ち上がりを速くすることができる。

抵抗負荷Ｒの値は、トランジスタＴｒ１のオン抵抗を考慮して決定される。すなわち、入力クロックＩＮ（１０６）がハイレベルのときのノードＮ３の電圧ＶＮ３は、電源電圧ＶＤＤ１を抵抗負荷ＲとＴｒ１のオン抵抗Ｒｏｎで分圧した値ＶＮ１＝ＶＤＤ１×Ｒｏｎ／（Ｒ＋Ｒｏｎ）となるので、抵抗負荷Ｒの値をＴｒ１のオン抵抗Ｒｏｎより十分大きくする必要がある。抵抗負荷Ｒが小さい場合、入力クロックＩＮがハイレベルのときのノードＮ３の電圧ＶＮ３がＧＮＤレベルまで低下せず、出力バッファを構成するトランジスタＴｒ２、Ｔｒ３の両方がオンとなり、出力バッファに貫通電流が流れてしまう。

一般に、駆動回路一体型の表示装置で用いられる薄膜トランジスタは、通常のトランジスタに比べてオン抵抗が大きいという問題がある。例えば、トランジスタＴｒ１のゲート幅を数十マイクロメートル、ゲート長を数マイクロメートルとした場合、ゲート−ソース間電圧をＶＧＳ＝５ＶとしたときのＴｒ１のオン抵抗Ｒｏｎは数十キロオームとなる。このため、ＶＮ１を小さくするには、抵抗負荷Ｒを１ＭΩ以上とする必要がある。

ここで、抵抗負荷Ｒにポリシリコン抵抗を適用すれば、数メガオームの抵抗値を容易に実現できる。この場合、入力クロックＩＮがハイレベルの時のノードＮ３の電圧ＶＮ３を十分小さくできるので、出力バッファに貫通電流が流れることを防ぐことができる。また、入力インバータの消費電流を低減することができる。

図３に示すインバータ回路３０２では、入力クロックＩＮがロウレベルとなったとき、ノードＮ３の電位がＶＤＤ１まで上昇し、トランジスタＴｒ２がオンとなり、出力クロックＩＮＢ（１０７）の電位が上昇する。このとき、トランジスタＴｒ２の閾値電圧Ｖｔｈにより、出力クロックＩＮＢの電位はノードＮ３の電位よりも低くなる。

しかし、本実施例では、不等式ＶＤＤ１＞ＶＤＤ２＋Ｖｔｈを満足するように電源電圧を供給するので、入力クロックＩＮがロウレベルのときのノードＮ３の電位はＶＤＤ２＋Ｖｔｈより高くなり、出力クロックＩＮＢの電位を出力バッファの電源電圧ＶＤＤ２まで確実に上昇させることができる。したがって、トランジスタＴｒ２の閾値電圧Ｖｔｈによる電圧低下の影響を受けることなく、図１に示すドライバＬＳＩ（２０９）が供給する電源電圧ＶＤＤ２と等しい振幅の反転信号波形を出力することができる。また、ＶＤＤ１をＶＤＤ２より大きくすることで、出力波形の立ち上がりを速くすることができる。

図３において、第１のトランジスタＴｒ１の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第３のノードＮ３に接続される。また、第２のトランジスタＴｒ２の第１の端子が第５のノードＮ５に接続され、ゲート端子が第３のノードＮ３に接続され、第２の端子が第６のノードＮ６に接続される。また、第３のトランジスタＴｒ３の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第５のノードＮ５に接続される。

さらに、高抵抗素子Ｒの第１の端子が第４のノードＮ４に接続され、第２の端子が第３のノードＮ３に接続される。また、第４のノードＮ４と第１のノードＮ１との間に第１の電源電圧ＶＤＤ１が供給され、第６のノードＮ６と第１のノードＮ１との間に第２の電源電圧ＶＤＤ２が供給される。このようにして、第２のノードＮ２に入力クロックＩＮが入力され、第５のノードＮ５から反転された出力クロックＩＮＢが出力される。

図４は、インバータ回路３０２の入出力波形とレベルシフタ回路３０１の出力波形を示す図である。ここで、図１に示すドライバＬＳＩ（２０９）は、ハイレベルがＶＤＤ２、ロウレベルがＧＮＤとなる振幅ＶＤＤ２の制御クロックを出力し、これをインバータ回路３０２の入力クロックＩＮとして供給する。

図４において、まず、時刻ｔ１で入力クロックＩＮが立ち上がると、図３に示すＴｒ１がオンとなり、高抵抗負荷Ｒを介して入力インバータに電流が流れる。その結果、ノードＮ３の電位は、ほぼＧＮＤレベルまで低下し、Ｔｒ２がオフとなる。一方、Ｔｒ３はオンとなり、Ｔｒ３を介して負荷を放電するので、出力クロックＩＮＢは、ほぼＧＮＤレベルまで低下する。

次に、時刻ｔ２で入力クロックＩＮが立ち下がると、Ｔｒ１がオフとなり、入力インバータの電流はほぼゼロとなる。このため、ノードＮ３の電位は、入力インバータの電源電圧ＶＤＤ１まで上昇する。このとき、Ｔｒ３もオフとなる。ノードＮ３が上昇すると、Ｔｒ２がオンとなり、Ｔｒ２を介して負荷に電流が供給されるので、出力クロックＩＮＢの電位が上昇する。ここで、電源電圧をＶＤＤ１＞ＶＤＤ２＋Ｖｔｈとしているので、ノードＮ３の電位がＶＤＤ１まで上昇すると、出力クロックＩＮＢはＴｒ２の閾値電圧Ｖｔｈの影響を受けることなく、出力バッファの電源電圧ＶＤＤ２まで上昇する。以上の動作を繰り返すことで、振幅ＶＤＤ２の反転クロックＩＮＢが得られる。

また、ＮＭＯＳレベルシフタ回路３０１は、図１に示すドライバＬＳＩ（２０９）が出力する制御クロック（入力クロックＩＮ）と、インバータ回路の出力する反転クロックＩＮＢにより動作し、負荷の充放電を行う。すなわち、入力クロックＩＮが立ち上がることにより、図４に示す出力ＯＵＴがＶＳＳからＶＤＤまで立ち上がり、また、反転クロックＩＮＢが立ち上がることにより、出力ＯＵＴがＶＤＤからＶＳＳまで立ち下がる。このように、ＮＭＯＳレベルシフタ回路３０１の出力波形は、差電圧ＶＤＤ−ＶＳＳを振幅とする大きな振幅のクロック波形となる。

本実施例のインバータ回路は、出力バッファを２段設けることで、インバータ回路を構成する抵抗負荷Ｒとトランジスタの寄生容量ＣによるＣＲ時定数の影響を小さくし、抵抗負荷Ｒを大きくした場合にも出力波形の速い立ち上がりを実現するものである。以下、図５及び図６を用いて、本実施例を説明する。なお、インバータ回路以外の構成については、実施例１と同じであるため、その説明を省略する。

図５は、本実施例のインバータ回路の構成図である。図５において、インバータ回路３０２は、高抵抗負荷Ｒ及びトランジスタＴｒ１からなる入力インバータと、トランジスタＴｒ２、Ｔｒ３からなる中間バッファと、トランジスタＴｒ４、Ｔｒ５からなる出力バッファとから構成される。トランジスタＴｒ１、Ｔｒ３、Ｔｒ５のソースは接地端子（ＧＮＤ）１０５に接続される。また、図１に示す電源回路２０８が出力する電源電圧ＶＤＤ１が高抵抗負荷ＲとトランジスタＴｒ２に供給され、ドライバＬＳＩ（２０９）が出力する電源電圧ＶＤＤ２がトランジスタＴｒ４に供給される。ここで、不等式ＶＤＤ１＞ＶＤＤ２＋２Ｖｔｈを満足するように電源電圧が設定される。

すなわち、高抵抗負荷Ｒに供給される電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２と２倍の閾値電圧Ｖｔｈとの和より大きくする。なお、トランジスタＴｒ２に供給される電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２と閾値電圧Ｖｔｈとの和より大きければよい。

このインバータ回路３０２は、Ｔｒ４、Ｔｒ５からなる出力バッファが負荷を駆動し、Ｔｒ２、Ｔｒ３からなる中間バッファはＴｒ４のゲートのみを駆動するので、Ｔｒ２、Ｔｒ３のゲート幅をＴｒ４、Ｔｒ５のゲート幅に比べて小さくすることができる。この場合、実施例１に比べてＴｒ２の寄生容量Ｃを小さくできるので、抵抗負荷Ｒを大きくした場合にも、抵抗負荷ＲとＴｒ２の寄生容量ＣによるＣＲ時定数を小さく抑えることができる。

このため、出力波形の立ち上がりに遅延を生じることなく、入力インバータの貫通電流（消費電流）を低減することができる。また、抵抗負荷Ｒの製造バラツキにより、抵抗負荷Ｒが大きくなった場合にも、Ｔｒ２の寄生容量ＣによるノードＮ３の立ち上がりの遅延を防ぐことができる。さらに、電源電圧をＶＤＤ１＞ＶＤＤ２＋２Ｖｔｈとしているので、入力クロックＩＮがロウレベルのとき、ノードＮ５の電位はＶＤＤ２＋Ｖｔｈより大きくなり、Ｔｒ４の閾値電圧Ｖｔｈによる出力電圧の低下を生じることなく、振幅ＶＤＤ２の反転クロック波形を出力することができる。

図５において、第１のトランジスタＴｒ１の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第３のノードＮ３に接続される。また、第２のトランジスタＴｒ２の第１の端子が第５のノードＮ５に接続され、ゲート端子が第３のノードＮ３に接続され、第２の端子が第６のノードＮ６に接続される。また、第３のトランジスタＴｒ３の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第５のノードＮ５に接続される。また、第４のトランジスタＴｒ４の第１の端子が第７のノードＮ７に接続され、ゲート端子が第５のノードＮ５に接続され、第２の端子が第８のノードＮ８に接続される。また、第５のトランジスタＴｒ５の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第７のノードＮ７に接続される。

さらに、高抵抗素子Ｒの第１の端子が第４のノードＮ４に接続され、第２の端子が第３のノードＮ３に接続される。また、第４のノードＮ４と第１のノードＮ１との間に第１の電源電圧ＶＤＤ１が供給され、第６のノードＮ６と第１のノードＮ１との間に第２の電源電圧ＶＤＤ１が供給され、第８のノードＮ８と第１のノードＮ１との間に第３の電源電圧ＶＤＤ２が供給される。このようにして、第２のノードＮ２に入力クロックＩＮが入力され、第７のノードＮ７から反転された出力クロックＩＮＢが出力される。

図６は、インバータ回路３０２の入出力波形とレベルシフタ回路３０１の出力波形を示す図である。ここで、図１に示すドライバＬＳＩ（２０９）は、ハイレベルがＶＤＤ２、ロウレベルがＧＮＤとなる振幅ＶＤＤ２の制御クロックを出力し、これをインバータ回路３０２の入力クロックＩＮとして供給する。

図６において、まず、時刻ｔ１で入力クロックＩＮが立ち上がると、図５に示すＴｒ１がオンとなり、高抵抗負荷Ｒを介して入力インバータに電流が流れる。その結果、ノードＮ３の電位は、ほぼＧＮＤレベルまで低下し、Ｔｒ２がオフとなる。一方、Ｔｒ３、Ｔｒ５はオンとなり、ノードＮ５と出力クロックＩＮＢは、ほぼＧＮＤレベルまで低下する。

次に、時刻ｔ２で入力クロックＩＮが立ち下がると、Ｔｒ１がオフとなり、入力インバータの電流はほぼゼロとなる。このため、ノードＮ３の電位は、入力インバータの電源電圧ＶＤＤ１まで上昇する。このとき、Ｔｒ３、Ｔｒ５もオフとなる。ノードＮ３がＶＤＤ１まで上昇すると、Ｔｒ２がオンとなり、ノードＮ５がＶＤＤ１−Ｖｔｈまで上昇する。ここで、電源電圧をＶＤＤ１＞ＶＤＤ２＋２Ｖｔｈとしているので、ノードＮ５の電位はＶＤＤ２＋Ｖｔｈより大きくなる。このため、出力クロックＩＮＢの電位は、Ｔｒ４の閾値電圧Ｖｔｈの影響を受けることなく、出力バッファの電源電圧ＶＤＤ２まで上昇する。以上の動作を繰り返すことで、振幅ＶＤＤ２の反転クロックＩＮＢが得られる。

また、ＮＭＯＳレベルシフタ回路３０１は、図１に示すドライバＬＳＩ（２０９）が出力する制御クロック（入力クロックＩＮ）と、インバータ回路の出力する反転クロックＩＮＢにより動作し、負荷の充放電を行う。すなわち、入力クロックＩＮが立ち上がることにより、図６に示す出力ＯＵＴがＶＳＳからＶＤＤまで立ち上がり、また、反転クロックＩＮＢが立ち上がることにより、出力ＯＵＴがＶＤＤからＶＳＳまで立ち下がる。このように、ＮＭＯＳレベルシフタ回路３０１の出力波形は、差電圧ＶＤＤ−ＶＳＳを振幅とする大きな振幅のクロック波形となる。

本実施例では、インバータ回路に用いられる高い方の電源電圧ＶＤＤ１を、レベルシフタ回路ブロック２０７の電源電圧ＶＤＤと共用化することで、内蔵回路の動作に必要な電源電圧の数を削減し、内蔵回路の制御クロック線数の削減を図る。

図７は、本実施例のレベルシフタ回路ブロック２０７の構成図である。図７において、レベルシフタ回路ブロック２０７は、図１に示すドライバＬＳＩ（２０９）が出力する制御クロックの振幅を大きくするためのレベルシフタ回路３０１と、このレベルシフタ回路３０１を動作させるために必要な反転クロックＩＮＢを生成するためのインバータ回路３０２とから構成される。このインバータ回路３０２は、実施例１，２で用いられるインバータ回路３０２と同一で、その回路構成と動作については、実施例１，２で説明を行ったので、ここでは説明を省略する。

本実施例では、内蔵回路の動作に必要な電源電圧の数を削減するため、図１に示す電源回路２０８が出力する電源電圧ＶＤＤを、図７に示すように、レベルシフタ回路３０１の電源端子と、インバータ回路３０２の高い方の電源端子（ＶＤＤ１）に供給し、これらの回路の間で電源電圧の共用化を行っている。この場合、インバータ回路３０２の高い方の電源電圧（ＶＤＤ１）を生成するための電源回路を独立して設ける必要がなく、実施例１，２に比べて、内蔵電源回路の数を削減することができる。

通常、レベルシフタ回路３０１の電源電圧ＶＤＤは、画素部のＴＦＴをスイッチングするため、数ボルトから十数ボルト程度の高電圧が必要とされる。このような大きな電源電圧を、従来のようにダイオード接続負荷を用いたインバータ回路に印加した場合、インバータ回路の貫通電流（消費電流）が著しく増大するため、実現は困難である。しかしながら、本発明におけるインバータ回路は、高抵抗負荷を用いており、特に、高抵抗負荷としてポリシリコン抵抗を用いた場合には、数メガオームの高抵抗を容易に実現できるので、このような大きな電圧をインバータ回路に供給した場合にも、貫通電流を小さく抑えることができる。

一般に、半導体素子を用いて電源回路を構成する場合、チャージポンプ回路を用いて小さな入力電圧を大きな電圧に変換して出力するＤＣ／ＤＣコンバータが必要となる。チャージポンプ回路は、入力電圧を一旦容量素子に充電した後、クロックを用いてこれを昇圧し、大きな出力電圧を得る回路であり、スイッチの切替えや昇圧のために多くのクロックが必要となる。したがって、このような電源回路をパネル側に内蔵化した場合、内蔵回路の制御クロック線数が増大してしまう。

しかるに、本実施例では、インバータ回路の高い方の電源電圧ＶＤＤ１をレベルシフタ回路３０１の電源電圧ＶＤＤと共用化するので、ＶＤＤ１を生成するための電源回路を独立してパネル側に設ける必要がなく、実施例１，２に比べて、内蔵回路の制御クロック線数を削減することができる。

本実施例では、インバータ回路にブートストラップ回路を用いて、閾値電圧Ｖｔｈに起因する出力電圧の低下を防止し、インバータ回路をドライバＬＳＩが出力する比較的小さな単一の電源電圧で動作させるものである。

図８は、本実施例のレベルシフタ回路ブロック２０７の構成図である。図８において、レベルシフタ回路ブロック２０７は、図１に示すドライバＬＳＩ（２０９）が出力する制御クロックの振幅を大きくするためのレベルシフタ回路３０１と、このレベルシフタ回路３０１を動作させるために必要な反転クロックを生成するためのインバータ回路８０１とから構成される。レベルシフタ回路３０１には、図１に示す電源回路２０８が出力する電源電圧ＶＤＤ、ＶＳＳが供給される。また、インバータ回路８０１には、図１に示すドライバＬＳＩ（２０９）が出力する比較的小さな単一の電源電圧ＶＤＤ２が供給される。

図９は、本実施例のインバータ回路８０１の構成図である。図９において、インバータ回路８０１は、高抵抗負荷Ｒ、トランジスタＴｒ１からなる入力インバータと、トランジスタＴｒ２、Ｔｒ３からなる中間バッファと、トランジスタＴｒ４、Ｔｒ５、容量Ｃ１からなる出力バッファとから構成される。

ここで、容量Ｃ１は、ブートストラップのための容量であり、トランジスタＴｒ４の閾値電圧Ｖｔｈによりインバータ回路８０１の出力電圧が低下することを防ぐために設けたものである。トランジスタＴｒ１、Ｔｒ３、Ｔｒ５のソースは接地端子ＧＮＤに接続され、抵抗負荷Ｒ、トランジスタＴｒ２、Ｔｒ４には、図１に示すドライバＬＳＩ（２０９）が出力する比較的小さな電源電圧ＶＤＤ２が供給される。

図９において、入力クロックＩＮが立ち下がったとき、ノードＮ３、Ｎ５の電位が上昇し、ブートストラップ容量Ｃ１に電圧ＶＣ１がチャージされる。容量Ｃ１がチャージされると、チャージ電圧ＶＣ１によりＴｒ４がオンとなり、容量Ｃ１がチャージ電圧ＶＣ１を保持したまま、Ｔｒ４を介して負荷に電流が供給される。その結果、ノードＮ５はＶＤＤ２＋ＶＣ１まで上昇し、出力クロックＩＮＢは、Ｔｒ４のＶｔｈによる電圧低下を生じることなく、ＶＤＤ２まで上昇する。このため、比較的小さな単一の電源電圧ＶＤＤ２で、振幅ＶＤＤ２の反転クロック波形を出力することができる。

また、図９において、第１のトランジスタＴｒ１の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第３のノードＮ３に接続される。また、第２のトランジスタＴｒ２の第１の端子が第５のノードＮ５に接続され、ゲート端子が第３のノードＮ３に接続され、第２の端子が第６のノードＮ６に接続される。また、第３のトランジスタＴｒ３の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第５のノードＮ５に接続される。また、第４のトランジスタＴｒ４の第１の端子が第７のノードＮ７に接続され、ゲート端子が第５のノードＮ５に接続され、第２の端子が第８のノードＮ８に接続される。また、第５のトランジスタＴｒ５の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第７のノードＮ７に接続される。

さらに、高抵抗素子Ｒの第１の端子が第４のノードＮ４に接続され、第２の端子が第３のノードＮ３に接続される。また、容量素子Ｃ１の第１の端子が第７のノードＮ７に接続され、第２の端子が第５のノードＮ５に接続される。また、第４のノードＮ４と第１のノードＮ１との間に第１の電源電圧ＶＤＤ２が供給され、第６のノードＮ６と第１のノードＮ１との間に第２の電源電圧ＶＤＤ２が供給され、第８のノードＮ８と第１のノードＮ１との間に第３の電源電圧ＶＤＤ２が供給される。このようにして、第２のノードＮ２に入力クロックＩＮが入力され、第７のノードＮ７から反転された出力クロックＩＮＢが出力される。

本実施例では、ドライバＬＳＩ（２０９）が出力する比較的小さな単一の電源電圧ＶＤＤ２でインバータ回路を動作させるので、インバータ回路を動作させるために高電圧の電源回路をパネル側に設ける必要がなく、実施例１，２に比べて、内蔵駆動回路の制御クロック線数を削減することができる。また、実施例１，２，３に比べて、インバータ回路の電源電圧を小さくすることができるので、高電圧を印加することによる薄膜トランジスタの特性劣化を防ぐことができる。

図１０は、インバータ回路８０１の入出力波形とレベルシフタ回路３０１の出力波形を示す図である。ここで、図１に示すドライバＬＳＩ（２０９）は、ハイレベルがＶＤＤ２、ロウレベルがＧＮＤとなる振幅ＶＤＤ２の制御クロックを出力し、これをインバータ回路８０１の入力クロックＩＮとして供給する。

図１０において、まず、時刻ｔ１で入力クロックＩＮが立ち上がると、図９に示すＴｒ１がオンとなり、高抵抗負荷Ｒを介して入力インバータに電流が流れる。その結果、ノードＮ３の電圧は、ほぼＧＮＤレベルまで低下し、Ｔｒ２がオフとなる。一方、Ｔｒ３、Ｔｒ５はオンとなり、ノードＮ５と出力クロックＩＮＢは、ほぼＧＮＤレベルまで低下する。

次に、時刻ｔ２で入力クロックＩＮが立ち下がると、Ｔｒ１がオフとなり、入力インバータの電流はほぼゼロとなる。このため、ノードＮ３の電位は、電源電圧ＶＤＤ２まで上昇する。このとき、Ｔｒ３、Ｔｒ５もオフとなる。ノードＮ３が上昇すると、Ｔｒ２がオンとなり、Ｔｒ２を介して容量Ｃ１に電圧ＶＣ１がチャージされる。この容量Ｃ１がチャージされると、Ｔｒ４がオンとなり、容量Ｃ１が電圧ＶＣ１を保持したままＴｒ４を介して負荷に電流が供給される。その結果、ノードＮ５はＶＤＤ２＋ＶＣ１まで上昇し、出力クロックＩＮＢはＴｒ４の閾値電圧Ｖｔｈの影響を受けることなくＶＤＤ２まで上昇する。このとき、ノードＮ５の電位がＶＤＤ２より高くなるが、Ｔｒ２が逆バイアスとなるため、容量Ｃ１の電荷がＴｒ２を介して漏れることはなく、容量Ｃ１はチャージ電圧ＶＣ１を保持することができる。以上の動作を繰り返すことで、振幅ＶＤＤ２の反転クロックＩＮＢが得られる。

また、ＮＭＯＳレベルシフタ回路３０１は、実施例１，２，３の場合と同様に、図１に示すドライバＬＳＩ（２０９）が出力する制御クロックＩＮ（入力クロックＩＮ）と、インバータ回路の出力する反転クロックＩＮＢにより動作し、負荷の充放電を行う。すなわち、入力クロックＩＮが立ち上がることにより、図１０に示す出力ＯＵＴがＶＳＳからＶＤＤまで立ち上がり、また、反転クロックＩＮＢが立ち上がることにより、出力ＯＵＴがＶＤＤからＶＳＳまで立ち下がる。このように、ＮＭＯＳレベルシフタ回路３０１の出力波形は、差電圧ＶＤＤ−ＶＳＳを振幅とする大きな振幅のクロック波形となる。

本実施例では、大きな電源電圧ＶＤＤを供給したブートストラップ回路を用いて、レベルシフト機能を備えたインバータ回路を、ドライバＬＳＩ（２０９）が出力する制御クロックの振幅を大きくするためのレベルシフタ回路として兼用することで、制御クロック線数の削減を図る。

図１１は、本実施例のレベルシフタ回路ブロック２０７の構成図である。図１１において、レベルシフタ回路ブロック２０７は、図１に示すゲート駆動回路２０６を動作させるのに必要な制御クロック数と同じ数だけ設けられた、レベルシフト機能を備えたインバータ回路１１０１から構成される。レベルシフト型インバータ回路１１０１には、図１に示す電源回路２０８が出力する電源電圧ＶＤＤ、ＶＳＳが供給される。このレベルシフト型インバータ回路１１０１は、図１に示すドライバＬＳＩ（２０９）が出力する制御クロックを、振幅の大きな反転クロックに変換し、これをゲート駆動回路２０６に供給する。

なお、レベルシフト型インバータ回路１１０１を通過することで、制御クロックが反転されるため、ドライバＬＳＩ（２０９）の出力側にもインバータ回路を設け、予め反転されたクロックをレベルシフト型インバータ回路１１０１に入力して、制御クロックを反転せず、振幅の大きな制御クロックとすることができる。

図１２は、本実施例のレベルシフト型インバータ回路１１０１の構成図である。図１２において、レベルシフト型インバータ回路１１０１は、入力クロックＩＮを反転し、大きな振幅に変換するインバータ回路１２０６と、容量素子Ｃ２を介して、図１に示すドライバＬＳＩ（２０９）との接続を行うＤＣレベル変換回路１２０７とから構成される。レベルシフト型インバータ回路１２０６は、高抵抗負荷Ｒ、トランジスタＴｒ１からなる入力インバータと、トランジスタＴｒ２、Ｔｒ３からなる中間バッファと、トランジスタＴｒ４、Ｔｒ５、ブートストラップ容量Ｃ１からなる出力バッファで構成される。ＤＣレベル変換回路１２０７は、トランジスタＴｒ６、ＤＣカット容量Ｃ２にて構成される。これらの回路には、図１に示す電源回路２０８が出力する電源電圧ＶＤＤとＶＳＳが供給される。

図１２において、入力クロックＩＮが立ち下がったとき、容量Ｃ２を介してノードＮ２の電位が低下し、ノードＮ３、Ｎ５の電位が上昇し、ブートストラップ容量Ｃ１に電圧ＶＣ１がチャージされる。容量Ｃ１がチャージされると、チャージ電圧ＶＣ１によりＴｒ４がオンとなり、容量Ｃ１がチャージ電圧ＶＣ１を保持したまま、Ｔｒ４を介して負荷に電流が供給される。その結果、ノードＮ５はＶＤＤ＋ＶＣ１まで上昇し、出力クロックＯＵＴは、Ｔｒ４のＶｔｈによる出力電圧低下を生じることなく、ＶＤＤまで上昇する。一方、入力クロックＩＮが立ち上がった場合には、容量Ｃ２を介してノードＮ２の電位が上昇し、Ｔｒ１、Ｔｒ３、Ｔｒ５がオンとなり、出力クロックＯＵＴはＶＳＳまで低下する。このような動作を繰り返すことで、図１に示すドライバＬＳＩ（２０９）が出力する振幅ＶＤＤ２の制御クロックを、ゲート線の駆動に必要な、差電圧ＶＤＤ−ＶＳＳを振幅とする大きな振幅の反転クロックに変換して出力することができる。

図１に示すドライバＬＳＩ（２０９）は通常、ＧＮＤレベルを基準に動作するのに対し、インバータ回路１２０６は負電圧ＶＳＳを基準に動作する。そこで、基準となるＤＣレベルの相違により不具合が発生することを防ぐため、ＤＣカット容量Ｃ２を介してこれらの回路を接続している。また、ノードＮ２の電位が不安定になることを防ぐため、トランジスタＴｒ６を設け、入力クロックＩＮがロウレベルとなったとき、ノードＮ３に生じる電圧ＶＤＤによりＴｒ６をオンし、Ｔｒ５をオンして、ノードＮ５の電位が確実にＶＳＳまで低下するようにしている。

図１２では、ノードＮ３の電圧を用いてＴｒ６のゲートを制御する場合を示したが、Ｔｒ６のゲートには入力クロックＩＮの反転クロックを供給すればよいので、Ｔｒ６のゲートをノードＮ５、または、出力クロックＯＵＴに接続する構成も可能である。

図１２において、第１のトランジスタＴｒ１の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第３のノードＮ３に接続される。また、第２のトランジスタＴｒ２の第１の端子が第５のノードＮ５に接続され、ゲート端子が第３のノードＮ３に接続され、第２の端子が第６のノードＮ６に接続される。また、第３のトランジスタＴｒ３の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第５のノードＮ５に接続される。また、第４のトランジスタＴｒ４の第１の端子が第７のノードＮ７に接続され、ゲート端子が第５のノードＮ５に接続され、第２の端子が第８のノードＮ８に接続される。また、第５のトランジスタＴｒ５の第１の端子が第１のノードＮ１に接続され、ゲート端子が第２のノードＮ２に接続され、第２の端子が第７のノードＮ７に接続される。

さらに、高抵抗素子Ｒの第１の端子が第４のノードＮ４に接続され、第２の端子が第３のノードＮ３に接続される。また、第１の容量素子Ｃ１の第１の端子が第７のノードＮ７に接続され、第２の端子が第５のノードＮ５に接続され、第２の容量素子Ｃ２の第１の端子が第９のノードＮ９に接続され、第２の端子が第２のノードＮ２に接続される。

また、第６のトランジスタＴｒ６の第１の端子が第１のノードＮ１に接続され、ゲート端子が第３のノードＮ３又は第５のノードＮ５又は第７のノードＮ７に接続され、第２の端子が第２のノードＮ２に接続される。

さらに、第４のノードＮ４に第１の電源電圧ＶＤＤが供給され、第６のノードＮ６に第２の電源電圧ＶＤＤが供給され、第８のノードＮ８に第３の電源電圧が供給され、第１のノードＮ１に第４の電源電圧ＶＳＳが供給される。このようにして、第９のノードＮ９に入力クロックＩＮが入力され、第７のノードＮ７から反転された出力クロックＯＵＴが出力される。

図１３は、レベルシフト型インバータ回路１１０１の入出力波形を示す図である。ここで、図１に示すドライバＬＳＩ（２０９）は、ハイレベルがＶＤＤ２、ロウレベルがＧＮＤとなる振幅ＶＤＤ２の制御クロックを出力し、これをレベルシフト型インバータ回路１１０１の入力クロックＩＮとして供給する。

図１３において、まず、時刻ｔ１で入力クロックＩＮが立ち上がると、ＤＣカット容量Ｃ２を介してノードＮ２の電位が立ち上がる。ノードＮ２の電位が立ち上がると、Ｔｒ１がオンとなり、高抵抗負荷Ｒを介して入力インバータに電流が流れる。その結果、ノードＮ３の電圧は、ほぼＶＳＳまで低下し、Ｔｒ２がオフとなる。一方、Ｔｒ３、Ｔｒ５はオンとなり、ノードＮ５と出力クロックＯＵＴは、ほぼＶＳＳまで低下する。

次に、時刻ｔ２で入力クロックＩＮが立ち下がると、ＤＣカット容量Ｃ２を介してノードＮ２の電位が立ち下がる。ノードＮ２の電位が立ち下がると、Ｔｒ１がオフとなり、入力インバータの電流はほぼゼロとなる。このため、ノードＮ３の電位は、電源電圧ＶＤＤまで上昇する。このとき、Ｔｒ６がオンとなり、ノードＮ３の電位はＶＳＳまで低下する。また、Ｔｒ３、Ｔｒ５もオフとなる。ノードＮ３が上昇すると、Ｔｒ２がオンとなり、Ｔｒ２を介して容量Ｃ１に電圧ＶＣ１がチャージされる。容量Ｃ１がチャージされると、Ｔｒ４がオンとなり、容量Ｃ１が電圧ＶＣ１を保持したままＴｒ４を介して負荷に電流が供給される。その結果、ノードＮ５はＶＤＤ＋ＶＣ１まで上昇し、出力クロックＯＵＴはＴｒ４の閾値電圧Ｖｔｈの影響を受けることなくＶＤＤまで上昇する。このとき、ノードＮ５の電位がＶＤＤより高くなるが、Ｔｒ２が逆バイアスとなるため、容量Ｃ１の電荷がＴｒ２を介して漏れることはなく、容量Ｃ１はチャージ電圧ＶＣ１を保持することができる。以上の動作を繰り返すことで、差電圧ＶＤＤ−ＶＳＳを振幅とする大きな振幅の反転クロックＯＵＴが得られる。

本発明に係る表示装置の構成図 図１に示すレベルシフタ回路ブロック２０７の構成図 図２に示すインバータ回路３０２の構成図 図３に示すインバータ回路３０２の入出力波形図 図２に示すインバータ回路３０２の別の構成図 図５に示すインバータ回路３０２の入出力波形図 図１に示すレベルシフタ回路ブロック２０７の別の構成図 図１に示すレベルシフタ回路ブロック２０７の別の構成図 図８に示すインバータ回路８０１の構成図 図９に示すインバータ回路８０１の入出力波形図 図１に示すレベルシフタ回路ブロック２０７の別の構成図 図１１に示すレベルシフト型インバータ回路１１０１の構成図 図１２に示すレベルシフト型インバータ回路１１０１の波形図

符号の説明

１０１…トランジスタ、１０２…高抵抗負荷、１０３…ＶＤＤ１、１０４…ＶＤＤ２、１０５…接地端子（ＧＮＤ）、１０６…入力端子、１０７…出力端子、２０１…スイッチング素子（ＴＦＴ）、２０２…画素電極、２０３…対向電極、２０４…ゲート線、２０５…ドレイン線、２０６…ゲート駆動回路、２０７…レベルシフタ回路ブロック、２０８…電源回路、２０９…ドライバＬＳＩ、２１０…表示領域、２１１…パネル、２１２…絶縁基板、２１３…制御クロック、２１４…各種電源電圧、２１５…制御クロック、２１６…制御信号、３０１…レベルシフタ回路、３０２…インバータ回路、３０３…ＶＤＤ、３０４…ＶＳＳ、３０５…ＶＤＤ１、３０６…ＶＤＤ２、３０７…接地端子（ＧＮＤ）、３０８…入力端子、３０９…出力端子、８０１…インバータ回路、１１０１…レベルシフト型インバータ回路、１２０６…インバータ回路、１２０７…ＤＣレベル変換回路

Claims (15)

1. 絶縁基板上にインバータ回路を含む駆動回路を備えた表示装置において、
   前記インバータ回路は、多結晶シリコンを半導体層とする第１ないし第３の同導電型のトランジスタと高抵抗素子から構成され、
   前記第１のトランジスタの第１の端子が第１のノードに接続され、ゲート端子が第２のノードに接続され、第２の端子が第３のノードに接続され、
   前記第２のトランジスタの第１の端子が第５のノードに接続され、ゲート端子が前記第３のノードに接続され、第２の端子が第６のノードに接続され、
   前記第３のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第５のノードに接続され、
   前記高抵抗素子の第１の端子が第４のノードに接続され、第２の端子が前記第３のノードに接続され、
   前記第４のノードと前記第１のノードとの間に第１の電源電圧が供給され、
   前記第６のノードと前記第１のノードとの間に第２の電源電圧が供給され、
   前記第２のノードに入力クロックが入力され、前記第５のノードから反転された出力クロックが出力されることを特徴とする表示装置
2. 請求項１に記載の表示装置において、
   前記第１の電源電圧が、前記第２の電源電圧とトランジスタの閾値電圧との和よりも大きいことを特徴とする表示装置
3. 絶縁基板上にインバータ回路を含む駆動回路を備えた表示装置において、
   前記インバータ回路は、多結晶シリコンを半導体層とする第１ないし第５の同導電型のトランジスタと高抵抗素子から構成され、
   前記第１のトランジスタの第１の端子が第１のノードに接続され、ゲート端子が第２のノードに接続され、第２の端子が第３のノードに接続され、
   前記第２のトランジスタの第１の端子が第５のノードに接続され、ゲート端子が前記第３のノードに接続され、第２の端子が第６のノードに接続され、
   前記第３のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第５のノードに接続され、
   前記第４のトランジスタの第１の端子が第７のノードに接続され、ゲート端子が前記第５のノードに接続され、第２の端子が第８のノードに接続され、
   前記第５のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第７のノードに接続され、
   前記高抵抗素子の第１の端子が第４のノードに接続され、第２の端子が前記第３のノードに接続され、
   前記第４のノードと前記第１のノードとの間に第１の電源電圧が供給され、
   前記第６のノードと前記第１のノードとの間に第２の電源電圧が供給され、
   前記第８のノードと前記第１のノードとの間に第３の電源電圧が供給され、
   前記第２のノードに入力クロックが入力され、前記第７のノードから反転された出力クロックが出力されることを特徴とする表示装置
4. 請求項３に記載の表示装置において、
   前記第１の電源電圧が、前記第３の電源電圧とトランジスタの閾値電圧の２倍の和よりも大きく、
   前記第２の電源電圧が、前記第３の電源電圧とトランジスタの閾値電圧との和よりも大きいことを特徴とする表示装置
5. 絶縁基板上にインバータ回路を含む駆動回路を備えた表示装置において、
   前記インバータ回路は、多結晶シリコンを半導体層とする第１ないし第５の同導電型のトランジスタと高抵抗素子と容量素子から構成され、
   前記第１のトランジスタの第１の端子が第１のノードに接続され、ゲート端子が第２のノードに接続され、第２の端子が第３のノードに接続され、
   前記第２のトランジスタの第１の端子が第５のノードに接続され、ゲート端子が前記第３のノードに接続され、第２の端子が第６のノードに接続され、
   前記第３のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第５のノードに接続され、
   前記第４のトランジスタの第１の端子が第７のノードに接続され、ゲート端子が前記第５のノードに接続され、第２の端子が第８のノードに接続され、
   前記第５のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第７のノードに接続され、
   前記高抵抗素子の第１の端子が第４のノードに接続され、第２の端子が前記第３のノードに接続され、
   前記容量素子の第１の端子が前記第７のノードに接続され、第２の端子が前記第５のノードに接続され、
   前記第４のノードと前記第１のノードとの間に第１の電源電圧が供給され、
   前記第６のノードと前記第１のノードとの間に第２の電源電圧が供給され、
   前記第８のノードと前記第１のノードとの間に第３の電源電圧が供給され、
   前記第２のノードに入力クロックが入力され、前記第７のノードから反転された出力クロックが出力されることを特徴とする表示装置
6. 請求項５に記載の表示装置において、
   前記第１の電源電圧と前記第２の電源電圧と前記第３の電源電圧とが互いに等しいことを特徴とする表示装置
7. 絶縁基板上にインバータ回路を含む駆動回路を備えた表示装置において、
   前記インバータ回路は、多結晶シリコンを半導体層とする第１ないし第６の同導電型のトランジスタと高抵抗素子と第１、第２の容量素子から構成され、
   前記第１のトランジスタの第１の端子が第１のノードに接続され、ゲート端子が第２のノードに接続され、第２の端子が第３のノードに接続され、
   前記第２のトランジスタの第１の端子が第５のノードに接続され、ゲート端子が前記第３のノードに接続され、第２の端子が第６のノードに接続され、
   前記第３のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第５のノードに接続され、
   前記第４のトランジスタの第１の端子が第７のノードに接続され、ゲート端子が前記第５のノードに接続され、第２の端子が第８のノードに接続され、
   前記第５のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第２のノードに接続され、第２の端子が前記第７のノードに接続され、
   前記高抵抗素子の第１の端子が第４のノードに接続され、第２の端子が前記第３のノードに接続され、
   前記第１の容量素子の第１の端子が前記第７のノードに接続され、第２の端子が前記第５のノードに接続され、
   前記第２の容量素子の第１の端子が第９のノードに接続され、第２の端子が前記第２のノードに接続され、
   前記第６のトランジスタの第１の端子が前記第１のノードに接続され、ゲート端子が前記第３のノード又は前記第５のノード又は前記第７のノードに接続され、第２の端子が前記第２のノードに接続され、
   前記第４のノードに第１の電源電圧が供給され、
   前記第６のノードに第２の電源電圧が供給され、
   前記第８のノードに第３の電源電圧が供給され、
   前記第１のノードに第４の電源電圧が供給され、
   前記第９のノードに入力クロックが入力され、前記第７のノードから反転された出力クロックが出力されることを特徴とする表示装置
8. 請求項７に記載の表示装置において、
   前記第３の電源電圧と前記第４の電源電圧との差が、前記入力クロックの振幅よりも大きいことを特徴とする表示装置
9. 請求項７又は８に記載の表示装置において、
   前記第１の電源電圧と前記第２の電源電圧と前記第３の電源電圧とが互いに等しいことを特徴とする表示装置
10. 入力インバータと出力バッファとからなるインバータ回路を備えた表示装置において、
    前記入力インバータは、高抵抗負荷とトランジスタとからなることを特徴とする表示装置
11. 請求項１０に記載の表示装置において、
    前記入力インバータの電源電圧は、前記出力バッファの電源電圧より高いことを特徴とする表示装置
12. 請求項１０に記載の表示装置において、
    前記入力インバータと出力バッファとの間に、中間バッファを設けることを特徴とする表示装置
13. 請求項１２に記載の表示装置において、
    前記中間バッファと出力バッファとの間にブートストラップ容量を設け、前記入力インバータと中間バッファと出力バッファの電源電圧を等しくすることを特徴とする表示装置
14. 請求項１２に記載の表示装置において、
    前記中間バッファと出力バッファは、２つのトランジスタからなることを特徴とする表示装置
15. 入力インバータと出力バッファとからなるインバータ回路を備えた表示装置において、
    前記入力インバータは、入力クロックを、高抵抗負荷を用いて反転し、前記出力バッファは、反転された入力クロックを入力して、出力クロックを出力することを特徴とする表示装置

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