JP4831657B2 - 液晶表示駆動用半導体集積回路 - Google Patents

Description

この発明は、高電位差の信号を出力する出力回路を有する半導体集積回路（ＩＣ）に適用して有効な技術に関し、例えば液晶パネルに供給する信号を出力する回路を内蔵した液晶表示駆動用ＩＣ（液晶コントロールドライバ）に利用して有効な技術に関する。

近年、携帯電話器やＰＤＡ（Personal Digital Assistants）などの携帯用電子機器の表示装置としては、一般に複数の表示画素が例えばマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられており、機器内部にはこの液晶パネルへの表示制御や駆動を行なう半導体集積回路化された液晶表示制御装置（液晶コントロールドライバＩＣ）が搭載されている。

かかる液晶コントロールドライバＩＣの内部のロジック回路等は、通常５Ｖ以下の低電圧で動作可能であるのに対し、液晶パネルの表示駆動には２０〜４０Ｖのような高電圧を必要とする。そのため、液晶コントロールドライバＩＣには、５Ｖ以下の電圧で動作する内部ロジック回路のほかに、電源電圧を昇圧した電圧で動作する駆動回路や出力回路が設けられる。

ところで、周知のように、ドットマトリックス型液晶パネルには、画像信号が印加される信号線の他に、該信号線と交差する方向に配置され順次選択レベルに駆動される走査線が設けられ、信号線と走査線との交点に画素が設けられている。そこで、液晶パネルを駆動する従来の液晶表示駆動用ＩＣには、一般に、信号線（データ線）に印加する電圧を出力する駆動回路（ソースドライバ）と走査線に印加する電圧を出力する駆動回路（コモンドライバ）が設けられていた。

ところが、近年、ＴＦＴ液晶パネルには、ＴＦＴで構成された走査線駆動回路やデータ線駆動回路を搭載したものも提供されている。かかる構成の液晶パネルは、例えば特許文献１に開示されている。走査線駆動回路が設けられている液晶パネルを表示駆動する液晶表示駆動用ＩＣには、走査線駆動回路が不要となり、チップサイズの低減が可能になるという利点がある。
特開２００４−１６３６００号公報

近年、液晶パネルは、大型化および高精細化に伴い数１００本の走査線が設けられるようになってきている。ところで、走査線駆動回路は、走査線を順次選択駆動する回路であるため、シフトレジスタのような比較的単純な回路で構成することができる。

かかる走査線駆動回路が液晶表示駆動用ＩＣに設けられている場合、液晶表示駆動用ＩＣには、走査線の数に対応して数１００本の駆動信号を出力する回路を設ける必要がある。一方、走査線駆動回路が液晶パネルに設けられている場合、液晶表示駆動用ＩＣには、走査線駆動回路を水平同期信号やフレーム同期信号などに同期して動作させるため、数本（通常は３〜６本）のタイミング信号やクロック信号を出力する回路を設ければよい。

また、いずれの場合にも液晶表示駆動用ＩＣから液晶パネルに供給する信号は、通常のＩＣの信号よりも振幅の大きな例えば２０Ｖ〜−１０Ｖの信号であり、かかる信号を出力する回路は高耐圧の素子で構成される。ところが、一般に高耐圧の素子は低耐圧の素子に比べて動作速度が遅いという欠点がある。そこで、低消費電力化と高速化のため内部回路は低耐圧の素子で構成し、低い動作電源電圧で動作する回路とする設計が行なわれている。しかし、このように高耐圧の素子と低耐圧の素子が混在する半導体集積回路は、製造プロセスが複雑になるためコストアップを招く。

ところで、上述したように、走査線駆動回路が液晶表示駆動用ＩＣに設けられている場合には数１００本の駆動信号を出力する回路を設ける必要があるが、走査線駆動回路が液晶パネルに設けられている場合、液晶表示駆動用ＩＣには数本の信号を出力する回路を設ければよい。ところが、かかる数本の信号を出力する回路を構成する僅かな素子のために高耐圧の素子を用い、高耐圧プロセスを採用すると、コストパフォーマンスを非常に悪くする。

この発明の目的は、例えば走査線駆動回路を搭載した液晶パネルを駆動する液晶表示駆動用半導体集積回路のような高電位差の信号を出力する出力回路を有する半導体集積回路において、出力回路を低耐圧の素子で構成しもって高耐圧プロセスを使用せずに製造可能して低コスト化を図ることにある。

この発明の他の目的は、例えば走査線駆動回路を搭載した液晶パネルを駆動する液晶表示駆動用半導体集積回路のような高電位差の信号を出力する出力回路を有する半導体集積回路において、出力回路を低耐圧の素子で構成し出力回路の動作速度を向上させ、消費電力を低減させることにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、２つの電源電圧端子間に２つの出力トランジスタが直列に接続されてなる出力段を有する出力回路において、２つの出力トランジスタ間にさらに１または２以上のトランジスタを直列に接続して、出力トランジスタのドレイン・ソース間に印加される電圧を減少させる。これとともに、上記２つの電源電圧の中間の電位を用意し、出力トランジスタがオフ状態にされている間、該オフ状態の出力トランジスタの基体に上記中間の電位を印加させる電位設定用のスイッチ素子を設ける。

上記した手段によれば、内部回路の電源電圧よりも高い電源電圧を用いて高電位差の信号を出力する出力回路において、出力トランジスタに高い電圧が印加されないようにすることできるため、比較的低い耐圧の素子で出力回路を構成することができる。そのため、高耐圧プロセスを使用せずに出力回路を構成するトランジスタを形成することができ、これにより低コスト化が図れるようになる。

また、低耐圧のトランジスタは、高耐圧のトランジスタよりもオン抵抗が小さく、しきい値電圧も低いため、低耐圧のトランジスタで出力段を構成することで、出力インピーダンス特性を向上させることができる。その結果、出力回路の動作速度を向上させ、消費電力を低減させることができる。

さらに、走査線駆動回路を搭載した液晶パネルを駆動する液晶表示駆動用半導体集積回路であって、内部ロジック回路と信号線（ソース線）を駆動する信号線駆動回路を内蔵するものにおいては、内部ロジック回路を構成する素子よりも耐圧が高い素子（例えば２０Ｖ）で信号線駆動回路を構成することになる。そのため、従来のオンチップの走査線駆動回路を構成する素子の耐圧（例えば４０Ｖ）よりも耐圧が低い素子（２０Ｖ）により走査線駆動回路を構成することができれば、信号線駆動回路を構成する素子と同じ耐圧の素子で走査線駆動回路を構成することができる。

これにより、内部ロジック回路を構成する素子にかかる電圧よりも高い電圧（２０Ｖ）が走査線駆動回路を構成する素子にかかる場合にも、素子が破壊されるのを防止することができ、かつ走査線駆動回路を構成する素子のためにのみ高耐圧プロセス（２０Ｖ耐圧プロセス）を使用する必要がなくなる。つまり、２０Ｖ耐圧の素子と４０Ｖ耐圧の素子の両方を形成する場合に比べてプロセスを簡略化することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、高電位差の信号を出力する出力回路を有する半導体集積回路において、出力回路を低耐圧の素子で構成し高耐圧プロセスを使用せずに製造可能して低コスト化を達成するとともに、出力回路の動作速度を向上させ、消費電力を低減させることができるという効果がある。

以下、この発明の好適な実施の形態を図面に基づいて説明する。
図１は、本発明を適用した液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）１００と、このドライバＩＣにより駆動される液晶パネル２００とからなる液晶表示システムの概略構成を示したものである。図１に示されているように、この実施例の液晶コントロールドライバＩＣ１００により駆動される液晶パネル２００は、パネル上の走査線を順次駆動するシフトレジスタなどからなるゲート信号発生回路（走査線駆動回路）２１０を備えている。

液晶コントロールドライバＩＣ１００は、液晶パネル２００のソース線に印加するデータ信号を生成し出力するソースドライバ回路１１０と、ゲート信号発生回路２１０に供給する信号を出力するゲート信号バッファ１２０と、液晶パネルのコモン電極に印加する信号を生成し出力するコモンドライバ回路１３０を有する。ゲート信号バッファ１２０は、ゲート信号発生回路２１０を水平同期信号やフレーム同期信号などに同期して動作させてゲート信号を生成させるタイミング信号やクロック信号などの信号ＡＳＷ１〜３を生成し出力する。特に制限されるものでないが、この実施例では、信号ＡＳＷ１〜３は＋２０〜−１０Ｖの振幅で変動する信号とされる。信号ＡＳＷ１〜３のうち１つはシフトレジスタのシフト動作を開始させるとともに順次転送される"１"のデータを与えるタイミング信号、残りの２つは位相が１８０°異なるシフトクロックである。

また、この実施例の液晶コントロールドライバＩＣ１００は、上記ソースドライバ回路１１０およびゲート信号バッファ１２０で使用される液晶の階調電圧およびその基準となる定電圧を生成する液晶駆動用電源回路１６０を備える。また、上記電源回路１６０およびドライバ回路１１０，１３０や出力バッファ１２０で使用する昇圧電圧を生成する昇圧回路１７０を備える。

さらに、ドライバＩＣ１００は、液晶駆動用電源回路１６０が発生する階調電圧の振幅や特性を指定するための制御レジスタ１８０、チップ外部のマイクロコンピュータからコマンドや表示データを受け取って内部回路の制御信号を生成したり表示データを加工したりするコントローラ１９０を備える。なお、図１には示されていないが、外部のマイクロコンピュータなどから供給される表示データを格納するＲＡＭ（ランダムアクセスメモリ）が設けられることもある。

次に、本発明を適用した液晶コントロールドライバＩＣにより駆動されるＴＦＴ液晶パネル２００の構成を、図２を用いて説明する。
図２の液晶パネル２００は、ガラス基板のような透明基板上に画像信号が印加される複数の信号線としてのソース線（ソース電極）ＳＬ１，ＳＬ２，ＳＬ３……と、所定の周期で順次選択駆動される複数の走査線としてのゲート線（ゲート電極）ＧＬ１，ＧＬ２，……が直交する方向に配置されてなる。ゲート線（ゲート電極）ＧＬ１，ＧＬ２，……は、ゲート信号発生回路２１０に接続され、いずれか１本のゲート線に選択レベルの駆動電圧が順次印加される。そして、ソース線ＳＬ１，ＳＬ２，ＳＬ３……とゲート線ＧＬ１，ＧＬ２，……との各交点に画素が配置されている。

各画素は、いずれかのゲート線にゲート端子が接続され、またいずれかのソース線にソース端子が接続された選択素子としてのＴＦＴ（薄膜トランジスタ）と、該ＴＦＴのドレイン端子と液晶中心電位（ＣＯＭ電位）ＶＣＯＭを与える各画素共通の対向電極との間に接続された画素容量ＣＬとからなる。そしてこれらの画素が、ソース線とゲート線の各交点にそれぞれ設けられ、アクティブマトリックス型パネルとして構成されている。

上記選択用ＴＦＴのドレイン端子に接続された画素容量ＣＬの一方の電極（画素電極）と対向電極との間に挟持されている液晶に電圧が印加され、画素電極の電位とＣＯＭ電位との電位差に応じて液晶の偏光率が変化して画素の輝度が変化され、階調表示が行なわれる。さらに、液晶は直流電圧を印加し続けると劣化するため、ソース線とゲート線に印加する電圧は液晶中心電位ＶＣＯＭを中心に正極性の電位と負極性の電位が交互に選択されることで、交流駆動がなされる。

図３には、本発明を適用した液晶コントロールドライバＩＣにおけるゲート信号バッファ１２０の一実施例が示されている。図３において、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を表わす記号のゲート部分に○印が付されているのはＰチャネル型ＭＯＳＦＥＴであり、○印が付されていないＮチャネル型ＭＯＳＦＥＴと区別される。

本実施例のゲート信号バッファ１２０は、ＭＯＳＦＥＴ Ｑ１〜Ｑ４からなるプッシュプル型の出力段と、前記ＭＯＳＦＥＴ Ｑ１〜Ｑ４のゲート端子に印加される信号ＳＷＰ２，ＳＷＰ１，ＳＷＮ１，ＳＷＮ２を生成する出力制御論理回路１２１とから構成されている。前記出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４は、例えば２０Ｖのような高電源電圧ＶＧＨが印加された電源端子と、−１０Ｖのような低電源電圧ＶＧＬが印加された電源端子との間に直列に接続されている。出力制御論理回路１２１は、内部ロジック部から供給されるロジック電圧ＶDD−接地電位ＧＮＤ（例えば５Ｖ−０Ｖ）のような振幅の信号ＩＮを受けて、それぞれのＭＯＳＦＥＴに適した振幅の信号に変換するレベルシフタの機能を備えている。

前記出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４のうちＱ２の基体（基板もしくはウェル領域）には高電源電圧ＶＧＨが印加され、Ｑ４の基体には低電源電圧ＶＧＬが印加される。一方、ＭＯＳＦＥＴ Ｑ１の基体にはＱ１とＱ２の接続ノードＮ１の電位が印加され、ＭＯＳＦＥＴ Ｑ３の基体にはＱ３とＱ４の接続ノードＮ２の電位が印加されるように、接続がなされている。

また、本実施例のゲート信号バッファ１２０は、前記ＭＯＳＦＥＴ Ｑ１とＱ２の接続ノードＮ１の電位を設定するＭＯＳＦＥＴ Ｑ５，Ｑ６からなる電位設定手段１２２と、前記ＭＯＳＦＥＴ Ｑ３とＱ４の接続ノードＮ２の電位を設定するＭＯＳＦＥＴ Ｑ７，Ｑ８からなる電位設定手段１２３を備える。ＭＯＳＦＥＴ Ｑ５とＱ６は、並列形態のＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴからなる電位降下量の少ないトランスミッションゲートであり、電源電圧ＶＨと接続ノードＮ１との間に並列に接続されている。また、ＭＯＳＦＥＴ Ｑ７とＱ８もトランスミッションゲートを構成しており、Ｑ３とＱ４の接続ノードＮ２と電源電圧ＶＬとの間に並列に接続されている。電源電圧ＶＨは例えば１０Ｖのような電位とされ、電源電圧ＶＬは例えば０Ｖのような電位とされる。

さらに、Ｑ１とＱ５の基体（ウェル領域）には電源電圧ＶＧＨが印加され、Ｑ４とＱ８の基体には電源電圧ＶＧＬが印加されることにより、基体とドレイン領域と間のＰＮ接合が順方向バイアスされてリーク電流が流れるのが防止されている。

図４には、図３のゲート信号バッファ１２０の動作タイミングが示されている。図４（Ａ）のようなＶＤＤ〜０Ｖ振幅の信号ＩＮが出力制御論理回路１２１に入力されると、信号ＩＮの立上がり立下がりに応じて図４（Ｂ）のように変化するゲート制御信号ＳＷＰ１〜ＳＷＮ３が生成される。ＳＷＰ１〜ＳＷＮ３のうちＳＷＰ１はＭＯＳＦＥＴ Ｑ１のゲート端子に、またＳＷＰ２はＭＯＳＦＥＴ Ｑ２のゲート端子に印加される。また、ＳＷＮ１はＭＯＳＦＥＴ Ｑ３のゲート端子に、ＳＷＮ２はＭＯＳＦＥＴ Ｑ４のゲート端子に印加される。さらに、ＳＷＰ３はハイ側の電位設定用のＭＯＳＦＥＴ Ｑ５、Ｑ６のゲート端子に、またＳＷＮ３はロウ側の電位設定手段のＭＯＳＦＥＴ Ｑ７、Ｑ８のゲート端子に印加される。

なお、図４（Ｂ）のゲート制御信号ＳＷＰ１〜ＳＷＮ３は対応するＭＯＳＦＥＴをオン状態にさせるか、オフ状態にさせるかを示しており、電位を表わすものでない。すなわち、対応するＭＯＳＦＥＴがＰチャネル型の場合、ゲート制御信号のロウレベルがオン状態に相当し、ゲート制御信号のハイレベルがオフ状態に相当する。また、対応するＭＯＳＦＥＴがＮチャネル型の場合、ゲート制御信号のハイレベルがオン状態に相当し、ゲート制御信号のロウレベルがオフ状態に相当する。さらに、Ｑ１とＱ２のように同一導電型であっても、ソースやドレインに印加される電圧が異なるため、それに応じてゲート制御信号のレベルも異なる。

入力信号ＩＮがロウレベルからハイレベルに変化する場合、図４（Ｂ）のように変化するゲート制御信号ＳＷＰ１，ＳＷＰ２，ＳＷＮ１，ＳＷＮ２により、出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４は、まず出力ノードＮ０から遠い側のＱ４がオフされる。続いて、出力ノードＮ０に近い側のＱ３がオフ、Ｑ１がオンされ、最後に遠い側のＱ２がオンされる。これにより、Ｑ１〜Ｑ４が同時にオン状態にされて貫通電流が流れるのが防止される。

また、液晶コントロールドライバＩＣでは、ドライバ回路１１０およびゲート信号バッファ１２０で使用する昇圧電圧を生成する昇圧回路１７０が設けられており、内部電源電圧ＶＤＤ（５Ｖ）よりも高い上記電源電圧ＶＧＨ（２０Ｖ）やＶＨ（１０Ｖ）は、昇圧回路１７０で生成される。ここで、ノードＮ１の電位ＶN1に着目すると、図４（Ｄ）のように、タイミングｔ４でＶＧＨからＶＨへ変化する。このときノードＮ１の電荷はＶＨを生成する昇圧回路（チャージポンプ）に回収される。出力段が２個の直列ＭＯＳＦＥＴ（Ｑ１とＱ４あるいはＱ２とＱ３）のみからなる従来回路の場合には、出力ノードＮ０の電位変化はＶＧＨ−ＶＧＬであり、ノードＮ０の電荷が昇圧回路に回収されることはないので、本実施例の出力段は従来回路に比べて消費電力を低減することができる。

さらに、電位設定用のＭＯＳＦＥＴ Ｑ７，Ｑ８は、ゲート制御信号ＳＷＮ３により、出力ノードＮ０から遠い側のＱ４がオフされるタイミングｔ１にてオンされる。また、電位設定用のＭＯＳＦＥＴ Ｑ５，Ｑ６は、ゲート制御信号ＳＷＰ３により、出力ノードＮ０から遠い側のＱ２がオンされるタイミングｔ３にてオフされる。出力ノードＮ０に近い側のＱ３は、ｔ１とｔ３の間のタイミングｔ２でオフ、Ｑ１はタイミングｔ２でオンされる。

これにより、バッファの出力ＯＵＴは、図４（Ｃ）のように電源電圧ＶＧＬ→ＶＬ→ＶＨ→ＶＧＨの順に段階的に変化し、各ＭＯＳＦＥＴ Ｑ１〜Ｑ４のソース・ドレイン間に高い電圧が印加されるのが防止される。ゲート信号バッファ１２０の入力信号ＩＮがハイレベルからロウレベルに変化する場合は、上記と逆の順序で動作する（タイミングｔ４〜ｔ６）。

また、ハイ側のＭＯＳＦＥＴ Ｑ１，Ｑ２がオフされている期間Ｔ１は、電位設定用のＭＯＳＦＥＴ Ｑ５，Ｑ６がオンされる。これにより、ノードＮ１の電位ＶN1がＶＨとされ、Ｑ１のソース・ドレイン間にはＶＧＨ−ＶＧＬ（＝３０Ｖ）よりも小さなＶＨ−ＶＧＬ（＝２０Ｖ）の電圧が、またＱ２のソース・ドレイン間にはＶＧＨ−ＶＨ（＝１０Ｖ）の電圧が印加されるに過ぎない。

同様に、ロウ側のＭＯＳＦＥＴ Ｑ３，Ｑ４がオフされている期間Ｔ２は、電位設定用のＭＯＳＦＥＴ Ｑ７，Ｑ８がオンされる。これにより、ノードＮ２の電位ＶN2がＶＬとされ、Ｑ３のソース・ドレイン間にはＶＧＨ−ＶＧＬ（＝３０Ｖ）よりも小さなＶＧＨ−ＶＬ（＝２０Ｖ）の電圧が、またＱ４のソース・ドレイン間にはＶＬ−ＶＧＬ（＝１０Ｖ）の電圧が印加されるに過ぎない。

このように、出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４のソース・ドレイン間には最大で２０Ｖの電圧しか印加されない。これに対し、本実施例を適用しない２個の直列ＭＯＳＦＥＴからなる出力段を有するバッファでは、出力ＭＯＳＦＥＴのソース・ドレイン間に３０Ｖ近い電圧が印加される。

そのため、本実施例の出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４は、本実施例を適用しない２個の直列ＭＯＳＦＥＴからなる従来タイプの出力段を有するバッファの素子よりも、耐圧の低い素子で構成することができるようになる。具体的には、本実施例を適用しない場合には、出力バッファの出力段の素子として、例えば図５（Ａ）のような構造の高耐圧ＭＯＳＦＥＴを使用しなければならなかったものが、本実施例を適用した場合には、例えば図５（Ｂ）のような構造の比較的耐圧の低いＭＯＳＦＥＴを使用できるようになる。

図５（Ａ），（Ｂ）において、１０１は単結晶シリコン基板、１０２はチャネル領域となるＮウェル領域、１０４はソース・ドレイン領域となる拡散層、１０５は素子間分離用の絶縁膜、１０６はゲート絶縁膜、１０７はポリシリコンゲート電極である。図５（Ａ）の素子は、ソース・ドレイン領域となる拡散層１０４をウェル領域１０３上に形成するとともに、ゲート電極１０７と拡散層１０４との間に絶縁膜１０５ａを設けて、ゲート電極１０７の端部から離すことで耐圧が高くなるように設計されている。図５（Ａ）と図５（Ｂ）を比較すると分かるように、図５（Ａ）の高耐圧の素子は図５（Ｂ）の低耐圧の素子に比べて占有面積が大きい。そのため、本実施例を適用することにより、出力バッファの占有面積を小さくすることができる。

また、図面からははっきりと分からないが、図５（Ａ）の高耐圧の素子は図５（Ｂ）の低耐圧の素子に比べてゲート絶縁膜１０６が厚く形成される。そのため、図５（Ａ）の高耐圧の素子を使用する場合には、そのためにのみ厚いゲート絶縁膜を形成する工程が必要になり、その分製造コストが高くなる。また、ゲート電極１０７と拡散層１０４との間の絶縁膜１０５ａも一般には素子間分離用の絶縁膜１０５とは別の工程で生成されることが多い。したがって、高耐圧の素子を使用する場合には、かかる絶縁膜１０５ａを形成する工程が必要になる。

特に、図１の実施例のように液晶パネル側にゲート信号発生回路２１０が設けられている場合には、ゲート信号発生回路２１０に供給する信号は数本（実施例では３本）であり、ドライバＩＣ１００に設けられるバッファの数が少なくてよい。従って、このような数の少ないバッファを構成する素子として図５（Ａ）のような高耐圧の素子を使用し、その素子を形成するためにのみ工程を増やすことはコスト上、得策ではない。

さらに、図５（Ｂ）の低耐圧の素子にしても、５Ｖのような電源電圧で動作する内部ロジックを構成する素子（図示略）よりも耐圧の高い素子である。図５（Ｂ）の素子は、ソース・ドレイン領域となる拡散層１０４をソース・ドレイン領域となる拡散層１０４をウェル領域１０３上に形成しゲート電極１０７の端部から離すように形成することで耐圧が高くなるように設計される。

より耐圧を高くするには、ゲート絶縁膜１０６を、内部ロジックを構成する素子のそれよりも厚く形成するのが良い。ただし、そのようにしたとしても、図１の実施例のドライバＩＣでは、ソース線駆動回路１１０が２０Ｖ近い振幅の信号を出力するように構成されるため、ソース線駆動回路１１０を構成する素子は内部ロジックを構成する素子よりも耐圧の高い素子とする必要がある。そこで、図３の出力バッファを構成する素子としてソース線駆動回路１１０を構成する素子と同一のプロセスにより形成される素子を使用することで、工程数の増加を回避することができる。

図６には、ゲート信号バッファ１２０の出力制御論理回路１２１に用いられるレベルシフト回路の具体的な回路例が示されている。この実施例のレベルシフト回路は、ＭＯＳＦＥＴ Ｑ１１〜Ｑ１４からなる前段のＣＭＯＳラッチ回路ＬＴ１の次段に、ＭＯＳＦＥＴ Ｑ２１〜Ｑ２４からなるＣＭＯＳラッチ回路ＬＴ２を接続した構成を備えている。また、レベルシフト回路は、出力する信号が出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４のゲート制御信号ＳＷＰ１〜ＳＷＮ３のうちいずれであるかに応じて、使用する電源電圧としてＶＧＨ，ＶＨ，ＶＬ，ＶＧＬの中からいずれか２つが選択される。

これによって、図７（Ａ）〜（Ｃ）に示すようにそれぞれ電位および振幅の異なるゲート制御信号ＳＷＰ１〜ＳＷＮ３に変換される。図７において、左側の波形は変換前の信号、右側の波形は変換後の信号である。ゲート制御信号ＳＷＰ１，ＳＷＮ１は、図７（Ａ）のように、ＶDD−ＧＮＤの信号がＶＨ−ＶＬの信号に変換される。また、ゲート制御信号ＳＷＰ２，ＳＷＰ３は、図７（Ｂ）のように、ＶDD−ＧＮＤの信号がＶＧＨ−ＶＬの信号に変換される。さらに、ゲート制御信号ＳＷＮ２，ＳＷＮ３は、図７（Ｃ）のように、ＶDD−ＧＮＤの信号がＶＨ−ＶＧＬの信号に変換される。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例では、電位設定手段１２２，１２３としてＭＯＳＦＥＴ Ｑ５，Ｑ６；Ｑ７，Ｑ８からなるトランスミッションゲートを使用しているが、一方のＭＯＳＦＥＴのみ例えばＱ５とＱ８で電位設定手段１２２，１２３を構成しても良い。

また、スイッチ素子としてのＭＯＳＦＥＴ Ｑ５，Ｑ６；Ｑ７，Ｑ８の代わりに、順方向電圧が電源電圧ＶＧＨ−ＶＨやＶＬ−ＶＧＬに応じて適切に設定されたダイオードを用いても良い。ここで、ＭＯＳＦＥＴの代わりに順方向電圧が電源電圧ＶＧＨ−ＶＨやＶＬ−ＶＧＬに比べて小さいダイオードを使用する場合には、複数のダイオードを直列接続したものを用いるようにしても良い。

さらに、本発明を外部バスに接続されるトライステートの出力バッファを有する半導体集積回路に適用することもできる。その場合、図３における出力制御論理回路１２１を、出力すべき信号と出力の状態を指定する制御信号を入力とする論理回路とレベルシフト回路とで構成する。そして、出力をハイインピーダンス状態にしたい場合には、論理回路によって出力段のＭＯＳＦＥＴ Ｑ１〜Ｑ４をすべてオフさせるような信号を生成し、その信号をレベルシフト回路で変換してゲート制御信号ＳＷＰ１，ＳＷＰ２，ＳＷＮ１，ＳＷＮ２としてＱ１〜Ｑ４を制御させるようにすれば良い。

また、この場合にも、ＳＷＰ１，ＳＷＰ２，ＳＷＮ１，ＳＷＮ２のタイミングを適宜調整することで、出力がＶＧＨまたはＶＧＬから一旦ＶＨまたはＶＬを経由してハイインピーダンス状態へ移行するように制御される。また、かかるトライステートの出力バッファにおいて、Ｑ１〜Ｑ４をすべてオフさせる間、電位設定手段１２２，１２３のスイッチ素子Ｑ５〜Ｑ８をすべてオン状態にさせることで、Ｑ１〜Ｑ４に耐圧以上の電圧がかからないようにすることができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＴＦＴ液晶パネルを駆動する液晶コントロールドライバＩＣに適用した場合について説明した。この発明は、そのようなＩＣに限定されるものでなく、直列形態の複数のトランジスタを備え高電位差の信号を出力する出力回路や出力バッファを有する半導体集積回路一般に適用することができる。

図１は、本発明を適用して有効な液晶表示駆動用半導体集積回路（液晶コントロールドライバＩＣ）とこのドライバＩＣにより駆動される液晶パネルとからなる液晶表示システムの概略構成を示すブロック図である。 図２は、本発明を適用して有効な液晶コントロールドライバにより駆動されるＴＦＴ液晶パネルの構成を示すブロック図である。 図３は、本発明を適用した液晶コントロールドライバＩＣにおけるゲート信号バッファの一実施例を示す回路構成図である。 図４は、図３のゲート信号バッファにおける各信号やノードの電位変化を示すタイミングチャートである。 図５は、実施例の液晶コントロールドライバＩＣに用いられる素子（ＭＯＳＦＥＴ）の構造を示す断面図で、（Ａ）は高耐圧の素子の構造を示し、（Ｂ）は低耐圧の素子の構造を示す。 図６は、ゲート信号バッファにおけるレベルシフト回路の具体例を示す回路図である。 図７は、実施例で用いられるレベルシフト回路の入力信号と出力信号の電位変化を示す説明図である。

符号の説明

１００ 液晶コントロールドライバＩＣ
１１０ ソースドライバ回路
１２０ ゲート信号バッファ
１２１ 出力制御論理回路
１２２，１２３ 電位設定手段
１３０ コモンドライバ回路
１６０ 液晶駆動用電源回路
１７０ 昇圧回路
１８０ 制御レジスタ
１９０ コントローラ
２００ ＴＦＴ液晶パネル
２１０ ゲート信号発生回路（走査線駆動回路）

Claims (4)

1. 液晶パネルの走査線に印加されるべき駆動信号を生成する走査線駆動回路を搭載した液晶パネルの上記走査線駆動回路に供給される信号を出力する出力回路を内蔵した液晶表示駆動用半導体集積回路であって、
   上記出力回路は、第１の電源電圧が印加される第１の電源電圧端子と第２の電源電圧が印加される第２の電源電圧端子との間に直列に接続された複数のトランジスタを有する出力回路を備え、
   上記複数のトランジスタのいずれかの接続ノードには、該接続ノードに接続されている２つのトランジスタが共にオフ状態にされているときに当該接続ノードの電位を上記第１の電源電圧の電位と上記第２の電源電圧の電位の間の電位に設定する電位設定手段が接続され、
   上記複数のトランジスタは各々耐圧が上記第１の電源電圧と上記第２の電源電圧の電位差よりも小さく、
   上記電位設定手段は、第１の導電型のトランジスタと第２の導電型のトランジスタが並列接続されたスイッチ回路であることを特徴とする液晶表示駆動用半導体集積回路。
2. 上記直列に接続された複数のトランジスタは、第１の導電型の第１および第２トランジスタと第２の導電型の第３および第４トランジスタとからなり、
   上記第１トランジスタと第２トランジスタとの接続ノードに第１の電位設定手段が接続され、上記第３トランジスタと第４トランジスタとの接続ノードに第２の電位設定手段が接続され、
   上記第２トランジスタと第３トランジスタとの接続ノードは出力端子に接続されていることを特徴とする請求項１に記載の液晶表示駆動用半導体集積回路。
3. 上記複数のトランジスタは、絶縁ゲート型電界効果トランジスタであり、
   上記第１の電位設定手段は、上記第１トランジスタと第２トランジスタとの接続ノードおよび上記第２トランジスタの基体を、上記第１の電源電圧の電位と上記第２の電源電圧の電位の間の第１電位に設定し、
   上記第２の電位設定手段は、上記第３トランジスタと第４トランジスタとの接続ノードおよび上記第３トランジスタの基体を、上記第１電位と上記第２の電源電圧の電位の間の第２電位に設定することを特徴とする請求項２に記載の液晶表示駆動用半導体集積回路。
4. 上記複数のトランジスタは、第１の振幅の入力信号を該第１の振幅よりも大きな第２の振幅の信号に変換するレベル変換回路により変換された信号によってそれぞれ制御されるように構成されていることを特徴とする請求項１〜３のいずれかに記載の液晶表示駆動用半導体集積回路。

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