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TWI406379B - 晶粒尺寸半導體元件封裝及其製造方法 - Google Patents

晶粒尺寸半導體元件封裝及其製造方法 Download PDF

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Description

晶粒尺寸半導體元件封裝及其製造方法
本發明係關於一種晶粒尺寸半導體元件封裝及其製造方法，特別係關於一種封裝體接近晶粒尺寸之半導體元件封裝及其製造方法。
半導體元件封裝一般係將晶粒個別封裝於一塑膠材料或陶瓷材料中，此通常稱為第一級封裝。封裝一般需要載體支撐與保護晶粒並增加散熱，且提供一系統作為晶粒之電力與訊號之輸入或輸出。
封裝技術先進與否的重要指標是晶片面積與封裝面積之比越接近1越好。以下為幾種常見之晶片封裝技術(1)內存晶片最初封裝是採用雙列直插封裝，即DIP(Dual ln-line Package)，而DIP封裝尺寸遠比晶片大不少，封裝效率很低，占用很多有效安裝面積。(2)薄型小尺寸封裝(Thin Small Outline Package；TSOP)技術，它在封裝晶片的周圍做出引脚，TSOP適用於表面黏著技術在PCB上安裝佈線，適合高頻應用，操作比較方便，可靠性也較高。(3)球栅閘列封裝(Ball Grid Array Package；BGA)，其於筆記型電腦的內存等大規模積體電路的封裝上應用最廣泛。BGA封裝技術，雖功耗增加，但可以改善晶片的電熱性能可靠性高，此外優點還包含在I/O引脚數增多時，引脚間距不變，可提高產品良率，且其內存厚度與重量減少，信號傳輸延遲小，使用頻率大大提高。(4)晶粒尺寸封裝技術(Chip Scale Package ；CSP)，可以使晶片面積與封裝面積之比低於1：1.5，與BGA封裝相比，同等空間下CSP封裝內存產品體積更小、容量更大、和散熱效果更佳，CSP的電氣性能和可靠性提升很大，系統穩定性更强，成為眾多產品如DRAM，最佳之內存封裝技術。
圖1係習知半導體元件封裝之剖面示意圖。半導體元件封裝10包含一基板11、一晶粒12、複數個金屬導線13及封裝膠體14。該晶粒12係藉由黏膠15固定於該基板11表面，又藉由該複數個金屬導線13分別電性連接至該基板11上複數個銲墊112。該基板11之絕緣層111中有複數個導通柱114，因此該複數個銲墊112可藉由該複數個導通柱114與基板11底部之複數個接墊113電性連接。又該複數個接墊113可以與錫球(圖未示)結合，如此可以形成BGA封裝件。為能保護該晶粒12及該複數個金屬導線13不受損壞，該封裝膠體14將該晶粒12及該複數個金屬導線13包覆以隔絕環境之影響。
上述習知半導體元件封裝不但需要黏晶(die bonding)、銲線(wire bonding)及封膠(molding)等繁複製程才能完成，另外還需要使用導線架或電路板之基板才能承載晶粒，因此造成封裝成本無法有效降低，實需要進一步改善上述習知半導體元件之封裝技術。
本發明係提供一種製程簡單之晶粒尺寸半導體元件封裝及其製造方法，係採用具有一通孔之絕緣基板為載具，並將晶粒埋設於該通孔內且與該絕緣基板上電路層直接結合，因此不僅可以解省材料成本，並可以簡化製程而提昇良率及製造成本之競爭力。
綜上所述，本發明揭露一種晶粒尺寸半導體元件封裝包含一晶粒、一具有一通孔之絕緣基板、一第一金屬層、一第二金屬層及一絕緣層。該第一金屬層係設於該絕緣基板之第一表面及該通孔之第一開口上。該絕緣層係覆蓋於該絕緣基板之第二表面及環設該通孔之第二開口。該第二金屬係設於該絕緣層及該第二開口上。該晶粒係設於該通孔內，並包括一第一電極及一第二電極。該第一電極電性連接至該第一金屬層，又該第二電極電性連接至該第二金屬層。
本發明之一範例係另包含至少兩導電部及至少兩端電極，該兩導電部及該兩端電極係依序疊置於該絕緣基板之相對兩側邊，並各自與該第一金屬層及該第二金屬層電性連接。
本發明另揭露一種晶粒尺寸半導體元件封裝之製造方法，包含步驟如下：提供一具有一通孔之絕緣基板及一具有一第一電極及一第二電極之晶粒；於該絕緣基板之第一表面及該通孔之第一開口上形成一第一金屬層；將該晶粒置於該通孔內，並電性連接該第一電極至該第一金屬層；覆蓋一絕緣層於該絕緣基板之第二表面；以及於該絕緣層及該第二開口上形成一第二金屬，並電性連接該第二電極至該第二金屬層。
本發明之一範例係於該絕緣基板之相對兩側邊依序及分別形成一導電部及一端電極，其中位於該兩側邊之該兩端電極係分別與該第一金屬層及該第二金屬層電性連接。
上文已經概略地敍述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應可瞭解，下文揭示之概念與特定實施例可作為基礎而相當輕易地予以修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應可瞭解，這類等效的建構並無法脫離後附之申請專利範圍所提出之本揭露的精神和範圍。
圖2係本發明一實施例之晶粒尺寸半導體元件封裝之剖面示意圖。一晶粒尺寸半導體元件封裝20包含一晶粒22、一具有一通孔211之絕緣基板21、一第一金屬層23、一第二金屬層24及一絕緣層25。該第一金屬層23係設於該絕緣基板21之第一表面212及該通孔211之第一開口2111上。該絕緣層25係覆蓋於該絕緣基板21之第二表面213及環設該通孔211之第二開口2112。該第二金屬24係設於該絕緣層25及該第二開口2112上。該晶粒22係設於該通孔211內，並包括一第一電極221及一第二電極222。該第一電極221電性連接至該第一金屬層23，又該第二電極222電性連接至該第二金屬層24。
為能應用於表面黏著製程中，該晶粒尺寸半導體元件封裝20另包含至少兩導電部26及至少兩端電極27，該兩導電部26及該兩端電極27係依序疊置於該絕緣基板21之相對兩側邊，並各自與該第一金屬層23及該第二金屬層24電性連接。
該第一電極221、該第一金屬層23、該左側導電部26及該左側端電極27形成一電傳導路徑，又第二電極222、該第二金屬層24、該右側導電部26及該右側端電極27形成另一電傳導路徑。該左側端電極27及該右側端電極27藉由銲接而能和另一電路板(圖未示)電性連接，如此該晶粒尺寸半導體元件封裝20內該晶粒22就與該外部之電路板相互傳遞電氣訊號。
該絕緣基板21之材料可為FR-4基板、氧化鋁陶瓷(Al2 O3 )、氮化鋁(AlN)、玻璃(Glass)或石英(Quartz)。該第一金屬層23及該第二金屬層24之材料可為銀(Ag)、鈀(Pd)、鋁(Al)、鉻(Cr)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)或鉑(Pt)。該絕緣層25之該材料可為聚醯亞胺(polyimide)、環氧樹脂(epoxy resin)、苯並環丁烯樹脂(BCB)或其它適合之高分子聚合物(polymer)。
圖3A-3E係本發明一實施例之晶粒尺寸半導體元件封裝之製造流程示意圖。如圖3A所示，提供一具有一通孔211之絕緣基板21，且該絕緣基板21之第一表面212及該通孔211之第一開口2111上形成一第一金屬層23。將一晶粒22由該通孔211之第二開口2112置於該通孔22內，又該晶粒22具有一第一電極221及一第二電極222，該第一電極221並電性連接至該第一金屬層23，如圖3B所示。可以將導電膠(圖未示)先由該通孔211之第二開口2112塗佈於該第一金屬層23表面，例如：銀膠，然後該晶粒22之第一電極221藉由該導電膠與該第一金屬層23結合，並電性相互連接。
如圖3C所示，覆蓋一絕緣層25'於該絕緣基板21之第二表面213及該通孔211之第二開口2112，然後去除該絕緣層25'之上表層部分，直到該第二電極222露出。去除該絕緣層25'之製程步驟可以採研磨(Lapping)、乾式蝕刻(Dry Etching)或濕式蝕刻(Wet Etching)，目的是為將該第二電極222自該絕緣層25'顯露出來。該絕緣層25'亦可填充於該通孔211內。
如圖3D所示，於該被薄化之絕緣層25及該第二開口2112上形成一第二金屬24，並電性連接該第二電極222至該第二金屬層24。再於該絕緣基板之相對兩側邊形成一導電部26，例如：沾銀或沾銅，如圖3E所示。並在該導電部26上形成一端電極27，例如：電鍍鎳與錫以形成鎳錫合金層。
本揭露之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本揭露之教示及揭示而作種種不背離本揭露精神之替換及修飾。因此，本揭露之保護範圍應不限於實施例所揭示者，而應包括各種不背離本揭露之替換及修飾，並為以下之申請專利範圍所涵蓋。
10．．．半導體元件封裝
11．．．基板
12．．．晶粒
13．．．金屬導線
14．．．封裝膠體
15．．．黏膠
111．．．絕緣層
112．．．銲墊
113．．．接墊
114．．．導通柱
20．．．晶粒尺寸半導體元件封裝
21．．．絕緣基板
22．．．晶粒
23．．．第一金屬層
24．．．第二金屬層
25．．．絕緣層
25'．．．絕緣層
26．．．導電部
27．．．端電極
211．．．通孔
2111．．．第一開口
2112．．．第二開口
212．．．第一表面
213．．．第二表面
221．．．第一電極
222．．．第二電極
圖1係習知半導體元件封裝之剖面示意圖；
圖2係本發明一實施例之晶粒尺寸半導體元件封裝之剖面示意圖；以及
圖3A-3E係本發明一實施例之晶粒尺寸半導體元件封裝之製造流程示意圖。
20．．．晶粒尺寸半導體元件封裝
21．．．絕緣基板
22．．．晶粒
23．．．第一金屬層
24．．．第二金屬層
25．．．絕緣層
26．．．導電部
27．．．端電極
211．．．通孔
2111．．．第一開口
2112．．．第二開口
212．．．第一表面
213．．．第二表面
221．．．第一電極
222．．．第二電極

Claims (23)

  1. 一種晶粒尺寸半導體元件封裝，包含：一絕緣基板，包括一第一表面、一第二表面及貫穿該第一表面及該第二表面之一通孔，又該通孔具有一第一開口及一第二開口；一第一金屬層，設於該絕緣基板之該第一表面及該通孔之該第一開口上；一晶粒，包括一第一電極及一第二電極，設於該通孔內，該第一電極電性連接至該第一金屬層；一絕緣層，覆蓋於該絕緣基板之該第二表面及環設該通孔之該第二開口上；一第二金屬層，設於該絕緣層及該第二開口上，且電性連接至該第二電極；以及至少一第一導電部及至少一第一端電極，依序堆疊於該絕緣基板之一側邊，以及至少一第二導電部及至少一第二端電極，依序堆疊於該絕緣基板之另一側邊；其中該第一導電部電氣接觸該第一金屬層之側表面及下表面，且該第一端電極並未直接接觸該第一金屬層之側表面，但該第一端電極電氣接觸該第一金屬層之下表面；其中該第二導電部電氣接觸該第二金屬層之側表面及上表面，且該第二端電極並未直接接觸該第二金屬層之側表面，但該第二端電極電氣接觸該第二金屬層之上表面。
  2. 根據請求項1所述之晶粒尺寸半導體元件封裝，其另包含設於該第一電極及該第一金屬層中間之一導電膠。
  3. 根據請求項3所述之晶粒尺寸半導體元件封裝，其中該導電膠係銀膠。
  4. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該絕緣基板之材料係FR-4基板、氧化鋁陶瓷(Al2 O3 )、氮化鋁(AlN)、玻璃(Glass)或石英(Quartz)。
  5. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該第一金屬層之材料係銀(Ag)、鈀(Pd)、鋁(Al)、鉻(Cr)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)或鉑(Pt)。
  6. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該第二金屬層之材料係銀(Ag)、鈀(Pd)、鋁(Al)、鉻(Cr)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)或鉑(Pt)。
  7. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該絕緣層之該材料可為聚醯亞胺(polyimide)、環氧樹脂(epoxy resin)、苯並環丁烯樹脂(BCB)或高分子聚合物(polymer)。
  8. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該絕緣層填充於該通孔內。
  9. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該第一導電部及該第二導電部之材料係銀或銅。
  10. 根據請求項1所述之晶粒尺寸半導體元件封裝，其中該第一端電極及該第二端電極之材料係鎳錫合金。
  11. 一種晶粒尺寸半導體元件封裝之製造方法，包含步驟如下：提供一具有一通孔之絕緣基板及一具有一第一電極及一第二電極之晶粒，其中該絕緣基板包括一第一表面及一第二表面，又該通孔具有一第一開口及一第二開口；於該絕緣基板之第一表面及該通孔之第一開口上形成一第一金屬層；將該晶粒置於該通孔內，並電性連接該第一電極至該 第一金屬層；覆蓋一絕緣層於該絕緣基板之第二表面；以及於該絕緣層及該第二開口上形成一第二金屬，其中該第二金屬電性連接至該第二電極。
  12. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其另包含去除該絕緣層之上表層部分以露出該第二電極之步驟。
  13. 根據請求項12所述之晶粒尺寸半導體元件封裝之製造方法，其中去除該絕緣層係採研磨(Lapping)、乾式蝕刻(Dry Etching)或濕式蝕刻(Wet Etching)之步驟。
  14. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其另包含於該絕緣基板之相對兩側邊依序及分別形成一導電部及一端電極之步驟，其中位於該兩側邊之該兩端電極係分別與該第一金屬層及該第二金屬層電性連接。
  15. 根據請求項14所述之晶粒尺寸半導體元件封裝之製造方法，其中該導電部係以沾銀或沾銅之步驟形成。
  16. 根據請求項14所述之晶粒尺寸半導體元件封裝之製造方法，其中該端電極係以電鍍鎳與錫之步驟形成。
  17. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其另包含於該第一金屬層上塗佈一導電膠以結合該第一電極之步驟。
  18. 根據請求項17所述之晶粒尺寸半導體元件封裝之製造方法，其中該導電膠係銀膠。
  19. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其中該絕緣基板之材料係FR-4基板、氧化鋁陶瓷(Al2 O3 )、氮化鋁(AlN)、玻璃(Glass)或石英(Quartz)。
  20. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其中該第一金屬層之材料係銀(Ag)、鈀(Pd)、鋁(Al)、鉻(Cr)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)或鉑(Pt)。
  21. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其中該第二金屬層之材料係銀(Ag)、鈀(Pd)、鋁(Al)、鉻(Cr)、鎳(Ni)、鈦(Ti)、金(Au)、銅(Cu)或鉑(Pt)。
  22. 根據請求項15所述之晶粒尺寸半導體元件封裝之製造方法，其中該絕緣層之該材料可為聚醯亞胺(polyimide)、環氧樹脂(epoxy resin)、苯並環丁烯樹脂(BCB)或高分子聚合物(polymer)。
  23. 根據請求項11所述之晶粒尺寸半導體元件封裝之製造方法，其中該絕緣層填充於該通孔內。
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