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TWI387080B - 四方扁平無引腳之半導體封裝結構及封裝方法 - Google Patents

四方扁平無引腳之半導體封裝結構及封裝方法 Download PDF

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TWI387080B
TWI387080B TW96113060A TW96113060A TWI387080B TW I387080 B TWI387080 B TW I387080B TW 96113060 A TW96113060 A TW 96113060A TW 96113060 A TW96113060 A TW 96113060A TW I387080 B TWI387080 B TW I387080B
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Cheng Ting Wu
Hung Tsun Lin
Yu Ren Chen
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Chipmos Technologies Inc
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Description

四方扁平無引腳之半導體封裝結構及封裝方法
本發明係有關於一種四方扁平無引腳之半導體封裝結構，特別是有關於一種在四方扁平無引腳之半導體封裝結構中的金屬基座上形成幾何圖案之結構。
在現代的半導體封裝製程中，均是將一個已經完成前段製程(Front End Process)之晶圓(wafer)先進行薄化處理(Thinning Process)，將晶片的厚度研磨至2~20 mil之間；然後，再塗佈(coating)或網印(printing)一層高分子(polymer)材料於晶片的背面，此高分子材料可以是一種樹脂(Epoxy)，接著，將一個可以移除的膠帶(tape)貼附於半固化狀的高分子材料上；然後，進行晶圓的切割(sawing process)，使晶圓成為一顆顆的晶片(die)；最後，就可將一顆顆的晶片與基板連接。
在眾多的半導體封裝型態中，四方扁平無引腳(Quad Flat Non-Lead；QFN)之封裝結構是將引腳內建於封裝體中，故與外部電路板連接時，較能緊貼於電路板上且可以有較小的結合厚度，因此QFN的封裝結構符合當下對電子零組件需「輕、薄、短、小」的要求，特別是用在可攜型(portable device)之電子產品上，此種具有封「輕、薄、短、小」的封裝結構可以有效的節省空間。
首先，請參考第1A圖，係一中典型的QFN封裝結構，此QFN封裝結構是將晶片11與導線架中的晶片承座15固接，而晶片承座15的四週配置有複數個內引腳12，此複數個內引腳12的高度高於晶片承座15使得兩者間形成一高度差，並且複數個內引腳12藉由複數條金屬導線13與晶片主動面上的複數個金屬接點連接。在此封裝結構中，複數個內引腳12之前端度 易固定，同時在進行金屬導線的打線製程(wire bonding)時，很容易被壓彎，故降低了封裝結構的可靠度。
接著，請參考第1B圖，係為另外一種典型的QFN封裝結構，是由美國專利號第5942794所揭露，其主要是以導線架為主體，將導線架四端的支撐勒(tie bar)16向上彎曲，使其可以支撐晶片11，使得晶片11得以升高，可以便於封裝體14密封晶片11及內引腳12，但此封裝結構會增加封裝體之厚度，且因其內引腳12係平貼於封裝體的底面，因此需要較長的金屬導線13來連接晶片11與內引腳12，除了增加電子信訊號的延遲外，還會使用金屬導線13因跨弧太大變得較軟，故在進行注模(molding)時，可能使得金屬導線13無法抵擋模流的壓力而產生位移，造成封裝體內的金屬導線13短路，故同樣會降低封裝結構的可靠度。
再接著，請參考第1C圖，係為另外一種不使用導線架的QFN封裝結構則已揭露於美國專利第6372539號中。此專利主要是在金屬基板上以半蝕刻(Half etch)的製程來定義出晶片承座17與引腳群18，然後經由一封膠體14覆蓋晶片11與金屬導線13。由於QFN封裝結構很多都使用在小型或可攜型之電子產品，故電子產品所產生的熱效應會影響產品的性能，因此散熱是很重要的課題。此種QFN的封裝結構可以改善以導線架為主體的QFN封裝結構之缺點，但卻也因為晶片承座17與引腳群18在同一平面上，故其完全平貼於外不電路板上，因此散熱性不佳。
有見於上述QFN封裝結構之缺點與問題，本發明提供一種在晶片基座之曝露面上形成凹刻或凸出之近似幾何圖案，藉此來增加QFN封裝結構之散熱面積，以有效解決QFN封裝結構散熱性不佳的問題。
據此，本發明之一主要目的在提供一種可增加散熱面積QFN封裝結 構，以有效解決QFN封裝結構散熱性不佳的問題。
本發明之另一主要目的在提供一種可增加散熱面積QFN封裝方法，以有效解決QFN封裝結構散熱性不佳的問題。
本發明之再一主要目的在提供一種可增加散熱面積QFN封裝結構，係以一個電鍍層包覆曝露之金屬焊墊，可防止被蝕刻後的金屬焊墊氧化。
依據上述之目的，本發明首先提供一種四方扁平無引腳之半導體封裝結構，係將主動面上配置有複數個金屬接點的晶片與一個金屬基座之底面固接，且金屬基座之第二面上，配置有近似幾何圖案之凹痕；然後以複數條金屬導線，用以將晶片上的複數個金屬接點與複數個金屬焊墊之第一面連接；最後，再以一個封膠體，包覆晶片、金屬導線、金屬基座之第一面及複數個金屬焊墊之第一面，並曝露金屬基座之第二面及複數個金屬焊墊之第二面。
本發明接著提供一種四方扁平無引腳之半導體封裝結構，將主動面上配置有複數個金屬接點的晶片與一個金屬基座之底面固接；然後以複數條金屬導線，用以將晶片上的複數個金屬接點與複數個金屬焊墊之第一面連接；然後，再以一個封膠體，包覆晶片、金屬導線、金屬基座之第一面及複數個金屬焊墊之第一面，並曝露金屬基座之第二面及複數個金屬焊墊之第二面；最後，再以一個電鍍層固接於金屬基座之第二面及複數個金屬焊墊之第二面，其中金屬基座之第二面上的電鍍層為近似幾何圖案。
本發明接著提供一種四方扁平無引腳之半導體封裝之方法，係提供一金屬基板，其具有一第一面及相對於該第一面之一第二面；形成一圖案(pattern)於金屬基板之第一面上，以定義出一金屬基座區及複數個金屬焊墊區；接著，蝕刻金屬基板，以形成該金屬基座區及該複數個金屬焊墊區；將一個主動面上配置複數個金屬接點之半導體晶片貼附於金屬基座區；形成複數條金屬導線，用以將晶片上的複數個金屬接點與複數個金屬 焊墊區連接；然後，以注膜方式(molding)形成封膠體，以覆蓋晶片、金屬導線、金屬基座區之第一面及複數個金屬焊墊區之第一面，並曝露金屬基座板之第二面；接著，蝕刻曝露之金屬基板之第二面，以使金屬基座區與複數個金屬焊墊區隔開，而形成一金屬基座及複數個金屬焊墊；再形成一個幾何圖案於金屬基座之第二面上；最後，蝕刻金屬基座並將幾何圖案形成於金屬基座之第二面上。
本發明在此所探討的方向為一種QFN封裝結構及方式，以使QFN封裝結構具有較佳的散熱效果。為了能徹底地瞭解本發明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發明的施行並未限定QFN封裝之結構及方式之技藝者所熟習的特殊細節。另一方面，眾所周知的晶片形成方式以及晶片薄化等後段製程之詳細步驟並未描述於細節中，以避免造成本發明不必要之限制。然而，對於本發明的較佳實施例，則會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其他的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。
首先，請參考第2A圖至第2J圖，其為本發明之一具體實施例之詳細製造過程。請參考第2A圖，係為一平整之金屬基板100，此金屬基板100之材料可以是銅、鋁或兩者之合金。接著將一個適當的圖案貼附於金屬基板100之表面上(未顯示於圖中)，然後進行一個蝕刻程序，將未被圖案遮蔽的金屬基板100移除，以定義出一金屬基座區102及複數個金屬焊墊區104；在本實施例中，先以一個近似半蝕刻(half etch)之方式進行，先將沒有被圖案遮蔽的金屬基板100移除一部份，也就是並未完全蝕刻穿透，如第2B圖所示。當經過半蝕刻的製程後，就可以依據圖案定義出金屬基座區102與複數個金屬焊墊區104。接著，可以選擇性地在金屬焊墊區104上先進行一次的電鍍製程，將一金屬材料沉積於每一個金屬焊墊區104之上， 以形成一金屬層106，而此金屬層106之金屬材料係自下列族群中選出，包括金、銀、銅、錫、鉍、鈀或其合金；在形成本金屬層106後，可以使得後續在進行金屬導線焊接時，較容易形成焊接點，如第2C圖所示。再接著，將一個半導體晶片200經由一黏著層(未顯示於圖中)固接於金屬基板100之金屬基座區102上，此黏著層之目的在接合半導體晶片200與金屬基座區102，因此，只要是具有此一功能之黏著材料，均為本發明之實施態樣，例如：膠膜(die attached film)或是半固化膠(即B-Stage膠)，如第2D圖所示。然後，進行一打線製程(wire bonding)，以複數條金屬導線108來將半導體晶片200上的複數個金屬接點(未顯示於圖中)與金屬基板100之複數個金屬焊墊區104電性連接；如前所述，金屬導線108可直接焊接於複數個金屬焊墊區104上，也可以是焊接於金屬焊墊區104之金屬層106上，如第2E圖所示。再接著，隨即進行一封膠製程(encapsulate process)，以注模方式(molding)將一高分子材料或一樹脂材料所形成之封膠體300來將晶片200、金屬導線108、金屬基座區102之第一面及複數個金屬焊墊區104之第一面覆蓋並固化成一體，如第2F圖所示。
在此要強調，本發明上述之過程係以一個半導體晶片200的單元來描述，其主要目的在揭示本發明之特徵，而實際之製造過程是將一整片的金屬基板100以一圖案進行蝕刻，來形成複數個金屬基座區102與複數個金屬焊墊區104，因此半導體晶片200也是依序貼附於金屬基座區102上，故在完成封膠製程後，是在整片的金屬基板100上形成複數個封膠體300。因此，在形成封膠體300的另一面仍然是平整的金屬層。
接著，將上述之整片完成封膠製程的金屬基板100進行另一次的蝕刻程序，以將封膠體300的另一面的金屬層移除，由於先前的半蝕刻製程已移除一部份的金屬而定義出金屬基座區102與複數個金屬焊墊區104，因此當另一面(第二面)的金屬層移除後，自然會將已先被半蝕刻的部份蝕刻穿透(etching through)，使得金屬基座區102與複數個金屬焊墊區104 完全分離，同時複數個金屬焊墊區104也分離形成各自獨立的焊墊，亦即形成金屬基座102'及複數個金屬焊墊104'，請參考第2G圖。很明顯地，當第二次的蝕刻完成後，金屬基座102'與複數個金屬焊墊104'之第二面105並未被封膠體300所覆蓋，也就是直接裸露或曝露出金屬層。最後，再將一個具有近似幾何圖案401的隔離層400貼附於金屬基座102'之曝露面，如第2H圖所示。然後，再進行一次蝕刻製程，將近似幾何圖案600蝕刻於金屬基座102'之第二面上，如第21圖所示。此近似幾何圖案可以是平行直線、同心圓、平行之彎曲曲線或是其他規則及不規則之圖案等。很明顯地，此被蝕刻後的凹痕圖案可以增加與空氣的接觸面積，故當此封裝結構置於一可攜型之電腦(NB)時，可藉此來增加QFN封裝結構之散熱面積，以有效解決QFN封裝結構散熱性不佳的問題。
在上述形成本發明之實施例的過程中，為了使第二次的蝕刻過程能夠確實將金屬基座102'與複數個金屬焊墊104'及複數個金屬焊墊104'之間完全被蝕刻穿透，因此會多蝕刻一段時間，藉由過蝕刻(over etching)來確保完全被蝕刻穿透。故為了能使複數個金屬焊墊104'之間能保持平整的共平面，故也可以選擇性地進行一次電鍍的製程，以將一金屬電鍍層500形成在複數個金屬焊墊104'之第二面105上，如第2J圖所示。如此，除了可以將蝕刻後的金屬焊墊104'保持平整的共平面，也能防止被蝕刻後曝露的複數個金屬焊墊104'發生氧化的情形；此外，金屬電鍍層500也具有一定之厚度，故當此QFN封裝結構與外部電路板接合時，可以使得金屬基座102'不與外部電路板接觸，使得整個金屬基座102'及其上的近似幾何圖案600與外部電路板有一間距，故可進一步的增加散熱的效果。當然，也可以選擇在金屬基座102'的近似幾何圖案600上，藉由此電鍍製程也電鍍上一金屬電鍍層500，在此本發明並不加以限制。
第2J圖所示為一理想化之示意圖，在實施的製程中，因為選擇使用溼蝕刻(wet etching)製程，因此在蝕刻後，會有非等向性的蝕刻所形成之 下切(under-cut)痕跡，如第2K圖所示。然而，因金屬基板100並非很厚，因此下切痕跡在巨觀之下並不明顯，特別是在幾何圖案的蝕刻深度不是很大時，下切痕跡更不明顯。同時此下切痕跡為溼蝕刻製程必然有的現象，而且也非本發明之特徵所在，故在此並未詳細說明。
接下來，請參考第3A圖至第3E圖，係本發明之另一具體實施例之較簡化之製程示意圖。本實施例在將一金屬基板100進行不同圖案的蝕刻，以定義出金屬基座區102與複數個金屬焊墊區104；以及可以選擇性地在金屬焊墊區104之第一面上先進行一次的電鍍製程，將一金屬材料沉積於每一個金屬焊墊區104之第一面之上，以形成一金屬層106，然後將一個半導體晶片200經由一黏著層固接於金屬基板100之金屬基座區102之第一面上，接著，以複數條金屬導線108來將半導體晶片200上的複數個金屬接點與金屬基板100之複數個金屬焊墊區104電性連接，以上過程均與第2圖相同。
再接著，沿著複數個金屬焊墊區104之側邊以注模方式(molding)將一高分子材料或一樹脂材料所形成之封膠體300來將晶片200、金屬導線108、金屬基座區102之第一面及複數個金屬焊墊區104之第一面覆蓋並固化成一體，如第3A圖所示。接著，將上述之整片完成封膠製程的金屬基板100進行另一次的蝕刻程序，將金屬基板100已先被半蝕刻的部份蝕刻穿透(etching through)，使得金屬基座區102與複數個金屬焊墊區104完全分離，同時複數個金屬焊墊區104也分離形成各自獨立的焊墊，亦即形成金屬基座102'及複數個金屬焊墊104'，如第3B圖所示。很明顯地，當第二次的蝕刻完成後，金屬基座102'之第二面與複數個金屬焊墊104'之第二面105及第三面107並未被封膠體300所覆蓋，也就是複數個金屬焊墊104'之第二面105及第三面107是直接裸露或曝露出金屬層，並且金屬焊墊104'之第二面105及第三面107是連接在一起。最後，再將一個具有近似幾何圖案401的隔離層400貼附於金屬基座102'之第二面及複數個金屬焊墊104' 之第二面105之曝露的部份，如第3C圖所示。然後，再進行一次蝕刻製程，將近似幾何圖案600蝕刻於金屬基座102'之第二面上，如第3D圖所示。此近似幾何圖案可以是平行直線、同心圓、平行之彎曲曲線或是其他規則及不規則之圖案等。很明顯地，此被蝕刻後的凹痕圖案可以增加與空氣的接觸面積，可藉此來增加QFN封裝結構之散熱面積，以有效解決QFN封裝結構散熱性不佳的問題。
在上述形成本發明之實施例的過程中，為了使第二次的蝕刻過程能夠確實將金屬基座102'與複數個金屬焊墊104'及複數個金屬焊墊104'之間完全被蝕刻穿透，因此會多蝕刻一段時間，藉由過蝕刻來確保完全被蝕刻穿透。故為了能使複數個金屬焊墊104'之間能保持平整的共平面，故也可以選擇性地進行一次電鍍的製程，以將一金屬電鍍層500形成在複數個金屬焊墊104'之第二面105上，如第3E圖所示。如此，除了可以將蝕刻後的金屬焊墊104'保持平整的共平面，也能防止被蝕刻後曝露的複數個金屬焊墊104'發生氧化的情形；此外，金屬電鍍層500也具有一定之厚度，故當此QFN封裝結構與外部電路板接合時，可以使得金屬基座102'不與外部電路板接觸，使得整個金屬基座102'及其上的近似幾何圖案600與外部電路板有一間距，故可進一步的增加散熱的效果。當然，也可以選擇在金屬基座102'的近似幾何圖案600上，藉由此電鍍製程也電鍍上一金屬電鍍層500，在此本發明並不加以限制。
請繼續參考第4A圖及第4B圖，係本發明之另一具體實施例之簡化之製程示意圖。本實施例係在完成前述之第2A圖至第2G圖的步驟後，並不再使用蝕刻製程來將近似幾何圖案蝕刻在金屬基座102'上，而是以一層具有近似幾何圖案401及金屬焊墊層圖案402之隔離層400直接貼附在金屬基座102'與複數個金屬焊墊104'之曝露面上，如第4A圖所示。然後直接進行電鍍製程，將電鍍層500形成於複數個金屬焊墊104'之上，並且在金屬基座102'上形成電鍍之近似幾何圖案600，如第4B圖所示。此近似幾何圖案可以 是平行直線、同心圓、平行之彎曲曲線或是其他規則及不規則之圖案等。很明顯地，由電鍍製程所形成之凸起的幾何圖案同樣可以增加與空氣的接觸面積，故可藉此來增加QFN封裝結構之散熱面積，以有效解決QFN封裝結構散熱性不佳的問題。
同理，也可以將本實施例係在完成前述之第3B圖的步驟後，也是直接以一層具有近似幾何圖案401及金屬焊墊層圖案402之隔離層400直接貼附在金屬基座102'與複數個金屬焊墊104'之曝露面上；然後直接進行電鍍製程，將電鍍層500形成於複數個金屬焊墊104'之上，並且在金屬基座102'上形成電鍍之近似幾何圖案600，如第5圖所示。此近似幾何圖案可以是平行直線、同心圓、平行之彎曲曲線或是其他規則及不規則之圖案等。很明顯地，由電鍍製程所形成之凸起的幾何圖案同樣可以增加與空氣的接觸面積，故可藉此來增加QFN封裝結構之散熱面積，以有效解決QFN封裝結構散熱性不佳的問題。
很明顯的，本發明的特徵相較於先前技術，係將先前技術中的寬大金屬層微小化，並且在微金屬微帶的位置作不同的配置。顯然地，依照上面實施例中的描述，本發明可能有許多的修正與差異。因此需要在其附加的權利要求項之範圍內加以理解，除了上述詳細的描述外，本發明還可以廣泛地在其他的實施例中施行。上述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成的等效改變或修飾，均應包含在下述申請專利範圍內。
10‧‧‧QFN封裝結構(先前技術)
11‧‧‧晶片
12‧‧‧內引腳
13‧‧‧金屬導線
14‧‧‧封膠體
15‧‧‧晶片承座
16‧‧‧凸起之承座
17‧‧‧晶片承座
18‧‧‧引腳群
100‧‧‧金屬基板
102‧‧‧金屬基座區
102'‧‧‧金屬基座
104‧‧‧金屬焊墊區
104'‧‧‧金屬焊墊
105‧‧‧金屬焊墊之第二面
106‧‧‧金屬層
107‧‧‧金屬焊墊之第三面
108‧‧‧金屬導線
200‧‧‧晶片
300‧‧‧封膠體
400‧‧‧隔離層
401‧‧‧幾何圖案
402‧‧‧金屬焊墊層圖案
500‧‧‧電鍍層
600‧‧‧幾何圖案
第1A~1C圖係先前技術之QFN封裝結構之示意圖；第2A~2K圖係本發明之QFN封裝結構之製造過程示意圖；第3A~3E圖係本發明之另一QFN封裝結構之製造過程示意圖； 第4A~4B圖係本發明之再一QFN封裝結構之製造過程示意圖；以及第5圖係本發明之另一QFN封裝結構之製造過程示意圖。
102'‧‧‧金屬基座
104'‧‧‧金屬焊墊
106‧‧‧金屬層
108‧‧‧金屬導線
200‧‧‧晶片
300‧‧‧封膠體
500‧‧‧電鍍層
600‧‧‧幾何圖案

Claims (34)

  1. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之任兩側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面。
  2. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之四側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面。
  3. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接； 複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之任兩側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面；一電鍍層，固接於該金屬基座之第二面且該電鍍層為一近似幾何圖案。
  4. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之四側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面；一電鍍層，固接於該金屬基座之第二面且該電鍍層為一近似幾何圖案。
  5. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之任兩側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之 第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面。
  6. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之四側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面。
  7. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之任兩側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及 第三面；一電鍍層，固接於該金屬基座之第二面且該電鍍層為一近似幾何圖案。
  8. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之四側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面；一電鍍層，固接於該金屬基座之第二面且該電鍍層為一近似幾何圖案。
  9. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之任兩側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面；一電鍍層，固接於該複數個金屬焊墊之第二面。
  10. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之四側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面；一電鍍層，固接於該複數個金屬焊墊之第二面。
  11. 一種四方扁平無引腳之半導體封裝結構，包括一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之任兩側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面；一電鍍層，固接於該複數個金屬焊墊之第二面。
  12. 一種四方扁平無引腳之半導體封裝結構，包括 一晶片，其主動面上配置有複數個金屬接點；一金屬基座，具有一第一面及相對於該第一面之一第二面，其第一面與相對於該晶片主動面之底面固接，且該金屬基座之第二面上，配置有近似幾何圖案之凹痕；複數個金屬焊墊，具有一第一面及相對於該第一面之一第二面並間隔排列於該金屬基座之四側邊；複數條金屬導線，用以將該晶片上的複數個金屬接點與該複數個金屬焊墊之第一面連接；一封膠體，包覆該晶片、該金屬導線、該金屬基座之第一面及該複數個金屬焊墊之第一面，並曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面；一電鍍層，固接於該複數個金屬焊墊之第二面。
  13. 如申請專利範圍第1、2、3、4、5、6、7、8、9、10、11或12項所述之封裝結構，其中該晶片與該金屬基座間係以一黏著層固接。
  14. 如申請專利範圍第13項所述之封裝結構，其中該黏著層為一高分子材料。
  15. 如申請專利範圍第13項所述之封裝結構，其中該黏著層為一B-Stage之材料。
  16. 如申請專利範圍第3、4、7、8、9、10、11或12項所述之封裝結構，其中該電鍍層之材料係自下列族群中選出：金、銀、銅、錫、鉍、鈀或其合金。
  17. 如申請專利範圍第1、2、3、4、5、6、7、8、9、10、11或12項所述之封裝結構，其中該封膠體為一樹脂材料。
  18. 如申請專利範圍第1、2、3、4、5、6、7、8、9、10、11或12項所述之封裝結構，其中該複數個金屬焊墊之第二面上，進一步配置一金屬層。
  19. 如申請專利範圍第18項所述之封裝結構，其中該金屬層之材料係自下列族群中選出：金、銀、銅、錫、鉍、鈀或其合金。
  20. 如申請專利範圍第1、2、3、4、5、6、7、8、9、10、11或12項所述之封 裝結構，其中該金屬基座及該複數個金屬焊墊之材料為銅、鋁或其合金。
  21. 如申請專利範圍第1、2、3、4、5、6、7、8、9、10、11或12項所述之封裝結構，其中該近似幾何圖案可自下列群組中選出：平行直線、同心圓、平行之彎曲曲線。
  22. 一種四方扁平無引腳之半導體封裝之方法，包括提供一金屬基板，其具有一第一面及相對於該第一面之一第二面；形成一圖案(pattern)於該金屬基板之第一面上，以定義出一金屬基座區及複數個金屬焊墊區；蝕刻該金屬基板，以形成該金屬基座區及該複數個金屬焊墊區；貼附(attaching)一晶片於該金屬基座區，該晶片上配置有複數個金屬接點；形成複數條金屬導線，用以將該晶片上的該複數個金屬接點與該複數個金屬焊墊區連接；形成一封膠體，係以一注膜方式(molding)將該晶片、該金屬導線、該金屬基座區之第一面及該複數個金屬焊墊區之第一面包覆，並曝露該金屬基板之第二面；蝕刻曝露之該金屬基板之第二面，以使該金屬基座區與該複數個金屬焊墊區隔開後，形成一金屬基座及複數個金屬焊墊，且曝露該金屬基座之第二面及該複數個金屬焊墊之第二面；形成一幾何圖案於該曝露之金屬基座之第二面上；蝕刻該金屬基座，以將該幾何圖案形成於該金屬基座之第二面上。
  23. 一種四方扁平無引腳之半導體封裝之方法，包括提供一金屬基板，其具有一第一面及相對於該第一面之一第二面；形成一圖案(pattern)於該金屬基板之第一面上，以定義出一金屬基座區及複數個金屬焊墊區；蝕刻該金屬基板，以形成該金屬基座區及該複數個金屬焊墊區；貼附(attaching)一晶片於該金屬基座區，該晶片上配置有複數個金屬接點； 形成複數條金屬導線，用以將該晶片上的該複數個金屬接點與該複數個金屬焊墊區連接；形成一封膠體，係以一注膜方式(molding)將該晶片、該金屬導線、該金屬基座區之第一面及該複數個金屬焊墊區之第一面包覆，並曝露該金屬基板之第二面；蝕刻曝露之該金屬基板之第二面，以使該金屬基座區與該複數個金屬焊墊區隔開後，形成一金屬基座及複數個金屬焊墊，且曝露該金屬基座之第二面及該複數個金屬焊墊之第二面；形成一電鍍圖案於該金屬基座之第二面上，其中該金屬基座第二面上之電鍍圖案為一幾何圖案；形成一幾何圖案之電鍍層於該金屬基座之第二面上。
  24. 一種四方扁平無引腳之半導體封裝之方法，包括提供一金屬基板，其具有一第一面及相對於該第一面之一第二面；形成一圖案(pattern)於該金屬基板之第一面上，以定義出一金屬基座區及複數個金屬焊墊區；蝕刻該金屬基板，以形成該金屬基座區及該複數個金屬焊墊區；貼附(attaching)一晶片於該金屬基座區，該晶片上配置有複數個金屬接點；形成複數條金屬導線，用以將該晶片上的該複數個金屬接點與該複數個金屬焊墊區連接；形成一封膠體，係以一注膜方式(molding)將該晶片、該金屬導線、該金屬基座區之第一面及該複數個金屬焊墊區之第一面包覆，並曝露該金屬基板之第二面；蝕刻曝露之該金屬基板之第二面，以使該金屬基座區與該複數個金屬焊墊區隔開後，形成一金屬基座及複數個金屬焊墊，且曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面；形成一幾何圖案於該曝露之金屬基座之第二面上； 蝕刻該金屬基座，以將該幾何圖案形成於該金屬基座之第二面上。
  25. 一種四方扁平無引腳之半導體封裝之方法，包括提供一金屬基板，其具有一第一面及相對於該第一面之一第二面；形成一圖案(pattern)於該金屬基板之第一面上，以定義出一金屬基座區及複數個金屬焊墊區；蝕刻該金屬基板，以形成該金屬基座區及該複數個金屬焊墊區；貼附(attaching)一晶片於該金屬基座區，該晶片上配置有複數個金屬接點；形成複數條金屬導線，用以將該晶片上的該複數個金屬接點與該複數個金屬焊墊區連接；形成一封膠體，係以一注膜方式(molding)將該晶片、該金屬導線、該金屬基座區之第一面及該複數個金屬焊墊區之第一面包覆，並曝露該金屬基板之第二面；蝕刻曝露之該金屬基板之第二面，以使該金屬基座區與該複數個金屬焊墊區隔開後，形成一金屬基座及複數個金屬焊墊，且曝露該金屬基座之第二面及該複數個金屬焊墊之第二面及第三面；形成一電鍍圖案於該金屬基座之第二面上，其中該金屬基座第二面上之電鍍圖案為一幾何圖案；形成一幾何圖案之電鍍層於該金屬基座之第二面上。
  26. 如申請專利範圍第22、23、24或25項所述之封裝方法，其中在形成複數條金屬導線連接該晶片上的複數個金屬接點與該複數個金屬焊墊區連接之前，進一步先於該複數個金屬焊墊區上形成一金屬層。
  27. 如申請專利範圍第22、23、24或25項所述之封裝方法，其中該晶片與該金屬基座區間係以一黏著層形成貼附。
  28. 如申請專利範圍第27項所述之封裝方法，其中該黏著層為一高分子材料。
  29. 如申請專利範圍第27項所述之封裝方法，其中該黏著層為一B-Stage之材料。
  30. 如申請專利範圍第23或25項所述之封裝方法，其中該電鍍層之材料係自下 列族群中選出：金、銀、銅、錫、鉍、鈀或其合金。
  31. 如申請專利範圍第22、23、24或25項所述之封裝方法，其中該封膠體為一樹脂材料。
  32. 如申請專利範圍第26項所述之封裝方法，其中該金屬層之材料係自下列族群中選出：金、銀、銅、錫、鉍、鈀或其合金。
  33. 如申請專利範圍第22、23、24或25項所述之封裝方法，其中該金屬基板之材料為銅、鋁或其合金。
  34. 如申請專利範圍第22、23、24或25項所述之封裝方法，其中蝕刻該金屬基板之方式為半蝕刻(half etch)。
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