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TWI267199B - Pillar cell flash memory technology - Google Patents

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TWI267199B
TWI267199B TW093138465A TW93138465A TWI267199B TW I267199 B TWI267199 B TW I267199B TW 093138465 A TW093138465 A TW 093138465A TW 93138465 A TW93138465 A TW 93138465A TW I267199 B TWI267199 B TW I267199B
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TW
Taiwan
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gate
array
conductors
line
layer
Prior art date
Application number
TW093138465A
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English (en)
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TW200541081A (en
Inventor
Nima Mokhlesi
Jeffrey W Lutze
Original Assignee
Sandisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Publication of TW200541081A publication Critical patent/TW200541081A/zh
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Description

1267199 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性可擦可程式記憶體，且更具 體g之’係關於用於一柱狀結構記憶體單元儲存元件之結 構及製造技術。 【先前技術】 記憶體及儲存係使得資訊時代發展之關鍵技術領域之 一。隨著網際網路、全球資訊網（WWW)、無線電話、個人 數位助理（PDA)、數位相機、數位攝像機、數位音樂播放器、 馨 電腦、網路及更多方面的快速發展，存在對更妤記憶體及 儲存技術之持續需要。 一特疋類型之記憶體為非揮發性記憶體。即使當移除電 源時，非揮發性記憶體仍保持其記憶或儲存狀態。一些類 型之非揮發性可擦可程式記憶體包括Flash(快閃）、 EEPROM(電子可擦可程式唯讀記憶體）、EpR〇M(可擦可程 式唯讀記憶體）、MRAM(磁阻隨機存取記憶體）、FRAM(鐵 電Ik機存取纪憶體）、鐵電體及磁性記憶體。一些非揮發性 ❿ 儲存產品包括CompactFlash(緊密快閃）（CF)卡、MuldMedia (夕媒體）卡（MMC)、安全數位（sd)卡、plash pc(快閃個人電 恥）卡（例如，ATA Flash(高階科技附加裝置快閃）卡）、 SmartMedia(智慧媒體）卡及記憶棒。 、 -半導體記憶儲存元件之廣泛應用類型係Fiash記;憶體單 終 tl。-些類型之浮動閘極記憶體單元包括PM、EEpR〇M 及EPROM。存在其它類型之記憶體單元技術，如彼等上述 98060.doc 1267199 技術。洋動閘極記憶體單元如Flash僅作為一實例討論。笨 申请案中之討論亦可用於除浮動閘極技術之外的且 修改之其它記憶體技術。 田 。己體單元組態或程式化成一所要之組態狀態。詳言 之於儲存元件（例如一 Flash記憶體單元）之浮動閘極上 放置或移除電荷以使單元處於兩個或兩個以上儲存狀態。 一狀態為程式化狀態而另一狀態為擦除狀態。一儲存元件 可用於代表至少兩個二進位狀態：〇或丨。一儲存元件亦可 儲存兩個以上一進位狀態，諸如00、01、10或11。此儲存 π件可儲存多個狀態且可被稱為一多狀態、多層次或多位 凡圮憶體單元或儲存元件。因為每一記憶體單元能夠代表 個以上單一位元，此方式允許更高密度記憶體之製造而 不會增加記憶體單元數量。該單元可具有一個以上程式化 狀態。舉例而言，對於能夠代表兩位元之一記憶體單元， 將存在二個程式化狀態及一擦除狀態，共四個不同狀態。 對於此夠代表二位元之一記憶體單元，將存在七個程式化 狀悲及一個擦除狀態，共八個不同狀態。 iii管有非揮發性記憶體之成功，但是亦持續存在一改良 該技術之需要。希望改良此等記憶體之密度、效能、速度、 耐久性及可靠性。亦希望減少功率消耗及減少每一位元儲 存之成本。若記憶體儲存元件較小（意即，佔用積體電路上 之較小面積），此將允許在單一積體電路上製造更多數量之 儲存元件。此將減少每兆位元組或十億位年組之成本。使 用較低成本儲存裝置，此等裝置將意味著在全球擁有更多 98060.doc 1267199 的消費者，且消費者將能夠購買更多數量之儲存裝置以儲 存他們的資料，包括音訊、圖片及視訊資料。 應瞭解，存在藉由減小其大小及亦改良其效能來改良非 揮發性儲存元件之需要。 【發明内容】 本發明提供用於製造一柱狀類型非揮發性記憶體單元之 結構及技術，其中藉由一渠溝將陣列中每一記憶體單元與 相鄰記憶體單元隔離。II由一基板上之堆疊處理層：隧道 氧化物層、多晶矽浮動閘極層、ΟΝΟ或氧化物層、多晶矽 控制閘極層、多晶秒控制線層、另—氧化物層及_多晶石夕 選擇閘極層來形成每―記憶體單元。該處理之諸多步驟係 自我對準的。因為渠溝隔離沿位元線與字線方向，所以將 "咸）在一,己憶體單元上執行一操作之干擾影響及該操作 對相鄰記憶體單it之干擾。與先前實施例相比較，此等記 憶體單元之陣列需要較少之分割，在晶粒大小上節約” 達百分之十五。此外，因為電子以幾乎法線角定向至浮動 閘極，所以該記憶體單元增強了程式化特徵。 祕只際上消除了最鄰近電容干擾。隨道氧化物厚度均句性 增強了循環耐久性。程式化交點傳遞及擦除電壓減少了相 關％之干擾機制。單一單元擦除操作係可能的。單一列擦 除操作亦可能減少擦除區塊大小。較高操作字線電壓將^ 少虛擬接地陣列電流潛通路。浮動閘極通道係垂直的，且 因此當技術按比例降低時其不會減小通道長度。 應注意，在-特定實施例中，0N0層不接近通道。此方 98060.doc 1267199 、有助於減乂電荷捕集（在氧化物_氮化物介面上及在氮化 物層之内）在&己^體電晶體通道特徵方面之可能的影響。毯 覆式處理可自始至終用於多晶⑨_2沉積。控制閘極及控制 線在兩個不同層中。選擇閘通道可能非常長而不佔用面 積。因為高電麼對-單元成直角，所以減少了干擾。因此 一些η荷由字線承載而一些由控制線承載，且結果兩者都不 必達到引起干擾之極端電壓。給定一目標單元，同一字線 上之單元與同一控制線或位元線上之單元不同。因此減少 了干擾。高注入效率意味著具有較短持續時間及較小電壓/ 電机之私式化係可旎的，且因此又減小了干擾。高選擇閘 ，電壓轉譯為較小干擾。較小干擾及較高程式化效率意味 著需要較少位元線及控制線分割。金屬字線（具有較低rc $間#數）及選擇閘極至浮動閘極之高搞合意味著可藉由 在讀取期間向字線施加AC訊號來抑制雜訊。由於被讀取之 早το在同一字線上，因而一單一 AC·動字線將抑制該區段 中所有單元之雜訊。 在一雙浮動閘極源極側注入（DFGSSI)單元中，AC驅動選 擇閘極並不始終減少雜訊，且有效方法為AC驅動控制線， 其中在僅讀取一區段時需要往復驅動數千控制線。相關聯 之（l/2)CV2*f功率消耗將被禁止。 在一態樣中，本發明提供一種具有渠溝選擇閘極及直角 (彈道主入）源極側注入程式化之柱狀單元Flash記憶體技術 單元。 本發明係一用於積體電路之儲存元件，其包括第一及第 98060.doc 1267199 二非揮發性記憶體單元。第—非揮發性記憶體單元包括第 :p型材料層、第二氧化物層、用於第—單元浮動閘極之第 三多晶矽層、第四氧-氮化物_氧化物(〇N〇)層、用於第一單 元控制閘極之第五多晶石夕層及第六多晶石夕或金屬導體層。 第六多晶石夕或金屬導體層電連接至第—單元控制間極。 第二非揮發性記憶體單元包括第一P型材料層、第二氧化 物層、用於第二單元浮動閑極之第三多晶石夕層、第四氧化 物-氮化物-氧化物（ο N 0)層、用於第二單元控制閉極之第五 多晶石夕層及第六多晶石夕或金屬導體層。第六多晶石夕或金屬 導體層電連接至第二單元控制開極。此外，第一浮動開極 及第二浮動閘極可能為同一字線上之兩個浮動閉極，且其 形成-對浮㈣極，兩者均位於兩相個鄰位元線之間。 本發明係-用於積體電路之儲存元件，其包括第一及第 二非揮發性記憶體單元。第一非揮發性記憶體單元包括第 - P型材料層、第二氧化物層、用於第一單元浮動閘極之第 三多晶石夕層、第日氧化物_氮化物.氧化物層、用於第一單元 f制閑極之第五多晶梦層、形成局部位元線之第六可選局 部互連多晶矽層、用於位於兩個相鄰字線上兩個相鄰浮動 開極之間的渠溝之第七隔離氧化物層、第八多晶石夕層或金 :局部控制線層、將控制線與字線隔離之第九氧化物層、 弟十多晶石夕或金屬選擇閘極(或局部字線或全局字線）層、第 十-絕緣材料層、用於全局位元線之第十二金屬導體層、 第十三介金屬絕緣層、用於全局控制線之第十四金屬層、 可選之第十五介金屬介電質層及用於全局字線之可選第十 98060.doc 1267199 金屬層。第八多晶矽或金屬導體層連接（實體耦合）至第一 單元控制閘極。第十二、第十四及第十六層之作用可以多 種排列相互交換··例如第十二層可用於全局控制線。控制 閘極可被稱為操縱閘極，且控制線可被稱為操縱線。 第二非揮發性記憶體單元包括與第—非揮發性記憶體基 本上相同之層。形成柱狀物之兩次蝕刻可以逆序進行。同 一字線上之一對單元，其中一單元可為左單元，而另一單 兀可為右單元，且位於兩個相鄰位元線之間。每一單元可 能具有其自身唯一的控制線。基本上一單元為另一單元之 鏡像。本發明之四個可能的實施例為··〇)具有局部互連（LI) 多晶矽且在位元線/選擇閘極蝕刻之前執行隔離蝕刻之陣 列，（2)具有LI多晶矽且在位元線/選擇閘極蝕刻之後執行隔 離蝕刻之陣列，（3)不具有LI多晶矽且在位元線/選擇閘極蝕 刻之W執行隔離蝕刻之陣列，及（4)不具有LI多晶矽且在位 凡線/選擇閘及蝕刻之後執行隔離蝕刻之陣列。基於本發明 之一處理流程，存在與其它可選處理步驟有關的諸多其它 可能的實施例。因此吾人假定在整個處理中存在1〇個該可 選步驟，每一步驟均有兩種選擇（實例丨：執行某步驟或不 執行）（實例2 :步驟X在步驟y之前執行或步驟丫在步驟χ之前 執行）。具有10個此二進位選擇，將存在1024個實施例，應 理解任一晶圓將屬於此等1024個不同實施例中之一者。一 般不存在一些單元或區域使用一實施例處理且另一些單元 或區域使用另一實施例處理之晶圓或晶片。然而，在適當 情形下一些特定實施例可與其它實施例組合。 98060.doc -10- 1267199 在第一與第二非揮發性記憶體單元之諸層之間存在—渠 溝。第-側牆絕緣體與第一非揮發性記憶體柱狀物相鄰:、 且第二侧牆絕緣體與第二非揮發性記憶體柱狀物相鄰。、雨 常記憶體單元由該片狀陣列組成，該片狀陣列若平鋪或= :射及平鋪，則將形成完整陣列。根據此理解每-記憶體 早70包括其自身内之多個側牆。第七絕緣體層覆蓋第 第二非揮發性記憶體單元及沿第—及第二側牆延:。第— 及第二非揮發性記憶體單元之諸層水平地形成，且第
牆及第二側牆係垂直的。在第—與第二非揮發性記憶體^ 兀之間及纟第一$溝底部形纟一選擇閘極。 在一特定實施例中，第一及 多狀態記憶體單元，每一單元 上之資料。弟八多晶石夕層覆蓋 單元且亦填充渠溝。 第二非揮發性記憶體單元係 能夠儲存兩位元或兩位元以 第一及第二非揮發性記憶體
在本發明之進一步態樣中，可能存在相 三非揮發性記憶體單元，其包括第一 p型材 物層、用於第三單元浮動閑極之第三…層、第弟： 物_氮化物-氧化物層、用於第r翠 屏月mu 弟-早70控制閘極之第五多曰曰“ 層及電連接至第三單元控制 β m 卿極之弟，、多晶石夕或金屬導《 層。弟一糸溝位於第一與第三 夕„甘士續一 广坪私,王〇己隱體早70之諸/ 之間’，、中弟二側牆與第_非
己^體早凡相鄰且I 回與弟-非揮發性記憶體單元相鄰。 一n+擴散區域在第二渠溝底部形成，且盆、儿 伸至第-非揮發性記憶體單元之第一氧化物：牆契 罘虱化物層，且亦沿第 98060.doc -11 - 1267199 四側牆延伸至第三非揮發性 力坌-泪类产如 c c體早疋之第一氧化物層。 在弟一木溝底部可能存在一 局邛互連多晶梦層， 至該n+擴散區域。當程式 a，、電連接 昂非揮發性記憶體單元時， 糟由利用源極側注入現象 ς./ς.〇 ^ ^ 支勢，電子以幾乎標準於
Sl/Sl〇2 "面之一入射角定向至黛抑一> 一 主弟一早兀洋動閘極。儲存單 兀可能在三重井中形成。 根據另一態樣，本發明接徂 ,, 徒（、製k一非揮發性記憶體單元 陣列之方法。在一基板材料 尸 ^ 上开^成第一氧化物層。在第一 氧化物層上形成第一多晶石夕層。 夕a s狂 ^ 9 在弟一多晶矽層上形成一 氧化物-氮化物-氧化物層。在該轰 、 /虱化物-氮化物-氧化物層上 形成弟二多晶石夕層。且，在陣 ^ 平夕』之子線方向上形成渠溝帶。 由弟一及弟一多晶石夕層形成一雷曰辦 ^ 曰〜风電日日體，且第二多晶矽層自 我對準第一多晶矽層。 第一氧化物層可為大約7奈米至大約u奈米。使用_n型 摻雜劑植人第-多晶石夕層。對於氧化物氮化物·氧化物層， 較低氧化物層可為大約5奈米至大約6奈来，氮化物層為\ 約5奈米至大約1〇奈米，而上部氧化物層為大約5奈米至大 約7奈米。 在另一怨樣中，本發明係一非揮發性記憶體單元，其包 括第一基板材料層、堆疊在基板材料上之第二隧道氧化= 層’及堆疊在隧道氧化物上之用於記憶體單元之浮動閑極 的第三多晶矽層。此外，第四氧化物_氮化物_氧化物層堆疊 在弟二多晶石夕層上，且用於記憶體之控制閘之第五多曰石夕 層堆疊在第四氧化物-氮化物-氧化物層上，其中在第_、# 9^060.d〇c -12- 1267199 二、第三、第四及第五層之至少兩側形成一渠溝。該渠溝 可深入基板大約400奈米至大約800奈米。 在另一悲樣中，本發明係一非揮發性記憶體系統，其包 括一控制器及一連接至該控制器之記憶體。該記憶體包括 -記憶體單㈣列，其中由填充滿多晶秒之渠溝來隔離每 5己憶體單元與相鄰記憶體單元。每一記憶體單元包括第 基板材料層；堆疊在基板材料上之第二隨道氧化物層； 堆疊在隧道氧化物上用於記憶體單元之浮動閘極的第三多 晶矽層；堆疊在第三多晶矽層上之第四氧化物_氮化物_氧化 物層，及堆疊在第四氧化物-氮化物_氧化物層上用於記憶體 單元之控制閘極之第五多晶矽層。 在本發明之實施例中，可用n型基板代替p型基板，且亦 可用P型源極/汲極擴散代替n型源極/汲極擴散，在此情況 下，得到與NMOS Flash記憶體相對之PM0S Flash記憶體。 載體及注入電荷將為與電子相對之電洞。 參考以下詳細描述及附圖將明瞭本發明之其它物件、特 徵及優勢將，在所有圖式中相似參考標識代表相似特徵。 【實施方式】 圖1大致展示了一其中可能倂入本發明之多種態樣的電 子系統，諸如一電腦系統。一些電子系統實例包括電腦、 膝上型電腦、手持型（handheld)電腦、掌上型（palmt〇p)電 月甸、個人數位助理（PDA)、MP3及其它音訊播放器、數位相 機、視訊相機、電子遊戲機、無線及有線電話裝置、電話 應答機、錄音機及網路路由器。 98060.doc 13 1267199 左該電子系統架構包括一處理器或微處理器21，其連同一 通枝存取、主系統記憶體25及至少一或多個輸入省出裝置 27(諸如一鍵盤、監視器、數據機及其類似物）均連接至系統 匯流排23。連接至典型電腦系統匯流排23之另一主電腦系 統元件為-長期非揮發性記憶體29。與諸如⑽細（動態 RAM)或SRAM(靜態rAM)之揮發性記憶體相反，即使在移 $裝置中之電源後非揮發性記憶體仍保持其儲存狀態。通 \該記憶體為具有兆位元組、十億位元組或千兆位元組 資料儲存能力之使用磁或光技術的碟機。擷取此資料至系 統揮發性記憶體25以在當前處理中使用，且可對該資料容 易地進行補充、變化或改變。 本發明之一態樣為碟機之一特定類型半導體記憶體系統 之替代而不必犧牲非揮發性、將資料擦除及寫入記憶體之 容易性、存取速度、低成本及可靠性。此可藉由使用一或 夕個電子可擦可程式唯讀記憶體（例如，Flash或EEpR〇M) 積體電路來實現。積體電路有時稱為晶片。此類型記憶體 具有需要較小功率操作，且在重量上比硬碟機磁媒體記憶 體輕的額外優勢，因此其尤其適合電池操作之攜帶型電 腦。該等非揮發性半導體記憶體包括Flash碟機、 CompactFlash(CF)卡、SmartMedia(SM)卡、個人標記（P-標 記）、Multimedia卡、安全數位（SD)卡及記憶棒（R)。 大容量儲存記憶體29由連接至電腦系統匯流排23之一記 憶體控制器31及Flash或EEPROM積體電路晶片之一陣列33 構成。資料及指令主要經由一資料線3 5自控制器3 1通訊至 98060.doc -14- 1267199
Flash或EEPROM陣列33。類似地，資料及狀態訊號經由資 料線37自Flash或EEPROM 33通訊至控制器3卜視實施例而 定，資料線35及37可能為串聯或並聯的。圖1中未示出控制 器31與EEPROM陣列33之間的其它控制及狀態電路。 非揮發性記憶體積體電路亦可與其它積體電路或元件如 控制器、微處理器、隨機存取記憶體（RAM)，或1/〇(輸入/ 輸出）裝置組合，以形成一非揮發性記憶體系統。控制器及 圮憶體可能在分離之積體電路上或一記憶體積體電路可倂 入控制斋。記憶體可位於多個、分離之積體電路上。舉例 而言，可組合多個記憶體積體電路以獲得更大記憶體大小。 一特定類型非揮發性記憶體儲存裝置為c〇mpactFlash 卡0
CompactFlash技術已引入一新型的高級、小型、輕量、 低功率行動產品，其顯著地增加了生產力及提高了數百萬 人的生活方式。 作為全球最小的抽取式大容量儲存裝置之一， CompactFlash之後的原理係獲取、保持及傳送資料、視訊、 音訊及影像。C〇mpactFlash提供在多種數位系統之間轉移 所有類型數位資料及軟體之能力，該等數位系統包括攜帶 型及桌上型電腦、手持型叫咖）、個人通訊器、掌上型 pc、汽車用PC、數位相機、數位錄音機、照片印 訊轉換器。
CompactFlash為小型、抽取式、高容量 一標準型因子 由於其與工業標準功能及 、大儲存系統之 由PCMCIA(個人 98060.doc 1267199 電腦記憶卡國際協會）制定之電連通性規格之相容性，已發 現其可為全球所接受。藉由一標準PCMCIA II型配接器卡可 將CompactFlash記憶體卡上之資料、音訊及影像傳送至 PCMCIA-ATA(AT匯流排附著裝置）全球產品。大約為紙板火 柴大小的50針腳CompactFlash卡能容易地滑入配接器卡。 配接器卡具有標準68針腳PCMCIA介面且其可插入任一 II 型或III型PC卡ΑΤΑ槽。 對於具有PCMCIA連通性需要高容量、抽取式大容量儲存 但太小而不能接受一全尺寸PC卡之小形狀因子系統而言， CompactFlash係一儲存解決方案。部分地因為不存在足夠 容量之小型抽取式儲存裝置，所以迄今產品設計者已不能 開發諸多彼等計算及通信系統。CompactFlash小於標準 PCMCIA II型PC卡之四分之一大小（在體積上）。其大約半盘 司重，且係36毫米（1.4英吋）長、43毫米（1.7英吋）寬及3.3毫 米（0· 13英时）厚。CompactFlash可能之容量範圍為8至1024 兆位元組（MB)。將來隨著技術改良，更大的容量將成為可 能。
CompactFlash係基於非揮發性技術。資料、音訊、視訊 及影像儲存在Flash記憶體晶片上而不是在大多數電腦中看 到的習知機械旋轉式碟機上。Flash係非揮發性記憶體，意 味著一旦資料保存至該卡上，即使切斷系統之電源其將被 保持。Flash亦為固體狀態且無移動部分。碟機具有諸多移 動部分且易遭受機械問題。Flash更加堅固可靠且為使用者 提供相當多之資料保護。在攜帶型電腦中看到的機械碟機 98060.doc -16- 1267199 一般具有100至200 G之操作震動額定值，其相當於小於一 英尺之降落。CompactFlash—般具有2000 G之操作震動額 定值，相當於至地線1 〇英尺之降落。
CompactFlash卡包括一處理所有技術依賴Flash記憶體控 制算法之控制器。儲存所有IDE(智能驅動電子）及ΑΤΑ命令 之該積體控制器使得CompactFlash與所有電腦操作系統、 公用程式（utility)及支持工業標準IDE碟機之應用程式完全 相容。由於其當前支持同樣的PCMCIA-ATA標準，因此支 持CompactFlash之所有BIOS及驅動器已建置入眾多平臺及 操作系統。CompactFlash不需要特殊Flash檔案系統或驅動 器。所有檔案管理、錯誤糾正碼、電源管理及PCMCIA控制 器I/O功能簡化至單一晶片上。CompactFlash通常在3.3或5 伏特之單一供應電壓上操作。
Flash EEPROM系統及非揮發性單元與儲存器之進一步 討論在美國專利案第5,602,987號、美國專利號案第 5,095,344號、美國專利案第5,270,979號、美國專利案第 5,3 80,672號、美國專利案第5,712，180號、美國專利案第 5,991，517號、美國專利案第6,222,762號及美國專利案第 6,230,233號中討論，該等專利連同所有其它引用之參考一 起以引用的方式倂入本申請案。 非揮發性記憶體系統之一記憶體積體電路將包括諸多記 憶體單元，每一單元保存至少一位元之資料。亦可使用多 狀態記憶體單元，其允許在每一單元中儲存多位元之資 料。舉例而言，每一記憶體單元可儲存每單元二、三、四、 98060.doc - 17- 1267199 五八七八或更多位元之資料。能夠儲存多位元資料 之S己憶體早元亦可被稱為多層次單元。 -些類型之非揮發性儲存元件或記憶體單元為心卜 EEPROM及EPROM，其為所有浮動閘極類型記憶體單元。 本發明之-些態樣亦可應用於_〇8、s〇N〇s、nr〇m、
FeRAM及-些其它類型之記憶體或記憶體技術。 記憶體單元一般排列成以列及行之形式的陣列。每一積 體電路可能具有多個陣列。個別單元係以列及行之形式存 取。記憶體單元之兩個不同組織為1^〇尺及]^八1^〇組態。本發 明可應用於此等組態及記憶體單元之其它組態。 圖2展不了用於一 N0R組態之非揮發性記憶體單元。存在 諸多NOR單元之實施命j，且該特定實施例僅作為一實例而 展示。在一些NOR組態中，存在一與汲極線（DL)與源極線 (SL)之間之一記憶體電晶體215串聯連接的選擇或讀取電 晶體2Π。汲極線亦有時被稱為單元之位元線（bl)。在虛擬 接地陣列中（例如，DFGSSI架構），一單元之源極線可能為 另一單元之汲極線，或一單元在讀取期間之源極線可為同 單元在程式化期間之汲極線。讀取電晶體具有連接至列 線（RL)或字線（WL)之一閘極，且記憶體電晶體具有連接至 控制閘極（CG)線、控制線或操縱線之一控制閘極。 視特定實施例或操作而定，汲極線及源極線可互換或交 換°羊5之’圖中展示了汲極線連接至讀取電晶體且源極 線連接至δ己憶體單元電晶體。然而，在另一實施例或操作 中’源極線可連接至讀取電晶體且汲極線可連接至記憶體 98060.doc 1267199 單元電晶體。舉例而言，若預定字元源極為其電位比汲極 低之電極，接著在讀取期間連接至選擇電晶體沒極之線為 褒極線’而連接至記憶體單元電晶體源極之線為源極線。 該情形對於程式化而言則相反，其中向記憶體單元側施加 較高電壓以完成源極側注入。 對於一 NOR記憶體單元陣列，諸多N〇R單元將連接至汲 極線（或源極線）。此通常被稱為陣列之一行。行之每一單元 將具有一分離之字線或列線。 在一實施例中，讀取電晶體及記憶體電晶體兩者均為η 通道或NMOS型電晶體。然而，該等裝置可能為包括？通道 或PMOS型電晶體及其它的其它類型之電晶體。讀取裝置 211可為與記憶體裝置215不同之裝置類型，儘管此情形通 察非吊> 不切貫際。在一特定實施例中，記憶體裝置為一浮 動閘極裝置，諸如一 Flash、邱1>11〇]^或]^11〇]^電晶體。然 而，記憶體裝置可為另一類型之裝置，諸如NR〇M、 FeRAM(鐵電體）、MNOS、SONOS或其它裝置。 圖3展示了一 NAND組態中之非揮發性記憶體單元，或更 具體吕之展示了 一單一NAND單元串。在NAND組態中，存 在串聯連接在汲極選擇裝置315與源極選擇裝置319之間、 汲極線（DL)與源極線（SL)之間的諸多記憶體電晶體311。此 為°己隐體單元之一行’且此等單元之多行可用於形成NAND 記憶體單元之陣列。記憶體單元之行有時被稱為一NAND 鍵或串在一特定實施例中，在一 NAND鍵中存在至少16 個記憶體單元。每一記憶體電晶體具有一連接至個別字線 98060.doc 1267199 (WL)之閘極。字線可標記為WL1至WLn，其中η為一特定行 中記憶體單元之數量。汲極選擇裝置具有一連接至汲極選 擇線（DSEL)上之閘極，且源極選擇裝置具有一連接至源極 選擇線（SSEL)上之閘極。視特定實施例而定，汲極線及源 極線可互換或交換。 在一實施例中，源極選擇電晶體、汲極選擇電晶體及記 憶體電晶體為η通道或NMOS型電晶體。然而，該等裝置可 為包括ρ通道或PMOS型電晶體及其它的其它類型之電晶 體，儘管如此做可能會損失相對較大面積。在一特定實施 例中，記憶體裝置係一浮動閘極裝置，諸如一 Flash、 EEPROM或EPROM電晶體。然而，記憶體裝置可係另一類 型裝置，諸如一 NROM、FeRAM、MNOS、SONOS或其它 裝置。 圖4展示了 NAND記憶體單元之一陣列。存在η列及m行記 憶體單元，其中η及m為正整數。每一行具有連接至字線WL0 至WLn之η個記憶體單元。記憶體單元之行標記為BL0至 BLn。每一行具有η個記憶體單元，其連接在一汲極選擇裝 置與一源極選擇裝置之間。且，汲極及源極選擇裝置依次 連接至汲極線（DL)或位元線（BL)及源極線（SL)。汲極選擇 裝置之閘極連接至汲極選擇線（DSEL)且源極選擇裝置之閘 極連接至源極選擇線（SSEL)。可藉由使用適當字線及位元 線，並向彼等線施加適當電壓來存取一特定單元或所選擇 之單元。 圖5展示了一代表性浮動閘極非揮發性記憶體裝置，其可 98060.doc -20- 1267199 能用於任一先前描述之記憶體單元或陣列。可在美國專利 案第5,991，517號中發現浮動閘極裝置之進一步描述。浮動 記憶體單元具有汲極（D)、源極（s)、控制閘（CG)及浮動閘極 (FG) 〇 簡言之，非揮發性記憶體單元為—種即使t移除電源時 亦保持其儲存狀態的記憶體單元。浮動閉極型記憶體單元 之一些實例包括Flash、EEPROM(亦稱為之以或£_平方）及 EPROM。FlashA EEPRqM單元為電子可擦及電子可程式化 的。EPRQM為電子可程式化的，且可使用紫外線（uv)光擦 f。藉由使適當節點經受高電壓來程式化或擦除浮動閘極 裝置。此等高電壓導致電子添加至浮動間極或從中移除， 此將調節臨限電壓或浮動閘極裝置之¥1。引起電子移動至 或離開浮動閘極之一些實體機制為熱電子注入或
Fowler-Nordheim穿隨。 正的或負的高電壓用於程式化及擦除記憶體單元。對於 …進位單元，可私式化該等單元以儲存狀態〇或1，單一電 屢通常用以程式化或擦除。此等電麼可稱為vpp(用於程式 化）及VEE(用於擦除）。 對於多狀態程式化及擦除，控制閘極程式化電壓自脈衝 至脈衝為階梯情形，擦除電壓可係為每一區段個別自訂之 不同DAC驅動值。在多狀態產品中，vpp及㈣電屢可能分 別用於參考中間電壓及高電壓泵之輸出。㈣電壓不能直 接施加至Flasl^ %之任_端子。此等電慶作為電源使用以 產生更精確之文控DAC電壓，該受控DAC電壓接著傳遞至 98060.doc 1267199 記憶體單元之端子。 浮動閘極非揮發性記憶體裝置可儲存一單一位元（〇或U 或多位元（例如，兩位元·· 00、01、⑺及^，或三位元·· 〇〇〇、 001、010、011、100、101、11〇及 lu，或四位元：〇〇〇〇、 0001、0010、0011、0100、〇1〇1、0110、〇111、1〇〇〇、1〇〇1、 1010、1011、1100、1101、111〇及 1U1)。美國專利案第 5,991，5 17號進一步討論了單一位元及多位元單元之一些態
樣。簡言之，該記憶體單元將具有一擦除狀態及一或多個 程式化狀態。
即點A至節點B之耦合比率定義為兩節點間之電容與姨 電谷（看作自點B至包括節點A之所有可能節點）之比率，卫 、、-ς j於1擦除狀態為當裝置之VT在通常小於零之控帝 閘極電•下開啟。換言《，擦除指自浮動閘極移除電子: 強制浮動閘極裝置具有例如〇伏特或以下之ντ(如自控制聞 極所量測到的臨限電壓）。當擦除時，即使當丨伏特之電塵 施加至其閘極（意即控制閘極）時，浮動閘極電晶體亦導電e 恢復擦除(意即軟體程式化)係由一強制性程式化序列組成 之操作’其逐漸程式化已擦除之每一單元，該等單元已被 擦除至通常大㈣伏特而小於1伏特的小正電Μ。在區塊擦 除後立即在該擦除區塊中之每一單元上執行擦除恢復。所 :單：將獨立於其在某一未來點即將被程式化至之資料狀 ^而得以恢復。即使將被程式化至狀態q的彼等單元亦將被 歧设°執彳了擦除恢復操作之原因係將減少或消除未恢復之 §己憶體陣列中可能存在的電流潛通路。—積體電路之所有 98060.doc -22- 1267199 浮動閘極單元可初始化為擦除恢復狀態。此外，在一實施 例中°己彳思體單元在其程式化之前需要擦除及恢復。 藉由自浮動閘極電晶體之浮動閘極中移除電子擦除發 生。糟由自浮動閘極移除電子及將其放置在通道、源極、 汲極、通道及源極及汲極、字線（選擇閘極）中亦可進行擦 除。因為諸多技術已出現在別處，且任一此等技術可與本 ^月起應用或使用，所以在該專财請案中僅討論多種 擦除及程式化方案之簡單說明。在柱狀單元之情形下，經 由立通道來擦除將更適當，使得最小化氧化物中之電荷流量 (意即，藉由氧化物每單元面積傳送之電子，單位為庫八 /cm2)。 时 或者’精由位70線移除電子。由於位元線至浮動間極之 耦合比率小於通道至浮動閘極之麵合比率，因此該選擇需 要，低電虔。然而，氧化物面積較小且結果通過氧化物: 電崎流量將較高，此外，由於統計原因擦除分佈將更大。 、對於柱狀早χ ’對選擇閘極之擦除不引人注意，此係由 於其目的為增加選擇閘㈣合比率，且高輕合比率鱼 :擦除相反地產生，此係由於兩個電極間具有高搞合比率 ”電塵傾向於相互跟縱，其與為了獲得實質隨道傳輸比率 而在兩分電極間創造一較大電位差之情形相反 ::藉由電子隨道傳輸離開浮動閘極而發生。擦除裳置： ^間視電子由浮動閘極注人絕緣體處之電場的 ^絕緣體將浮動㈣自擦除電極分離，該擦除電極可為 …波極、源極、選擇閑極或控制閑極。通常穿隨電流 98060.doc -23- 1267199 之瓶頸在三角形能量障壁處，該能量障壁產生於浮動閘極 隧道絕緣體（隧道氧化物）介面上。增加隧道絕緣體電場將進 一步縮小三角形障壁，使得穿隧電流量可能增加。藉由在 浮動閘極與擦除電極之間產生一較大電壓差來加強電場。 此電麼差視擦除電極之電麼值及浮動閘極之電廢而定。浮 動閘極之電壓視浮動閘極上之電荷、電壓，及與其電容耦 合之所有電極的耦合強度而定。以下技術之任一組合可用 於提问6亥電壓差··（1)擦除閘極上之較高電壓，（2)具有至浮 動閘極之一電容耦合的任一或所有其它電極上之較低電壓 (匕括負值），且（3)浮動閘極之間介面中的粗糙或紋理，及 將浮動閘極自擦除電極分離之絕緣體（此等粗鞭能夠以幾 乎等於5之因子局部加強穿隧電場）。 當僅儲存一位元時，除擦除狀態以外，浮動閘極裝置將 僅具有一程式化狀態。為了此應用，單一位元單元之一程 式化狀態通常在裝置之VT高於一指定正值時。 對2乡狀怨單A，VT設定在表示其在一特定狀態之特 定電壓範圍。換言之，視程式化ντ狀態而定，其將指示一 特定儲存二進位值。對於二位元記憶體單元之一實例，^犬 特或更小之VT可表示狀態0(二進位〇〇)。高於i伏特且小於2 伏特之VT可表示狀態1(二進位01)。高於2伏特且小於3伏特 之VT可表不狀態2(使用灰度編碼之二進位11)。且高於3伏 特之VT可表示狀態3(二進位1〇)。在一特定實施例中，使用 灰度編碼(00、〇卜U、10)，使得自一狀態轉換至狀態每次 僅變化一位元。 " 98060.doc -24- 1267199 藉由向浮動閘極電晶體之浮動閘極增加電子，程式化發 生。程式化機制及技術之一簡單說明如下。一程式化機制 為穿隨且另—程式化機制為熱電子注人，兩者均為相對複 雜之機制。對於多狀態程式化而言，根據一特定技術，每 -寫入操作包括-程式脈衝之序列，每_脈衝後跟隨一驗 證操作。 通#每一程式化脈衝期間之控制閘極電壓上升至高於先 前脈衝期間之控制閘極電壓之位準。為增加效能，第一組 脈衝具有大步長，其中一步為一脈衝之峰值電壓與先前脈 衝之峰值電壓之差。第一組脈衝包括粗糙程式化階段。精 細程式化階段可由一步開始，與最後粗糙程式化脈衝相 比，該步在第一精細程式化脈衝之後，且精細程式化步長 將實質小於粗糙程式化步長。 驗證位準為每一驗證階段施加至控制閘極上之電壓。在 一實施例中，陣列架構設計為允許同一列上及屬於同一區 段（程式化區塊）之單元的控制線同時獨立地驅動至如由當 前VT、目標VT及每一單元之程式化特徵所指示之多種電 壓。此實施例可被稱作Cell_by_cell conditional Steering.
Architecture(逐單元有條件操縱架構）或CCCSA。亦可使用 CCCS A在讀取操作期間執行二進位搜尋，如美國專利案第 6,222J62號中所述，其以引用方式倂入本文中。隨著每單 元之狀態數量增加至8或16，在逐單元基礎上執行平行二進 位搜尋每一單元之ντ之能力將實質增加讀取效能。cCCSA 之一替代貫施例為習知Commonly Driven Steering 98060.doc -25- 1267199
Architects(通用驅動操縱架構）或cdsa，其中屬於同一區 •k之所有單疋的驅動線互相約束。使用CDSA在一區段中搜 尋單元VT將必須以連續方式執行，其中在某—時刻向區段 中所有單元的控制線實施加一電壓，且在下一量測中施加 另電壓，等等。在每單元4位元（每單元16狀態）之實施例 中使用CDSA ’在不存在關於單元ντ之限界性的任何資訊 之I·月況Τ ’僅為找出每一單元之片大態必須執行15個連續的 讀取子操作°粗㈣式化驗證電壓小於精細程式化驗證電 壓，因此給定粗糙程式化期間大步長，吾人不能突增最終 VT目標。精細程式化驗證電壓視單元將被程式化之狀態而 定，或換言之為資料相依性。藉由停止傳遞控制極及/或 位元線電壓，或藉由利用體效應及減小之汲極至源極電壓 將單元程式化源極電壓升高至一足夠高的電壓以抑制額外 程式化，來將達到其精細程式化驗證電壓之每一單元鎖定 在程式化之外。 通道熱電子注入需要熱電子產品及熱電子注入。為產生 熱電子而要一較大檢向場。該場由一較高汲極至源極電壓 提供。為將熱電子注入至浮動閘極上，需要一較大垂直場。 該場由控制閘極電壓提供，該控制閘極¥1接著將其一些電 壓耦合至浮動閘極。在汲極側注入中，熱電子注入所需要 之高垂直場具有減小熱電子產生所需要之高橫向場的副作 用。源極側注入不遭受同樣的困境，且因此其更有效。在 源極側注入及汲極側注入中，均需要一散射機制以轉移電 子橫向行進通過通道之動力，因此一些幸運的電子將垂直 98060.doc -26- 1267199 地朝向浮動閘極散射。 因為多數熱電子具有幫助其克服Si/Si〇2能量障壁之動 力，所以作為該單元之一創新特徵的標準熱電子衝擊可增 加程式化效率，其將超過源極側注入之經改良的效率。將 不再必要使熱電子散射至幫助其克服Si/Si〇2能量障壁之方 二在*國專利案第6,248,633號巾標準熱電子衝擊被稱為 彈道/主入’其中藉由將額外複雜度引入處理流程，為在該 ，利之一非較佳實施例中提供彈道注入，已將一額外突起/ 邛刀添加至隔片洋動閘極（參看美國專利案第6,248,阳號 之圖5A、B、C)。應注意，該突起部分可作為一粗縫，藉 由在其銳利邊緣加強局部電場，該粗趟可加速浮動閉極之 電荷損失。此方式可惡化讀取干擾、寫人干擾及電荷保持 問題。 用於程式化之另一機制將為Fowler_Nordheim穿隧，其用 於NAND技術。但使用穿隧需要放棄先前討論機制之優勢。 與熱電子注入相比穿隧通常非常緩慢。在穿隧情況下，必 須以較多數量之周邊程式化區塊為代價藉由平行地程式化 較多數ΐ之單70來保持效能。因此程式化柱狀單元之較佳 方法將為熱電子之源極側標準衝擊。 在每一程式化脈衝期間汲極電壓保持一在3伏特至6伏特 範圍内的恆定值。第-程式化脈衝之控制閘極電壓將具有 必須被特徵化之某-正起始值，且即使在場中其亦可適應 性地決定。轉移閘極電壓為一預想在6伏特至1〇伏特範圍内 的常數。選擇閘極或字線電壓預想在3伏特至職特之範圍 98060.doc -27- 1267199 w遠擇電晶體臨限電壓應盡可能的高，因此操 達擇閘極電屬盡可台b的古 ’、 s 犯的冋。此係由於對於最有效源極側注 入最佳4擇閘極電壓小於比該選擇閘極臨限電I更高之 特如在DFGSSI單元之情況下，程式化之汲極將為正好相 鄰之單元的位元線，且程式化之源極將為位於關於影 極之選擇閘極之另一側相鄰位元線。應注意，在一特 疋只施例中，在與浮動閘極相鄰之位元線為源極處，對於 讀取或驗證操作兩位元線之作用相反。在此意義上，習知 源極始終係與沒極相比具有一較低電遷之電極。程式化之 原木電；C可月b由一電流限制器適應性地控制使得瞬間程式 化電流將不超過某指定值。 進出浮動閘極之電荷運動由越過穿隨介電質（其為浮動 閉極與通道區之間之閘極氧化物）之電場量值決定：控制閘 極或洋動閉極與源極之間的電a差越高，轉移入浮動閉極 之電荷越高。程式化裝置所需時間視包括程式化控制閘極 電壓之多種因素而定。通常’控制閘極電壓越高或電場越 ^裝置程式化將變得越快。在一特定實施例中，施加至 單70¼子之電壓為DAC(數字至模擬轉換器）控制。此等電壓 用於私式化、項取及擦除單元。如前所述，實際控制閘極 電壓並非恒定的’且為使每個翠元達到其目標電麼而不突 增其任-個，程式化脈衝序列以控制閘極電壓之低值開始 及自脈衝至脈衝上升。在—特定實施例中，存在多個系， 提供多種高電壓，在另—音# μ丄 ^ 电i隹为貫轭例中，甚至產生負電壓。通 常此等泵之輸出電壓值在設計中設定，且存在多種果以提 98060.doc -28- 1267199 供多種電Μ範圍’例如’ v㈣可產生7伏特ντ，且v職 將使用VPP電麼作為其輸人並將該伏特作為 其輸出。然而，VPP及VHI均不能直接反饋至任一單元端 子。多層次單元程式化操作通常緩慢地執行，以最小控制 問極程式化值開始增加步長使得不會突增最容易程式化之 單元將其程式化超過最低ντ狀態，且逐漸將控制閘極電壓 增加至最大值，其足以使最難程式化之單元程至 VT狀態’並執行驗證/且，當需要時，在每一程式化脈衝 後封鎖操作。 圖6展示了以列及行之方式排列的儲存元件6〇5之一陣 列。此儲存元件組態可被稱為雙浮動閘極源極側注入 O^GSSI)單元。在一特定實施例中，該儲存元件包括Fiash 記憶體單元。在每一儲存元件中存在兩個記憶體裝置（例 如Flash纪憶體單元）。在一實施例中，儲存元件6〇5包括 兩個浮動閘極記憶體單元，纟中每一浮動閘極記憶體單元 為-多狀態儲存元件。不同類型記憶體單元及記憶體技術 可用於建構該儲存元件。多狀態單元及儲存元件在美國專 利案第5,712,180號中有更詳細描述。一陣列之儲存元件可 乂不同組怨排列。舉例而言，位元線（BL)及字線（机）可以 與圖中所示不同之方向走線（run)。 儲存元件具有一選擇閘極線或字線6〇9、一右控制閘極線 611及一左控制閘極線613。右控制閘極線連接至右浮動閘 極電曰曰體（TFGR)615之-閘極或一控制電極，而左控制閘極 線連接至左浮動閘極電晶體（TFGR)6l7之一閘極。選擇閘極 98060.doc -29- 1267199 線（字線1連接至選擇電晶體（TSEL)619之一閘極。 對於每一儲存元件105而言，存在兩個浮動閘極電晶體或 單元615及617以儲存資料。每一此等浮動閘極電晶體可儲 存單一位το或多位元資料。當儲存多位元資料時，因為單 元可被程式化為具有兩個以上ντ(臨限電壓）範圍，所以每 一浮動閘極單元亦可被稱為一多狀態、多層次或多位元單 το。舉例而言’每一浮動閘極電晶體可儲存每單元兩位元、 每單元三位元、每單元四位元或甚至每單元更多位元。 藉由在位元線61^1及81^2、控制閘極線613及611，及選擇 線609上施加適當電壓來選擇性地組態浮動閘極電晶體。電 曰曰體之汲極及源極連接至位元線BL丨及BL2，其可經由電晶
控制閘極區段邊緣，每一對控制閘極線 體628及632選擇性地連接至地線 十互定電流。在每一控制閙搞菡恐 可合併入-電極，使得其控制線區段選擇電晶體安裝在兩 之一浮動閘極單元之
個浮動閘極之間距中並與如圖6所示 間距相對。如圖6所示，對於適當裝眉 併線之兩條控制線在單一位元線之相 對控制線在一區段頂邬么光b拉站、生 98060.doc 1267199 實施例中，同一字線上之所有單元包括4個區段。各第四對 浮動閘極單元屬於同一區段。每對將包括橫跨一位元線之 兩個單元，因此包括每-對之兩個單元的控制線在區段邊 緣合併入一電極。舉例而言，一區段可包含512個使用者位 元組。在一每單元4位元之實施例中將需要至少每區段ι〇24 個單元。對於校正碼（ECC)、跟蹤單元、旋轉狀態，等等， 通常需要更多單元。 在刼作中，藉由使用字線、位元線及操縱（控制）線自一選 擇之單元中讀取資料。在一實施例中，單元之程式化及讀 取與對DFGSSI之描述類似。其允許用DFGSSI替代圖6中之 單元，且DFGSSI單元之所有現有電路均可使用。對於擦除 存在諸多選擇。在一實施例中藉由向每一區段之一些控制 線（例如各第四對控制線）施加一可多達_25伏特之較大負電 壓來執行擦除。在需要每一區段在三重井技術之其自身隔 離之P井中的另一實施例中，擦除負荷由控制閘極及内部p 井共同分擔。為在控制閘極及浮動閘極單元通道之間保持 一 20伏特VT差，在此實施例中控制線達到一較小量值負電 壓’如-10伏特，而其餘電荷由達到適度高的電壓（如+1〇伏 特）之p井捕集。在此等兩個實施例中藉由電子越過將浮動 閘極與通道隔離之氧化物的Fowler-Nordheim穿隧來執行擦 除。前述兩個實施例將擦除一通常包括N個區段之區塊，其 中N為一區段中之列數。擦除區塊由每字線之一區段乘以每 區段之64字線組成。 在另一實施例中，擦除負荷可在控制線及字線之間分 98060.doc -31 - 1267199 擔，其中向一目標控制線及一目標字線施加負電麼。在此 二：例中擦除區塊大小實質上被減少為單一區段或甚至單 單元此貝鈿例可細分為兩個實施例，其中第一種情況 中p井在接地電位上，目標控制線達到如」5伏特，且目標 字線達到如-15伏特；而在另一情況中p井達到一適度高的 電4 士 5伏特目才示控制線達到如]〇伏特，且目標字線達 到-12伏特。為能夠擦除一字線上之單元而不干擾另一字線 上之單元，選擇擦除之字線及並未選擇擦除之同一區段上 的其它字線之間的電壓差必須大於一確定之最小量 △VEWL。就自控制閘極量測之擦除單元之±5σνΤ2分佈而 «，單兀之擦除分佈可跨越6伏特大之寬廣範圍。假定控制 閘極（控制閘極及控制線兩者）至浮動閘極之電容耦合比率 為百分之50,此轉譯為擦除後在浮動閘極電壓中擴大了 3伏 特。假定選擇閘極至浮動閘極之耦合比率為百分之乃，此 轉譯為12伏特之最小值。在擦除操作中，此最小 △VEWL值可以多種方法來產生。一種方法為將未選擇之字 線接地，且向所選擇之字線施加至少12伏特之電壓以用於 擦除。另一方法為向所選擇之字線施加_χ伏特電壓其中X 為[〇伏特，12伏特]範圍内之一正值，且向同一區段之未選 擇之子線施加（12-Χ)伏特之電壓。在所有情況中，無論包 括多個電極或單一電極，緩慢斜線上升至擦除電壓至少對 於達到擦除電壓之最後電極係有利的。被驅動至擦除電壓 條件之最後電極的緩慢斜線上升將減小隧道介電質中之瞬 間電場。熟知在電場高於4 MV/cm處能夠產生新的氧化物 98060.doc -32- 1267199 ::點。此等捕集點一旦由電子或電洞佔用’將改變記憶 拴早凡電晶體之特徵，且此降級將影響記憶體之循環耐久 生。若汲極選作擦除電極，則擦除電壓之一可能設定如下： =極（與目標單元相鄰之位元線）電塵3伏特、控制閘極電壓 -8伏特、基板(或三重井之内部?井)電壓〇伏特、字線電m Τ特。為增加循環耐久性，施加至單元之所有擦除電壓， 或擦除電麼之至少最後一者的逐漸上升係被推薦的。此做 法係為了減小擦除開始之瞬間電場。太高之電場可在随道 乳化物中產生新捕集點。此等捕集點可在任何時間成為帶 “捕集點且▼電之捕集在程式化或擦除期間會阻止所 要的傳導通過隨道絕緣體，或增強通過隨道絕緣體之寄生 傳導。捕集能夠引起多種電晶體特徵之偏差，該等電晶體 特徵如程式化㈣、擦除《及内在VT。在所有各種已考 慮之擦除方案中，位元線電壓與Ρ井電壓相同，或位元線電 ㈣迫使浮動間極及近側位元線之間擦除發生的Ρ井電壓 更^然而在另一設定實施例中，位元線在擦除操作期間 可被浮動。 在=特定實施例中，將關於圖6所示之特定儲存元件結構 來描述本發明，其中每—元件存在兩個浮動閉極電晶體。 本發明可用於需要非揮發性儲存元件之任一積體電 路舉例而5，本發明可用於每一元件存在單-浮動閘極 電晶體之儲存元件。在每一單元中可存在一單一浮動閉極 電晶體及-單-選擇電晶體。本發明可用作上述以舰或 NAND配置組織之記憶體單元或儲存元件。 98060.doc -33- 1267199 本發明提供一柱狀浮動閘極記憶體單元或儲存元件。圖7 展示了用於圖6之陣列組態的本發明之儲存元件布局之一 俯視圖。此為一特定實施例，且存在本發明之諸多其它實 施例。包含多晶矽（polysilicon)」或多晶矽（pdy)」組成之^ 動閘極708為第一浮動閘極電晶體。字線715在多晶矽“I 金屬-1中走線。控制閘極719在多晶矽_2中走線。:元線1 局部互連（LI)多晶矽728中走線。擴散或活性區726通常為〇 通道或NM0S電晶體之η型擴散。 在本發明之其它實施例中，儲存元件之不同結構可在不 同層走線。舉例而言，字線可在金屬層走線。 在該實施例中，字線及活性區以第—方向走線。由可用 一局部互連多晶石夕（LI多晶石夕）加強之ΒΝ+(内埋高摻雜_ 區域）擴散組成之位元線及控制閘極線以橫斷第一方向之 弟二方向走線。通常，在一記憶體陣列之布局中，位元線 及字線互相橫斷或垂直。然而，在其它實施例中，字線’、 擴散、位元線及控制線可以方向之任一組合 由— 些線橫斷而其它線平行。 ’、 該單元之優勢如下：在多數Flash技術中為增加浮動閘極 :控制閘極之電容耦合做了多種努力，給定至汲極之電 谷，且選擇閘極可自一程式化或一擦除操作透視中寄生。 在本發明之一組特定實施例中豆 的由控制閘極及 甲本為程式化操作及擦除操作傳遞必需的㈣。因此 加，擇閘極至浮動間極之耦合。因為現在選擇閘極 、。刀所需之擦除及程式化電慶傳遞至浮動間極，所以在 98060.doc -34- 1267199 n正電壓與高負電壓上操作選擇閘極很重要。為安全達成 j述做法，需要選擇閘極下具有一厚氧化物使得介電質不 會毁掉。具有一厚選擇閘極氧化物，選擇閘極電晶體之對 通道的控制變小，丨導致不良開啟及關閉特徵，及較淺亞 ，限傾斜㈣-threshold slope)。此可導致將具有茂漏電流 4擇閘極之關閉字線處出現干擾情形。為避免此情形，可 增加柱狀單元之選㈣極長度而不會增加單元面積。此可 藉由使選擇閘極通道往復彎曲來完成。
此外，藉纟使肖一方向之控制、線及另—方向之字線完全 纏繞浮動閘極’吾人已消除或減小導致讀取錯誤的浮㈣ 極至相鄰浮動閘極之寄生電容。此外，彎曲選擇閑極在源 極側電子注入點之Si/Si〇2介面導致法線(垂直)或接近法綠 之電子衝擊。在任一擦除或程式化動作開始之前必須為浮 動閘極一確定最小電壓。
抑在夕狀,¾單TG操作中，其中所有同時程式化或被擦除之 早7G組均位於同—字線上’可藉由選擇閘極來傳遞用於程 式化開始或擦除開始所需要之一些或所有最小Μ。藉由控 制閘極傳遞程式化或擦除所需之保持電壓，其中將每一控 制線獨立地動至基於其現在狀態及其資料依賴目標狀態 之適當位準。藉由部分地由字線及部分地由控制線傳遞電 壓來程式化及擦除每-單元不但減少了干擾現象，且為個 別調整之擦除電壓提供時機，其中當每—單元使用其自己 個別之控制閘極擦除《擦除時，同-字線上之一組單元 能夠平行地擦除。此方式拉緊了擦除分佈並產生—較大操 98060.doc -35- 1267199 作窗。 圖8展示了本發明之柱狀單元結構一實施例之截面圖，其 令如圖6及7所示，沿一字線及越過該單元陣列之兩條位元、 線產生-切口。該圖展示了用於位元線及選擇間極之 斜淺渠溝韻刻。然而視所用之處理技術而定，該渠溝可能 具有直的、垂直牆而非所示之階梯狀或傾斜牆。在★亥特： 實施例中，所示控制線設計為寬於形成每一柱狀物頂部之 控制間極的寬度。此允許兩層之間的微影未對準。與圖8之 土平面垂直之每一浮動間極的兩個側牆將面對控制線之下垂 2分’ Μ動間極至選擇閘極之麵合為代價增加了浮動間 較佳實施例。 -義上该貫施例可能並非為一 之:=動閘極電晶體8〇1及⑽及一選擇閘極電晶體⑴ 重複^ "Γ)在—實施例中為n型裝置，若需要該單位可 單:：：约:；特定實施例中，浮動閉極電晶體為多狀態 中，浮個或兩個以上位元之資料。在-實施例 儲存狀能。在“ 1曰㈣存二位元資料’其對應於八個不同 貫施例中，浮動閘極電晶體儲存四位元資 '/對應於十六個不同儲存狀態。 浮動閘極電晶體 每-浮動閑極電晶體，二一:單位。使用柱狀結構建構 晶體。渠㈣〇分離相鄰單位之 =或隙縫分離兩個浮動電 單位之單元。藉由毯覆式沉積數; 閘極層且包括多曰功， 長數層直至多晶矽_2控制 日日-控制閘極層來建構記憶體陣列區。 98060.doc -36- 1267199 接著將諸層沿第-方向蚀刻為帶，其後之另一光罩步驟藉 由使用在橫斷第一方向之第二方向上形成帶之一光罩來‘ 多種層蝕刻成個別柱狀物。通常，浮動間極來自同一處理 層，即多晶矽-1。堆疊層可稱為柱狀堆疊。 圖中所示初始層為- P型層811，其可為基板或井材料。 在浮動閘極情況中’該層亦可為n型層，且選擇閘極電晶體 為P型裝置。層811之上為一氧化物層815。因為電子可隧穿 該氧化物’所以該層有時可稱為一隧道氧化物。絕緣氧化 物815之上為一多晶矽浮動閘極層819。層819之上為一氧化 _ 物-氮化物-氧化物（0N0)層822。〇N〇層822之上為一多晶矽 -2控制閘極層825。ΟΝΟ絕緣層分離浮動閘極及控制閘極 層。控制層之上並與之相接觸的為—多晶石夕或金屬控制間 極線或控制線層829。圖8之實施例中控制間極線829之寬度 大於多晶石夕-2控制閘極825之寬度。 使用絕緣材料層覆蓋或封裝柱狀單元之所有側面。此等 絕緣層係一如氧化物層831之典型氧化物層。使用多晶矽或 金屬字線832覆蓋圍繞柱狀單元浮動閘極之封裝絕緣體的 二側面。可藉由在處理流程之各階段執行沉積或生長來 形成氧化物層。此等層之厚度在不同區域可具有實質上的 化。層832之上為一矽化物或金屬字線層836，其加強較 低之多晶矽字線層之傳導性。存在一内埋擴散區839，其為 電晶體之汲極或源極，且將為陣列之一局部位元線。擴散 · 區沿渠溝底部延伸，該等渠溝將一字線上之柱狀單元與一 相鄰字線上之柱狀單元分離。 98060.doc -37- 1267199 視情況而定，一局部互連多晶石夕層843可用於連接至擴散 839並用作位元線。此可在除BN+擴散帶之外完成，或可連 接諸多雜亂之位元線漫擴散以形成一位元線局部互連（LI) 多晶石夕。通常’局部互連多晶石夕將具有比擴散低之電阻， 且使用局部互連多晶石夕將會減小局部位元線之電阻。 在一實施例中，柱狀單元形成一三重井結構。圖9展示了 一位於P基板903上的三重井結構之實例。藉由使用一非常 咼之月b里植入來在p基板上形成一深n井9 〇 6。使用較低能量 之η井植入係在期望之1)井之側面上執行。一ρ井9〇9在11井中 形成。一η擴散區914代表用於形成一電晶體之源極或汲極 區之η+擴散。基板通常接地。三重井結構允許非零電壓連 接至局部基板（意即，内部ρ井）端子或一陣列中之記憶體單 元電晶體（例如，含有一區塊之内部？井）之子集之端子。因 為兩個ρ型區之間的11井施加適當電壓允許所有接面為無偏 壓的或為反偏壓的，所以此等非零電壓不會引起過量漏電 流出/進通用晶粒基板。當内部？井達到負電壓時η井通常接 地，且當内部ρ井升高到正電壓時11井亦將升高至同一正電 壓。 在圖6中，若兩相鄰單元幾乎相互水平地平鋪，假定二者 皆為同-字線區段之部分，則其共用同—字線。在圖6中， 若兩相鄰單元幾乎相互垂直地平铺，假定二者皆為同一局 部控制線區段之部分則苴丘用 , ，刀只I…、用冋一控制（操縱）線。在一實施 射:位於同一字線上兩個浮動閘極之間的渠溝與位於同 一位m之兩個浮動閘極之間的渠溝之間存在—差別。 98060.doc -38- 1267199 則者渠溝始終用字線層836填充。圖8中所示_渠溝在垂直 方向上之截面揭示位☆同一控制線上<兩個浮動閉極之間 的渠溝用控制線層829填充，可見如圖13中之1329與圖8之 829相同。 柱狀單元上之操作（讀取、寫入、擦除）與其它Fiash記憶 體單元-樣，如上所述。然而，柱狀結構單元提供超過習 知Flash記憶體單元之諸多優勢。 一特疋關注之一影響為兩個浮動閘極之間的寄生電容耦 合，其能夠引起讀取限界侵蝕或甚至錯誤之讀取，尤其在 多狀態實施例中。詳言之，此現象藉由讀取第一單元之浮 動閘極而發生。接著，程式化及驗證與第一單元相鄰之第 2單元。再次讀取第一單元，但因為第二單元儲存之電荷 里已變化且一些變化已電容耦合至第一單元，此時第一單 70之儲存VT已改變。可瞭解，因為其減少狀態間之分離限 :’所以儲存VT值之任一變化為不當的。此等狀態至狀態 刀離限界對於快速感應係需要的，且抗干擾及電荷得/失現 象I刀離限界之侵蝕對儲存資料之儲存期限有不利影響， 減）可罪性，且甚至可能引起資料錯誤。對於多狀態單元 而曰電各耦合特別重要，其中ντ位準壓縮至相互 限界必定較小。 ％ 且 、、口為藉由將第二單元擦除至其初始狀態此電容耦合為可 所以可能不會用術語”干擾，，來描述此現象。但是， ^干擾”可用於非可逆現象，其中與較操作相關聯之 间 導致錢或獲得實際電荷。 98060.doc -39- 1267199 導閘極之兩個相對側牆之間的其它導體或半 麵著地減少了此等兩個浮動閘極之間的電2 +^ 饶羿為猎由一下垂控制線之存在或一 τ 垂選擇閘極之存在，各飞下 動閘極隔離。 相㈤子 為減少電荷干擔· j見急，& + μ 欠見象為疋義如擦除區塊之量值，且盘 減小多種線之電阻及雷灾 .為 及電合，，己憶體陣列通常分 區段、操縱或控制線區段及魂 话丨 仪汉子綠&段。減小多種線之雷 及電容將減小此等線之 入 才間吊數，且對頊取、擦除及寫 、又具有積極影響。分割陣列指破壞很多單元之每一 ，列之多種局部線的連續性。每—分割線通常藉由一區段 選擇電晶體，及全局線而連接至陣列之外圍。 U k通彡指-非可逆現象，其巾與確定操作如程式 化擦除或甚至讀取相關聯之高壓力導致的被干擾浮動問 極吾失或獲得實際電荷。—擦除區塊為同—時間能擦除單 元之最小組。 a施例中即在利用通道擦除及在操縱（控制）線上之 車又尚負電壓的雙浮動閘極源極侧注入單元⑺fgssi)中，操 縱（控制）閘極分割必須在用於每512字線之一分割的頻率上 執仃。為將擦除區塊大小限制至一易管理之位準，此做法 為必要的。要求高電壓操縱閘極分割電晶體與其相關聯隔 離及獨立井相適應之區域將使陣列大小增加百分之2〇。更 高頻率分割，如每256列一次，將使陣列大小增加百分之 41。在該同一實施例中，每128列存在一位元線分割。每一 98060.doc -40- 1267199 位元線分割區域之寬度等於10·8個字線寬度。假定不存在 技制閘極分割，位元線分割區域則代表陣列區域之百分之 10.8/(128 + 10.8)-7.8。因為局部位元線之高電阻，所以主要 需要位元線分割。本發明在某種程度上減少了位元線分割 之需要’因此局部位元可更長。其原因在於在包括用於位 几線之局部互連多晶矽之實施例中，渠溝局部互連多晶矽 比先前技術更厚，且内埋η+之多晶矽亦可形成局部位元線 而成為局部互連多晶矽之主要補充。此外，因為柱狀單元 之經改良的程式化效率，位元線程式化電流可能小得多，修 以長:供與較長局部位元線相關聯之較大位元線電阻。較低 耘式化及讀取電流允許較多數量之單元平行操作，其又增 加了讀取及寫入之速度。 更具體言之，一例示性DFGSSI單元結構利用三重井、具 有位於位元線區段（3.775 11111)(3.775 聰/0.35 11111/字線=10.8 個字線）之間非常大的分離且控制區段（4〇.〇 um)(4〇.〇 um/0.35 inn/字線=114.3個字線）之間的甚至更大之間距的 通道擦除技術。術語”um”用於表示微米。若用於分離兩位 元線區段之區域用於記憶體單元，則該相同區域將容納額 外11個字線。每一位元線區段包括128字線。因此對於每組 128字線，消耗大約11字線有效區域以用於位元線分割。 將展示用於每512字線之延伸至控制閘極分割之同一變 量，消耗額外114字線有效區域以用於控制閘極分割。僅由 胃 於該等分割，此方式將陣列效率減少至百分之76.5。具有 單一子線擦除能力’且較低操作單元電流，位元線及控制 98060.doc -41 · 1267199 以跨越更多數量之字線。此將增 閘極區段大小都可增加 加陣列效率。 如上所述本發明之柱狀結構單元減少了浮動閘極至相鄰 子動閘極的電容轉合影響。此結果之原因為每一柱狀單元 由多晶石夕(或金屬)836圍繞。詳言之，藉由使用渠溝選擇閉 極及渠溝控制線將浮動閘極幾乎完全相互分離，柱狀結構 早兀顯者地減少了電容麵合影響（意即，浮動閘極至相鄰浮 動開極之麵合）。此方式減少了相鄰單元之間的電容麵合。 用字線及控制閘極將擦電壓傳遞至每一單元而減小擦除區 塊大：來達到此結果。以此方式，擦除操作係藉由選擇單 元之字線及其控制閘極來執行。因此單—區段之擦除及甚 至單一單元之擦除將係可能的（即，具有每單元一電晶體之 EEPROM特徵）。 在其它改良中，藉由減小分割陣列所用頻率柱狀單元技 術將顯著地增加陣列效率。藉由減少-些干擾機制，且使 此外，藉由傳遞擦除電壓通過操縱線（控制閘極升至大約 -12伏特）及字線（選擇閘極升至大約-15伏特），柱狀結構單 元允許單一字線，或甚至單一單元通道擦除。 應注意，因為線越長則單元暴露於干擾情形越多，所以 實際上線越長則干擾機會越大。若一局部線為64單元長則 每次程式化一單元，其它63單元暴露於位元線及控制線程 式干擾情形。 操作選擇閘極電壓越高，在未選擇列之亞臨限電流及選 擇列之電流之間產生的差越大。此減少了程式干擾、讀取 98060.doc •42- 1267199 干擾及由未選擇列之漏電流引起的讀取錯誤。 柱狀結構單元具有限制在浮動閘極頂部之ΟΝΟ堆疊之氮 化物層，且因此不會到達接近通道區域之任一處。此方式 將改良單元耐久性及降低氮化物-氧化物介面普遍之電荷 捕集。在柱狀單元中此捕集現象限制在浮動閘極及0Ν0層 之頂部，不會到達接近通道區域之任一處，其中其捕集傾 向可能影響浮動閘極或選擇閘極電晶體之特徵。藉由消除 耘式化或擦除期間電荷傳送發生的絕緣體區域中氮化物層 之存在’亦減少了 VT鬆馳效應。 柱狀堆疊受益於會增加通道/隧道絕緣體品質、可靠性及 循環耐久的自我對準（意即，多晶矽_丨及多晶矽_2堆疊至渠 溝）處理。一些製造技術描述如下。 對於柱狀結構單元，通道邊緣受益於稍微較厚之氧化 物’將傳導轉移至通道中心，且遠離邊緣。因為邊緣承受 機械應力，且因此具有較輕之缺陷/捕集密度，所以此會降 低裝置雜訊。此等捕集、捕集之不穩定行為及釋放電荷可 成為顯著雜訊源。 柱狀結構單元之另 稽田接近法線角（意即7妖 ㈣度或垂直）之電子衝擊來提供比標準源極側注入更高 量值之程式化效率。電流或電子路徑由箭頭記號⑸指示。 箭頭記號855展示了自源極至沒極電子流路徑。當源極859 在如〇伏特時，汲極857在如5伏特。當電子自源極流向汲極 時’一小百分比將注入浮動閘極（如箭頭記號請所指示）， 其接近通道閘極絕緣體介面之法線角。注入發生在盥一選 98060.doc -43· 1267199 擇閘極相鄰之浮動閘極之一側面處，且在一對浮動閘極中 罪近程式之汲極之該浮動閘極上。且程式化之汲極為具有 較高電壓之位元線。在注入點處之源極至汲極電子電流路 徑幾乎標準地定向至通道氧化物介面。因此，轉移少數幸 運電子越過氧化物進入浮動閘極不需要散射事件，實情 為，電子之動力已在幫助其穿透氧化物能量阻礙之方向 上，以上升至將更有效地指引電子穿過通道氧化物阻礙及 進入洋動閘極之彈道注入情形，此應使得程式化更有效。 彎曲通道在源極側電子注入點導致si/Si〇2介面上法線（垂 直）或接近法線之電子衝擊。 電子流入浮動閘極之角視柱狀物或渠溝之側牆之層級而 疋。该角將與渠溝側牆角相同。舉例而言，對於9〇度之渠 溝膽’進入浮動閘極之電子流角亦將為9〇度或更小。對於 85度之渠溝牆，進入浮動閘極之電子流角亦將為％度或更 小。對於80度之渠溝牆，進入浮動閘極之電子流角亦將為 80度或更小。對於75度之渠溝牆，進入浮動閘極之電子流 角亦將為7 5度或更小。 藉由使用熱電子之初始動力迫使其穿過Si/Si〇2障壁源極 側注入程式化效率顯著增加（甚至可能為一千倍）。此結構允 許電子以接近法線角撞擊表面，與依賴散射向si/si〇2介面 轉移少數幸運電子相反。電子注入Si/si〇2之”幸運電子，，模 型之更多討論可在 c. Hu之”Lucky electron model of hot electron emission” IEEE IEDM Tech· Dig·，22 頁（1979)中看 到’其以引用的方式倂入本文中。因為程式化時間及電流 98060.doc -44- 1267199 減少’改良之效率轉譯為更快程式化、更多電位平行、較 少功率消耗及較小程式干擾。 視基板摻雜密度及操作電壓而定，程式化期間可形成延 伸耗▲ d &延伸孝毛盡區沿浮冑閑極長度延伸寿呈式化注入 電流’與將其集中在靠近選擇閘極之-小區域相反。因為 八可肖b以私式化效率之小降級為代價來增加單元耐久性， 所以此可能為良好影響。 若操作字線程式化電壓與操作字線讀取電壓不同，則字 線RC時間巾數必須小，以使得對於字線程式代及驗證間之 電壓快速變化成為可能。為減少雜訊，低rc時間常數亦有 助於母次f買取或驗證期間字線電壓多次快速變化，如題為 ifNoise Reduction Technique for Transistors and Small vices Utilizing an Episodic Agitation，”之 2002年 1 月 18 日申請之美國專财請㈣讓52,924號所述，該案以引用 的方式倂入本文中。程式化或擦除操作期間為提供耦合至 、序動閘極之電壓的有效部分’ f要非常高的操作字線電 壓。因此需要-高選擇閘極耦合比率。高選擇閘極耦合比 率允U午子線接苔控制線作為提供有助於減少雜訊影響之授 拌刺激之電極的作用。因為在任一給定時間正在被讀取或 驗證之數千單元屬於一個或最多少數個字線，所以自功率 消耗之觀點起見，僅向少數字線提供高電壓及高頻率攪拌 刺激係可行的，其中藉由控制線傳遞攪拌刺激需要數千控 制線，以快速為每一單一驗證操作產生多個伏特之數個轉 化。藉由控制線傳遞攪拌刺激之相關聯功率消耗係禁止的。 98060.doc -45- 1267199 實施例中，圖18及19所展示之__實例，藉由允許一 S引下4與上。P 4擇閘極間之穿隧之薄隧道氧化物來將每 一選擇閘極之下部部分（面對通道部分）自選擇閘極上部部 ^面對浮動閘極部分）分離。以此方式，並非所有字線用於 程式化之電壓脈衝轉移至下部選擇閘極。此允許上部選擇 閘極向-給定字線上之浮動閉極提供一較高通用模式搞合 電£以將δ亥等上部選擇閘極帶至最低臨限狀態之程式化 開始而4擇閘極之下部部分在允許更高效率源極側彈道 注入之較低電壓。 可此在母-早π基礎上唯—受控之—些架構中的控制間 極電壓將提供保持之耦合以允許在每-行基礎上的資料依 賴私式化同4，下部選擇閘極在較低電壓下操作，使得 2電壓稍微高於選擇閘極電晶體之臨限值。以此方式，過 s L擇閘極電屢不抑制源極側注人。將控制下部及上部 選擇閘極之間的指引穿隨電阻，使得在對應-或多個程i 化脈衝之短時間範圍内不會發生顯著數量之穿隨。但是， 在-區段程式及另一區段程式化之間過長時間範圍内，可 能已充電之下部選擇閘極可進行放電。 或者’沿選擇閘極柱狀物之垂直軸集中之一變化的摻雜 劑可提供一些靜雷雷# i ·、，4 y f β , ^ —電電位差以達到同一目的，而無需使用隧 道氧化物分離上部及下部選擇閘極。 另方法為將選擇閘極臨限值提高至在電壓高至6伏特 至^伏特時源極側注入將為可能且有效之程度。程式化開始 所需之其餘通用模式浮動閘極電壓將必須由控制閘極提 98060.doc -46- 1267199 供。 在另一實施例中，使用選擇閘極多晶矽對選擇閘極空腔 進行之部分填充，及接著在浮動閘極側面進行之氧化蝕刻 可用方、產生雙厚度選擇閘極氧化物。面對通道之選擇閘極 氧化物可處理為厚於面對浮動閘極之選擇閘極氧化物。以 此方式，與最佳彈道源極側注入程式化一致之較低選擇閉 極電壓（如6伏特）可將一足夠高的電壓耦合至浮動閘極，該 足夠高的電壓連同控制閘極電壓允許程式化至最高所要 VT。 圖1〇展示了柱狀結構單元之沿—字線避過那越過兩條位 :線之柱狀單元之另一截面’其中對於兩個相鄰單元而 吕，與位於同一選擇閘極兩側之每對控帝】閑極線相比，位 於同一位兀線兩側之每對控制閘極線設計為更加靠近。此 實施例與圖8中之實施例類似。兩個實施例之間的差別在於 控制閘極線對比相鄰之對更靠近。圖1〇展示了形成選擇閘 極及多晶矽4字線之兩種選擇。如立體圖形所示一選擇為將 多晶石夕4浮動閘極定形為位元線之上隔離之浮動閘極，且另 -選擇為分兩步沉積多晶矽4以形成點線輪麻聊及 屬。應注意，若使用此實施例，純刻選擇閘極材料步 驟期間應注意在兩個字線之間的間隔中完全触刻凹角 (reentrant)選擇閘極材料，而不留下將會短路相鄰字線之縱 梁。可能必須使用各向異性、垂直電衆蚀刻及各向同性濕 式蝕刻之組合以保證對此縱梁之抑制。 圖11展不了柱狀結構單元之沿—字線並越過兩條位元線 98060.doc -47- 1267199 之柱狀單元之另一截面，其中控制閘極線之寬度小於控制 問極之寬度，此允許未對準邊緣等於控制閘極寬度之一半 減去控制線寬度。此實施例與圖8中實施例類似。一儲存元 件之選擇閘極由箭頭1115指示。應注意控制閘極線層1129 之寬度1118小於多晶矽-2控制閘極1125之寬度1124。對於圖 8中之結構而言，反之亦然。 圖12展示了柱狀結構單元沿一字線並越過兩條位元線之 另一橫截，其與圖11類似，但無局部互連多晶石夕。 此實施例與圖11中實施例類似。在此實施例中，局部互 連多晶矽並未如圖11所示用於位元線。 圖13展示了柱狀結構單元之實施例的沿一控制線並越過 數個字線之一截面。此截面係關於本發明之柱狀單元的諸 多前述實施例，其中沿控制線、平行於位元線且越過字線 及此單元之陣列長度而產生一切口。在P井或p基板中形成 該結構。在柱狀堆中，在P井或p基板、多晶矽_丨浮動閘極 1315、ΟΝΟ層13 19及多晶矽-2控制閘極1325上存在一通道 絕緣體（即，諸多實施例之隧道氧化物）丨3丨〇。·一多晶矽或金 屬控制閘極線1329接觸控制閘極。此線沿控制閘極頂部行 進、與其接觸，且向下彎曲進入分離相鄰柱狀物之隔離渠 溝之深度部分。控制閘極線上方為絕緣體1333，且絕緣體 1333上方為一多晶矽或金屬字線1336。在柱狀結構之一 側，絕緣體1340將堆疊之層與控制閘極線1329分離。絕緣 體1337填充字線之間的間隔。 圖14展示了柱狀結構單元之另一實施例的沿一字線並越 98060.doc -48- 1267199 過兩位元線之一截面，其中選擇閘極不加寬兩相鄰多晶矽 -2控制閘極之間的間隔。除多晶矽選擇閘極不在兩個分離 階段中沉積外，此實施例與圖8之實施例類似。在此實施例 中不存在凹角多晶石夕-3拐角，減少了將使得相鄰字線相互 短路之多晶矽縱梁的電位。此實施例之缺點為減少了選擇 閘極至浮動閘極之耗合。 圖15展示了柱狀結構單元之另—實施例的沿—字線並越 過一位元線之一截面，其中柱狀物之側牆為垂直的且不存 在局部互連多晶#。在此圖巾’局部互連多晶⑪不存在或 未使用。此實施例具有在每一側上均具有垂直牆之柱狀物。 圖16展示了柱狀結構單元之另—實施例的沿—字線並越 過一位元線之一截面，其與圖15類似，其中選擇電晶體之 閘極包含-多晶碎層’且此等隔離之選擇問極柱狀物賴後 沿字線方向互相連接，以形成使用—金屬I或稍後可被石夕 化之另-多晶@層的字線。選擇閘極及字線在兩個不同層 上建構。除金屬字線不在渠溝中走線而是與多晶石夕選擇問 極柱狀物接觸外，此組態與圖15類似。 圖17展示了柱狀結構單元之彼等實施例的沿一控制線並 越過三條字線之一截面，其具有包括圖15、16、18及19之 實施例的垂直柱狀/渠溝牆。此為圖15、16、18或19之切面。 / 18展^ 了具有—額外新特徵之—垂直渠溝或柱狀牆實 轭例，其由一將下部多晶矽選擇閘極與上部多晶矽選擇閘 極分離之薄隧道絕緣體組成^此隧道障壁之厚度在〇.5打爪 至4 nm之範圍内，使得允許直接穿隨方法中之穿隨。此特 98060.doc -49- 1267199 徵之目的為當字線電壓快速傾斜上升至程式化字線電壓時 允許上部多晶石夕選擇閘極之瞬間電壓高於下部多晶石夕選擇 閘極之瞬間電壓。在每一字線程式化脈衝之早期，上部選 擇閘極將達到-非常高的㈣，將一顯著電_合至㈣ 擇字線上之浮動閉極，其中下部選擇間極多晶石夕將在—較 低電塵，該較低電壓對於更有效的源極側彈道注入係理想 的。將上部與下部選擇閘極分離之絕緣體的穿隨電阻及電 容必須如此：在兩個連續程式化脈衝之間的時間間隔中， 下部選擇閘極電漫與極可能為零伏特之内部脈衝字、 _ 重新平衡。使用此特徵將提高對具有一過度高的選擇間極 :電[之要求’ 5亥過度高的選擇閘極臨限電壓將允許在 較高選擇閘極程式化操作電塵上的有效彈道源極側注二。 =此提高之限制下，能夠減少選擇閘極與浮動閘極之間的 體之厚度，而此厚度在多數實施例中與通道與選擇閘 j之間的絕緣體厚度相同，藉此增加了選擇閘極至浮動 極之耦合比率。 為不了 一與圖18之實施例類似的實施例，其中差別 化^部多晶石夕字線形成一可使用另一金屬層或石夕 口強之連續字線，而在圖18t上部選擇閘極多晶石夕形 ==柱狀物，其接著必須使用如連接柱狀物以形成 屬層之—額外沉積層來將其沿字線方向連接。 製造本發明之柱狀結構單元之兩個實例處理流 且，諸多^存在Γ多變化且諸多其它隸亦為可能的。 布夕步驟之順序可互換。 98060.doc -50- 1267199 二矛u田述如下。在流程丨中，在位元線與選擇閘極蝕刻 之前執行沿字線之隔離蝕刻。 步驟1:執行可選之三重井植入及陣列區域中之退火，或 使用光阻遮罩記憶體陣列以避免在三重井中建置記憶體陣 執行 ▲植入以設定浮動閘極之臨限值。 、y 生長薄隨道氧化物，其在整個陣列區域之厚产 為大約8奈米至大約10奈米。 又 m ·>冗積多晶石夕（多曰曰曰石夕·υ層且將n型摻雜劑植入其 二i::摻雜多晶矽-ι層。多晶矽-ι厚度將影響控制閘極 二擇甲 1極之搞合比率。通常，多晶石夕i越厚，則此等搞合 比率越大。 步驟4a .接著在多晶石夕-1層上生長一5奈米至6奈米之氧 =層、。接著沉積5奈米至6奈米之氮化物層。接著將氮化 乳化以產生一5奈米至7奈米之氧化物。此完成了 ΟΝΟ。 ΟΝΟ之任—層或兩層氧化物均可為沉積而非生長的。食生 =化Γ可減少熱預算。若沉積氧化物，則高溫度氧 化物稠化作用可改良氧化物品質。每—氧化物亦可由多個 沉積層及生長層組成。 V驟4b ·或者，可使用單—生長或沉積之氧化物層 兩者來代替ΟΝΟ。 步驟5:現在整個陣列區域沉積-多晶石夕-2層。多晶石夕_2 層可被植入或原位摻雜。 步驟6:沉積一中止敍刻氮化物層。直到此點，所有生長、 植入及沉積均為毯覆式形式。在晶圓平面中無變化特徵。 98060.doc 51 1267199 步驟7 ·現執行-微影步驟以界定不同字線上單元之間的 隔離。此光罩由字線方向上之帶組成。 步驟8: -在遇到的多種層上執行之钱刻步驟之序列產生 進入基板大約200奈米i大約4〇〇奈米深度之隔離渠溝。 步驟9a :彳在此點執行植入以提高隔離區域底部及/或側 牆之VT。步驟9a係可選的且可跳過。 步驟9b :跳過9a。
步驟10:沉積-厚氧化物層以完全填充渠溝，且接著^ 刻或拋光背面以將隔離氧化物留在渠溝中。 步驟11 :執行-微影韻刻步驟，以在多種層中將淺渠3 蝕刻進矽基板200奈米至4〇〇奈米之深度。此等渠溝為沿七 元線方向之長帶。對於陣列中個位元線而言，將存^ 2*N+1個帶。將處理包括第—及最後之帶的所有奇數帶以开 成位元線。將處理偶數帶以在凹陷腔中形成選擇閑極。
步驟12 :位元線區域（位元線帶與隔離氧化物帶相交之這 :)上方之隔離氧化物必須在内埋n+植A之前向下蝕刻。 露出矽。若步驟8之隔離蝕刻深於步驟丨丨之位元線/選擇保 極姓刻，則每-位元線將由—内埋㈣表面組成，該内^ n+石夕表面在其沿位元線方向經過單元至單元時往復弯曲。 若步驟8及11之兩次钮刻進人石夕基板相同深度，則位: 會往復彎曲。 、 步驟13a··執行一熱氧化處理以在晶圓上生長一犧牲氧化 物，或跳過步驟13a。 步驟13b ··跳過步.驟i3a。 98060.doc -52- 1267199 步驟14 a :使用選擇閘極ν τ植入將整個晶圓植入。此亦包 括傾斜植入以用於摻雜選擇閘極側牆。步驟i4a係可選的且 可跳過。 步驟14b ··跳過步驟14a。 v驟15 a ·生長一薄氣化物。此步驟可跳過。 步驟15b ··跳過步驟15a。 步驟16··形成Flash單元之源極/汲極，及沿位元線之連通 性，偶數帶使用光阻覆蓋，而奇數帶使用石申（As)或填（p)或 兩者來植人，以形成讲擴散^斜植人將摻雜位元線渠溝 之側牆。 ▲步驟17a:位元線可使用一可選局部互連多晶石夕層加強， -亥可選局部互連多晶㈣在植人、微影及㈣後將僅保持 在位元線渠溝帶中。局部互連多晶石夕可能為不必要的，且 很可能僅增加處理複雜性。若不包括局部互連，則必須首 先钱刻掉覆蓋位元線區域之犧牲氧化物。此步驟可跳過。 步驟17b :跳過步驟17&。 步驟18a :若選擇步驟14a，則進入步驟19。 步驟18b:若選擇步驟14b，則執行一微影步驟以覆蓋奇 數位元線帶。植入偶數帶（選擇閘極帶）以調節選擇閑極臨限 值。 步驟19 :需要-蝕刻步驟來蝕刻控制閘極上之氮化物， 以暴露多晶矽-2控制閘極。 步驟20:必須生長或沉積或使用兩種方 線與浮動閉極分離之氧化物。此氧化物可能為一： 98060.doc -53- 1267199 問極之間最大電壓差 式，且其厚度由關於浮動閘極與控制 的可靠性考量所控制。 二驟二沉積、圖案化及蚀刻多晶”金屬層以剩下窄 :線=乍帶藉由連接至控制（操縱別極而形成操縱線。操 緘線在與位元線相同之方向上走線。 步驟㈣刻覆蓋晶圓之暴露之氧化物 選擇閘極區域之氧化物。若不 伋盍 万个如此做而疋生長額外氧化 :則選擇閘極氧化物作為厚於將操縱線與選擇閘極分離 之氧化物結束，而需要之情形為一相反情形。 步驟23 :在晶圓上生長或沉積氧化物，或兩者均進行， 以形成較厚選擇問極氧化物，連同將操縱線及位元線與選 擇間極分離之氧化m管高摻雜位元線區域具有較 快氧化物生長率，但是位元線至字線之分離氧化物仍不足 夠厚，則必須生長或沉積較厚氧化物，或兩均進行。且需 要一 Ik後之遮罩步驟以僅使選擇閘極氧化物變薄。需要任 一處的厚度為自大約15奈米至大約30奈米之相對較厚之選 擇閘極氧化物以支持選擇閘極之高操作電壓。 步驟24 :現沉積、遮罩及蝕刻選擇閘極多晶矽。可矽化 此多晶矽層以減小字線電阻。 步驟25 ··沉積一氧化物層並拋光或蝕刻背面，以在金屬 化之前平面化記憶體陣列。習知半導體金屬化技術可用於 完成該處理。 應注意’在多晶石夕2沉積後，記憶體陣列具有毯覆式均勻 性，其提供下列優勢。此將ΟΝΟ之氮化物層限制至浮動閘 98060.doc -54- 1267199 極頂部’使所有氮化物與選擇間極或浮動閘 安全距離。處理均勾性及包括隧 '、持- :氧化物)的品質將得以改良。通道絕緣二 八允。午更均勾之擦除特徵。通㈣道氧化物之傳莫 二=’其增加了記憶體程式化/擦除之猶環耐久: ==除單元ντ之分佈。在柱狀單元中，淺隔離: 冓^丁於子線且將一字線與一相鄰字線分離，因此同 兀線上之兩個相鄰單元藉由一渠溝而相互分離。
=2描述如下。在流程2中，在沿字線之隔離㈣之前 執仃位元線及選擇閘極钮刻。 步驟1至6:與上述流程1之步驟1至6相同。
步驟7··執行—微影步驟以在多種層將淺渠溝㈣進石夕基 2約2〇0奈米至大約_奈米之深度。此等渠溝為沿位元 之長▼。對於陣列中之_位元線而言，將存在 、N :個帶。將處理包括第一及最後之帶的所有奇數帶以形 成位7L線。將處理偶數帶以在凹陷腔中形成選擇問極。 步驟8a ·執行一熱氧化處理，以在晶圓上生長一 化物，或可跳過此步驟。 虱 步驟8b :跳過步驟8a。 v驟9a ·使用選擇閘極ντ植入來植入整個晶圓。此亦包 斜植入以用於摻雜選擇閘極側牆。可跳過此步驟。 步驟9b :跳過步驟9a。 步驟10 :形成Flash單元之源極/汲極，及沿位元線之連通 ^，偶數帶使用光阻覆蓋，而奇數帶使用砷（As)或磷（P)或 98060.doc -55- 1267199 兩者來植入，以形成N+擴散。傾斜植入將摻雜位元線渠溝 之側牆。 η / :若選擇步驟9a，則進入步驟12。 :若選擇步驟9b，則執行一微影步驟以覆蓋奇數 植入偶數帶（選擇閘極帶）以調節選擇閘極臨限 步驟11a 步驟lib 位元線帶< 值。 步驟12:沉積一厚氧化物層以完全填充渠溝，且接著蝕 刻或拋光背面以將隔離氧化物留在渠溝中。 步驟13:執行一微影步驟以界定不同字線上單元之間的 隔離。此光罩包括字線方向上之帶。 步驟14 : 一在遇到的多種層上執行之蝕刻步驟序列產生 進入基板大約200奈米至大約400奈米深度之隔離渠溝。隔 離渠溝不能比B N+植入或將B N+位元線切成隔離片之隔離 渠溝的深度更深。 步驟15a:可在此點上執行一植入以提高隔離區域之底部 或側牆’或兩者之VT。可跳過此步驟。 步驟15b :跳過步驟i5a。 步驟16 ··蝕刻氧化物以將其自渠溝完全移除。 步驟17至結束：與上述流程丨之步驟19至結束相同。 應注意在本發明之技術中，使用毯覆式沉積及步驟直至 多晶矽-2沉積，在此點蝕刻可開始發生。 應提及用於全局位元線之全局金屬線、用於全局控制線 之全局金屬線（通常為一不同金屬層）、位元線分割及位元線 區段選擇電晶體、控制線區段（在一些實施例中與位元線區 98060.doc -56- 1267199 段大小不同）及控制線區段選擇電晶體。為減小字線電阻， 可使用上述金屬層之一者或可能一新的金屬層以緊固字 線0
表1A
(CCCSA) 陣列端子 讀取/驗 證4L& 11R 讀取/驗 證4R& 13L 讀取/驗 證5L& 12R 讀取/驗 證5R& 14L 程式化/ 恢復 4L&11R 程式化/ 恢復 4R&13L 程式化/ 恢復 5L&12R 程式化/ 恢復 5R&14L 單一字線 擦除 5L&R& 12L&R 區塊擦除 5L&R&12L &R BLO DNR SNR DNR SNR SNP DNP SNP DNP BLIE BLIE BL1 DNR SNR DNR SNR SNP DNP SNP DNP BLIE BLIE BL2 DINR SNR DNR SNR SNP DNP SNP DNP BLIE BLIE BL3 DR SNR DINR SNR SP DNP SNP DNP BLIE BLIE BL4 SR SR DR SNR DP DP SP DNP BLIE BLIE BL5 SNR DR SR SR DNP SP DP DP BLE BLE BL6 SNR DINR SNR DR DNP SNP DNP SP BLIE BLIE BL7 SNR DNR SNR DINR DNP SNP DNP SNP BLIE BLIE BL8 SNR DNR SNR DNR DNP SNP DNP SNP BLIE BLIE BL9 SNR DNR SNR DNR DNP SNP DNP SNP BLIE BLIE BL10 SNR DNR SNR DNR DNP SNP DNP SNP BLIE BLIE BL11 SR DINR SNR DNR DP SNP DNP SNP BLIE BLIE BL12 DR DR SR DINR SP SP DP SNP BLE BLE BL13 DINR SR DR DR SNP DP SP SP BLIE BLIE BL14 DNR SNR DINR SR SNP DNP SNP DP BLIE BLIE BL15 DNR SNR DNR SNR SNP DNP SNP DNP BLIE BLIE 57- 98060.doc 1267199
表IB
(CCCSA) 陣列端子 讀取/ 驗證 4L&11R 讀取/ 驗證 4R&13L 讀取/ 驗證 5L&12R 讀取/ 驗證 5R&14L 程式化/ 恢復 4L&11R 程式化/ 恢復 4R&13L 程式化/ 恢復 5L&12R 程式化/ 恢復 5R&14L 單一字線 擦除 5L&R& 12L&R 區塊擦除 5L&R&12L &R CLP0 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP1 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP2 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP3 TGR CGIR CGIR CGIR TGP CGIP CGIP CGIP CGIE CGIE CLP4 CGR CGR TGR CGIR CGP CGP TGP CGIP CGIE CGIE CLP5 CGIR TGR CGR CGR CGIP TGP CGP CGP CGE CGE CLP6 CGIR CGIR CGIR TGR CGIP CGIP CGIP TGP CGIE CGIE CLP7 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP8 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP9 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP 10 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE CLP 11 CGR CGIR CGIR CGIR CGP CGIP CGIP CGIP CGIE CGIE CLP12 TGR TGR CGR CGIR TGP TGP CGP CGIP CGE CGE CLP13 CGIR CGR TGR TGR CGIP CGP TGP TGP CGIE CGIE CLP14 CGIR CGIR CGIR CGR CGIP CGIP CGIP CGP CGIE CGIE CLP15 CGIR CGIR CGIR CGIR CGIP CGIP CGIP CGIP CGIE CGIE SWL WR WR WR WR WP WP WP WP WE WE NSWL OWR OWR OWR OWR OWP OWP OWP OWP OWE OWE p井 PWR PWR PWR PWR PWP PWP PWP PWP PWE PWE N井 NWR NWR NWR NWR NWP NWP NWP NWP NWE NWE 上述表 1A及 1B展示了 Cell-by_Cell Conditional Steering Architecture(CCCSA)之偏壓條件之一例示性設定。存在用 於操作CCCSA型陣列之諸多選擇。上表僅反映少數可能之 變化。BL 0至BL 15代表16條位元線。陣列具有諸多位元 線，但在表1之特定實施例中存在具有一 1 6位元線週期之單 元操作週期，因此位元線16、32、48等等將與BL 0具有相 同操作條件。CLP 0至CLP 15為16個控制線對。CLP 0為圍 繞BL 0之一對局部控制閘極線，等等。 兩個浮動閘極記憶體單元係沿任一單一字線，且位於每 一位元線兩側，一在位元線左（L)側而另一在位元線右（R) -58 - 98060.doc 1267199 側，其中每一浮動間極記憶體單元位於一控制線之 過此等兩個浮動閘極之兩條控制線在每一區段末端併入二 局部控制線對。此控制線對作為—單—電極操作。相同之 週d 16應用於控制線對，使得控制線對1 6、％、μ等 與CLP 〇具有相同操作條件。 ： 、SWL代表-用於給定操作之已選擇字線或字線。對於程 式化及讀取操作，每—局部區段僅選擇-字線。但對於區 塊擦除操作’為擦除整個區塊可選擇—局部區段中之所有 字線。NSWL代表未選擇至字線或字線。p井代表在三重井 中建置之一陣列之内部p_井。若記憶體陣列不建置在三重 井中則表13之？井列係指在所有操作期間其電壓ντ必須 為零的整個陣列之基板端子。當陣列建置在三重井中時Ν 井係指記憶體陣列之Ν-井端子。汲極端子始終係指在高於 源極鳊子之電壓處操作的位元線。電子流將始終自源極至 沒極。 表1Α及1Β經排列，使得每一列代表施加至陣列之特定端 子的偏壓，且每一行代表一特定例示性操作。表1A及1B主 體中之條目為將在其後之線中解釋的偏壓條件之名稱。每 一名稱之最後字母代表操作：&代表讀取/驗證操作、p代表 程式化操作，且E代表擦除操作。811代表用於讀取之源極， 其通常接地。DR代表用於使用一比預充電電壓低在[〇 〇5 ν， 〇-8 V]範圍内之值的感應解扣點來讀取之汲極，該汲極通常 動態地預充電至[0.4 V，ι·5 V]範圍内之值。解扣點將必須高 於SR電壓。DNR代表用於讀取之相鄰汲極，其等於dr或為 98060.doc -59- 1267199 DR與SR預充電電壓之間的一中間值。 _ inRR表用於讀取之直接相鄰汲極，其通常與DNR有相 同值仁在一些實施例中其可具有與DNR不同之值。SNR 代表用於靖取之相鄰源極且通常與sr之接地偏壓相同。Μ 代表耘式化期間之源極，在一較佳實施例中其偏壓由一吸 收在[100 ηΑ，1〇〇〇 ηΑ]範圍内之電流的恆定電流吸收端所 控制。為保持^吸收電流，此電流吸收端強加至源極之 動態變化電壓通常在[G.3V，2.GV]之範圍内。 P代表耘式化期間之汲極，且其在[3.2 V，ό·5 V]範圍。 ΝΡ代表耘式化期間之相鄰源極，其通常接地。DNp代表程 式化期間之相鄰汲極。DNp電壓通常為Dp值之一半。 代表位元線擦除電壓，其仲G V，2G v]之範圍内。bue 代表^元線抑制擦除電壓，其通常為〇 〇 v。cgr代表控制 甲巧極”貝取電壓’其值視被讀取單元之狀態而定。TGR代表 轉移閘極讀取電壓，其值在[6〇兄8〇¥]之範圍内。簡 代表控制閘極隔離電壓，為抑制虛擬接地陣列中的電流潛 通路其值在[-3.0V，0.0]之範圍内。 CGP代表控制閘極程式化電壓，其值在[2 〇 ν, ΐ2 〇 ν]之 範圍内。此電壓通常為自—程式化脈衝至下—個之階梯情 形。TGP代表程式化期間的轉移閘極，其範圍為[6()，8〇]。 CGIP代表程式化期間之控制閘極隔離，其在㈠乂 〇 〇 ν] 範圍内。CGE代表擦除期間的控制閘極，其在[_ι〇 〇 v，_25 〇 V]範圍内。 匚⑽代表控制閘極抑制擦除，且其在擦除期間字線接地 98060.doc -60- 1267199 之情況下為零伏特，或在擦除期間向選擇之字線施加一負 電壓時為在[5.ον，12·ον]範圍内之一正電麼。魏為讀取期 間字線電壓，其視選擇閘極臨限電《而定在Π.0 V，！〇.〇 V] 之範圍内。卿代表選擇閘極程式化電塵，其視選擇閑極臨 限^壓而定M1V’1(h()v]之範圍内’且在用於最有效源極 側彈道注入之選擇閉極程式化電I最佳值處。胸代表字線 仏除電壓其為零或對於已選擇擦除之彼等字線為在[巧.〇 V，-12.0 V]之範圍内之一負值。 0WR代表讀取期間的其它字線。此等未選擇之字線通常 接地。_代表程式化期間的其它字線。此等未選擇之字 線通常接地。0WE代表擦除㈣的其它字線。·制擦除， 此等未選擇字線將為在[G G V，1G G V]之範圍内之一電壓。 PWR代表讀取期間〇井電屡，其通常為零。清代表程式 化期間之P井電昼，其通常為零。PWE代表擦除期間之p井 電廢’其通常為零’但在一些實施例中，此電堡可為一負 值以幫助電子穿隧進入通道。 、 NWR代表讀取期間井電塵，其通常為零。代表 程式化期間之N井電塵，其通常為零。議代表擦除期間 之N井電塵’其通常為零’但在一些實施例中此電壓可與 PWE在同-負值’使得p井不會正向偏壓至n井接面。 表2描述用於Commonly加彻八池⑽ CDSA)之偏壓。 98060.doc -61 - 1267199 表2
(CDSA)陣 列端子 讀取/ 驗證1L 讀取/ 驗證1R 讀取/ 驗證2L 讀取/驗 證2R 程式化/ 恢復 1L&1R 程式化/ 恢復 2L&2R 程式化/ 恢復 1R 程式化/ 恢復 2L 單一字線擦 除 1L&R 區塊擦除 1L&R BL0 DR SNR DNR DNR SP/LO SNP LO SNP BLIE BLIE BL1 SR SR DR SNR DP SP/LO DP SP/LO BLE BLE BL2 SNR DR SR SR SP/LO DP SP/LO DP BLIE BLIE BL3 DNR DNR SNR DR SNP SP/LO SNP LO BLIE BLIE CLP0 TGR CGIR CGIR CGIR TGP CGIP TGP/LO CGIP CGIE CGIE CLP1 CGR CGR TGR CGIR CGP TGP CGP TGP CGE CGE CLP2 CGIR TGR CGR CGR TGP CGP TGP CGP CGIE CGIE CLP3 CGIR CGIR CGIR TGR CGIP TGP CGIP TGP/LO CGIE CGIE SWL WR WR WR WR WP WP WP WP WE WE NSWL OWR OWR OWR OWR OWP OWP OWP OWP OWE OWE p井 PWR PWR PWR PWR PWP PWP PWP PWP PWE PWE N井 NWR NWR NWR NWR NWP NWP NWP NWP NWE NWE 表 2描述用於 Commonly Driven Steering Architecture(或 CDSA)之偏壓。以下描述CDSA架構及CCCSA架構之間的一 些差別。陣列操作具有一 4位元線週期，使得位元線4、8、 12,…將與BL0具有相同操作電壓。為抑制進一步程式化， 藉由將其對應程式化源極電壓提高至一在[IV，2.5V]之範 圍内的電壓來達成已驗證其各自目標臨限VT的單元之封 鎖（Locking out)(LO)。當在單一單元上執行與在橫跨一位元 線之單元對上執行之寫入操作相反的寫入操作時，並未被 程式化之側具有為零之轉移閘極電壓。或者，其可具有一 TGP電壓，且依賴提高之源極電壓而保持單元不被程式化。 為說明及描述之目之已展示了本發明之說明。其無意於 窮舉本發明或將本發明限制於精確形式之描述，且根據上 述教示諸多修改及變化係可能的。為最好的解釋本發明之 原則及其實際應用而選擇並描述了該等實施例。此描述將 -62- 98060.doc 1267199 使传/、他沾悉此項技術者能夠以多種實施例及使用適合一 特疋用途的多種修改來最好地利用及實踐本發明。本發明 之範圍由下列申請專利範圍界定。 【圖式簡單說明】 圖1大致展示了 一電子系統，其中可能倂入本發明之多種 態樣。 圖2展示了一NOR Flash單元之圖示。 圖3展示了 NAND Flash單元之一圖示。 圖4展示了 NAnd記憶體單元之一陣列。 圖5展示了一浮動閘極記憶體單元。 圖6展二了一浮動閘極源極側注入（DFGSSI)Flash記憶體 單元或雙浮動閘極源極側注入（DFGSSI)Flash記憶體單元 之一陣列。 圖7展示了本發明之儲存元件之一布局。 圖8展示了柱狀結構單元之一實施例的越過一位元線之 截面，其中沿一字線越過單元陣列之兩條位元線產生一切 Ο 〇 圖9展示了一三重井結構。 圖10展示了柱狀結構單元之沿一字線越過兩條位元線之 另截面’其中對於兩相鄰單元，與位於同一選擇閘極兩 側之每對控制閘極線相比較，位於同一位元線兩侧之每對 控制閘極線較靠近。 圖11展示了柱狀結構單元之沿一字線越過兩條位元線之 另一截面，其中控制閘極線之寬度小於控制閘極之寬度， 98060.doc 1267199 此允許-未對準限界等於控制閘極寬度之一半減去控制線 寬度。 圖12展不了柱狀結構單元之沿一字線越過兩條位元線之 戴面，其與圖11類似，但無局部互連多晶石夕。 圖13展示了柱狀結構單元之_實施例的沿一控制線及越 過數個字線之一截面。 圖14展不了柱狀結構單元之另一實施例的沿一字線及越 =兩條位7G線之一橫截面，其中選擇閘極不加寬兩個相鄰 夕晶石夕2控制閘極之間的間隔。 圖15展示了柱狀結構單元之另一實施例的沿一字線及越 過一位元線之一截面，其中柱狀物之側牆為垂直的且不存 在局部互連多晶石夕。 圖16展示了柱狀結構單元之另一實施例的沿一字線及越 過一位元線之一截面，其與圖丨5相似，其中選擇閘極電晶 體包含一多晶矽層，且此等隔離之選擇閘極柱狀物稍後使 用金屬層沿字線方向互相連接以形成字線。 圖17展示了柱狀結構單元之另一實施例的沿一控制線及 越過三字線之一橫截面。 圖18展示了具有一穿隧接面之單元之一垂直渠溝或柱狀 牆實施例，該穿隧接面將下部多晶矽選擇閘極與上部多晶 矽選擇閘極分離。 圖19展示了與圖18中實施例類似之一實施例，但上部多 晶石夕字線形成一可使用另一金屬石夕化物層加強之連續字 線0 98060.doc •64· 1267199 【主要元件符號說明】 21 微處理器 23 系統匯流排 25 主系統記憶體 27 輸入輸出裝置 29 記憶體 31 記憶體控制器 33 Flash EEPROM陣列 35 資料線 37 資料線 211 選擇或讀取電晶體 215 記憶體電晶體 311 記憶體電晶體 315 汲極選擇裝置 319 源極選擇裝置 605 儲存元件 609 選擇閘極線或字線 611 右控制閘極線 613 左控制閘極線 615 右浮動閘極電晶體 617 左浮動閘極電晶體 619 (左）選擇閘極電晶體 708 浮動閘極 715 字線 98060.doc -65- 控制閘極 擴散或活性區域 局部互連多晶矽 浮動閘極電晶體 浮動閘極電晶體 浮動閘極電晶體 渠溝 P型層 0 選擇閘極電晶體 渠溝 氧化物層 多晶碎浮動閘極層 ΟΝΟ層 多晶矽-2控制閘極層 多晶矽控制閘極線 氧化物層 籲 多晶矽字線 金屬字線層 内埋擴散區域 局部互連多晶矽層 · 箭頭 箭頭 沒極 源極 -66- 1267199 903 p基板 906 n 井 909 ρ 井 914 η擴散 1003 點線輪廓 1006 點線輪廓 1115 選擇閘極
1118 寬度 1124 寬度 1129 控制閘極線 1306 Ρ井或Ρ基板 1310 通道絕緣體 1315 多晶矽-1浮動閘極 1319 ΟΝΟ 層 1325 多晶矽-2控制閘極
1329 多晶矽或金屬控制閘極線 1333 絕緣體 1336 多晶矽或金屬字線 1340 絕緣體 98060.doc -67-

Claims (1)

1267199 申請專利範圍： 1. -種越過-半導體基板之至少—部分形成的可擦可重新 程式化非揮發性記憶體單元之陣列，包含·· 一自我對準元件之間隔分離堆疊的二維陣列，該二維 陣列包含-在該基板之一表面上之閘極介電層、一在該 閘極’丨電貝上之導電浮動閘極、一在該浮動閘極上之閘 極間介電層及-在該閘極間介電質上之導電控制間極， 在位於該等個別堆疊之間且圍繞該等個別堆疊之該基 板中形成的隔離渠溝，及 至少一第一組伸長之導體，其越過該等堆疊延伸鱼盆 控制閉極相接觸’且突出進入相鄰堆疊中閑 極之間的間隔。 亏于勒閘 2.如請，項i之陣列，額外包含一第二組伸長之導體，其越 過忒等堆疊延伸且進入相鄰堆 -pe Τ又忑寺汙動閘極之間 的間隔，错此該等導體在相鄰堆疊 間提供屏遮。 "且中…〉于動閘極之 3·如請求項2之陣列，其中該第一 柚具令言a 、且狎長之導體及該第二詛 申長之導體配置成越過該陣列而、 4. 體圍繞該堆疊之所㈣提供屏遮。 ㈣该專導 士”月求項1之陣列，額外包含 形成之亥荨堆豐相鄰之渠溝中 一組伸善夕《 3在4專渠溝内部由該第 成之::…突出進入該等一等部分的末端形 5+如請求項1之陣列，額外包含在與該等堆叠相鄰之渠溝中 98060.doc 1267199 形成之選擇電晶體，其包含在該等渠溝内藉由其間之隧 道介電質層與該第一組伸長之導體突出進入該等間隔之 部分麵接之閘極。 6. —種越過一半導體基板之至少一部分形成的可擦可重新 程式化非揮發性記憶體單元之陣列，包含： 一越過該基板在俯視圖中為矩形形狀且由四邊緣相互 自我對準之元件個別地形成之柱狀物的二維陣列，該二 維陣列包含-在該基板之—表面上之閘極介電層、一在 該閘極介電質上之導電浮動閘極，一在該浮動；極上之 閘極間介電層及一在該間極間介電質上之導電控制閉 極， 在位於該等個別柱狀物之間且圍繞該等個別柱狀物並 在其間之間隔下方的該基板中形成之渠溝， 第-複數個平行閘極導體’其在一第一方向上延伸越 過該陣列並與該等柱狀物之料控㈣極相接觸，該等 閘極導體越過該等控制極並在該第—方向上延伸進入 相鄰柱狀物之浮動閘極之間的間隔，及 ^複數個平行閘極導體，其在__第二方向上延伸越 ^陣列’該第—方向與該第：方向互相成直角該等 閉極導體與該等第一閉極導體隔離且在該第二方向 延伸進入相鄰柱狀物之浮動間極之間的間隔，並與定 位於至少一些該等 晶體轉接，之間的渠溝中之選擇閉痒之電 、求項6之陣列’額外包含在該第二方向上於除該等至 98〇6〇.(j〇c 1267199 少一些該等柱狀物之外的其它該等柱狀物間之該等基板 渠溝中的源極及汲極離子植入。 8. 9. 10. 11. 12. 13. 14. 15. 16. 如明，項7之陣列，額外包含複數個平行位元線導體，其 在該等渠溝中在該第一方向上延伸越過該陣列並與該等 源極及汲極離子植入相接觸。 / 月长員7之陣列，其中在該基板内提供一路徑，其用於 、電子以向上加速不含有該等源極及汲極離子植入 ，者的渠溝之相鄰側牆，且使該等電子進人定位於該 等渠溝之間的該等浮動閘極。 、^ ^請求項7之陣列，其中該等源極及汲極離子植入在該第 方向上伸長經過複數個柱狀物。 ::求項Κ)之陣列，額外包含複數個平行位元線導體， 其在邊等準彡盖m + Μ ;、内在0 —方向上延伸越過該陣列並與該 ^ 源極及汲極離子植入相接觸。 :β:求項6之陣列，其中該等選擇閘極係使用該等第-門 極導體整體地形成。 寺弟-閘 如叫求項6之陣列，其中該等選擇閘極係 入 之隧道介雷所人八具中 、電貝層與該等第二閘極導體耦接。 3=::二該_介電 St::。，其*該等柱狀物使得其側牆與該基板 =ΪΓ度之陣列’其中該等渠溝具有在400至_奈米範 98060.doc 1267199 17·如請求項6之陣列，額包 底部之間的該”a W㈣閘極與該等渠溝 、卜 木溝中之介電質，該介電質比該等第二 複數個閘極導體盘兮莖… 18 一種鉞、… 閘極邊緣之間的介電質厚。 種越過一半導體基板之 η Λ ay ay ^ . 邛刀形成的可擦可重新 式化非揮發性記憶體單元之陣列，包含： 一越過該基板在俯視圖巾為矩形形狀且由四邊緣相互 自我對準之元件㈣地形叙柱 :陣列包含-在該基板之-表面上之閘極介電 門沲 、導電洋動閘極，-在該浮動閘極上之 ;電質及-在該閉極間介電質上之導電控制閘 在個別柱狀物之間且圍繞該等個別柱狀物並 八下方的該基板中形成之渠溝， 第—複數個平行閘極導i 過該陣列並虚-在一弟一方向上延伸越 Η減μ 、 該等控制閘極相接觸，該等 相鄰柱狀物:;動;Γ 該第一方向上延伸進入 —队初之子動閘極之間的間隔，及 第二複數個平行閘極導 過該陣列，兮贷 弟一方向上延伸越 第一 n A方向與该第二方向互相成直角，該等 :::1體與該等第一閑極導體隔離且在該第二方向 :伸進入相鄰柱狀物之浮動閑極之間的間隔， 溝之向上延伸越過該陣列之—第一組替代渠 子植^處的相鄰柱狀物間之該基板中的源極及汲極離 及 98060.doc 1267199 包含定位於相鄰柱狀物之間且在一越過該第二方向延 伸之第二組替代渠溝中之選擇閘極的選擇電晶體，該第 一組替代渠溝與該第二組替代渠溝彼此不同，該等選擇 閘極與该等第二閘極導體延伸進入相鄰柱狀物之間的間 隔之該部分耦接， 藉此提供一記憶體單元之陣列，該記憶體單元個別地 包含兩個源極及汲極離子植入，及在該第二方向上的位 於其間之選擇電晶體。 19.如請求項18之陣列，額外包含複數個平行位元線導體， 其在該等渠溝中在該第—方向上延伸越過該陣列並與該 等源極及汲極離子植入相接觸。 2〇.如請求項18之陣列，其中該等源極及汲極離子植入在該 第一方向上伸長經過複數個柱狀物。 21. 22. 23. 24. 如請求項20之陣列’額外包含複數個平行位元線導體， =在該等渠溝中在該第—方向上延伸越過該陣列並與該 等伸長之源極及汲極離子植入相接觸。 月长員18之陣列，其中該等選擇閉極係使用該等第二 閘極導體整體地形成。 如請求項18之陣列，其中該等選擇閘極係藉由-夾入其 中之㈣介電質層與該等第二間極導體搞接。 = 重越過-半導體基板之至少—部分形成的可擦可重新 耘式化非揮發性記憶體單元之陣列，包含·· 一越過該基板之一 列 表面形成的電荷儲存元件之矩形陣 98060.doc 1267199 些該等電荷儲存元件 在位於至少_ 成之渠溝， 之間的該基板中 形 分間其Γ越過電荷儲存元件並使得部 夹入其間之隧道 分耦接的選擇電 定位於至少-些該等渠溝中並藉由_ 介電質層與該等向下延伸之控制閉極部 晶體。 25.如請求項24之陣列，其中該等電荷健存元件為 閘極 導電浮動 26. 如：：項24之陣列，其中該隨道介電質層具 nm乾圍内之一厚度。 27. t請求項24之陣列’其額外包含在該等選擇電晶體閉極 一亥專渠溝底部之間的介電質層，該介電質層比該等控 制閘極與該等電荷儲存元件之間的 2'8. 一種越過一半導體基板之至少一部分形成=擦可重新 程式化非揮發性記憶體單元之陣列的方法，包含： 形成一越過該基板之一表面之至少該陣列部分的第一 介電質層， 在該第—介t質層t上形成一越過至少輯列部.分的 第一導電材料層， 在該第一導電材料層之上形成一第二介電質材料層， 在該第二介電質層之上形成一第二導電材料層， 藉由該第一導電材料層及該第二導電材料層、該第一 介電質材料層及該第二介電質材料層來各向異性地蝕刻 98060.doc 1267199 該 並 —第-組通道並進人該基板表面以在 在第一:;通道及渠溝在-方向上伸長越過該陣= 弟一方向上間隔分離越過該陣 與該第二方向互相成直角， … 其後藉由該第-導電材料層及該第二導電材料層、咳 第-介電質材料層及該第二介電質材料層來各向：性： 刻：第二組通道並進入該基板表面以在其中形成渠溝， =第二組通道及渠溝在該第二方向上伸長越過該陣列部 分並在該第一方向上間隔分離越過該陣列部分， 藉此留下-越過該陣列部分由該第一及該第二組通道 及渠溝圍繞之柱狀物之陣列，及 其後形成延伸越過並接觸作為該等柱狀物之部分而保 持的该等第二導電材料層之一組導體，該一組導體在該 第一方向上伸長且在該第二方向上間隔分離。 〆 29·如請求項28之方法，進一步包含其後形成一延伸越過其 中具有介電質之該一組導體的第二組導體，該第二組導 體在該第二方向上伸長且在該第一方向上間隔分離。 30.如請求項29之方法，其中形成該一組導體及該第二組導 體之每一者包括將該等導體延伸進入相鄰柱狀物之間的 該等通道中直至在該第一方向及該第二方向上使相鄰才主 狀物之浮動閘極互相屏遮之至少一程度。 3 1 ·如請求項29之方法，進一步包含，在形成該第二組導體 之前，沿該第二方向在位於至少一些該等柱狀物之間的 該等渠溝中植入離子，藉此形成源極及汲極區域。 98060.doc 1267199 32.如請求項”之方法，其令形成該第二組導體包括將該第 二組導體沿該第二方向延伸進入其中還未形成源極及汲 極區域且其間具有介電質之至少—些該等柱狀物之間的 該等渠溝中，藉此在該第二方向上將相鄰柱狀物之浮動 閘極相互隔離且充當選擇電晶體閘極。 33·如請求項32之方法，其中形成該一組導體包括將該一組 導體沿該第-方向延伸進入相鄰柱狀物t浮動閘極之間 的該等通道中，藉此在該第—方向上將相鄰柱狀物之浮 動閘極相互隔離。 98060.doc
TW093138465A 2003-12-10 2004-12-10 Pillar cell flash memory technology TWI267199B (en)

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