TWI245289B - Non-volatile semiconductor memory device adapted to store a multi-valued in a single memory cell - Google Patents

Description

1245289 九、發明說明： 【發明所屬之技術領域】 本發明關於電資料可覆寫之非揮發性半導體記憶體裝 置。更特別地，本發明關於調適為在記憶體單元中儲存多 值資料之多值快閃記憶體。 【先前技術】 在快閃記憶體中，當已儲存之資料抹去及新的資料寫入 記憶體單元電晶體之浮動電極時，其累積電荷會改變。故 因此，會改變臨限電壓值以儲存資料。例如，可令負臨限 電壓值對應至「1」資料，而令正臨限電壓值對應至「〇」 資料。 」 近年來，調適為在單-記憶體單元巾儲存複數個位元的 多值快閃記憶體已發展成降低每位元之成本及/或增加儲 存容量。在一調適為在單一記憶體單元中儲存二位元的記 憶體裝置中，該記憶體單元依待儲存於此的資料而具有四 個臨限電壓值。 可藉由準確地控制各記憶體單元之臨限電壓值而獲得高 度可靠的記憶體裝置。文獻”Fast and Aeeurate Pr0gram—

Method for Multi-level NAND EEPROMs，第 129 至 13〇 頁，

Digest 〇f 1995 Symposium on VLSI Techn〇1〇g〆，提出一種 寫入資料的方法，其可依—速率升高“電壓Mm，以為 了精確控制各記憶體單元之臨限電壓值。 因上述文件所提出之方法的使用，理論上可藉由以〇·2侧^ 秒之速率升高寫入電壓Vpgm而控制各臨限電壓值之分配 94186.doc 1245289 ' ’'、、氐至 V通第，寫入電壓Vpgm分成複數個寫入 脈衝，及脈衝之^Vpgm會依—預設速率逐步升高。該技 術提供相似於連續升高寫入電屢Vpgm的效果。#臨限電壓 值達到預3又無證位準時，在施加各脈衝至記憶體單元及終 止寫入麵作後即可檢查臨限電壓值。 尺寸的微小化同時亦進行處理。這表示分離記憶體單元 的間隔會製成越來越小而因此可由多值快閃記憶體的觀點 導致多個問題。例如，可減少分離浮閘極的距離以產生如 下述之微小化結果的問題。 想像將二個記憶體單元AAB並排。假定同時抹去二個記 L虹早70之貧料且令其具有_3 V之臨限電壓值。接著，資 料首先寫人記憶體單元八中。結果，其臨限電壓值可升 同至Ο.5 V到1 V。隨後，與寫人記憶體單元A中之資料不同 =一㈣會寫人記憶體單Μ中。當記憶體單元B之臨限 ^值升⑥至15 V到2 v時，因二記憶體單元之浮動間極 h谷執合’是故記憶體單元A浮動問極之電位會下降且 其臨限電壓值會升高至（如）1 V至丨.5 v。 在以上所述之範例中，記憶體單元AB之臨限電塵值之 :(讀出餘裕）應至少為〇.5V。然而，因二記憶體單元之浮 、，閘極的電容耦合，是故會降至ov。因此，用於識別二個 差貢料所需的臨限電壓值之差會降低且讀出餘裕會消失。 v可想而知地，為了避免這個問題，必需降低寫入電壓 pg=步增量Dvpgm。例如，藉由將逐步增量0物由 牛低至〇.^而令臨限電壓值之分配寬度由0.5 V降低 94186.doc 1245289 至O·1 V ’以增加讀出餘裕0.4 V。 八、、:而田逐步增量降低至原始值的1 /5時，脈衝數量會變 成原始數目的五倍。接著，寫入時間將變成原始值之長度 的五倍而引發一個新的問題。 例如’日本專财請KC)KAI公開案第.2003· 196988號揭露 種嗲低限電壓值之差的技術，其不需降低寫入電壓

Vpgm之逐步增量Dvpgm。使用該揭露技術，藉由供應逐步 增量為Dvpgm之寫入電摩及施加至記憶體單元之位元線的 〇V之寫人㈣電壓可實施寫人操作。當記Μ單it接近預 設之寫入狀態時’該寫入控制電壓會由〇 V升高至如(例 如）〇·4 V’以降低臨限電職改變的速率，且當改變臨限 電塵值之速率降低時，會終止在記憶體單元之寫入操作。 如上所述，使用日本專利申請公開案第2〇〇3_196988號所 揭露之技術，在寫入操作期間升高寫入控制電壓是為了降 低改變臨限電壓值之速率。然而，因寫人電壓本身會逐步 升高，故改變臨限電遷值之速率遲早會回到原始位準。因 此’必需充分地降低改變臨限電壓值之速率，及因此從改 變臨限電録之速率降低時到完成寫人操作時會耗費時 間。此外，^制臨限電隸的表現不—定要符合要求。 因此到目前為止，對於確保寫出餘裕及提升記憶體裝置 之可靠度的任何嘗試會附加在增加之寫人時間的問、。 【發明内容】 在本發明之-硯點中，提供一種非揮發性半導體記憶體 裝置’包括：-電資料可覆寫之非揮發性半導體記憶體單 94186.doc 1245289 元，及寫入電路，其配置為宜Λ 呈蕻由·你^ 置為寫入貧料至該記憶體單元， ^ Ί 一寫人電麼及一寫入控制電麼至今a卜立 元以改變該記憶體單元 。“己憶體單 ^ ^ 炙冩入狀恶，改變該寫入控制雷厭 之供應以降低改變該寫入狀態之速 :“昼 變逮率降低時，再藉由改變該寫入控制電二”狀= ^變該寫人狀態之降低逮率及終止對該記體單=寫= 【實施方式】 現在’將參考繪示較佳本發明實施例 述本發明。 叨文序进杬 圖1是多值快閃記彳咅體# 示其整個结槿。1上之弟—貫施例的示意方塊圖，以纷 多考圖1，禝數個快閃記憶體單元，多個位 兀線及多個字線排列於 u 早兀陣列1中。以矩陣形式排 列遠專快閃記憶體單元。 二控制電路2及_列控制電路3與記憶體單力陣列1相 鄰地設置。行#制兩 才工制私路2控制在記憶體單元陣列1中的位元 線’其用以由記情、轉留 一 〜 抹去貨料，將資料寫入記憶體單 兀及由其記憶體單元讀取資料。 歹J控制電路3用以選擇記憶體單元陣列丄中的字線及供應 抹去，寫入及讀取資料所必需的電壓。 " 2亦在罪近圯憶體單元陣列1之處設置一用以控制記 隱拉單7L陣列1之源極線的源極線控制電路4，及一用以控 制P:井電壓以形成記憶體單元陣歹"的卜井控制電路5。 貝料輪入/輸出緩衝區6經由一外部ι/〇線而連接至一主 94186.doc 1245289 機。該資料輸入/輸出緩衝區6調適為接收待寫入的資料， 輸出碩出資料，及接收位址資料及指令資料。由資料輸入/ 輸出緩衝區6所接收的待寫入之資料會前往行控制電路2。 貝料輪入/輸出緩衝區6可接收來自行控制電路2的讀出資 料。 、、 一外部位址資料經由狀態機器8而傳送至行控制電路2及 J控制书路3，以為了選擇記憶體單元陣列丨中之記憶體單 元。 來自主機的指令資料會傳送至指令介面7。該指令介面7 會接收來自主機的控制信號，及判定輸入資料輸入/輸出緩 衝區6的資料是待寫入的資料，指令資料或位址資料。若其 為一指令資料，則指令介面7會將該指令以已接收的指令信 號發送至狀態機器8。 狀態機器8控制快閃記憶體的整體操作。該狀態機器8由 主機接收一用以控制讀取資料，寫入資料及抹去資料之操 作的指令’及狀態機器8亦控制資料輸入/輸出操作。該狀 態機器8設置一寫入計數器pc，其用以計算對各記憶體單 元的資料寫入操作次數。 圖2A是繪示圖丨之記憶體單元陣列内部結構的示意方塊 圖。記憶體單元陣列1的多個記憶體單元會分為數個區塊， 由BLOCKO至BLOCK1023。一區塊是用於抹去操作的最小 單位。如圖2B中所示，各區塊BL〇CKi(i=0至1〇23)包括總 共8,512個NAND型的記憶體單元。 在第一實施例中，各NAND型記憶體單元包括四個記憶 94186.doc 1245289 體單元Μ，其串聯連接及再以其一端經由一選擇閘極$ 1而 連接至位元線BLe或JBLo,該選擇閘極S1通常連接至多個選 擇閘極線SGD i及其另一端經由一選擇閘極％連接至一共 用源極線C-源極，該選擇閘極S2通常連接至多個選擇閘極 線SGS i 〇 各記憶體單元Μ具有一控制閘極，一浮動閘極，一源極 及一汲極。各NAND型記憶體單元的四個記憶體單元Μ之控 制閘極通’常連接至字線WL0 1至WL3 i中之對應一者。 當由0開始算起時，資料會獨立地寫入偶數位之位元線 BLe及奇數位之位元線BL〇及由該二者讀出。資料會同時寫 入4,256個記憶體單元或由其讀出，該等記憶體單元由8,512 個記憶體單元選出而連接至偶數位之位元線BLe，該8,512 個δ己憶體單元之控制閘極連接至信號字線。 當各圮憶體單το均儲存一丨_位元資料時，儲存於4,256個 圯憶體單το的4,256個位元資料會構成頁之單元。因此，當 早-記憶體單it儲存-2·位^資料時，則4,256個記憶體單 元會儲存二頁之資料。其他二頁之資料則儲存在連接至奇 數位之位元線BLo的4,256個記憶體單元中。資料會同時寫 入相同頁之記憶體單元或由其讀出。 圖3是沿著直行方向看去之圖丨記憶體單元陣列示意剖面 Θ以纟、、員示衣置結構。苓考圖3，一 n-型井丨丨形成於一 型 土板10中及ρ-型井12形成於n-型井11中。各記憶體單元 Μ包括一源極及一汲極，其形成於^型擴散層^中，一浮動 閘極FG，其經由一通道氧化薄膜而設置在源極與汲極間之 94186.doc -10- 1245289 通道區上，及一控制閘極CG，其經由一絕緣薄膜而設置在 浮動閘極FG上及用作字線WL。 各選擇閘極SI，S2包括一源極及一汲極，其由型擴散 層13所形成，及一選擇閘極線SG，具有雙層結構。字線wl 14逵擇閘極線S G兩者皆連接至圖1中的列控制電路3，及藉 由來自列控制電路3的輸出信號而控制。 包括四個記憶體單元Μ及選擇閘極S1，S2的各1^八1^〇型 吕己憶體單元以其一端經由接觸洞CB丨而連接至第一層的金 屬線路層M0。該金屬線路層]^〇經由一引洞νι而連接至作 為位元線BL的第二層之金屬線路層厘丨。該位元線bl連接 至圖1中的行控制電路2。 、NAND型記憶體單元的另—端會經由另—接觸洞啦而 連接至作為共用源極線c·源極的第一層之金屬線路層 Μ 2。該共料極線c _源極會連接至圖丨中的源極線控制電 路4 〇 Μ擴散層14形成於η·型井U之表面區中，而一 p_型擴 政層15七成於p_型井12之表面區中。n_型擴散層μ與卜型= 散層15兩者會經由個別之桩 八 ^ 別之接觸洞CB3，CB4而連接至作為井 線C-p -井的第一層之今屬綠 增孟屬線路層M3。該井線c_p-井連 圖1中的p-井控制電路5。 圖4A及4B是沿著橫列方向 -立w工防 看去之圖1記憶體單元陣列的 不思剖面圖，以顯示裝置紝 的 ，产雕罝…山 置、，、°構。如圖4A及4B中所示，各圮

fe脰早兀猎由兀件隔離STI ,ρ.4Αφ^ . 攸其他的記憶體單元隔離。 如圖4Α中所不，在各記情 “且早το中，浮動閘極FG經由通 94186.doc 1245289 道氧化薄膜16而置於一通道區上。字線WL經由一隔離薄膜 17(其為ΟΝΟ薄膜）而置於浮動閘極FG上。 如圖4Β中所示，選擇閘極線SG具有一雙層結構。上層選 擇閘極線SG及下層選擇閘極線SG會連接至記憶體單元陣 列1之一端或預設量的位元線。 圖5是圖1之行控制電路的主要部份之示意方塊圖，以繪 示其構造。在行控制電路2中，每二位元線會設置一資料儲 存電路20，該等位元線其包括具有相同行數的偶數位之位 元線BLe及奇數位之位元線BLo。在行控制電路2中，一感 測放大器亦因資料儲存電路20而設置以為了將資料寫入記 憶體單元及由其讀取資料。 參考圖5，η-通道MOS電晶體Qnl會連接於資料儲存電路 20與偶數位之位元線BLe間之行選擇，而另一η-通道MOS 電晶體Qn2則連接於資料儲存電路20與奇數位之位元線 BLo間之行選擇。

會選擇連接至各資料儲存電路20的偶數位之位元線BLe 或奇數位之位元線BLo及將其連接至資料儲存電路20，以 控制寫入資料之操作或讀取資料之操作。更特別地，當信 號EVENBL在Η位準及信號ODDBL在L位準時，會令MOS電 晶體Qnl為導電性以選擇偶數位之位元線BLe，其位元線 BLe會接著連接至資料儲存電路20。此時，另一方面，當 信號EVENBL在L位準及信號ODDBL在Η位準時，則令MOS 電晶體Qn2為導電性以選擇奇數位之位元線BLo,其位元線 BLo會接著連接至資料儲存電路20。注意，信號EVENBL 94186.doc -12- 1245289 供應至所有的通道M〇s電晶體，其用於連接至偶數位之 位元線BLe的行選擇，而信號〇ddbl則供應至所有的卜通 、 =8曰體，其用於連接至奇數位之位元線bl〇的行選 擇未k擇的位元線BL·會藉由其他的電路控制。 各資料儲存電路20包括三個二元資料儲存區段DS 1，

DS2 DS3。貧料儲存區段DS1經由内部資料輸入/輸出線 (I/O線）而連接至資料輸人/輸出緩衝區6，及儲存待寫入的 外部輸人資料或待向外輸出的讀出資料。諸儲存區段 DS2儲存寫人驗證操作之偵測結果，其用以確定寫入操作 ㈣記憶體單元之臨限電壓值。資料儲存區段㈣在記憶 體單元之貝料寫人時及讀取時會暫時將其儲存。 圖6之^會示以下二者間之關係··根據本發明多值快閃記 憶體之第一實施例的記憶體單元之多值資料與臨限電壓 值0

絲，將參考圖6而描述多值快閃記憶體及具有上述結才| 的第-實施例之操作。假設第一實施例之各記憶體單元韻 適，儲存二位it或四值資料。吾人應了解…個二位元:貞 ;斗是」i〇」01」或「00」。該二位元分別屬於不同 的列位址(不同頁）。該四值資料儲存於在具有不同臨限， 壓值的記憶體單元中。 ’考圖6作又α又顯不最低臨限電壓值的資料(例如，臨^ 電壓值為負)呈現「U」’顯示第二最低臨限電壓值之資半 (例如，臨限電壓值為正)里現「10」，顯示第三最低臨限， 壓值之資料(例如’臨限電屋值為正)呈現「01」，及顯示, 94186.doc -13- 1245289 高最低臨限電塵值之資 「00」。 （例如，臨限電壓值為正）呈現 束去操作後，記憶體翠开Φ沾次、， 記憶體單分士 0 勺貧料是「11」。若穹 粒早兀中之最低次序頁的右寫八 的狀態會因_ 、" #、、、 0」，則記憶體單元 曰囚冩入刼作而由「 平兀 憶體單元中的資料是Γι」 10」。若寫入本記 「11」。 」’則記憶體單元的狀態會維持 入-二& 人序頁的貧料會寫入記憶體單元中。若’堂 入貧料為Γ 1 腹早70 V。右該寫 則忒憶體單元之狀態仍 若該寫入資料為「0 為lj或1〇」。 貝t十為〇」，則記憶體單元之狀能尤β 士「， 轉換至、就是由、轉換至「：不疋由「"」 用:！：乍期間，寫入記憶體單元令的資料會讀出及採 月的寫人驗證操作以驗證該寫人操作是否良好。 士藉由感’則放大讀出的資料，若在臨限電壓值不高於〇 V :則視為「11」，及若在臨限電壓值不低於〇ν且不高於” 寸則視其為10」，而若在臨限電壓值不低於1 V且不高於2 V時則視該資料為「01」，及若在臨限電壓值不低於2°ν時 則視該資料為「00」。 表格1顯多值快閃記憶體之第一實施例示在抹去，寫入， 讀取及寫入驗證操作中許多部分的典型電壓。需注意，當 選擇字線WL2及偶數位之位元線BLe以用於寫入及讀取操 作時，可獲得如表格1所示之值。 94186.doc -14- 1245289 表格1

—------- 抹去 第一步 第二步 寫入 「10」 「01」 「00」 驟寫入 驟寫入 禁止 讀取 讀取 讀取 BLe -----—__ 浮動 ον VBL Vdd H或L ML H或L BL〇 浮動 Vdd Vdd Vdd OV OV OV SGD 浮動 Vdd Vdd Vdd 4.5 V 4.5 V 4.5 V WL3_i ον 10V 10 V 10 V j 4.5 V 4.5 V 4.5 V WL2 ον Vpgm Vpgm Vpgm OV IV 2 V WL1 ον OV OV OV 4.5 V 4.5 V 4.5 V WLO ον 10 V 卜10 V 10 V 4.5 V I 4.5 V 4.5 V SGS 浮動 OV 0 V OV 4.5 V 4.5 V 4.5 V C-源極 浮動 0 V 0 V OV OV OV OV C_p_ 井 20 V OV 0 V 0 V OV OV OV

對抹去操作而言’ 20V及OV會個別供應至p_型井ι2(井 線C p -井）及所選區塊的所有字線w L。電子會由該區塊的所 有記憶體單元Μ之浮動閘極FG釋出，是故臨限電壓值會變 成負值以顯示「11」的狀態。而未選擇區塊的字線评1及位 元線BL則會引起電浮動狀態時，由於電容與ρ_型井12耦合 94186.doc -15- 1245289 疋故會顯示接近2〇 v的電壓位準。 對寫入資料而言，备循良 +驟… 用第一步驟寫入操作，第； 程式知作。I先，約為Η V至20 V的 :二^入電塵）Vpgm會供應至選擇字線如^ 屋會供應至位於位元線相對於所選記憶 單元之各未選擇字線，其包括，如，字線砂 以為了令記憶體單元連接至導電的字線机3。另一方面， 低㈣會供應至位於井線Cp_井相對於所選記憶 體早疋之側的記憶體單元之各未選擇字線，其包括，如， 7 +記憶體單元連接至不導電的字線 所4位7L線BLe供應如〇 V的電遷（寫入控制電塵）。 結果，供應至所選位元線BLe的〜會傳送至所選記憶體單 兀的及極’及洋動閘極FG的電位會藉由控制閉極⑶的電容 耦合及浮動閘極FG的電容輕合而升高，是故電子會因通道 現象及臨限電黯快速升高（第—步驟寫人操作），而由沒 極經由通道氧化薄膜（圖4A之通道氧化薄膜⑼注入浮動閑 極FG。位元線BLe的電塵升高至〇.3 v_〇.4 v(例如）以抑制臨 限電Μ值在寫人操作中升高的速率（第二步驟寫人操作）。 可令位元線BLe顯示足夠高的電壓’如，供應電壓蝴高 至3 V) ’以完全地阻擋臨限電壓值的上升（寫入禁止）。〇 可藉由循序供應不同之讀取電壓（〇 v ,丨v，2 v)至所選 字線WL2而採取讀取操作。使未選擇之記憶體單元導電= 電塵典型上為4.5 V，會供應至未選擇的其他字線。若所選 5己憶體單7L之臨限電壓值低於讀取電壓，則會令位元線 94186.doc • 16 - 1245289 BLe及共用源極線C-源極互相電通訊，是故電流經由今 者而令位元線BLe之電位成為一較低位準，或位準l。另 方面，若所遙記憶體單兀的臨限電壓值高於讀取電壓，則 會令位元線BLe及共用源極線C_源極無法互相電通訊，以

導致位元線BLe之電位至一較高位準，或位準H。典型上， 該讀取電壓相等於1 V’及採取用以檢查記憶體單元之電位 是否高於與「10」狀態對應之臨限電壓值的讀取操作（至讀 取「1〇」）°典型上，該讀取電壓相等於丨Ν，及採取用以 檢查記憶體單元之電位是否高於與「〇1」㈣對應之臨限 電壓值的讀取操作(讀取「01」）。該讀取電壓典型上會等 於:二’及採取用以檢查記憶體單元之電位是否高於與「00」 狀態對應之臨限電壓值的讀取操作（至讀取「⑻」）。

貧料會寫人狀態「1G」的記憶體單元以使得臨限電壓值 不t於0 4 V ’以為了提供用於G·4 V之讀取餘裕的0 V之讀 取电壓。因此’當記憶體單元之臨限電壓值由於寫入驗證 操作而達到0.4V時，會禁止寫入「…的操作。 >如圖6之虛線所指出的’同等於第_實施例的習用裝置僅 :丄；、、—Sro限包壓值是否達到〇.4 V，故臨限電塵值會顯 不較廣之分佈寬度。 曰相反地’本發明之第一實施例會調適為檢查臨限電/ 疋否達到略低於目標臨限電壓值之位 ::::r臨限電壓值升高之速率。：二 貝線所指出的，曰二 目别可縮小臨限值電壓的分佈寬度。, 以❹於「01」及「⑼」之狀態。 94186.doc -17- 1245289 藉由循序供應不同之驗證電壓如，〇.2 V，〇·4 v，丨2 v， V 2·2 V ’ 2·4 V至所選字線WL2，可傳導寫入驗證操 作。右所選圮憶體單元之臨限電壓值較低於驗證電壓，則 位元線BLe及共用源極線c_源極會互相電通訊，故電流經 由其（該位元線BLe及共用源極線c_源極）以導致位元線BLe 之私位至相*低的位準，或位準L。另一方面，若所選記 隐體單元之L限電壓值高於驗證電壓，則位元線及共 用源極線CN源極無法互相電通訊，以導致位域動之電 位至一相當高的位準，或位準Η。 若記憶體單元之目標臨限電壓值為〇·4ν,則用於寫入驗 ，操作之驗證電壓—般會降低至Q 2V，以為了檢查記憶體 單元之臨限私壓值（其在第_實施例中為G 2 V)是否高於猶 微低於目標臨限電壓值之位準（寫入驗證1〇之第一步驟操 作）。該驗證電壓㈣於G.4V，且傳導寫人驗證操作以為 了檢查記憶體單元之臨限電壓值是否高於〇 4 v(寫入驗證 10之第二步驟操作）。 若記憶體單元之目標臨限電壓值為14v，則用於寫入驗 證操作之驗證電壓一般會降低至12v，以為了檢查記憶體 單元之臨限電壓值（其在第一實施例十為12 V)是否高於;稍 微低於目標臨限電壓值之位準（寫入驗證「01」之第一步驟 操作）。該驗證電壓相等於Μ V，且傳導寫入驗證操^以 為了檢查記憶體單元之臨限電壓值是否高於14 寫入驗 證「01」之第二步驟操作）。 則用於寫入驗 若記憶體單元之目標臨限電壓值為2 4 ν， 94186.doc -18- 1245289 Γ木作之驗證電壓—般會降低至2.2V，以為了檢查記憶體 早凡之臨限電壓值（其在第一實施例中為2·2ν)是否高於務 从低於目標臨限電壓值之位準（寫人驗證「⑽」之第一步驟 才呆作該驗證電壓相等於2·4ν，且傳導寫入驗證操作以 為了檢查記憶體單元之臨限電壓值是否高於2.4 ν(寫入驗 ^ 〇〇」之第二步驟操作）。 … 需注意在讀取電壓與第二驗證電壓間之差，其較大於第 -驗證電壓與第二驗證電壓間之差。例如，可注意到讀取 10」之操作中，讀取驗證「10」之第一步驟操作及讀取 驗证「10」之第二步驟操作。當在讀取「1〇」操作時之選 擇字線（WL2)之電壓為〇ν，及在讀取驗證「1〇」之第一步 驟操作時之選擇電極線之電壓為〇·2ν，反之如表格丨中二 不，在讀取驗證「1〇」之第二步驟操作時之選擇字線電壓 為〇.4 V，在讀取電壓與第二驗證電壓間之差為〇 4 γ，且在 第一驗證電壓與第二驗證電壓間之差為〇 2ν，以證 ^電壓與第二驗證電壓間之差，其較大於第一驗證電壓與 第二驗證電壓間之差。 圖7之圖繪示習知快閃記憶體之多個記憶體單元的改變 臨限電壓值，及一調適為使用該改變臨限電壓值之資料寫 ^方法。本方法揭露於曰本專利申請公開案第2〇〇3_196988 在圖7中’小白方塊表不臨限電屢值，且供應寫入控制 電壓（位元線BL之電壓）至可易於寫入資料之記憶體單元， 反之小黑方塊表示臨限電M值’且供應寫入控制電塵（位元 線BL之電壓)至難以寫入資料之記憶體單元。該二記憶體單 94186.doc -19- 1245289 元儲存-相同頁的資料。在最初狀態中由該二記憶體單元 抹去資料，且該二記憶體單元顯示—負臨限電麼值。 寫入電塵Vpgm分成一此版播J：，R , 又—脈衝，且一般製成該脈衝為逐步 升高每次0.3 V。換句話說，窝入帝茂λ/ ^ 凡馬入电壓ypgm以每脈衝為〇·3 v 之逐步升高Dvpgm增加。 用於第-步驟寫人操作在寫人控制錢之位元線虹之 電麼观相等於GV。用於第—步驟寫人操作，以每脈衝03 v之速度增加臨限電職，在寫入電遷vpgm之一些脈衝之 後，該臨限電壓值相等於寫人電屡Vpgm之升高。在每次施 加該寫入脈衝之後，會勃并筮 ^ ^ ^ θ ^仃弟一步驟寫入驗證操作及第二 步驟請證操作。在位元線之位元線電壓慨，其谓測 達到第一步驟寫入驗證操作之臨限電壓值會逐步升高至 〇·4 V ’亚基於記憶體鐘在記憶體單元上執行第三步驟寫入 驗證操作。此外’位元線之位元線電壓vbl，其㈣達到 第二步驟寫入驗證操作之臨限電壓值會相等於vdd，且基 於記憶體鐘禁止在記憶體單元上的任何寫入操作。當第二 步驟寫入驗證操作開始後，抑制臨限電壓值在一些脈衝升 高之速率於約0 V/脈衝及Oj/脈衝間時，臨限電壓值僅具有 0.1 V之分佈寬度。 圖8之圖繪示多值快閃記憶體第一實施例之記憶體單元 的改k s品限電壓值，及一調適為使用該改變臨限電壓值之 資料寫入方法。如圖7之情況中，小白方塊方塊表示臨限電 壓值且供應寫入控制電壓（位元線BL之電壓VBL)至可易 於寫入貝料之記憶體單元，反之小黑方塊表示臨限電壓 94186.doc -20- 1245289 值，且供應寫入控制電壓（位元線BL之電壓VBL)至難以寫 入貝料之記憶體單元。該二記憶體單元儲存一相同頁的個 別行資料。在最初狀態中由該二記憶體單元抹去資料，且 该二記憶體單元顯示一負臨限電壓值。 ，二電壓VPgm分成一些脈衝，且一般製成該脈衝為逐步 升π每-人0.3 V。換句話說，寫入電塵Vpgm以每脈衝為0.3 V 之逐步升高Dvpgm增加。 在位—元線BL之位元線電虔VBL，其寫入控制電虔相等於 0V且實施第—步驟寫人驗證操作。在第—步驟寫入驗證操 作中’以每脈衝G.3 V之速度增加臨限電屢值，在供應一些 脈衝之後，該臨限電遷值相等於寫入電麼vpgm之升高。: 衝之運用後，會執行第一步驟寫入驗證操作或第二步 驟寫入驗證操作。 臨限電壓值達到第一 + 一 驟寫入驗證電壓之記憶體單元位 由。V增加至。.3 v，且基於記憶體鐘而在 二位:：第二步驟寫入操作。在第二步驟寫入操 心_增加之㈣料如叫寫入電厂堅 電壓)BL電壓所増加之〇 、位疋線(其為寫入控制 入操作期間之有效寫入K合、率。因此，在第二步驟寫 至〇.2V。 寫入4會繼續增加且增加之速率降低 當第一步騾寫入操作 線電愿VBL升高至〇3 v ^〜驟寫入操作尹時，位元 制$ 體I _ & 且大里之寫入電壓會下降，故會抑 制^體早疋臨限電 艾曰抑 曰加速率。此外，當在第二步 94186.doc -21 - 1245289 =入操作期間位_„VBL會以由qi v 二？步：高時’則會持續地抑制臨限電壓值的增加速率。 田芩考圖7之狀況時，可控制在_ Γ.1 ^ ^ ^卜 弟一步驟寫入刼作期 礼體早R臨限電壓值，且將其維持於—固定位準， 文可確貫地降低臨限電壓值之分配寬度。 此外，臨限電壓值達到第-牛 时— 逆司弟一步驟寫入驗證電壓之記憶體 早兀位元線電壓VBL相等於Vdd， — 签么。己fe體鐘而在記憶 早凡上會禁止任何的寫人操作。t第二步驟寫人操作開 。之後’在-些脈衝抑制臨限電壓值的增加速率至約…, 脈衝時’臨限電壓值之分配寬度會維持為〇ιν。 在圖7之狀況中，因不必需抑制臨限電壓值速率之升高， 故在圖7之狀況開始之㈣二步驟寫人操作會立即產生。在 圖8之狀況中，相反地，在第二步驟寫入操作開始之後，會 立即增加之位元線電壓VBL的速率相等於〇3v，其小於圖 7速率的G.4 V’且當第二步驟寫人操作開始時，升高至⑴3 v 之位元線電壓VBL由〇.lv逐步升高。依此安排，不必需抑 制臨限電壓值速率之增加，且因此若與圖7之狀況相較可能 減少用於寫入操作所需的時間。 當第一步驟寫人驗證電壓相等於1G第—步驟寫入驗證電 [且第一步驟寫入驗證電壓相等於10第二步驟寫入驗證 電壓時，會執行寫入1〇之操作。 田在第一步驟寫入操作開始後，藉由三步驟升高位元線 包C VBL柃，會阻止寫入操作，或當第二步驟寫入操作開 始時預設期的時間會消逝。 94186.doc -22- !245289 在第-及第二步驟寫入操作中，如圖8中所示製造該寫入 電壓VPgm為用以改變’以由〇.3 ¥逐步增量。可查知寫入 電壓Vpgm所增加之速率相等於G3 v，其大於第—步驟寫 入驗證電壓與第二步冑寫入驗證電壓間之不同（其相等於 0.2 V) 〇 圖9之圖緣示用以將較高次序頁資料寫人相同記憶體單 元之方法，及隨時間改變之第一實施例記憶體的臨限電壓 值。如圖7及8之狀況中，小白方塊表示臨限電壓值，且供 應寫入控制電壓（位_BL之電壓VBL)至可易於寫入資料 之記憶體單元，反之小黑方塊表示臨限電壓值，且供應寫 入控制電壓（位元線BL之電壓VBL)至難以寫入資料之記憶 體早兀。該二記憶體單元儲存一相同頁的個別行資料。 可易於寫人之小白方塊所指出之寫人控制電壓記憶體單 兀中的資料，其在最初狀態中被抹去且記憶體單元會顯示 負6™限電壓值。假定育料寫人於記憶體單元中以使其顯示 「01」狀態。在最初狀態中，一資料已寫入於由黑方塊指 出之寫入控制電壓的記憶體單元中以使其顯示「10」狀態。 假定資料寫入於記憶體單元中以使其顯示「⑻」狀態。 一寫入電壓Vpgm分成一些脈衝且該脈衝一般用以由〇·3 V 每次逐步升高。換句話說，該寫入電壓Vpgm以每脈衝〇.3 v 之逐步增量Dvpgm而增加。為寫入控制電壓之位元線机之 電壓VBL相等於GV，且執行第—步驟寫人操作。第一步驟 寫入操作中，在一些脈衝後臨限電壓值以相等於寫入電壓 Vpgm增加之〇·3 V/脈衝的速率升高。在運用各寫入脈衝之 94186.doc -23- 1245289 後，執仃「01」第一步驟寫入驗證操作及「〇1」第二步驟 寫入驗證操作。因A ’執行「00」第-步驟寫入驗證操作 及「〇〇」第二步驟寫入驗證操作。 當偵測白方塊指出之記憶體單元的臨限電壓值以必需達 到「01」第一步驟寫入驗證操作時，則隨後電壓相等 於^·3Υ，且該過程進行至第二步驟寫入驗證操作。例如、， 在第二步驟寫入驗證操作期間，電壓VBL以逐步增量0.1 V 而增加K貞測由黑方塊指出之記憶體單元的臨限電壓值 以必需達到「00」帛-步驟寫人驗證操作時，則隨後電摩 VBL相等於〇·3 v，且該過程進行至第 作。例如，在第二步驟寫入驗證操作期 步增量0· 1 V而增加。 二步驟寫入驗證操 間’電壓VBL以逐 此外，當偵測白方塊指出之記憶體單元的臨限電壓值以 必需達到「Gi」第二步驟寫人驗證操作時，則隨後電壓谓 相等於福且阻止寫入操作。最後’當偵測由黑方塊指出 之記憶體單元的臨限電壓值以必需達到「〇〇」第二步驟寫 入驗證操作時，則隨後電壓VBL相等於Vdd且阻止寫入操 4乍。 ”、、 在資料「01」及「00」兩者，在第- 乐—步驟寫入操作開始 後在本範例2脈衝’寫入電壓之一些脈衝抑制臨限電壓值增 加之速^為約(Μ V/脈衝，且因此臨限電壓值具有僅m 之分配寬度。換句話說，可確實地減少臨限電壓值之分配 寬度。 料寫入記憶 圖10之流程圖示意性繪示當將較低次序頁資 94186.doc -24 - 1245289 體單元時，快閃記憶體之第-實施例的控制演算法。該控 制操作以自主機接收資料輸入指令，及放置該資料輸入指 令於狀態機器8(S1)而開始。接著，該操作進行以自主機接 收位址’及放置該位址於狀態機器8中以選擇欲用以寫入操 作（S2)之頁。之後，該操作進行至—步驟，其中接收待寫 入於一頁中之資料，及在個別之資料儲存區段脱㈣中對 應地儲存該資料。隨後，該操作進行至一步驟，立中接收 由主機發佈之寫入指令及放置該寫入指令於狀態機器 中。當置放該寫入指令時，由狀態機器8内側中自動 地開始經由si 6之步驟S5的操作。 個別地複製在資料儲存區段DS1中所儲存之資料至對應 之資料儲存區段DS2(S5)。之後，選擇12v於寫入電壓ν_ 之最初值且寫入計數器PC設定為「〇」（S6)。#在資料儲存 區奴DS1中之貧料均為「〇」且資料儲存區段中之資料 亦為「〇」，m亥資料表示帛一步驟寫入操作，且因此減低 為寫入控制電壓之位元線BLe的電壓至〇v。另一方面，若 在資料儲存區段DS1中之資料均為〇且資料儲存區段DS2中 之資料不低於「0」（DS2>0)，則該資料表示第二步驟寫入 刼作，且因此導致為寫入控制電壓之位元線BLe的電壓為 (〇·3 V+0」V*DS2)。最後，若在資料儲存區段仍丨中之資 料均為「1」，則該貧料表示寫入阻止，且因此導致為寫入 控制電壓之位元線BLe的電壓為Vdd(S7)。 接著，藉由使用所選寫入電壓Vpgm及寫入控制電壓 VBL(S8)，該操作進行至施加寫入脈衝至記憶體單元之寫 94186.doc -25- 1245289 =钭::儲存一頁，。在下—步驟中，若所有储 及若；:：存區段DS2中之資料均為「1」或無法被檢杳， 反之Γ 為Γι一」，則可判定第一步驟之情況為良好， 右所有儲存於資料儲存區段DS2中之資 則可判定第-㈣之情k 述，婪Μ 士 勹个艮如將於以下所描 「。右:有：存於資料儲存區段DS2中之資料均不低於 」_；在“之寫人步驟（S8)中沒有執行第—步驟寫入 才木作之記憶體單元。 …

當第-步驟之情況為不良時，會開始「1〇」第一步驟寫 ^驗證操作（步驟S1Q)，且僅對應制結果為良好記憶體單 兀(除了用以儲存一頁資料之記憶體單元外)之資料儲存區 ❹82中的資料會由「G」轉變為「1」。在儲存不小於「i」 (DS2>G)資料之f料儲存區段_中，加人「i」於ds2之值。」 例如，若該DS2之值相等於「丨」，則藉由加入「丨」該值會 相等於「2 i。

田第步驟之情況為良妤或當完成「1 〇」第一步驟寫入 驗證操作日夺，則會開始「1〇」第三步驟寫入驗證操作（su)。 僅對應偵測結果為良好記憶體單元（除了用以儲存一頁資 料之記憶體單元外）之資料儲存區段DS1中的資料會由「〇」 轉、艾為「1」。製造儲存「丨」之資料儲存區段DS丨以持續地 儲存「1 I。 右貧料儲存區段DS 1中之資料相等於「2」，則可強制地 使貧料儲存區段DS丨之資料相等於「1」。接著，會永遠重 複第一步驟寫入操作二次在其終止之前。這是因若在第二 94186.doc -26 - 1245289 :驟寫入操作期間’每次由〇.1V逐步升高記憶體單… 限電，值，故在圖8範例中之第二步驟寫入操作或許為[ 好。當第二步驟寫入驗證電壓僅稍微低於所 义 則Μ本安排以為了避免再重複第二步驟寫入操作:延 長全部寫入操作之總時期。 在「10」第二步驟寫人驗證操作之後’若所有儲存於資 料儲存區段DS1中之資料均為…或無法被檢查，及若今 貧料均為「i」，則可判定第二步驟之情況為良好，反之若 儲存於資料儲存區段DS2中之資料均非Γ1」，則可： 定第二步驟之情況為不良（S12)。㈣二步驟之情況為良 好，則可判定已成功地完成該寫入操作，且評價該寫入^ 作之情況良好以終止寫入操作（s i3)。 1方面，若第二步驟之情況為不良，則會檢查寫 ，器PC(S14)。若寫入計數器pc之讀取不小於2〇，則可判 寫入操作之情況為失敗且不成功地終止該寫入操作 ⑻5)。若寫入計數器pc之讀取不大於2〇，則一次增加該寫 =計數器pc之讀取且由0 3 v升高寫人電壓νρ_⑻。接 著，該操作移回至步驟7且接著重試步驟8之寫入操作。將 可查知用於寫入操作之基準並不必需為20，且若願意可選 擇其他基準。 ' 2 11之流程圖示意地繪示當將較高次序頁資料寫入記憶 體單元日t陕閃記憶體之第_實施例的控制演算法。 麥考圖11，以自主機接收資料輸入指令，及放置資料輪 入才曰7於狀怨機為8中而開始該控制操作（s 1)。接著，該操 94186.doc -27- 1245289 作進行以自主機接收位址資料，及放置該位址於狀態機器8 中以選擇欲使用於寫入操作之頁（S2)。之後，操作進行至 步驟，其中接收待寫入於一頁中之資料及對應地儲存其 在個別之資料儲存區段DSlt(S3)。隨後，操作進行至一步 驟，其中接收由主機發佈之寫入指令及放置該寫入指令於 狀態機器8(S4)中。當置放該寫入指+日寺，由狀態機器㈣ 側中自動地開始經由S20之步驟S5的操作。 首先開始1〇」寫入操作（S5)。若該操作為良好（記憶 體單元之資料均為「1〇」），則儲存「〇」於對應之資料儲 存區段DS3中。若該操作為不良，則儲存「丨」於對應之資 料儲存區段DS3中。之後，個別地複製在資料儲存區段㈣ 中儲存之資料至對應之資料儲存區段DS2中（S6)。接著，選 ^ μ v於寫入電壓Vpgm之最初值且寫入計數器設定為 、，_」（S7)。若在資料儲存區段DS丨中之資料均為「〇」且資 :儲存區段DS2中之資料亦為「〇」，則該資料表示第一步 ，寫心作且因此減低為寫入控制電壓之位元線BL的電 設定為〇 ν。另一方自，若在資料儲存區段中之 二？；斗句為〇」且資料儲存區段DS2中之資料不低於「〇」， 則該資料表示第二步驟寫入操作，且因此為寫入控制電壓 之位元線BL之電壓VBL設定為（〇3 v+〇i v*ds2)。最後， 若在資料儲存區段DS1中之資料均為Γ1」且資料儲存區段 DS2中之資料亦為「丨」，則該資料表示寫入阻止，且因此 ^寫二控制電壓之位^線BL之電壓VBL設定為Vdd(S8)。接 "藉由使用所選寫人電壓及寫入控制電壓，該 94186.doc 1245289 2進行至施加寫人脈駐⑽料元 儲存—頁之資料（S9)。 3 -驟，用以 資料储/螺中，儲存〇」於資料儲存區段DS3中之所有 貝枓儲存電路20，其檢查是否 —Τ之所有 DS2t & Γ 1 啫存於貧料儲存區段 二’則判定「。。」第-步驟之情況為良好，反之=更 譜賁料儲存區段DS2中之資料不為Γ1」及更多有= 「⑻」第-步驟之情況為不良⑻0)。如以 、1 =疋 2 段㈣中之資料均為「丨」及更多’則 在先前之寫入步驟（S9)中沒有執行「 、 作之記憶體單元。 」# ?驟寫入# 若「00」第-步驟之情況為不良時，則會執行「⑻ 一步驟寫人驗證操作（步驟S11)，且僅對㈣測結 記憶體單元（除了用以儲存—頁資料之記憶體單元外）之資 ㈣存區段DS2中的資料會由「〇」轉變為％，且提供在 資料儲存區段DS3中的資料為「〇」。在儲存不小資料之 資料儲存區段DS2中，加入mDS2之值。例如，若該⑽ 之值相等於1，則藉由加入丨該值會相等於2。 當「〇〇」第-步驟之情況為良好或當完成「〇〇」第一步 驟寫入驗證操作時’則會開始「00」第二步驟寫入驗證操 作（S12)。僅對應谓測結果為良好記憶體單元（除了用以儲 存一頁資料之記憶體單元外）之資料儲存區段Dsi中的資料 會由「0」轉變為「1」，且提供在資料儲存區段DS3中的資 料為「〇」。若資料儲存區段DS3中之資料相等於〇,且資料 1245289 儲存區^ DS2中之資料相等於2，則可強制地使資料儲存區 段㈣之資料相等於卜接著，會永遠重複第二步驟寫入操 作一夂在其終止之前。換句話說，該第二步驟寫入操作終 止於預叹期間消逝之後。這是因若在第二步驟寫入操作期 間’母次由G.l V逐步升高記憶體單元之臨限電壓值，故在 圖9範例中之第二步驟寫入操作或許為良好。當第二步驟寫 入驗證電壓僅稍微低於所需之位準時，則提供本安排以為 了避免再重稷第二步驟寫入操作，而延長全部寫入操 總時期。 ' 之後’在儲存「丨」於資料儲存區段DS3中之所有資料儲 存電路2〇中，其檢查是否所有儲存於資料儲存區段DS2中 之貧料均為厂1」及更多，若該資料均為「1」及更多，則 =「：」第一步驟之情況為良好，反之若所有儲存於資 科ΐ存區段DS2中之資料不為「1」及更多，則判定該步驟 之為不良（S13)。如以下將描述，若所有儲存於資料儲 :子區段DS2中之資料均為Γ1」，則在先前之寫入步驟㈣ 中沒有執行第-步驟寫人操作之記憶體單元。 右01」第-步驟之情況為不良時，則會執行「⑻」第 一步驟寫入驗證操作（步驟S14)，且僅對應㈣ 記憶體單元(除了用以儲存-頁資料之記憶體單元外)之資 料儲存區段㈣中的資料會由「0」轉變為Γ1」。製造儲存 1」之貝科儲存區段DS2以持續儲存Γι」。加入i至㈣ 值卿—⑽摩··儲存相等於⑽料儲存區段㈣，及 館存大於卿叫資料之資料儲存區段_。例如，若該 94186.doc -30- 1245289 DS2之值相等於「 去 〜」貝]精由加入「1」該值會相等於「2」。 驟;入驗二t驟之情況為良好或當完成、第-步 作（sl5)=r會開始「10」第二步驟寫入驗證操 料儲卜 冑存Γ1」於育料儲存區段DS3中之所有資 以儲僅對應偵測結果為良好記憶體單元（除了用 :”斗：由 之記憶體單元外)之資料健存區段DSi中的 二等二〇」轉變為Γ1」。若資料儲存區段⑽中之資料 、、’且㈣儲存區段⑽中之資料相等於2,則可強 制料儲存區段腿之資料相等於i。接著，會永遠重 複弟〜驟寫入操作二次在其終止之前。換句話說，該第 -步驟寫人操作終止㈣設期間消逝之後。這是因若在第 二步驟寫人操作期間，每次⑷”步升高記憶體單元之 臨限電顧，故在圖9範例中之第二步驟寫入操作或許為良 好。當弟二步驟寫入驗證電麼僅稍微低於所需之位準時， 則提供本安排以為了避免再重複第二步驟寫入操作，而延 長全部寫入操作之總時期。 在厂01」帛二步驟寫入驗證操作之€，若所有儲存於資 料儲存區段DSlt之資料均為Γ1」或無法被檢查，及若該 資料均為「1」，則可判定第二步驟之情況為良好，反之若 所有f料均非「1」’則可判定第二步驟之情況為不良 (S16) #第一步驟之情況為良好’則可判定已成功地完成 該寫入操作，且評價該寫入操作之情況良好以終止寫入操 作（S 17)。另一方面’若第二步驟之情況為不良，則會檢查 寫入計數器PC(S18)。若寫入計數器pc之讀取不小於2〇， 1245289 則可判定該寫入操作之情況為失敗且不成功地終止該寫入 刼作（S 19)。若寫入計數器pc之讀取不大於2〇，則一次增加 該寫入計數器PC之讀取且由〇·3 v升高寫入電壓 Vpgm(S20)。接著，該操作移回至步驟8且接著重試步驟9 寫入操作。將可查知用於寫入操作之基準並不必需為2〇， 且若願意可選擇其他基準。 圖12之流程圖示意地繪示當讀取儲存在記憶體單元中的 較低次序頁資料時，快閃記憶體之第一實施例的控制演算 法。該控制操作以自主機接收資料輸入指令，及放置該資 料輸入指令於狀態機器8(S1)而開始。接著，該操作進行2 自主機接收位址，及放置該位址於狀態機器8中以選擇欲用 以寫入操作（S2)之頁。由於置放該寫人指令，由狀態機器8 内側中自動地經由S5步驟S3操作而開始。 首先’開始「01」讀取操作（S3)。若記憶體軍元之臨限 電壓值低於「01」資料，則藉由感測放大器之讀取操作製 造「1」。反之，若記憶體單元之臨限電壓值高於「〇ι」資 料’則藉由感測放大器之讀取操作製㉟「G」。該讀取操作 之結果儲存於對應之資料儲存區段㈣中。之後，會開始 ^0」讀取操作（S4)。若記憶體單元之臨限電壓值低於「丨〇」 貢料，則藉由感測放大器之讀取操作製造「丨」。反之，若 記憶體單it之臨限電壓值高⑤「1G」資料，則藉由感測放 大器之讀取操作製造「0」。該讀取操作之結果儲存於對應 之資料储存區段DS2中。最後’會開始「⑼」讀取操作（S5)。 若記憶體單元之臨限電壓值低於「⑼」㈣，則藉由感測 1245289 放大器之讀取操作製造r i」。反之，若記憶體單元之臨限 =壓值高於「00」資料，則藉由感測放大器之讀取操作製 k「〇」。精由使用「〇〇」讀取操作之邏輯操作而製造較低 之-人序頁貝料，且該資料儲存於對應之資料儲存區段⑽ 與㈣及储存於對應之資料儲存區段㈣。儲存於資料儲存 區段DS1中之資料以較低次序頁資料輸出。 圖13之流程圖示意地繪示當讀取儲存在記憶體單 =高次序頁資料時，快閃記憶體之第-實施例的控制演算 法。該控制操作以自主機接收資料輸入指令，及 p Γ入指令於狀態機器_)而開始。接著，該操作進 自：機接收位址，及放置該位址於狀態機器8 以寫入操作⑽之頁。由於置放該寫入指令，由狀:機;用8 内側中自動地開始步驟83之操作。 °。 2步驟3中開始「〇1」讀取操作。讀取操作之結果 :人序頁資料，該結果館存於對應之資料儲存區段DS1中、 :句話說，使用讀取「01」之操作結果作為 接者，資料儲存區段DS1中之資料對外輸出。頁貝科。 依此方式，以第一實施例之多 抑制任何非預期寫入時間之增加 U ’現在可能 配寬度，以改善裝置之可靠性。 八限電壓值之分 現在，將於以下描述本發明之第：實施例。 圖14之圖繪示快閃記憶體之一 號波形。在用於第二步驟寫入摔作之寫入步騾時的信 地製造位元線BLe之電壓相等於: 後，立即 。在第一實施例之一 94186.doc -33- 1245289 寫入步驟中，位凡線BLe之電屬為寫入控制電塵，其當預 X寫入包[(在緣不範例中為18 〇 V)施加至字線WL(WL2) 牯，會在寫入操作由0·3 v每次逐步升高0·1 V。

相反地，在第二實施例中，位元線BLe之電愿（慨）為寫 :技制电壓’其在第二步驟寫入操作開始後並未立即地升 冋至〇·3 V，但如圖15中所示，除了施加寫入電壓Vpgms 所4字線WL2期間之時期’在預設時期（圖15中之Tw〇製造 々為寫入控制電屬之位元線BLe電壓相等於〇v，且隨後其相 等於Vdd以為了阻止任何寫入操作。依此安排，減少有效 寫入脈衝寬度以抑制臨限電壓值之增加。因此，網路效應 類㈣位元線電壓VBL(本實施例中之位元線I的電壓） ::排’該網路效應為相等於〇3¥之寫入控制電壓。藉由 :知加寫入電壓Vpgm至所選字線wl2時，製造位元線之電 =相=於0 V之時期’而判定該有效之位元線電壓（有效電 β 守功延長柃，則可能使該有效位元線電壓相等於

一 =I=，非揮發性半導體記憶體裝置之本實施例包括 ,包貝料可覆寫之非揮發性半導體記憶體裝置；及一寫 :路其配置為寫入資料至該記憶體單元，其藉由：供 憶壓及—寫入控制電壓至該記憶體單元以改變該 Ζ早70之寫人狀態，再改變該寫人控制電壓之供應以 速率欠忒寫入狀態之降低速率，及當該改變該寫入狀態 已控制時，再改變該寫人控制電壓之供應 该寫入狀能之Ρ夂你、古方 文 心之卜低速率，及終止對該記體單元之 94186.doe -34- 1245289 ’以循序增加寫入控制電壓。 入控制電壓，而控制寫入狀態 較佳之實施例包括下文。 (Ο寫入電路執行—寫入操作 (2)寫入電路藉由循序増加寫 所減少速率之改變的改變率 (3)寫入電壓增加速率 午大於寫入控制電壓之增加速率。 (_4)寫入電路會偵測記憶體單元之寫人狀態是否已達到第 “準— <貞'則δ己憶體單元之寫入狀態達到第-位準， 入狀態的改變速 即藉由改變寫入控制雷懕 工市」私壓之供應而降低寫 率。 ⑺寫入電路會摘測記憶體單元之寫入狀態是否已達到第 位準，-旦偵測記憶體單元之寫入狀態達到第二位準， 即終止對記憶體單元之寫入操作。 ⑹-實施例更包括連接至記憶體單元閘極之多個字線，及 連接至記憶體單元㈣之多個位元線，其中該寫入電路供 應：寫入電壓至該等字線，及供應-寫入控制電廢至該等 位元線。 ⑺寫入電路會將大於m元之資料寫入記憶體單元。 ⑻當從改變寫入控制電壓之供應及降低寫入狀態的改變 速率之時間起的預設時期消逝時，寫人電路會終止對 體單元之寫入操作。 心 ，非揮發性半導體記憶體裝置之另—實施例包括：_電資 料可覆寫之非揮發性半導體記憶體單元及__寫人電路，: ΐΐ為寫入資料至該記憶體單元，其藉由：施加一第—驗 也电壓至該記憶體單元，以偵測是否該記憶體單元之寫= 94186.doc -35- 1245289 狀恶達到第一位準，當記憶體單元之 位準時，施加-寫入電壓及顯示第—有=未達到第- 入控制電壓至該記憶體單元，當 “立準之-寫 到第-位準時，施加―寫人·^ ^早k寫入狀態達 f 丁他刀口冩入電壓及顯示隨0士 h 有效電壓位準之—以㈣f壓至料_ 變的第二 皆一 ^體早元，施加一 弟一驗自豆％壓至該記憶體單元，以 入灿㊉s π 土 亥C憶體單元之寫 入狀恶疋否達到第二位準，及當該記憶 : 達到第二位準時，施加以電壓及顯示第、入狀悲 之寫入控制電壓以禁止任何對該記憶體單：之：電壓位準 ^ ^ 凡之寫入操作。 車父仏之實施例包括下文。 (1)一貫施例更包括一讀取電路，其調適 ± 至呼愔騁口口 - η * 為&加一讀取電壓 匕體早70及讀出儲存於記憶體單元中之資料，其 讀取電壓與第二驗證電麼間之差大於第—驗證電壓盘在 驗證電壓間之差。 η (2)當將資料寫入記憶體單元時，寫入電路會執行一寫入操 作，以循序增加寫入控制電壓。 未 (3\寫入電路藉由資料寫入記憶體單元之操作期間循序增 加第二有效電壓而執行一寫入操作。 (4) 寫入笔壓之增加速率大於第二有效電壓之增加速率。 (5) * k施加第二有效電壓至記憶體單元起之預設時期消 通^ ’寫入電路會禁止寫入記憶體單元之任何操作。 (6) 寫入電路會將大於1位元之資料寫入記憶體單元。 (7) 寫入電路調適為寫入資料至記憶體單元，以藉由每次之 預δ又值而循序改變寫入電壓，該預設值大於第一驗證電壓 1245289 铃第二驗證電壓間之差。 非揮發性半導體記憶體裝置 資粗了承& 丹男轭例，包括·· 一電 貝枓可覆寫之非揮發性半導體記憶 发西？署炎仓^ 粒早兀及一寫入電路， I# ^ - /、^由· ¥該等記憶 體早几之寫入狀態未達到一第一位 及一鹿—— 丁 t應一寫入電壓 單元Γ弟一有效電壓位準之寫入控制電壓至該記憶體 广體…寫入狀態已達第一位準時，施加一 押制:顯示隨時間改變的第二有效電虔位準之寫入 達到第’至1己憶體早70，及當該記憶體單元之寫入狀態 心：Γ:，施加該寫入電麼及—顯示一第三有效電 入操作 電壓’而禁止任何對該記憶體單元之寫 較佳之實施例包括下文。 寫入電路會執行一寫入 寫入電路會執行一寫入 (1) 當寫入資料至記憶體單元中時 紅作，以循序增加寫入控制電壓

(2) 當寫入資料至記憶體單元中時 才木作’以循序增加第二有效電壓C (:)寫入電麼之增加速率大於第二有效電壓之增加迷率。 :肖)=第二有效電塵至記憶體單元之時間起的預設時期 寫人電路會禁止任何對記憶體單元的寫入 ⑺寫入電路會將大於i位元之資料寫人記憶體單元。 就儲存一 2_位元資料，或一 4·位元資料而論， 述之實施例時，在單一兮己情髅士收太 田馅述上 W A體早儿中，將查知可易於 §周適為儲存較高值資料於一單—記憶體中之實施例。見 94186.doc -37- 1245289 圖16是顯示數位相機的透視圖，該數位相機為使用圖3 中快閃記憶體之電子卡的一範例。 在此，作為該電子儀器之一範例，會顯示如一數位相機 71之一可攜式電子儀器。如上述之第一實施例中，在一電 子卡（如，一記憶卡）70，其用以做為數位相機71之記錄媒 體，一配置之ic套裝軟體，其中結合及密封上述之nand 快閃記憶體。 在數位相機71中，含有連接至插槽之一插卡槽72及一電 路基板。記憶卡70可分開地附加至插卡槽72，並在附加狀 恶中電連接至電路基板上之電子電路。需注意當該記憶卡 70為例如一非接觸型IC卡時，則該卡包含於或接近至插卡 槽72，且因此藉由一攝影機信號而電連接至電路基板上之 電子電路。 需注意在圖16中，鏡片73代表一鏡片，78代表一顯示區 段（例如，包括一液晶監視器），82代表一操作鈕如一快門 按4丑’ 8 8代表一頻閃燈。 圖17之方塊圖顯示圖16之數位相機的基本電路構造範 例。 藉由鏡片73聚集自_實驗對象之光並輸人其於一影像收 集裝置74。例如’以如⑽8影像感測器所形成之該影像 收集裝置74會光電地轉換輸入光為輸出，例如，一類比信 號。該類比信號藉由-類比放大器（AMp)而放大，且隨後 藉由-類比而數位轉換為數位轉換器（ADc)。該轉換信號 輸入至一相機信號處理電路75，另為 甩塔〇及叉（例如）一自動曝光控 1245289 制(AE)，自動白平衡控制(AWB)，及色彩分離處理之管制， 且之後會轉換為一發光信號及色差信號。 欲監視一影像，自相機信號處理電路75之信號輸 入至一音效信號處理電路76，轉換為_攝影機信號。兮 攝影機信號系統之範例包括國際電視標準委員： C藉由—微電腦81控制影像收集裝置74，AMp.: ADC及相機信號處理電路75。 該攝影機信號經—顯示信號處理電路77而輸出至施加於 數位相㈣之顯示器78。該攝影機信號經—攝影機驅動器 79而至一攝影機輸出終端。 出藉由數位相機71拍照之影像可經攝影機輪 輸出以作為至一影像儀器之攝影機輸出(如電視 2)中。此外’亦可顯示拍照之影像在除了顯示器78外之一區 欲紀錄一影像，-操作者會按該操作⑽。此外，微電 腩81控制一記憶體控制器83， 呙八甶相機偽號處理電路 之w輸出為在攝影機記憶體84中之一框型影像。在本 =二預設壓縮格式而藉由一咖伸展電⑽壓縮該 才像寫入，且其經--^ 72之記憶卡81中。、、， 而讀於附加至插卡槽 欲複製一已記錄之影像，紀錄在記憶 介面86而讀取，且兮旦。争从丄广 T 、、工卞 貝取且“像猎由壓縮/伸展電路8 5而伸展，並 二二至攝影機記憶體84中。該寫入影像輸入至音效信 號處理電路76中，及以如影像監視中之相同方法而反射於 94186.doc -39- 1245289 顯示l§ 7 8或攝影機儀器中。 需注意在上述之構造φ，+ 中在電路板89上會架設··插卡 槽72，影像收集裝置74， ΑΜΡ·，ADC，相機信號處理電路 75，音效信號處理電路76 6颂不“唬處理電路77，攝影機 驅動器7 9 ’微電腦8 1 ’記情㈣j 圯口體ί工制态83，攝影機記憶體84， 壓縮/伸展電路85， 架設於電路板89上 電路板89。 及卡介面86。在此，插卡槽72並不必需 ，且亦可經一連接器電纜等而連接至該

々此外，在電路板89上更架設：包括例如一DC/DC轉換器 專之電源電路8 7。電诉雷丨欠g 7 t *=r=* 电碌冤路87自外面電源或電池而接收一 電源供應’且產生-内部電源電心用於使用在數位相機 71中。該内部電源電塵不僅供應至上述之電路，且亦供應 至頻閃燈88及顯示器78。

不僅可施加根據本發明實施例之電子卡至可攜式電子儀 器（如上述之數位相機），且亦可施加至許多示意地顯示於 如圖18至29中之儀器。即，圖18顯示數位相機/攝影機，圖 19顯示電視機，圖20顯示音效/視覺設備，圖21顯示音效設 備’圖22顯示遊戲設備，圖23顯示電子樂器，圖24顯示行 動電話’圖25顯示個人電腦，圖26顯示個人數位助理，圖 27顯不錄音機，圖28顯示包括PCMCIA標準模式之…卡 (如，PC卡記憶體），及圖29顯示電子圖書終端。 热習该項技術者應已意會附加的優點及改良。因此，本 發明在其廣泛觀點上不受於特殊細節及文中顯示及敘述的 代表實施例。此外，在不違反由後附申請專利範圍及其等 94186.doc -40- 1245289 >文物所界定的本發明總概念之精神及範圍之下，可做種種 改良。 【圖式簡單說明】 · 圖1是根據本發明快閃記憶體之第一實施例的示意方塊 圖’繪示其整個構造； 圖2 A是繪示圖丨之記憶體單元陣列的内部構造之示意方 塊圖； 圖2B是排列在圖2A之各方塊中的1^八1^〇型記憶體單元之 電路圖； _ 圖3是沿著直行方向看去之圖丨記憶體單元陣列示意剖面 圖’以顯示裝置結構； 圖4 A及4B是沿著橫列方向看去之圖丨記憶體單元陣列的 示思剖面圖，以顯示襄置結構· 圖5是圖i之行控制電路的主要部份之示意方塊圖，以繪 示其構造； 圖6之圖繪示以下二者間之關係：根據本發明多值快閃記 籲 憶體之弟一貫施例的ip倍辦σσ _ 々 j w z fe體早兀之多值資料與臨限電壓 值； V圖7之圖緣示習知供p弓4咏 Γ、閃$憶體之多個記憶體單元的改變 臨限電壓值，及一調適兔祐— % h ^ J遇馮使用該改變臨限電壓值之資料寫 · 入方法； v圖8之圖繪示多值快胡★咏# 一 ’ σ己憶體弟一貫施例之記憶體單元 的改變臨限電壓值，及_ % 及一调適為使用該改變臨限電壓值之 資料寫入方法； 94186.doc -41 - Ϊ245289 圖9之圖繪不用以將較高次序頁資料寫入相同記情體單 元之方法’及隨時間改變之第-實施例記憶體的臨：電： 值； 圖10之流程圖示意性繪示當將較低次序頁資料寫入2 ^ 體單元時，快閃記憶體之第一實施例的控制演算法；〜 圖11之流程圖示意地繪示當將較高次序頁資粗 J只兵Ί、卞馬入記憶 體單元時，快閃記憶體之第一實施例的控制演算法； 圖12之流程圖示意地繪示當讀取儲存在記憶體單元中的 較低次序頁資料時，快閃記憶體之第一實施例的控制演算 法； 一 圖13之流程圖示意地繪示當讀取儲存在記憶體單元中的 較高次序頁資料時，快閃記憶體之第一實施例的控制演瞀 法； 圖14之圖繪示快閃記憶體之第一實施例寫入步驟時的信 號波形； 圖15之圖繪示快閃記憶體之第二實施例寫入步驟時的信 號波形； 圖16是顯示數位相機的透視圖，該數位相機為使用圖3 中快閃記憶體之電子卡的一範例； 圖17之方塊圖顯示圖16之數位相機的基本電路構造範 例； 圖18之正面圖示意地顯示數位相機/攝影機的構造範例； 圖19之正面圖示意地顯示電視機的構造範例； 圖20之正面圖示意地顯示音效/視覺設備的構造範例； 94186.doc -42- 1245289 圖21之正面圖示意地顯示音效設備的構造範例； 圖22之正面圖示意地顯示遊戲設備的構造範例， 圖23之正面圖示意地顯示電子樂器的構造範例； 圖24之正面圖示意地顯示行動電話的構造範例； 圖25之正面圖示意地顯示個人電腦的構造範例； 圖2 6之正面圖示意地顯示個人數位助理的構造範例’ 圖27之正面圖示意地顯示錄音機的構造範例； 圖28之正面圖示意地顯示PC卡的構造範例；及 圖29之正面圖示思地顯示電子圖書終端的構造範例。 【主要元件符號說明】 1 記憶體單元陣列 2，3，4，5，6， 寫入電路 7，8 10 P-型基板 11 η-型井 12 Ρ-型井 14 η-型擴散層 15 Ρ -型擴散層 16 通道氧化薄膜 17 隔離薄膜 20 資料儲存電路 70 吕己憶卡 71 數位相機 72 插卡槽 94186.doc -43- 鏡片 影像收集裝置 相機信號處理電路 音效信號處理電路 顯示信號處理電路 顯示區段 攝影機驅動器 微電腦 操作紐 記憶體控制器 攝影機記憶體 壓縮/伸展電路 卡介面 電源電路 頻閃燈 電路板 -44-

Claims (1)

1245289 、申請專利範圍： 1. 一種非揮發性半導體記憶體裝置，包括·· :電資料可覆寫之㈣發性半導體記憶體單元；及 “ -寫入電路’其配置成將資料寫入該記憶體單元，其 ' (、應寫人包屢及—寫人控制電至該記憶體單 元以改變該記憶體單元之寫入狀態，改變該寫入控制電 屋之供應以降低改變該寫人狀態之速率，當控制改變該 :入狀態之速率時’再改變該寫入控制電塵之供應以控 :改變該寫入狀態之降低速率，及終止對該 元之 寫入操作。 2·如請求項1之裝置，並中 ^ 一中田將貝枓寫入該記憶體單元時， 〜入電路執行寫人操作以循序增加該寫入電壓。 3. 如=項2之袭置，其中藉由循序增加該寫入電壓，該寫 '、控制寫入狀態改變之降低速率之改變率。·’.· 4. 如2項3之裝置，其中該寫入電壓之增 入控制電壓之增加速率。 手穴t亥冩 5·如請求項1之裝置，其中爷 寫入狀能日不 "”、包路偵測該記憶體單元之 寫：狀…已達—第一位準，—旦 ：：之 之寫入狀態達到該第-位準，藉由改變^ 體早凡 之供應而降低該寫入狀態之改變速率，寫入控制電壓 6.如請求項3之裝置，其中該寫入電 寫入狀態是否已達-第二位準及，―、日。"仏體單元之 元之寫入狀態達到第：偵'則该記憶體單 入操作。 、止對该記憶體單元之寫 94186.doc 1245289 如請求们之裝置，尚包括： 予線，其連接至該記憶體單元之一閘極；及 寫入兩疋線，其連接至該記憶體單元之一汲極，其中該 二講供應該冑人電壓至該？線及供應該寫入控制電 壓至該位元線。 8· 求項1之裝置’其中該寫入電路寫入-大w位元之 貝料於該記憶體單元中。 9. 月^頁1之裝置’其中從改變該寫人控制電壓之供應及 带z寫入狀悲之改變速率起之預設時期消逝時，該寫 入电路終止寫入該記憶體單元之操作。 i〇· -種非揮發性半導體記憶體I置，包括： 1資料可覆寫之非揮發性半導體記憶體單元；及 “-寫入電路，其配置成將資料寫入該記憶體單元，其 精由：施加-第-驗證電壓至該記憶體單元，則貞測該 =體單元之寫人狀態是否已達—第—位準，當該記憶 月豆早疋之寫人狀態未達到該第—位準時，將—寫入電壓 及一顯不-第-有效電壓位準之寫人控制電壓施加至該 5己憶體早兀’當該記憶體單元之寫入狀態達到該第一位 準時，施加該寫入電壓及一顯示隨時間改變之第二有效 電壓位準之寫入控制電壓至該記憶體單元，施加一第二 驗證電壓至該記憶體單元’則貞測該記憶體單元之寫入 «是否達到-第二位準，及當該記憶體單元之寫入狀 悲達到該第二位準時，施加該寫入電壓及顯示第三有效 電壓位準之寫入控制電壓以禁止任何對該記憶體單元之 94186.doc 1245289 冩入操作。 U·如：未:項10之裝置，尚包括： 元其配置成施加—讀取電壓至該記憶體單 1、出儲存在該記憶體單元中之資料： 其中該讀取電壓與該第 驗證電壓盎节裳仏 驗--堡間之差大於該第一 /、邊弟二驗證電壓間之差。 •如叫求項1 0之穿， 一 時，兮宫 " ，、中§將資料寫入該記憶體單元 13.如請求h &作以斜增加该寫入電壓。 操作期門+ ^ 隹對肩屺丨思體早疋之寫入資料 執行：:::電路藉由循序增加該第二有效電壓而 第：二:!3之裝置，其中該寫入電壓之增加速率大於該 弟一有效電壓之增加速率。 :求項1〇之裝置’其中當從該寫 效電壓至該印愔麯口口-丄 也刀口g弟一有 路〜/體早70起之預設時期消逝時，該寫入電 路不止任何對該記憶體單元之寫入操作。 6·如凊求項10之裝置，苴 料耷 "N Μ寫入電路將一大於1位元之資 枓寫入该記憶體單元。 、 Π·如請求項10之裝置，盆 該記情踌时_ 、— /、 Μ寫入電路配置為將資料寫入 〜70 ’以母次逐步改變該寫入電壓一預設值， V預設值大於該第—驗證 差。 I 土 /、邊弟一驗證電壓間之 1δ·—種非揮發性半導體記憶體裝置，包括·· 一電資料可覆寫之非揮發性半導體記㈣單元；及 94I86.doc 1245289 =寫^電路，其配置成將資料寫人該記憶體單元，並 =由· u記憶體單元之寫人狀態未達到 嚷 時，供應一寫入電屙 位準 兒Μ及一顯不一第一有效 入控制電壓至嗲^卜立 1位準之寫 i主σ亥5己j忍體元，當 扣 態達到該第一位進Β± °亥°_早兀之寫入狀 旱訏，施加該寫人電—& s 變之第二有效電爆⑨ 頌不隨時間改 々双电堡位準之寫入控制 元，及當該記憶體單元之寫 〜dk'體單 ^ 冩狀恶達到該第二位準時， 19. 20. 21. 22. 23. 電壓二禁止任何對該記憶體單元之寫入：寫入控制 如睛求項18之奘要 ^ ,, ^ ，八中备將資料寫入該兮己@ I -時，該寫入電路執行一宜入3品从、气^己丨思體早兀 ，^ ^ χΈ , ”、木乍以循序增加該寫入電壓。 如巧求項19之裝置，盆由$时— 勺私& 時，哕_入+々 八中畜將貢料寫入該記憶體單元 電壓。 執仃—寫人#作以循序增加該第二有效 如請求項20之裝置，i 筮-古4 + /、 寫入電虔之增加速率大於該 弟-有政電壓之增加速率。 《手穴W 如請求項18之裴置，立 效電壓至該記師單夂…寫入電路施加該第二有 路禁止任何對；二預設時期消逝時，該寫入電 如請求項18之梦署 *丄 作 料寫入，己产： 該寫彳電路將-大於1位元之資 丁+呙八邊屺憶體單元。 94186.doc