[go: up one dir, main page]

TWI642060B - 用於三維記憶體的抹除驗證方法以及記憶體系統 - Google Patents

用於三維記憶體的抹除驗證方法以及記憶體系統 Download PDF

Info

Publication number
TWI642060B
TWI642060B TW106138374A TW106138374A TWI642060B TW I642060 B TWI642060 B TW I642060B TW 106138374 A TW106138374 A TW 106138374A TW 106138374 A TW106138374 A TW 106138374A TW I642060 B TWI642060 B TW I642060B
Authority
TW
Taiwan
Prior art keywords
memory cells
group
erase
memory
erase verify
Prior art date
Application number
TW106138374A
Other languages
English (en)
Other versions
TW201919068A (zh
Inventor
古紹泓
黃昱閎
程政憲
李致維
鈴木淳弘
蔡文哲
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Priority to TW106138374A priority Critical patent/TWI642060B/zh
Application granted granted Critical
Publication of TWI642060B publication Critical patent/TWI642060B/zh
Publication of TW201919068A publication Critical patent/TW201919068A/zh

Links

Landscapes

  • Read Only Memory (AREA)

Abstract

一種用於三維記憶體的抹除驗證方法以及一種記憶體系統。三維記憶體包括至少一記憶胞串列，以及至少一記憶胞串列包括複數個記憶胞。記憶胞包括一第一組記憶胞以及一第二組記憶胞。各記憶胞耦接於一字元線。抹除驗證方法包括以下步驟。對第一組記憶胞上執行一第一抹除驗證操作。在對第一組記憶胞執行第一抹除驗證操作後，在第一組記憶胞被驗證為抹除成功的情況下，對第二組記憶胞上執行一第二抹除驗證操作。

Description

用於三維記憶體的抹除驗證方法以及記憶體系統
本發明是有關於一種三維記憶體，且特別是有關於一種用於三維記憶體的抹除驗證方法以及一種記憶體系統。
近年來，記憶體變得無所不在且廣泛的使用於各種電子設備，例如個人電腦、筆記型電腦、智慧型手機、平板電腦、數位相機等。為了提高記憶體密度，記憶體設計使用了三維架構。三維記憶體具有較二維記憶體多的記憶胞。當記憶胞的數量增多時，訊號線(例如位元線及/或字元線)的數量也相應的增多。
以三維記憶體的基板作為最底層，三維記憶體的上層結構的半徑可能大於三維記憶體的下層結構的半徑，因此在抹除驗證操作中，施加在三維記憶體上層結構的抹除驗證電壓的電場效果不同於施加在三維記憶體下層結構的抹除驗證電壓的電場效果。再者，殘餘電荷將導致抹除驗證操作的抹除驗證錯誤。
因此，需要一個用於三維記憶體的抹除驗證方法及一記憶體系統。
本發明係有關於一種用於三維記憶體的抹除驗證方法以及一記憶體系統。透過本發明，多個抹除驗證操作分別執行於一記憶胞串列的不同組記憶胞。因殘餘電荷導致的抹除驗證錯誤的發生機率將會降低。
根據本發明之第一方面，提出一種用於三維記憶體的抹除驗證方法。三維記憶體包括至少一記憶胞串列，以及至少一記憶胞串列包括複數個記憶胞。記憶胞包括一第一組記憶胞以及一第二組記憶胞。各記憶胞耦接於一字元線。抹除驗證方法包括以下步驟。對第一組記憶胞執行一第一抹除驗證操作。在對第一組記憶胞上執行第一抹除驗證操作後，在第一組記憶胞被驗證為抹除成功的情況下，對第二組記憶胞上執行一第二抹除驗證操作。
根據本發明之第二方面，提出一種記憶體系統。記憶體系統包括一三維記憶體及一控制器。三維記憶體包括垂直延伸通過該三維記憶體的複數層的至少一記憶胞串列。至少一記憶胞串列包括複數個記憶胞，以及這些記憶胞包括一第一組記憶胞及一第二組記憶胞，或基於記憶胞串列上的記憶胞個數分成多組記憶胞。採用分組抹除驗證方法簡化操作。各記憶胞耦接於一字元線。控制器耦接於該三維記憶體，用以對第一組記憶胞執行一第一抹除驗證操作，以及在對第一組記憶胞上執行第一抹除驗證操作後，在第一組記憶胞被驗證為抹除成功的情況下，對第二組記憶胞執行一第二抹除驗證操作。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
102(1)、102(2)、102(3)、102(4)、102(5)、102(6)‧‧‧記憶胞
110‧‧‧電荷
112‧‧‧殘餘電荷
20‧‧‧記憶體系統
202‧‧‧控制器
204‧‧‧三維記憶體
S302~S318‧‧‧流程步驟
400、500、600、700‧‧‧記憶胞串列
402、502、602、702‧‧‧第一組記憶胞
404、504、604、704‧‧‧第二組記憶胞
BL‧‧‧位元線
CSL‧‧‧共同源極線
GSL‧‧‧接地選擇線
DWLB‧‧‧底部虛擬字元線
DWLT‧‧‧頂部虛擬字元線
SSL‧‧‧串列選擇線
WL‧‧‧字元線
Vpass1、Vpass2、VVFY‧‧‧電壓
第1A圖繪示包括複數個記憶胞的記憶胞串列的示意圖。
第1B圖繪示記憶胞串列的被編程記憶胞具有捕獲電荷的示意圖。
第1C圖繪示具有殘餘電荷的記憶胞串列的示意圖。
第2圖繪示依照本發明一實施例的一記憶體系統的方塊圖。
第3圖繪示依照本發明一實施例的用於三維記憶體的抹除驗證方法的流程圖。
第4A至7D圖繪示依照本發明實施例的抹除驗證操作，其包括施加在第一組記憶胞的第一抹除驗證操作以及施加在第二組記憶胞的第二抹除驗證操作。
以下提出各種實施例進行詳細說明，然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中的圖式省略部份元件，以清楚顯示本發明的技術特點。在所有圖式中相同的標號將用於表示相同或相似的元件。
請參照第1A、1B及1C圖。第1A圖繪示包括複數個記憶胞的記憶胞串列的示意圖。第1B圖繪示記憶胞串列的被編程記憶胞具有捕獲電荷的示意圖。第1C圖繪示具有殘餘電荷的記憶胞串列的示意圖。第1A圖繪示包括記憶胞102的記憶胞串列，舉例來說，包括記憶胞102(1)、記憶胞102(2)、記憶胞102(3)、記憶胞102(4)、記憶胞102(5) 及記憶胞102(6)。在編程記憶胞102(4)之後，電荷110被捕獲於記憶胞102(4)之中。然而，時間的延長以及暴露於高溫可能導致記憶胞102(4)中的電荷110隨時間而流失，不再留在記憶胞102(4)中，流失的電荷會待在記憶胞102(4)鄰近的區域中，位於記憶胞102(3)和記憶胞102(4)之間以及/或記憶胞102(4)和記憶胞102(5)之間，如第1B圖所示。因此，在一抹除操作執行於記憶體串列上時，記憶體102(4)中的電荷110將被移除，但位於記憶胞102(3)和記憶胞102(4)之間以及/或記憶胞102(4)和記憶胞102(5)之間的電荷則遺留下來。遺留下來的電荷生成了殘餘電荷112，如第1C圖所示。當抹除驗證操作執行在記憶胞串列上時，殘餘電荷112的存在導致抹除驗證錯誤。
為了排除殘餘電荷造成的抹除驗證錯誤，施加一通過電壓至連接於在記憶胞102(4)旁的記憶胞102(3)及記憶胞102(5)的字元線，以「遮蔽(mask)」殘餘電荷112，以及施加驗證記憶胞102(4)是否抹除成功的一抹除驗證電壓至記憶胞102(4)。其中通過電壓大於抹除驗證電壓。因此，殘餘電荷造成的抹除驗證錯誤的機率將會降低。「遮蔽」一詞係指基於施加在記憶胞102(3)及記憶胞102(5)的通過電壓的電場，而暫時性的忽略記憶胞102(4)周圍的殘餘電荷112所帶來的影響。
第2圖繪示依照本發明一實施例的一記憶體系統的方塊圖。記憶體系統包括一控制器202及一三維記憶體204。三維記憶體204包括排列為矩陣的複數條記憶胞串列。記憶胞串列垂直地延伸通過三維記憶體204的各層結構，以及每一記憶胞串列包括複數個記憶胞。 一記憶胞串列的記憶胞包括一第一組記憶胞以及一第二組記憶胞。每一記憶胞耦接於一字元線。第一組記憶胞彼此相鄰，且第二組記憶胞彼此相鄰。在本發明其他實施例中，依據記憶胞串列上的記憶胞個數，一記憶胞串列的記憶胞可包括兩組以上的記憶胞。字元線包括交錯排列的偶數字元線以及奇數字元線。舉例來說，三維記憶體204可以係一非揮發性記憶體，當中斷電源時，能保留其資訊，例如為一反及閘型快閃記憶體(NAND Flash Memory)或一可變電阻式記憶體(Resistive Random-Access Memory,ReRAM)。
控制器202耦接於三維記憶體204。舉例來說，控制器202可以例如是藉由使用一晶片、晶片內的一電路區塊、一韌體電路、含有數個電子元件及導線的電路板或儲存複數組程式碼的一儲存媒體來實現，也可藉由電腦系統、嵌入式系統、手持式裝置、伺服器等電子裝置執行對應軟體、韌體或程式來實現。控制器202用以回應經由一匯流排來自一介面(未繪示於第2圖)的部份外部指令，控制非揮發性記憶體陣列204的操作模式。舉例來說，介面係一輸入/輸出介面(input/out interface)。操作模式係編程(寫入)模式、讀取模式及抹除模式之一。
控制器202執行一抹除操作，藉由提供一抹除電壓以抹除三維記憶體204的記憶胞，並執行一抹除驗證操作，提供一抹除驗證電壓以驗證被抹除的記憶胞是否抹除成功。舉例來說，在控制器202在三維記憶體204的一記憶胞串列執行抹除操作後，控制器202判斷記憶胞串列是否抹除成功，藉由在一抹除驗證操作中，施加一抹除驗證電壓(例如0~1V)至該記憶胞串列。在施加抹除驗證電壓至記憶體串 列時，一感測電流可流過記憶胞串列的情況下，記憶胞串列可視為抹除成功。
第3圖繪示依照本發明一實施例的用於三維記憶體的抹除驗證方法的流程圖。第3圖繪示之用於三維記憶體的抹除驗證方法的流程圖可應用於如第2圖所示之記憶體系統20。為了清楚說明上述各項元件的運作以及本發明實施例的用於三維記憶體的抹除驗證方法，以下將搭配第2圖之流程圖詳細說明如下。然而，本發明所屬技術領域中具有通常知識者均可瞭解，本發明實施例的方法並不侷限應用於第2圖的記憶體系統20，也不侷限於第3圖之流程圖的各項步驟順序。
請參照第2圖及第3圖，依據本發明之一實施例，用於三維記憶體的抹除驗證方法起始於步驟S302。在步驟S302，控制器202由一介面接收一抹除操作指令以改變三維記憶體204的操作模式為抹除模式。抹除操作包括提供一抹除電壓至連接於三維記憶體204的至少一記憶胞串列的記憶胞的字元線，以抹除此記憶胞串列的記憶胞。也就是說，控制器202藉由提供一抹除電壓至記憶胞串列的記憶胞，以抹除這些記憶胞。
接著，控制起202執行一抹除驗證操作，其包括第一抹除驗證操作以及第二抹除驗證操作。在步驟S304，控制器202對記憶胞串列的第一組記憶胞執行第一抹除驗證操作。隨後，於步驟S306，控制器202判斷第一組記憶胞是否通過第一抹除驗證操作。
當第一組記憶胞未能通過第一抹除驗證操作(步驟S306的結果為否)，執行步驟S308。在步驟S308，控制器202提高抹除電壓， 然後，在步驟S310，控制器判斷提高後的抹除電壓是否大於一抹除臨界電壓。
當提高後的抹除電壓小於或等於抹除臨界電壓(步驟S310的結果為否)，則再次執行步驟S302。控制器202藉由施加提高後的抹除電壓至記憶胞串列的記憶胞，以再次對記憶胞串列執行抹除操作。當提高後的抹除電壓大於抹除臨界電壓(步驟S310的結果為是)，執行步驟S312。在步驟S312，控制器202設定記憶胞串列的記憶胞為抹除不成功。
當第一組記憶胞通過第一抹除驗證操作(步驟S306的結果為是)，執行步驟S314。在步驟S314，於對第一組記憶胞執行第一抹除驗證操作之後，控制器202對記憶胞串列的一第二組記憶胞執行一第二抹除驗證操作。控制器202在第一組記憶胞通過第一抹除驗證操作後，執行第二抹除驗證操作。也就是說，在第一組記憶胞被驗證為抹除成功的情況下，控制器202執行第二抹除驗證操作。接著，在步驟S316，控制器202判斷第二組記憶胞是否通過第二抹除驗證操作。
當第二組記憶胞未通過第二抹除驗證操作(步驟S316的結果為否)，執行步驟S308。當第二組記憶胞通過第二抹除驗證操作(步驟S316的結果為是)，執行步驟S318。在步驟S318，控制器202設定記憶胞串列的記憶胞為抹除成功。也就是說，在第一組記憶胞以及第二組記憶胞分別通過第一抹除驗證操作以及第二抹除驗證操作的情況下，即第一組記憶胞與第二組記憶胞分別在第一抹除驗證操作以及 第二抹除驗證操作中被驗證為抹除成功，控制器202設定記憶胞串列的記憶胞為抹除成功。
以下，將參考圖式以進一步詳細說明上述之第一抹除驗證操作及第二抹除驗證操作。請參照第4A圖至第7D圖。第4A圖至第7D圖繪示依照本發明實施例的抹除驗證操作，其包括施加在第一組記憶胞的第一抹除驗證操作以及施加在第二組記憶胞的第二抹除驗證操作。
第4A圖至第7D圖中的記憶胞串列400、500、600、700具有相同或相似的結構配置。舉例來說，每一記憶胞串列400、500、600、700包括8個記憶胞，並耦接於一條位元線(bit line)BL、兩條串列選擇線(string select line,SSL)SSL0及SSL1、兩條頂部虛擬字元線(top dummy word line,DWLT)DWLT0及DWLT1、八條字元線(word line,WL)WL0~WL7、兩條底部虛擬字元線(bottom dummy word line,DWLB)DWLB0及DWLB1、一條接地選擇線(ground select line,GSL)GSL以及一條共同源極線(common source line,CSL)CSL。應當理解的是，記憶胞串列400、500、600及700包括的記憶胞個數可以是任意正整數，並不以8個為限。
請參照第4A及4B圖。在本實施例中，記憶胞串列400的記憶胞包括一第一組記憶胞402以及一第二組記憶胞404。第4A圖繪示僅對第一組記憶胞402執行第一抹除驗證操作，以及第4B圖繪示僅對第二組記憶胞402執行第二抹除驗證操作。第一組記憶胞402包括連接於字元線WL4、WL5、WL6及WL7的記憶胞以及連接於頂部虛擬字元 線DWLT0的虛擬記憶胞。第二組記憶胞404包括連接於字元線WL0、WL1、WL2及WL3的記憶胞以及連接於底部虛擬字元線DWLB1的虛擬記憶胞。
當控制器202對第一組記憶胞402執行第一抹除驗證操作，如第4A圖所示，控制器202提供一正電壓(例如1V)至位元線BL以及一電壓(例如0V)至共同源極線CSL。控制器202施加一抹除驗證電壓VVFY(例如0~1V)至連接於第一組記憶胞402的位元線，即施加抹除驗證電壓VVFY至字元線WL4~WL7以及頂部虛擬字元線DWLT0。控制器202對串列選擇線SSL0與SSL1、頂部虛擬字元線DWLT1施加一第一通過電壓Vpass1。再者，控制器202施加一第二通過電壓Vpass2至連接於第二組記憶胞404的字元線。亦對底部虛擬字元線DWLB0以及接地選擇線GSL施加第二通過電壓Vpass2。第一通過電壓Vpass1及第二通過電壓Vpass2大於抹除驗證電壓VVFY。在施加抹除驗證電壓VVFY至連接第一組記憶胞402的字元線以及第二通過電壓Vpass2至連接第二組記憶胞404的字元線之後，當一感測電流流過記憶胞串列400，第一組記憶胞可視為抹除成功且通過第一抹除驗證操作。當一感測電流未能流過記憶胞串列400，第一組記憶胞則被視為抹除不成功且未通過第一抹除驗證操作。第一通過電壓Vpass1大於第二通過電壓Vpass2。
當第一組記憶胞402通過第一驗證抹除操作，對第二組記憶胞404執行第二抹除驗證操作。也就是說，在第一組記憶胞402被視為抹除成功且通過第一抹除驗證操作的情況下，對第二組記憶胞404執行第二抹除驗證操作。當控制器202對第二組記憶胞404執行第 二抹除驗證操作，如第4B圖所示，控制器202提供正電壓(例如1V)至位元線BL以及一電壓(例如0V)至共同源極線CSL。控制器202施加抹除驗證電壓VVFY(例如0~1V)至連接第二組記憶胞404的字元線，即施加抹除驗證電壓VVFY至字元線WL0~WL3以及底部虛擬字元線DWLB1。再者，控制器202施加一第一通過電壓Vpass1至連接第一組記憶胞402的字元線。對串列選擇線SSL0與SSL1及頂部虛擬字元線DWLT1施加第一通過電壓Vpass1。對底部虛擬字元線DWLB0以及接地選擇線GSL施加第二通過電壓Vpass2。第二通過電壓Vpass2大於抹除驗證電壓VVFY。在施加抹除驗證電壓VVFY至連接第二組記憶胞404的字元線以及第一通過電壓Vpass1至連接於第一組記憶胞402的字元線之後，當感測電流流過記憶胞串列400，第二組記憶胞可視為抹除成功且通過第二抹除驗證操作。當感測電流未能流過記憶胞串列400，第二組記憶胞則被視為抹除不成功且未通過第二抹除驗證操作。當第一組記憶胞402通過第一抹除驗證操作以及第二組記憶胞404通過第二抹除驗證操作，控制器202設定記憶胞串列400為抹除成功。
請參照第5A、5B及5C圖。在本實施例中，記憶胞串列500的記憶胞包括第一組記憶胞502及第二組記憶胞504。第5A圖繪示僅對第一組記憶胞502的一第一部份記憶胞執行第一抹除驗證操作的第一階段，以及第5B圖繪示僅對第一組記憶胞502的一第二部份記憶胞執行第一抹除驗證操作的第二階段。第5C圖繪示對第二組記憶胞504執行第二抹除驗證操作。第一組記憶胞502包括連接於字元線WL4、WL5、WL6及WL7的記憶胞以及連接於頂部虛擬字元線DWLT0 的虛擬記憶胞。第二組記憶胞504包括連接於字元線WL0、WL1、WL2及WL3的記憶胞以及連接於底部虛擬字元線DWLB1的虛擬記憶胞。當控制器202對第一組記憶胞502執行第一抹除驗證操作以及對第二組記憶胞504執行第二抹除驗證操作，控制器202提供一正電壓(例如1V)至位元線BL以及一電壓(例如0V)至共同源極線CSL。同時，串列選擇線SSL0與SSL1及頂部虛擬字元線DWLT1被施加一第一通過電壓Vpass1。底部虛擬字元線DWLB0以及接地選擇線GSL則被施加一第二通過電壓Vpass2。第一通過電壓Vpass1大於第二通過電壓Vpass2。
在本實施例中，第一抹除驗證操作包括兩個階段，即第一抹除驗證操作的第一階段以及第一抹除驗證操作的第二階段。當控制器202對第一組記憶胞502執行第一抹除驗證操作，首先，如第5A圖所示，在第一抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至耦接於第一組記憶胞502的字元線WL4及WL6以及頂部虛擬字元線DWLT0。也就是說，在第一抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至耦接於第一組記憶胞502的一第一部份記憶胞的字元線。再者，在第一抹除驗證操作的第一階段，控制器202亦施加第一通過電壓Vpass1至連接於第一組記憶胞502的字元線WL5及WL7。也就是說，在第一抹除驗證操作的第一階段，控制器202施加第一通過電壓Vpass1至連接於第一組記憶胞502的一第二部份記憶胞的字元線。第一通過電壓Vpass1大於抹除驗證電壓VVFY。
其次，在第一抹除驗證操作的第一階段之後，如第5B圖所示，在第一抹除驗證操作的第二階段，控制器202施加第一通過電 壓Vpass1至連接第一組記憶胞502的字元線WL4及WL6以及頂部虛擬字元線DWLT0。也就是說，在第一抹除驗證操作的第二階段，控制器202僅施加第一通過電壓Vpass1至耦接第一組記憶胞502的第一部份記憶胞的字元線。再者，在第一抹除驗證操作的第二階段，控制器202亦施加抹除驗證電壓VVFY至連接於第一組記憶胞502的字元線WL5及WL7。也就是說，在第一抹除驗證操作的第二階段，控制器202施加抹除驗證電壓VVFY至耦接於第一組記憶胞502的第二部份記憶胞的字元線。在第一抹除驗證操作的兩個階段中，控制器202施加第二通過電壓Vpass2至連接於第二組記憶胞504的字元線。
在第一抹除驗證操作的第一階段，當感應電流流過記憶胞串列500，第一組記憶胞502的第一部份記憶胞視為抹除成功且通過第一抹除驗證操作的第一階段。在第一抹除驗證操作的第二階段，當感應電流流過記憶胞串列500，第一組記憶胞502的第二部份記憶胞視為抹除成功且通過第一抹除驗證操作的第二階段。
在第一組記憶胞502的第一部份記憶胞通過第一抹除驗證操作的第一階段以及第一組記憶胞502的第二部份記憶胞通過第一抹除驗證操作的第二階段的情況下，第一組記憶胞502通過第一抹除驗證操作。在第一組記憶胞502的第一部份記憶胞未通過第一抹除驗證操作的第一階段以及/或第一組記憶胞502的第二部份記憶胞未通過第一抹除驗證操作的第二階段的情況下，第一組記憶胞502未通過第一抹除驗證操作且視為抹除不成功。
當第一組記憶胞502通過第一抹除驗證操作的兩個階段，對第二組記憶胞504執行第二抹除驗證操作。也就是說。在第一抹除驗證操作的兩個階段後，第一組記憶胞502視為抹除成功的情況下，對第二組記憶胞504執行第二抹除驗證操作。當控制器202對第二組記憶胞504執行第二抹除驗證操作，如第5C圖所示，控制器202施加抹除驗證電壓VVFY(例如0~1V)至連接於第二組記憶胞504的字元線，即施加抹除驗證電壓VVFY至字元線WL0~WL3以及底部虛擬字元線DWLB1。控制器202亦施加第一通過電壓Vpass1至連接於第一組記憶胞502的字元線。第二通過電壓Vpass2大於抹除驗證電壓VVFY。當感測電流流過記憶胞串列500，第二組記憶胞504視為抹除成功且通過第二抹除驗證操作。當感測電流未流過記憶胞串列500，第二組記憶胞504視為抹除不成功且未通過第二抹除驗證操作。當第一組記憶胞502通過第一抹除驗證操作以及第二組記憶胞504通過第二驗證操作，控制器202設定記憶胞串列500為抹除成功，且結束包括第一抹除驗證操作以及第二抹除驗證操作的抹除驗證操作。
請參照第6A、6B及6C圖。在本實施例中，記憶胞串列600的記憶胞包括第一組記憶胞602及第二組記憶胞604。第6A圖繪示對第一組記憶胞602執行第一抹除驗證操作。第6B圖繪示僅對第二組記憶胞604的一第一部份記憶胞執行第二抹除驗證操作的第一階段，以及第6C圖繪示僅對第二組記憶胞604的一第二部份記憶胞執行第二抹除驗證操作的第二階段。第一組記憶胞602包括連接於字元線WL4、WL5、WL6及WL7的記憶胞以及連接於頂部虛擬字元線DWLT0 的虛擬記憶胞。第二組記憶胞604包括連接於字元線WL0、WL1、WL2及WL3的記憶胞以及連接於底部虛擬字元線DWLB1的虛擬記憶胞。當控制器202對第一組記憶胞602執行第一抹除驗證操作以及對第二組記憶胞604執行第二抹除驗證操作，控制器202提供一正電壓(例如1V)至位元線BL以及一電壓(例如0V)至共同源極線CSL。同時，串列選擇線SSL0與SSL1及頂部虛擬字元線DWLT1被施加一第一通過電壓Vpass1。底部虛擬字元線DWLB0以及接地選擇線GSL則被施加一第二通過電壓Vpass2。第一通過電壓Vpass1大於第二通過電壓Vpass2。
當控制器202對第一組記憶胞602執行第一抹除驗證操作，如第6A圖所示，控制器202施加抹除驗證電壓VVFY(例如0~1V)至連接於第一組記憶胞602的字元線，即施加抹除驗證電壓VVFY至字元線WL4~WL7以及頂部虛擬字元線DWLT0。控制器202亦施加第二通過電壓Vpass2至連接於第二組記憶胞604的字元線。第一通過電壓Vpass1大於抹除驗證電壓VVFY。於施加抹除驗證電壓VVFY至連接第一組記憶胞602的字元線以及第二通過電壓Vpass2至連接於第二組記憶胞604的字元線後，當一感應電流流過記憶胞串列600，第一組記憶胞602視為抹除成功且通過第一抹除驗證操作。當感應電流未能流過記憶胞串列600，第一組記憶胞602視為抹除不成功且未通過第一抹除驗證操作。
在第一組記憶胞602通過第一抹除驗證操作後，對第二組記憶胞604執行第二抹除驗證操作。也就是說，在第一組記憶胞602視為抹除成功且通過第一抹除驗證操作的情況下，對第二組記憶胞604執行第二抹除驗證操作。在本實施例中，第二抹除驗證操作包括 兩個階段，即第二抹除驗證操作的第一階段以及第二抹除驗證操作的第二階段。
當控制器202對第二組記憶胞604執行第二抹除驗證操作，首先，如第6B圖所示，在第二抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至耦接於第二組記憶胞604的字元線WL1及WL3以及底部虛擬字元線DWLB1。也就是說，在第二抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至連接於第二組記憶胞604的第一部份記憶胞的字元線。再者，在第二抹除驗證操作的第一階段，控制器202亦施加第二通過電壓Vpass2至連接於第二組記憶胞604的字元線WL0及WL2。也就是說，在第二抹除驗證操作的第一階段，控制器202施加第二通過電壓Vpass2至連接第二組記憶胞604的第二部份記憶胞的字元線。第二通過電壓Vpass2大於抹除驗證電壓VVFY。
其次，在第二抹除驗證操作的第一階段後，在第二抹除驗證操作的第二階段，如第6C圖所示，控制器202施加第二通過電壓Vpass2至連接於第二組記憶胞604的字元線WL1及WL3以及底部虛擬字元線DWLB1。也就是說，在第二抹除驗證操作的第二階段，控制器202施加第二通過電壓Vpass2至耦接第二組記憶胞604的第一部份記憶胞的字元線。再者，在第二抹除驗證操作的第二階段，控制器202亦施加抹除驗證電壓VVFY至連接至第二組記憶胞604的字元線WL0及WL2。也就是說，在第二抹除驗證操作的第二階段，控制器202施加抹除驗證電壓VVFY至耦接第二組記憶胞604的第二部份記憶胞的字元 線。在第二抹除驗證操作的兩個階段中，控制器202施加第一通過電壓Vpass1至連接於第一組記憶胞602的字元線。
在第二抹除驗證操作的第一階段，當感應電流流過記憶胞串列600，第二組記憶胞的第一部份記憶胞視為抹除成功且通過第二抹除驗證操作的第一階段。在第二抹除驗證操作的第二階段，當感應電流流過記憶胞串列600，第二組記憶胞的第二部份記憶胞視為抹除成功且通過第二抹除驗證操作的第二階段。
在第二組記憶胞604的第一部份記憶胞通過第二抹除驗證操作的第一階段以及第二組記憶胞604的第二部份記憶胞通過第二抹除驗證操作的第二階段的情況下，第二記憶胞604通過第二抹除驗證操作。在第二組記憶胞604的第一部份記憶胞未通過第二抹除驗證操作的第一階段以及/或第二組記憶胞604的第二部份記憶胞未通過第二抹除驗證操作的第二階段的情況下，第二記憶胞604未通過第二抹除驗證操作，且視為抹除不成功。
當第一組記憶胞602通過第一抹除驗證操作以及第二組記憶胞604通過第二抹除驗證操作，控制器202設定記憶胞串列600為抹除成功，且結束包括第一抹除驗證操作以及第二抹除驗證操作的抹除驗證操作。
請參照第7A至7D圖。在本實施例中，記憶胞串列700的記憶胞包括一第一組記憶胞702以及一第二組記憶胞704。第7A圖繪示僅對第一組記憶胞702的一第一部份記憶胞執行第一抹除驗證操作的第一階段，以及第7B圖繪示僅對第一組記憶胞702的一第二部份記憶 胞執行第一抹除驗證操作的第二階段。第7C圖繪示僅對第二組記憶胞704的一第一部份記憶胞執行第二抹除驗證操作的第一階段，以及第7D圖繪示僅對第二組記憶胞704的一第二部份記憶胞執行第二抹除驗證操作的第二階段。第一組記憶胞702包括連接於字元線WL4、WL5、WL6及WL7的記憶胞以及連接於頂部虛擬字元線DWLT0的虛擬記憶胞。第二組記憶胞704包括連接於字元線WL0、WL1、WL2及WL3的記憶胞以及連接於底部虛擬字元線DWLB1的虛擬記憶胞。當控制器202對第一組記憶胞702執行第一抹除驗證操作以及對第二組記憶胞704執行第二抹除驗證操作，控制器202提供一正電壓(例如1V)至位元線BL以及一電壓(例如0V)至共同源極線CSL。同時，串列選擇線SSL0與SSL1及頂部虛擬字元線DWLT1被施加一第一通過電壓Vpass1。底部虛擬字元線DWLB0以及接地選擇線GSL則被施加一第二通過電壓Vpass2。第一通過電壓Vpass1大於第二通過電壓Vpass2。
在本實施例中，第一抹除驗證操作包括兩個階段，即第一抹除驗證操作的第一階段以及第一抹除驗證操作的第二階段。當控制器202對第一組記憶胞702執行第一抹除驗證操作，首先，如第7A圖所示，在第一抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至耦接於第一組記憶胞702的字元線WL4及WL6以及頂部虛擬字元線DWLT0。也就是說，在第一抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至耦接於第一組記憶胞702的一第一部份記憶胞的字元線。再者，在第一抹除驗證操作的第一階段，控制器202亦施加第一通過電壓Vpass1至連接於第一組記憶胞702的字元 線WL5及WL7。也就是說，在第一抹除驗證操作的第一階段，控制器202施加第一通過電壓Vpass1至連接於第一組記憶胞702的一第二部份記憶胞的字元線。第一通過電壓Vpass1大於抹除驗證電壓VVFY。
其次，在第一抹除驗證操作的第一階段之後，如第7B圖所示，在第一抹除驗證操作的第二階段，控制器202施加第一通過電壓Vpass1至連接第一組記憶胞702的字元線WL4及WL6以及頂部虛擬字元線DWLT0。也就是說，在第一抹除驗證操作的第二階段，控制器202僅施加第一通過電壓Vpass1至耦接第一組記憶胞702的第一部份記憶胞的字元線。再者，在第一抹除驗證操作的第二階段，控制器202亦施加抹除驗證電壓VVFY至連接於第一組記憶胞502的字元線WL5及WL7。也就是說，在第一抹除驗證操作的第二階段，控制器202施加抹除驗證電壓VVFY至耦接於第一組記憶胞702的第二部份記憶胞的字元線。在第一抹除驗證操作的兩個階段中，控制器202施加第二通過電壓Vpass2至連接於第二組記憶胞704的字元線。
在第一抹除驗證操作的第一階段，當感應電流流過記憶胞串列700，第一組記憶胞702的第一部份記憶胞視為抹除成功且通過第一抹除驗證操作的第一階段。在第一抹除驗證操作的第二階段，當感應電流流過記憶胞串列700，第一組記憶胞702的第二部份記憶胞視為抹除成功且通過第一抹除驗證操作的第二階段。
在第一組記憶胞702的第一部份記憶胞通過第一抹除驗證操作的第一階段以及第一組記憶胞702的第二部份記憶胞通過第一抹除驗證操作的第二階段的情況下，第一組記憶胞702通過第一抹除 驗證操作。在第一組記憶胞702的第一部份記憶胞未通過第一抹除驗證操作的第一階段以及/或第一組記憶胞702的第二部份記憶胞未通過第一抹除驗證操作的第二階段的情況下，第一組記憶胞702未通過第一抹除驗證操作且視為抹除不成功。
在第一組記憶胞702通過第一抹除驗證操作的兩個階段之後，對第二組記憶胞704執行第二抹除驗證操作。也就是說。在第一抹除驗證操作的兩個階段後，第一組記憶胞702視為抹除成功且通過第一抹除驗證操作的情況下，對第二組記憶胞704執行第二抹除驗證操作。在本實施例中，第二抹除驗證操作包括兩個階段，即第二抹除驗證操作的第一階段以及第二抹除驗證操作的第二階段。
當控制器202對第二組記憶胞704執行第二抹除驗證操作，首先，如第7C圖所示，在第二抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至耦接於第二組記憶胞704的字元線WL1及WL3以及底部虛擬字元線DWLB1。也就是說，在第二抹除驗證操作的第一階段，控制器202僅施加抹除驗證電壓VVFY至連接於第二組記憶胞604的第一部份記憶胞的字元線。再者，在第二抹除驗證操作的第一階段，控制器202亦施加第二通過電壓Vpass2至連接於第二組記憶胞604的字元線WL0及WL2。也就是說，在第二抹除驗證操作的第一階段，控制器202施加第二通過電壓Vpass2至連接第二組記憶胞604的第二部份記憶胞的字元線。第二通過電壓Vpass2大於抹除驗證電壓VVFY。
其次，在第二抹除驗證操作的第一階段後，在第二抹除驗證操作的第二階段，如第7D圖所示，控制器202施加第二通過電壓Vpass2至連接於第二組記憶胞604的字元線WL1及WL3以及底部虛擬字元線DWLB1。也就是說，在第二抹除驗證操作的第二階段，控制器202施加第二通過電壓Vpass2至連接於第二組記憶胞704的第一部份記憶胞的字元線。再者，在第二抹除驗證操作的第二階段，控制器202亦施加抹除驗證電壓VVFY至連接至第二組記憶胞704的字元線WL0及WL2。也就是說，在第二抹除驗證操作的第二階段，控制器202施加抹除驗證電壓VVFY至耦接第二組記憶胞604的第二部份記憶胞的字元線。在第二抹除驗證操作的兩個階段中，控制器202施加第一通過電壓Vpass1至連接於第一組記憶胞702的字元線。
在第二抹除驗證操作的第一階段，當感應電流流過記憶胞串列700，第二組記憶胞704的第一部份記憶胞視為抹除成功且通過第二抹除驗證操作的第一階段。在第二抹除驗證操作的第二階段，當感應電流流過記憶胞串列700，第二組記憶胞704的第二部份記憶胞視為抹除成功且通過第二抹除驗證操作的第二階段。
在第二組記憶胞704的第一部份記憶胞通過第二抹除驗證操作的第一階段以及第二組記憶胞704的第二部份記憶胞通過第二抹除驗證操作的第二階段的情況下，第二記憶胞704通過第二抹除驗證操作。在第二組記憶胞704的第一部份記憶胞未通過第二抹除驗證操作的第一階段以及/或第二組記憶胞704的第二部份記憶胞未通過第 二抹除驗證操作的第二階段的情況下，第二記憶胞704未通過第二抹除驗證操作，且視為抹除不成功。
當第一組記憶胞702通過第一抹除驗證操作以及第二組記憶胞704通過第二抹除驗證操作，控制器202設定記憶胞串列700為抹除成功，且結束包括第一抹除驗證操作以及第二抹除驗證操作的抹除驗證操作。
在本發明的部份實施例中，第一組記憶胞/第二組記憶胞的第一部份記憶胞連接至耦接於第一組記憶胞/第二組記憶胞的字元線的奇數字元線，且第一組記憶胞/第二組記憶胞的第二部份記憶胞連接至耦接於第一組記憶胞/第二組記憶胞的字元線的偶數字元線。在本發明的其他部份實施例中，第一組記憶胞/第二組記憶胞的第一部份記憶胞連接至耦接於第一組記憶胞/第二組記憶胞的字元線的偶數字元線，且第一組記憶胞/第二組記憶胞的第二部份記憶胞連接至耦接於第一組記憶胞/第二組記憶胞的字元線的奇數字元線。第一組記憶胞/第二組記憶胞的第一部份記憶胞不同於第一組記憶胞/第二組記憶胞的第二部份記憶胞。舉例來說，第一組記憶胞/第二組記憶胞的第一部份記憶胞係為第一組記憶胞/第二組記憶胞的奇數記憶胞，而第一組記憶胞/第二組記憶胞的第二部份記憶胞係為第一組記憶胞/第二組記憶胞的偶數記憶胞。
在本發明上述實施例中，以三維記憶體204的一基板為基準，因第一組記憶胞的空間位置高於第二組記憶胞的空間位置，第一通過電壓Vpass1設定為高於第二通過電壓Vpass2，以使第一通過電壓 Vpass1的電場影響與第二通過電壓Vpass2的電場影響相等或大約相等。在本發明其他實施例中，第一通過電壓Vpass1可等同於或小於第二通過電壓Vpass2。
在本發明的各實施例中，一記憶胞串列的記憶胞可分組為至少兩組記憶胞，且對不同組記憶胞個別執行抹除驗證操作。僅當執行在一組記憶胞的一抹除驗證操作通過了，才對後續的記憶胞群組執行後續的抹除驗證操作。當執行在一組記憶胞的抹除驗證操作未能通過，將提高抹除電壓，並施加提高後的抹除電壓至記憶胞列以抹除此記憶胞串列。藉由將記憶胞串列的記憶胞分為多個記憶胞群組，可降低需提高抹除電壓並施加提高後的抹除電壓的機率。再者，一抹除驗證操作可包括兩個階段，可對連接至一組記憶胞的第一部份記憶胞的字元線(例如奇數字元線)執行抹除驗證操作的第一階段，然後可對連接至一組記憶胞的第二部份記憶胞的字元線(例如偶數字元線)執行抹除驗證操作的第二階段。如此可減輕殘餘電荷引起的抹除驗證錯誤。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種用於三維記憶體的抹除驗證方法，該三維記憶體包括至少一記憶胞串列，該至少一記憶胞串列包括複數個記憶胞，該些記憶胞包括一第一組記憶胞以及一第二組記憶胞，各該些記憶胞耦接於一字元線，該抹除驗證方法包括：對該第一組記憶胞執行一第一抹除驗證操作，其中該第一抹除驗證操作包括：在該第一抹除驗證作的一第一階段，施加一抹除驗證電壓至耦接於該第一組記憶胞的一第一部份記憶胞的該些字元線以及一第一通過電壓至耦接於該第一組記憶胞的一第二部份記憶胞的該些字元線；以及在該第一抹除驗證作的該第一階段之後，在該第一抹除驗證作的一第二階段，施加該抹除驗證電壓至耦接於該第一組記憶胞的該第二部份記憶胞的該些字元線以及該第一通過電壓至耦接於該第一組記憶胞的該第一部份記憶胞的該些字元線；以及在對該第一組記憶胞執行該第一抹除驗證操作後，在該第一組記憶胞被驗證為抹除成功的情況下，對該第二組記憶胞執行一第二抹除驗證操作。
  2. 如申請專利範圍第1項所述之抹除驗證方法，其中該第一組記憶胞彼此相鄰，以及該第二組記憶胞彼此相鄰。。
  3. 如申請專利範圍第1項所述之抹除驗證方法，其中該第二抹除驗證操作包括：在該第二抹除驗證作的一第一階段，施加該抹除驗證電壓至耦接於該第二組記憶胞的一第一部份記憶胞的該些字元線以及一第二通過電壓至耦接於該第二組記憶胞的一第二部份記憶胞的該些字元線，該第二組記憶胞的該第二部份記憶胞不同於該第二組記憶胞的該第一部份記憶胞；以及在該第二抹除驗證作的該第一階段之後，在該第二抹除驗證作的一第二階段，施加該抹除驗證電壓至耦接於該第二組記憶胞的該第二部份記憶胞的該些字元線以及該第二通過電壓至耦接於該第二組記憶胞的該第一部份記憶胞的該些字元線。
  4. 如申請專利範圍第3項所述之抹除驗證方法，其中該第一通過電壓大於該第二通過電壓。
  5. 如申請專利範圍第1項所述之抹除驗證方法，其中該些字元線包括交錯排列的複數條偶數字元線以及複數條奇數字元線，該第一組記憶胞的該第一部份記憶胞連接至耦接於該第一組記憶胞的該些字元線的該些奇數字元線，以及該第一組記憶胞的該第二部份記憶胞連接至耦接於該第一組記憶胞的該些字元線的該些偶數字元線。
  6. 如申請專利範圍第1項所述之抹除驗證方法，其中該第二抹除驗證操作包括： 在該第二抹除驗證作的一第一階段，施加一抹除驗證電壓至耦接於該第二組記憶胞的一第一部份記憶胞的該些字元線以及一第二通過電壓至耦接於該第二組記憶胞的一第二部份記憶胞的該些字元線，該第二組記憶胞的該第二部份記憶胞不同於該第二組記憶胞的該第一部份記憶胞；以及在該第二抹除驗證作的該第一階段之後，在該第二抹除驗證作的一第二階段，施加該抹除驗證電壓至耦接於該第二組記憶胞的該第二部份記憶胞的該些字元線以及該第二通過電壓至耦接於該第二組記憶胞的該第一部份記憶胞的該些字元線。
  7. 如申請專利範圍第7項所述之抹除驗證方法，其中該些字元線包括交錯排列的複數條偶數字元線以及複數條奇數字元線，該第二組記憶胞的該第一部份記憶胞連接至耦接於該第二組記憶胞的該些字元線的該些奇數字元線，以及該第二組記憶胞的該第二部份記憶胞連接至耦接於該第二組記憶胞的該些字元線的該些偶數字元線。
  8. 如申請專利範圍第1項所述之抹除驗證方法，更包括：在該第一組記憶胞被驗證為抹除不成功或該第二組記憶胞被驗證為抹除不成功的情況下，提高一抹除電壓；以及施加該提高的抹除電壓以抹除該至少一記憶胞串列。
  9. 如申請專利範圍第1項所述之抹除驗證方法，其中該第一組記憶胞的該第二部份記憶胞不同於該第一組記憶胞的該第一部份記憶胞。
  10. 一種記憶體系統，包括：一三維記憶體，包括垂直延伸通過該三維記憶體的複數層的至少一記憶胞串列，該至少一記憶胞串列包括複數個記憶胞，該些記憶胞包括一第一組記憶胞及一第二組記憶胞，各該些記憶胞耦接於一字元線；以及一控制器，耦接於該三維記憶體，用以對該第一組記憶胞執行一第一抹除驗證操作，以及在對該第一組記憶胞執行該第一抹除驗證操作後，該第一組記憶胞被驗證為抹除成功的情況下，對該第二組記憶胞上執行一第二抹除驗證操作，其中該第一抹除驗證操作包括：在該第一抹除驗證作的一第一階段，施加一抹除驗證電壓至耦接於該第一組記憶胞的一第一部份記憶胞的該些字元線以及一第一通過電壓至耦接於該第一組記憶胞的一第二部份記憶胞的該些字元線；以及在該第一抹除驗證作的該第一階段之後，在該第一抹除驗證作的一第二階段，施加該抹除驗證電壓至耦接於該第一組記憶胞的該第二部份記憶胞的該些字元線以及該第一通過電壓至耦接於該第一組記憶胞的該第一部份記憶胞的該些字元線。
TW106138374A 2017-11-07 2017-11-07 用於三維記憶體的抹除驗證方法以及記憶體系統 TWI642060B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW106138374A TWI642060B (zh) 2017-11-07 2017-11-07 用於三維記憶體的抹除驗證方法以及記憶體系統

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106138374A TWI642060B (zh) 2017-11-07 2017-11-07 用於三維記憶體的抹除驗證方法以及記憶體系統

Publications (2)

Publication Number Publication Date
TWI642060B true TWI642060B (zh) 2018-11-21
TW201919068A TW201919068A (zh) 2019-05-16

Family

ID=65034647

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106138374A TWI642060B (zh) 2017-11-07 2017-11-07 用於三維記憶體的抹除驗證方法以及記憶體系統

Country Status (1)

Country Link
TW (1) TWI642060B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7010736B1 (en) * 2002-07-22 2006-03-07 Advanced Micro Devices, Inc. Address sequencer within BIST (Built-in-Self-Test) system
US7835194B2 (en) * 2006-02-07 2010-11-16 Micron Technology, Inc. Erase operation in a flash memory device
CN102110474B (zh) * 2009-12-28 2013-12-25 旺宏电子股份有限公司 在存储集成电路上进行擦除操作的装置与方法
US20140226407A1 (en) * 2013-02-14 2014-08-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
CN103187102B (zh) * 2011-12-28 2016-05-04 株式会社索思未来 半导体存储器测试方法和半导体存储器
US9343171B1 (en) * 2015-02-09 2016-05-17 Sandisk Technologies Inc. Reduced erase-verify voltage for first-programmed word line in a memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7010736B1 (en) * 2002-07-22 2006-03-07 Advanced Micro Devices, Inc. Address sequencer within BIST (Built-in-Self-Test) system
US7835194B2 (en) * 2006-02-07 2010-11-16 Micron Technology, Inc. Erase operation in a flash memory device
CN102110474B (zh) * 2009-12-28 2013-12-25 旺宏电子股份有限公司 在存储集成电路上进行擦除操作的装置与方法
CN103187102B (zh) * 2011-12-28 2016-05-04 株式会社索思未来 半导体存储器测试方法和半导体存储器
US20140226407A1 (en) * 2013-02-14 2014-08-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9343171B1 (en) * 2015-02-09 2016-05-17 Sandisk Technologies Inc. Reduced erase-verify voltage for first-programmed word line in a memory device

Also Published As

Publication number Publication date
TW201919068A (zh) 2019-05-16

Similar Documents

Publication Publication Date Title
KR102292642B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102348092B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102429452B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US20180188958A1 (en) Control logic, semiconductor memory device, and operating method
US9633732B2 (en) Semiconductor memory device and operating method thereof
US9466376B1 (en) Semiconductor memory device and operating method thereof
CN109243510B (zh) 半导体存储装置及其操作方法
US9836216B2 (en) Semiconductor memory device and operating method thereof
US10311956B2 (en) Semiconductor memory device and operating method thereof
US20190035451A1 (en) Semiconductor memory device and operating method thereof
US11361828B2 (en) Semiconductor memory device and method of operating the same
KR20170111081A (ko) 반도체 메모리 장치 및 이의 동작 방법
CN105938723A (zh) 半导体器件
JP2009104729A (ja) 不揮発性半導体記憶装置
CN107170485B (zh) 半导体存储设备及其操作方法
US10672481B2 (en) Semiconductor memory device and operating method thereof
KR20170037078A (ko) 반도체 메모리 장치
US10340017B2 (en) Erase-verify method for three-dimensional memories and memory system
US10468106B2 (en) Semiconductor memory device and operating method thereof
CN112786093B (zh) 半导体存储器装置及其操作方法
US10998078B2 (en) Memory system and method of operating the same
CN113223581A (zh) 半导体存储器装置和操作该半导体存储器装置的方法
TWI642060B (zh) 用於三維記憶體的抹除驗證方法以及記憶體系統
CN109767805B (zh) 用于三维存储器的擦除验证方法以及存储器系统
TWI874472B (zh) 半導體記憶體裝置及其操作方法