TWI234227B - Integration film scheme for copper/low-k interconnect - Google Patents

Description

1234227 五、發明說明（1) 發明所屬之技術領域 特別有關於一種具有多 本發明係有關於半導體元件 層至屬化結構之半導體元件。 先前技術 隨著半導體元件電路密 效地以内連線連結半導體心尺：縮小，為有 圖案化金屬層之層數並縮^ — + V體7C件，必須增加 同層之金屬内連線係以絕緣 、之間的間距。而不 層介電層（ILD)。這些具有叙/、广Λ运分開，其通稱為内 二介層窗或插塞來連接金屬層與下-金 蜀層…u内層介電層（ILD)之絕緣材料常以二氧化矽 形成，其介電常數（dieiectirc constant，k)約為 4·〇 一 4· 5，相較於真空之k值為丨· 〇。 然而’當半導體元件尺寸變小以及封裝密度增加，金 屬線間之間距亦隨之減少。然而，隨著上下層間與同層間 金屬線的間距縮小，其電容隨之成反比增加。因此，希望 T低導線間絕緣材料之介電常數值（k)，以減少電容電阻& 時間常數並增加電路的性能，例如：頻率響應。電容電阻 延遲時間（RC delay time)長會對電路訊號傳遞時間^ 不良的影響。 心取 為使絕緣層具有3或更低之介電常數，因此常用 电常數絕緣層為内層介電層。然而 -，丨 械應力及相關特徵較差。通常1電常數之： 第7頁 〇5〇3-A3027〇W(Nl);TSMC2003-0340;Uofung.ptd 1234227 五、發明說明（2) 一 一_ 機械應力越差。因此，d 整合方法中，將產生絕；材料於多層金 致元件^文。 此降低半導體元件之可靠度而導 發明内容 件内ίίΐΐίΚ -本：明的目在於提供-種半導體元 =製造方法，其係提；： :;内層介電層(ILD)包括三或/入多層金屬化結構中。 '中鄭接 < 每層具有不同特^。夕層d之低，'電_f—复材料， 以含-種低介電常數材i電層(ILD) J成不同特性之三或多 ；：：【由改變沉積參數 :層(UD)中的各次層可具有"Y數八材料。例如該内 度，揚氏係數a_g，s modu^ 1.常數、密 上，今第供=括形成弟一低介電常數材料4 _ 70件内層 一 h Μ弟一低介電材料至少具有一第一 u n —人層於基底 第二:1電常數材料層於該第-低介電常數::特徵，形成第 一二&介電常數材料層至少具有一 料次層上，該 與該第-材料之特徵不同：t;特徵，而該第 三低介-Ϊ:次層於該第二低介電常數材料1:成第三低 材粗纟1 =吊材料層至少具有一第三材=2 — 人上，該第 ”、寸欲與該第二材料特徵不同。 〃寸徵，且該第三 第8頁 ^234227 五、發明說明（3) 之方：據本發明之另-較佳實施例，— 一方法，包括··提供一基底，其 一種製作半導體元件 二蝕刻停止層於該基底上，以、具有元件區，形成一第 ^弟一蝕刻停止層上。形成至小一第一内層介電層於 ^介電層以及第一蝕刻停止声二一第—導電區域於第一内 勺生J接基底上之至少-元件i域：f :該第-導電區域電 匕3形成第一低介電常數材上，之第一内層介電層 =Ϊ T成第二低介電常數材料：：—蝕刻停止層上， 上：該第二低介電常數材料：展乐一低介電常數材料 -"電常數材料次層不同之二:具有至少一種與第一 更包括形成第三低介電^ 寸鼓。上述之内声介帝 材料次厚卜—私吊數材料次層於今μ ^，丨％層 „ €上，垓弟三低介電常數 、w弟一低介電常數 弟二低介電常數材料層不同之大層具有至少一種與 依據本發明之另一較佳特徵。 ，層包括第一低介電常數材料： ’半導體元件之内層介 有至少一種第一材料特徵，以及】=該第一低介電材料具 ，成於該第一低介電常數了低介電常數材 數f料次層具有至少-種第而該第二低介電； 4:欲與該弟一材料特徵不@。另外寸欲’其中該第二材料 :::電：料此層於該 介:亥：：更包括形成第 …二低介電常數材料層具有至:％吊數材料次層上， 且該”材料特徵與該第 種第三材 依據本發明之另一二η 4寸欲不同。 底，該基底上具有元件乂n:，半導體元件 __"刻停止層形成：；基ΐ $ 9頁 0503-A30270W(N1);TSMC2003-0340:\]〇fm〇 ptd 1234227 五、發明說明（4) 久Γ:—内層介電層覆蓋於診“ — 14 了 ir域形成於第-内層刻停止層上。至 呈梅接Γ:導電區域與基底上H巧第—餘刻停 層覆蓋於第一；電層包舍第一低介二元件區域 電常數材料次電常數㈣次 乂、有至少一鱼第一 μ弟〜低介雷 特徵。接著，第二你；：=&低"電常數材料屉不=电'數 ^ ^ M U -U 一低"包¥數材料次厗毕# 9 同之材料 ::數材料次層上，而該第三低介:f覆盍於該第二低介 -，與第二低介電常數材料次爲：二數材料次層至少具 本發明較佳實施例之優點包^ f之材料特徵。 構及f製造方法，其中該内層介命展，僅—二―多層金屬化結 可提高機械強度。而應用此新式2】匕含低介電材料，並 體元件可改善可靠度以及提升良率屬化内層介電層之半導 為讓本發明之上述和其他目 ' 顯易懂，下文特舉出較佳實施、，扣欲、和優點能更明 細說明如下： 、 亚配合所附圖式，作詳 實施方式 以製』内層:1 電圖層-較佳實施例 讓止層则…，該㈣亭止 或其他絕緣㈣，並利用化學氣相沉積法化或電襞強物化化 0503 - A30270TWF(N1); TSMC2003 - 0340; Uofung. p t d 第10頁 五、發明說明（5) 學氣相沉積法沉積形成，苴严 p卜Mi run*认面也 具尽度可為20 0- 1 0 0 0 A 。該蝕刻 停止層1 0 4可於圖案化或鈕釗 夕维淡厗r去银-人… 一该内層介電層1 02時保護其下 之絶緣層（未顯不於第1圖，嗜 綠必# 人雨上 明參照第3圖），並可增進與後 、，隽开v成的低；丨電常數材料次； 力。 人層106、108及112間的附著 依據本發明 以上之低介電常數材料次層1〇6、；二電層1〇2包括三層或 層介電層102包括，第一低介 、及112 °其中該内 刻停止綱上，第二低介電常形成㈣ 介電f106上，且至少一第三低介形成於第-於該第二低介電常數材料次層〗〇 8上。該^次層1丨2形成 可包括其他額外之低介電常數 介電層102 接著形成-钱刻停止層114於;示）。 刻停止層114可於蝕刻製程時保護該；‘ 上。該蝕 進後續沉積之内層介電層之附著力（未^ ;_丨電層1 02以及增 圖）°此外’該姓刻停止層114可於圖宰W’請參照第3 1 0 2之前或之後沉積。 °亥内層介電層 接著，形成接觸窗於蝕刻停止層丨丨4 102中，並填入導電材料（未顯示於第1圖，往内層介電層 圖）。填入接觸窗之導電插塞包括：鎢、鉋:=照第3 石夕或其他適當之導電材料。而該插塞可包括雜之夕晶 障層，例如其各別為鈦及氮化鈦以改善元件層以及阻 單或雙鑲嵌製程形成溝槽及介層窗於内層介電破。可利用 成長或沉積一導體材料（例如：銅）於該滏“層10 2 ’並 、 僧及介層窗中， 1234227 五、發明說明（6) 乂元成導線及/或通道 每一低介電常數材料次 上層低 第一低 鄰材料層具有—不同之材料6、108以及112至少盘相 的低介電常數⑴及/或密度：k。例如’其可能具有不同 介電材料。在一實施例中，，且可能包括完全不同之低 106(該層鄰接於蝕刻停止層C之低介電常數材料次層 介電常數材料次層108及112之底部）具有較其他 介電常數材料次層106之介電當之介電常數。例如， 為2 ? 9 a AM 包吊數約低於2. 8，芝_ 马丨2-2. 5，而弟二低介電材料1〇8 其乾圍大體 約為2· 8或更高，其範圍大體為2 了 -"電材料丨12 :第第-材料次層m之密度約而為以施例 而乐二低介電常數材料次層1〇8以及带89〜12， 次層112之密度大體為丨· 2 —丨.8。 一 -;丨电常數材料 :在其他貫施例中，第一低介電常數材料次屉 氏係數（Young，s modulus)將比第-乃裳-柄曰6之揚 料t細及嶋。例如，第一 之揚氏係數（Young’ s modul us)約為2〇Gpa，而第-^ _ 6 低介電常數材料次層108及丨12約為l0Gpa或更小及第三 範例中，該第一低介電常數材料次層丨〇6之揚氏係$另— (Young’s modulus)約為lOGpa或更小，第二低介電# 料次層108約為l〇-i5Gpa，而第三低介電常數材料1 / 約為5-1〇^&或更小。 {卄-人層112 在另一實施例中，該第一低介電常數材料次層丨〇 6 _ 第二及第三低介電常數材料次層108及112之附著^佳，父 土 lttj

0503-A30270TO(Nl);TSMC2003-0340；Uofung.ptd

第12頁 1234227 五、發明說明（7) 優點疋可改善第一低介電f數材#次層p付著至 之能力 DAdhesion WlU 以 different due 七〇 曰 measurement method· Pls d〇n，t use adhesi〇n " possible·在一貫施例中，該低介電常數材料次層丨、 及1 較佳為相同材料所構成，其利用一或多個反應 沉積室連續沉積以形成相同材料，其沉積條件係可改變或 調整的。該沉積條件的改變可產生不同材料特徵之低介带 常數材料次層1 〇 6、1 〇 8及1 1 2，例如改變之參數包括：氣 體流速、電源功率標準或氣體種類。此外，其他可改變或 調整之沉積製程參數包括溫度及壓力。在另一實施例中， 每一低介電常數材料層106、108、及η2皆為不同種啷 低阻值材料。 $' 該低阻值材料層1〇6、1〇8及112以低介電常數材料較 佳例如甲基摻雜氧化層（MSQ)，甲基摻雜氧化層衍生物= 氫掺雜氧化層（HSQ)，氫摻雜氧化層衍生物，氧化物及甲 基摻雜氧化層混成物，孔洞聚合物（ρ 0 r 0 g e η )/甲基摻雜氧 化層混成物，氧化物及氫摻雜氧化層混成物，孔洞聚合& (porogen)/氫摻雜氧化層混成物，或其之組合物。此外， 該低阻值材料次層丨〇 6、1 〇 8及11 2可為其他低介電材料， 例如：奈米孔洞的二氧化石夕（n a n 〇 p 0 r〇u s s ^ H c a )、 xerogel、聚四氟乙烯（pTFE，

Polytetrafluoroethylene)、或低介電材料例如：由d〇w Chemical 〇f Midland，Michigan 提供之 SiLK、以及由

Allied Signal 〇 f Morristown，New Jersey 提供之

1234227 五、發明說明（8)

Flare、以及由加州聖克拉拉之應用材料公司生產之Bi ack Diamond，而其他低阻值材料亦可被使用。接著，以化學 氣相 >儿積法（C V D )或旋塗式塗佈技術沉積該些次層1 〇 6、 108及112，而其他塗佈方式亦可被使用。該内層介電層 102之沉積厚度以2 〇〇〇-9 0 0 0 A較佳，而此該内層介電層之 厚度亦可為其他範圍。熟悉此技藝人士皆了解該較佳厚度 範圍係一設計上之選擇性，其通常隨元件電路大小的縮小 及製程控制充分改善而減小。 在本發明之較佳實施例中，以低介電質甲基摻雜氧化 層（MSQ)為第一、第二、及第三低介電常數材料次層ι〇6、 1 〇 8、1 1 2為例。一基底（未顯示於第j圖；請參考第3圖）放 置於沉積反應沉積室中。沉積之化學物質在第—溫度及第 一氣體流速下引入反應沉積室中一段時間以形成第一低介 電常數材料層106，其介電常數約2· 5，而密度為"。‘接' 著將氣體流速轉變為第二氣體流速以形成第二低介電常數 材=層108，其介電常數約3 · 〇，密度為丨.5。然後再將氣 體机速轉變為第三氣體流速以形成第三低介電 其介電常數約3.3,密度為K7。此外，為達成各層曰 1 08、1 1 2之不同材料特徵，亦可調整其沉積製程參 、w *例如功率大小、導入該沉積反應沉積室之氣體種類、 親度丄及/或壓力，或上述參數之組合。 第2圖顯示符合本發明較佳實施例之另一内層介電層 i。之剖。面圖。該内層介電層20 2包括一蝕刻停止層2〇4， ”可為碳化矽（SiC)、碳氧化矽（SiCO)、碳氮化矽（SiCN)

1234227 五、發明說明（9) 及，\、且口物或其他絕緣材料，並利用化學氣相、> (_電聚化學氣相沉積峨CVD)沉積; 2:1 _ A。其中低介電常數。：積厂;度及約 21 6依編號先後沉籍苦土一蚀/ 心《、2 1 2及 於第2圖中俨干為彳 積低介電常數材料層2 06，並 程參數以於第-低介雷七數料正或3周整一或多個沉積製 第一低介電當激層206上及鄰接處形成 弟一低；丨電吊數材料層2 08 (層數 y取 層208較實施例之第-低介電常數材料層才料 不同材麵…目同材料，該參數例：'°密6度有種 數、附者力及揚氏係數（Young，S modulus)。又:二吊^ 二低介電常數材料層2〇8可包含二，該第 2 0 6不同之材料。 ” 低；丨電吊數材料層 再修正或調整一或多個沉積製程泉 電常數材料層20 8上及鄰接虛带成楚/數於5亥弟二低介 212(層數（n-n)。第二常二低介電常數材料層 之第入f 電數材料層212較實施例中 之弟-低”電常數材料層2〇8具有 ：中 之相同材料，該參數例如：密度Y種不同材料參數 氏係數(Y_g’s modulus)。或者，二“丈附者力及揚 料層⑴可包括與第二低介電常數材;低木'電常數材 接著，再修正或調整一或多個沉9制^ ^之材料。 三低介電常數材料層2 i 2上及鄰接處形數入以於^第 ^ 或多種不同材料 〇5〇3>A30270TW(Nl);TSMC20〇3.〇34〇；Uofung.ptd 第15頁 1234227 五、發明說明（10) ' " 一 - 參，之相同材料，該參數例如··密度、介電常數、附著力 ==氏係數（丫011叫、111〇(111；1115)。又或者，第三低介電常 数材料次層2 1 6可包含與第四低介電常數材料次層2丨不同 之材料。 曰 其中該内層介電層2 0 2之總層數較佳者為三或更多層 者，例如於實施例中可包括五或更多層。接著，於圖案曰化 该内層介電層2 0 2之前或後，可沉積一蝕刻停止層2丨4於最 上層之低介電材料層216上。 弟3圖係圖解说明一具有許多内層介電層如第 3〇2^至第302 g圖所示）之半導體元件3〇〇的剖面圖，在此參 考第1圖描述之内層介電層102及第2圖之内層介電層2〇2以 說明符合本發明較佳實施例之製作。第3圖係說明實施本 發明之部分積體電路。特別是，元件3〇〇包括一基底32〇， 該基底可為單一半導體晶圓，例如為單晶矽晶圓。此外， 3基底3 0 0可包括一形成於埋藏氧化物層上之石夕薄層，例 如一絕緣層上有石夕（silic〇n_〇n insuiat〇r，sqi)之基 底，或其他半導體材料。一元件區域322形成於基底3〇〇 上。而元件區域322包括彼此隔離之第一及第二電晶體， 如圖所示，而元件區域322亦可包括其他元件或電路。在 該基底可有許多元件區域322形成於其上（未顯示）。由於 元件區域3 2 2形成之說明在對於本發明之了解上並非必 需’因此在此予以省略之。 如圖所示，該半導體元件3 〇〇包括形成十層或更多層 堆疊之金屬連線層於元件區域32 2上。金屬連線層連接^

0503-A30270TWF(Nl);TSMC2003-0340;Uofung.ptd 第 16 頁 1234227 五、發明說明（11) $件區域與該積體電路上之其他電晶體或元件，包括接地 即點及電壓節點。該金屬層亦連接積體電路中不同元件區 域3 2 2之積體電路系統、訊號以及積體電路元件之表面電 壓。 形成一介電層3 24於元件區域32 2上以作為電性絕緣， 而=元件區域形成於基底320中或上並接著產生其他層， 如=屬層3 3 2。該元件區域3 22藉由穿過一蝕刻停止層328 及=電層3 2 4之接觸窗3 2 6以電性連接該元件區域3 2 2。在 ，解之貝施例中’為清楚表示，因此僅顯示一連接至元件 區域之電晶體摻雜區域之接觸窗。本發明之該項技術可應 用於形成多個接觸窗於元件區域322上，其包括連接至其 :摻雜區及兀件區3 2 2之閘極，本發明為清楚說明因此將 ^由圖，中癌略。接著形成第一金屬圖案M2於該元件區域 上^亚藉由接觸窗3 2 6電性耦合該元件區域3 2 2，其中該 弟一金屬圖案332利用介雷爲^ , 電層324電性絕緣其他導、：人刻停止層3 28以及介 衽·一紅， 凡件。该介電層330及324可包 —一乳二、广=雜之石夕玻壤(USG)或低介電材料。 止層3 〇 4 a沉積於該介電層3 3 0上，珠夂老楚1 圖之蝕刻停止層1 〇 4及第2圖之蝕刿疒 ^ 弟 所示，三或多層低介雷當停止層204所述。如圖 形成於蝕刻停止層上3 04a，A = 、3 08a及312a依序 常數材料層丨〇6、m、及丨丨2、°月*可參考第1圖之低介電 層2〇6、2 0 8、及212。鄰接之低：二圖之低介電常數材料 30 8a以含有一不同之材 —)丨電吊數材料層30 6 a、 特域者較佳。相似地，接之

1234227 五、發明說明（12) 徵者.LI數：料層3〇8a、312a以含有至少-不同之材料特 —或多;一實施例中，該介電層3 0 6a、3〇8a及312a以 儿知反應沉積室連續沉積相同材料者較佳。 全屬電常數材料層3〇6a、3〇8a&312a利用具有所需 製心先窗圖案之微影技術圖案化。例如，在雙鑲嵌 348a。二木化形成介層窗346a，再圖案化形成導線 複數個1人，導線348&可於介層窗圖案化前先圖案化。該 層以安二電常數材料次層3 0 6a、3 0 8a及312a可視為一單 二口木。一導電材料例如銅沉積於圖案化之低介電當 ==:;、3°83及3123中，該多餘之導電材_^^ 、械研磨法由上層之低介電常數材料層3丨2a表面上移 Λ示形成導線3 48&及介層窗3463以電性連接該導 、' ¥線348 &及介層窗346a組成半導體元件300之單層 h化層。在填充導電材料前，可先形成阻障内櫬層 a^ri er 1丨ner )以及晶種層（未顯示）沉積於圖案化 包系數材料層3〇6a、308a及312a上。 一 …”重覆上述製程以形成複數個其他金屬化層，其說明請 對照相關之内層介電層3 0 2b、3〇2c、3〇2d、3〇2e、^ 3〇2g及蝕刻停止層3〇4c、3〇4d、3〇4e、3〇4f及3〇切。雖第 3圖中僅頦不七層内層介電層，但在此亦可為更多或更少 層，且該内層介電層係由三或多層之低介電常數材料層 3〇6&、3 0 83及312&(如第3圖所示之3〇63 — 3〇62、3〇813曰〇“ 及312a-312g)形成於半導體元件3〇〇上。 在圖案化低介電常數材料層312a、3〇8a及3〇63之前或 0503-A30270TWF(Nl);TSMC2003-0340;Uofun〇.ptd 第18頁 1234227 五、發明說明（13) ，，沉積該蝕刻停止層3 04於該低介電常數材 表面上。若蝕刻停止層3 04b於圖案化低介雷 312a、3 0 8a及3 0 6a前沉積於該低介電常數材：層之層表 面上則先圖案化蝕刻停止層3〇4b，以形成介層^ " 346a-346g各別電性連接至332及348a〜3 介電常數材㈣312a之表面。 保缦低 接著繼續完成該半導體元件3〇〇製程。沉 止層31 4a於該内層介電層312g上，接著沉積一貝 厚1 f 於該I嶋止層314a上。圖案化一介層窗於該介；：4a 5以ΪΪΓ線3:二丄積一導電材料以填充該介層窗圖 木，儿積另一蝕刻停止層33 6a於該介電層3 34a上， f積一介電層33“於該蝕刻停止層3 3 6a上。藉由圖荦 ，刻停止層3 3 6a及介電層3 3 8&並沉積導電材料於盆中 =，線35Ga。以相同方式沉積其他介電層3川及3邮及 止層3 1 4b及3 3 6b並利用單鑲嵌製程圖案化及埴 =成介層窗及導線3 5 0b。沉積其他蝕刻停止層34〇及絕/ U 342^及344於介電層338b及導線3 5 0 b上，如圖所示。、水 貝鈀例中之介電層334a、338a、334b&338b(其 邛數層介電層用以個別形成金屬圖案3 5 〇 &及3 5 〇匕）以夏、 ^電常數約3.0-4.2之材料較佳。例如，旋塗一無摻雜^ ^(USG)於該基底表面上並圖案化之。在其他實施例 中，亦可使用氟矽玻璃（FSG)或其他具有適當低介電 特徵之常用材料。雖然厚度會依據設計選擇與製程控制文而

第19頁 1234227 五、發明說明（14) " -------------------

改變，但該頂層沉積之厚度範圍〆般以6 0 0 0- 1 5 0 0 0 A 中，圖：示本發明之另-較佳實施例剖面圖。其 i數所示，介層窗⑽形成於第-低介電 於黛 "a及餘刻停止層30 4a中，而導線348a則形成 !常數！料層3〇“及該勒刻停止層312a中。在 蝕列ί二4如第4B圖所示，其中該介層窗4 46形成於 蚀刻仔止層4 〇 4、第—低谷 a 介電常數材料層4。8中材料層40 6、及-第二低 數材料層412中。在另則形成於第三低介電常 該介層窗546形成於餘刻；：；5中，第4C圖所示，其中 次層506、第二低介電常數材：彳4、第-低介電常數材料 材料次層心中及第四低數介材電枓；；層^8、第三低介電常數 線548則形成於第五低介電常電料次層512b中，而導 常數材料層5丨2d中。相同的，=層5 1 2c及第六低介電 窗及導線會形成於一或多#低Ϊ發明之實施例，介層 本發明實施例之優以；：常數材料次層中。 内連線，其提供了具有良好材新的半導體元件多層 電層以減少多層金屬結構中的寻性的低介電常數内層介 明之製造方法所產生之較堅固夕=電容延遲時間。由本發 度，以使本發明實施例之產率二曰内連線層可增進結構強 雖然本發明已以較佳實文善可靠度。 限定本發明，任何熟習此項技蓺者各〇上，然其亚非用以 神和範圍内，當可作更動與潤^，，在不脫離本發明之精 ’因此本發明之保護範圍

1234227

0503-A30270TWF(Nl);TSMC2003-0340;Uofung.ptd 第21頁 1234227 圖式簡單說明 第1圖係繪示出根據本發明之一實施例中，具有三層 或以上次層内層介電層之剖面圖。 第2圖係繪示出根據本發明之另一實施例中的一種内 層介電層之剖面圖。 第3圖繪示出根據本發明之一較佳實施例中，具有多 層内層介電層之半導體元件剖面圖。 第4A-4C繪示出符合本發明之其他實施例之剖面圖。 符號說明 1 0 2〜刻停止層； 104〜内層介電層； 1 0 6、1 0 8、11 2〜低介電常數材料層； 1 1 4〜14刻停止層； 202〜内層介電層； 2 0 4、21 4〜钱刻停止層； 2 0 6、20 8、21 2、21 6〜低介電常數材料層； 3 0 0〜半導體元件； 3 0 2a- 3 0 2g〜内層介電層； 304a-304g〜钱刻停止層； 3 0 6 a- 3 0 6g〜第一低介電常數材料； 3 0 8 a-3 0 8g〜第二低介電常數材料； 312a-312g〜第三低介電常數材料； 314a、3 14b〜蝕刻停止層； 320〜基底； 322〜元件區域；

0503-A30270TO(Nl);TSMC2003-0340;Uofung.ptd 第22頁 Ϊ234227

3 2 8〜接觸窗； 33 2〜第一金屬圖案； 338a 、 338b〜介電層 3 4 2〜絕緣層； 346a-346g〜導線； 350a 、 350b〜導線； 446 448 504 506 508 3 2 4〜介電層； 3 3 0〜|虫刻停止層； 334a、334b〜介電層· 3 3 6 a、3 3 6 b〜蝕刻停 3 4 0〜I虫刻停止層； 每 3 4 4〜絕緣層； 348a-348f〜介層咨· 4 0 4〜钱刻停止層； 4Ub〜弟一低介電常數 4 0 8〜第二低介電當 ^ 4 19筮-你人 $數材料層； 412〜弟二低介電會 包吊數材料声· 介層窗； n 導線； 蝕刻停止層； 第一低介電赍杳 ^ 一#八％ 數材料層； 弟一低，丨笔常數材 512a-512d〜第三低人二才十層’ 54 6〜介層窗；低，丨氣常數材料層； 54 8〜導線。

0503-A30270BrF(Nl);TSMC2003-0340;Uofun〇.ptd 弟23頁

Claims (1)

123422,7 ---1¾ 93111408 曰 六、申請專利範圍 1 · 一種製造半導體元件 八形成第一低介電常數材:；1電層之方法，包括： ;丨電常數材料至少有一第私θ於基底上，其中該第一低 形士# 弟—材料特徵； 低 /成弟二低介電常數材 ?上’其中該第二低介電常數亥第-低介電常數材料 徵，而該第二低介電常數 j至少有—第二材料特 之特徵不同；以及 材枓之特徵與該第-低介電材料 声上形ί ί三低介電常數材料層於該第二低介η从 Ζ上’其中該第三低介電常數材料至少有電：數材料 被：而該第三低介電常數材料之特徵與弟二材料特 之特徵不同，其中該第—、二、二，一低介電材料 度、介電常數、附著力或揚氏二數（二，料特徵包括密 2.如申請專利範圍第1項所述之製：V導1^内^ 介電屛夕士、土 _ T守篮7L件内層 (MSQ)，甲美許，、^匕^"内層介電層尸包括由甲基摻雜氧化層 4A T基彳乡^乳化層衍生物，氫摻雜氧化屑（Hscn卜 口；：層衍生物、，氧化物及甲基摻雜氧化層日混成物：； 二物（P〇r〇gen)/甲基摻雜氧化層混成物，氧化物及 ，雜氧化層混成物，孔洞聚合物（porogen)/氫摻雜氧化^ 混成物’或上述之組合物形成之該第一、第二、 又 % 電常數材料層。 乐一低" 人“ 3.如申請專利範圍第1項所述之製造半導體元件内層 η電層之方法’其中形成該内層介電層包括在一或多個沉 積反應沉積室中連續沉積一相同材料以形成該第一、第匕 二、第三低介電常數材料層。 0503-A30270TWFl(Nl).ptc 第24頁 I234227 人 -tS_i31U4〇8 /、、申請專利範圍 介^如申請專利範圍 電層之方法，其中形 乂形成該第一、第二、 八5·如申請專利範圍 二，層之* >去，其中該 ,、 率、或氣體種類。 6·如申請專利範圍 二電層之方法，更包括 夏该第三低介電常數材 二有至少一第四材料特 亥至少一第三材料特徵 7· —種製造半導體 提供一基底，該基 形成一第一餘刻停 形成一第一内層介 再該第一内層介電 —第一導電區域以電性 中 上

，形成該第一内層介 形成一第一低介電 ” 形成一第二低介電 料層上，該第二低介電 ;丨電常數材料層不同之 形成一第三低介電

0503-A30270TWl(Nl).ptc 第1項所述之製造半導體元件内層 成該内層介電層包括調整沉積條件 第三低介電常數材料層。 第4項所述之製造半導體元件内層 調整之沉積條件包括氣體流速、電 第1項所述之^製造半導體元件内層 形成至少一第四低介電常數材料曰層 料層上，該第四低介電常數材料; 徵，其中該至少一第四材料特徵^ 不同。 元件之方法’包括： 底上具有一元件區域； 止層於該基底上； 電層於該第一蝕刻停止層上·、 層與該第一银刻停止層中形成ΐ ΐ 連接該基底上之該元件區/ 電層包括： ^ 常數材料層於該第一蝕刻停止層 =數材料層於該第一 常數材料層具有至少—C =料特徵；以及 /、W弟—低 吊數材料層於該第二低介電常數材 1234227

具有至少一與該第二低 其申該第一、第二、第 附著力或揚氏係數 料層上，該第三低介電常數材料層 二電常數材料層不同之材料特徵， 一材料特徵包括密度、介電常數、 (Y 〇 u n g s m 〇 d u 1 u s)。 甘如H專利& g第7項所述之製造半導體元件之 真换二=该内層介電層包括由甲基摻雜氧化層（MSQ)，甲 ==雜氧化層衍生物，氫摻雜氧化層（HSQ)，氫摻雜氧化 g何生物，氧化物及甲基摻雜氧化層混成物，孔洞聚合物 (P〇rogen)/甲基摻雜氧化層混成物，氧化物及氫摻雜氧化 層混成物，孔洞聚合物（p〇r〇gen)/氫摻雜氧化層混成物， 或上述之組合物形成之該第一、第二、第三低介電常數材 料層。 9 ·如申請專利範圍第7項所述之製造半導體元件之方 法其中形成該内層介電層包括在一或多個沉積反應沉積 室中連續沉積一相同材料以形成該第一、第二、第三低介 電常數材料層。 I 〇·如申請專利範圍第7項所述之製造半導體元件之方 法’其中形成該内層介電層包括調整沉積條件以形成該第 一、第二、第三低介電常數材料層。 II ·如申請專利範圍第1 〇項所述之製造半導體元件之 方法，其中該調整之沉積條件包栝氣體流速、能量、或氣 體種類。 1 2 ·如申請專利範圍第7項所述之製造半導體元件之方 法，更包括形成至少一第四低介電常數材料層於該第三低

0503-A30270TWFl(Nl).ptc 第26貢 1234227 人一一---^1^9311140« 、、申請專利範圍 --- ------ "電常數材料声 ^ 不同於該第三‘介電5二f四低介電常數材料層具有至少— 1 3.如申^蚕 吊數材料層之材料特徵。 法，更包括申，專利範圍第7項所遂之製造半導體元件之方 止層於該第一内層介電層上. 形成至層於該第二餘刻停止層ί:,及 二钕刻停止層中，：$域於該第二内層介電層及該J 電：且其中該第電性，第； 上,成—第四低介電常數材料層於該第三银刻停止層 形成一第五低介雷 該第五低介電常；低介電常數材 …數材料層不同之材料特::至一與該第四低 形成一第六低介電常t i 料層上，該第六低介電常數第,低介電常數材 介電常數材料層不同之材料特矜7 /、有至少—與該第五低 14· 一種半導體元件 $ 。 一第一低介電常數# f _介電層，包括： 徵、 數材科層，其具有至少-第—材料特 一第二低介電常數材料層， 數材料層上，該第二低介+心/、沉積於該第一低介電常 料特徵，其中至少—該第:吊數材料層具有至少一第二材 同；以及 才料特徵與該第一材料特徵不 1 0503-A30270TWFl(Nl).pt 第27頁 1234227 Λ_Ά 修正 曰 案號 9311140R 六、申請專利範圍 意第三低介電常數材料層，其沉積於該第二低介電常 料特徵：而至；文】介：常數材料層具有至少一第三材 同，其中該第…第_ - f枓特徵與該第二材料特徵不 I 一、第二材料特徵包括密度、介電當 數'附著力、或揚氏係數（Young，s m〇dulus)，"電韦 介電H申Λ專利_範圍第14項所述之半導體元件之内層 ^ ”q弟一、第二、第三低介電常數材料層包括 :基摻雜氧化層（MSQ)，甲基摻雜氧化層衍生 =化層(”），氫摻雜氧化層衍生物，氧化物及甲基換 二二=層二成物，孔洞聚合物（p〇r〇gen)/甲基摻雜氧化層 此成物，乳化物及氫摻雜氧化層混成物，孔洞聚合物 (P〇rogen)/氫摻雜氧化層混成物，或上述之組合物。 1 6·如申請專利範圍第丨4項所述之半導體元件之内層 ! Ξ!粗其t該第一、第二、第三低介電常數材料層係0為 a 科，在一或多個沉積反應沉積室連續沉積形成。 人I7·如申請專利範圍第14項所述之半導體元件之内層 二電層，更包括形成至少一第四低介電常數材料層於該第 三低=電常數材料層上，該第四低介電常數材料層具有至 少:第，料特徵，其中至少一該第四材料特徵丄該至少 一弟三材料特徵不同。 18· —種半導體元件，包括： 一基底，該基底具有元件區域形成於其上； 一第一餘刻停止層形成於該基底上； 弟 内層介電層形成於該第一 |虫刻停止層上；

第28頁 tE 9311140« 1234227 左月 六、申請專利範圍 一蝕刻停止：中導：2成於該第-内層介電層以及 底之至少-元件區域：：：第-導電區域電性連接該ί 一第一低介電常蠢·;、中该第一内層介電層包括： 上； - 料層形成於該第一蝕刻停止屑 料層上了哕第」：上3材料層形成於該第-低介電常數材 "電j材料層*同之材料特徵；以及 …亥第一低 卜弟二低介電常數材料層形成於該第二低介I當盔U 介電常數材料層具有至少-與該第二低 三材料特：：：=;;特徵，其中該第-、第二、第 ,v , 括在度、介電常數、附著力、4揚庆在叙 (Young，s modulus)。 -飞％ 氏係數 琴繁1一9· Λ中請專利範圍第18項所述之半導體元件，其中 ^ 、弟二、第三低介電常數材料層包括由甲美养雜- & :=払雜虱化層衍生物，氫摻雜氧化層 、曰成物風上,氧化層衍生物，氧化物及甲基摻雜氧化層 ί ί Π 物(porogen) /甲基摻雜氧化層混成物， 匕層混成物，孔洞聚合物(porogen)/氫 b ‘乳化層化成物，或上述之組合物。 々2 0.如申請專利範圍第丨8項所述之半導體元件，其中 該第一、第二、第三低介電常數材料層係為相同材料，在 一或多個反應沉積室連續沉積形成。 21 ·如申請專利範圍第1 8項所述之半導體元件，更包

1 0503-A30270TWFl(Nl).ptc 第29頁 1234227 ---〜93111408 曰 六、申請專利範^ ' ----5：_3^ 材料層上：：：：：以層形：於該第三低介電常數 低介電2常數村料層不同之層具有至少1該第 更包 中請專利範園第18 3：百％、十、$主、曾 括： 弟18項所述之+導體元件， 第二餘刻停止層 -第二内層介電；：：於該内層介電層上 至，丨、^ 、. 化成於該第二蝕刻停，卜® . 夕一弟二導電區域形忐坌—由 ㈢上，以及 蝕刻停止層中，苴中楚7成於该第一内層介電層及第 區域，且其中該第一 2二導電區域電性連接該第一；雷 弟一内層介電層包括： ¥電 上；⑸低’丨電$數材料層形成於該第三蝕刻停止層 料#上第五低介電常數材料層形成於該第四低介雷N 枓層上，該第五低介電當金“m g Qs低；丨電常數材 電常ϋ料層不同之材料特：料：；有至少一與第四低介 料層上：兮第二:15:料層形成於該第五低介電常數材 入f A # Μ弟/Ν低；丨電吊數材料層具有至少一 i兮第五π ;丨電吊數材料層不同之材料特徵。 /…亥弟五低 2—3如申請專利範圍第18項所述之半導體元件，其中 低介電常數材料層具有一第一楊氏係數（Young’s ㈣u us)，其中該第一揚氏係數大於該第二低介電常數材 料層之第二揚氏係數及該第三低介電常數材料層之第三 氏係數。 24.如申請專利範圍第18項所述之半導體元件，其中

0503-A30270TIFl(Nl).ptc 第30頁 1234227 _案號 93111408_年月日__ 六、申請專利範圍 該第一低介電常數材料層具有一第一介電常數，其中該第 一介電常數大於該第二低介電常數材料層之第二介電常數 及該第三低介電常數材料層之第三介電常數。 2 5.如申請專利範圍第1 8項所述之半導體元件，其中 該第一低介電常數材料層之附著力較該第二低介電常數材 料層及該第三低介電常數材料層之附著力大。

0503-A30270TWFl(Nl).ptc 第31頁