CN1201377C - 一种内金属介电层结构及其形成方法 - Google Patents
一种内金属介电层结构及其形成方法 Download PDFInfo
- Publication number
- CN1201377C CN1201377C CN 01112321 CN01112321A CN1201377C CN 1201377 C CN1201377 C CN 1201377C CN 01112321 CN01112321 CN 01112321 CN 01112321 A CN01112321 A CN 01112321A CN 1201377 C CN1201377 C CN 1201377C
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- silicon oxide
- etch stop
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 103
- 239000002184 metal Substances 0.000 title claims abstract description 103
- 238000000034 method Methods 0.000 title claims abstract description 50
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 88
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 40
- 239000011521 glass Substances 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000000428 dust Substances 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 8
- 229910052582 BN Inorganic materials 0.000 claims description 5
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 24
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 133
- 238000010586 diagram Methods 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明为一种内金属介电层结构及其形成方法，该集成电路具有第一金属层以及第二金属层，本方法包含：在第一金属层之上形成第一氧化硅层；在第一氧化硅层之上形成旋涂式玻璃层；在旋涂式玻璃层之上形成蚀刻终止层；在蚀刻终止层之上形成第二氧化硅层，进而在完成第一金属层与第二金属层之间的内金属介电层，其中蚀刻终止层于后续的导通孔制作过程中所进行的湿蚀刻，相对于这些氧化硅层在旋涂式玻璃层具有低蚀刻比的特性，而能得较佳的导通孔轮廓。
Description
本发明涉及一种内金属介电层结构及其形成方法，尤指应用于具多重金属层结构的集成电路中的内金属介电层结构及其形成方法。
在半导体组件的积成度与复杂性渐渐的增加之后，原本单层便足以负担其上晶体管、电阻、电容等组件间的连接的金属层，现今已无法满足需求，而必须利用多重金属层的结构才能完成整个集成电路的导线连接。
而在多重金属层的制作过程中，位于两金属层间是具一用以绝缘的内金属介电层(Inter-Metal-Dielectrics Layer)，而该内金属介电层经常运用一种三明治式(Sandwich Type)的结构来完成并同时达到局部平坦化的作用，以利接下来所制作的上层金属层的进行，且经微影蚀刻所转移的导线图案亦将较为准确。
请参见图1所示，在下方的第一金属层11与上方的第二金属层15间是依序成长有以等离子体加强化学气相沉积法(PECVD)所完成的第一氧化硅(PE-Oxide)层12、旋涂式玻璃(Spin On Glass，SOG)层13、以及同样以等离子体加强化学气相沉积法(PECVD)所完成的第二氧化硅(PE-Oxide)层14来组成三明治式结构的内金属介电层，其中完成旋涂式玻璃层(Spin On Glass，SOG)层13的平坦化方法有未蚀刻法(NEB)以及部份蚀刻法(PEB)等，在此不与赘述。
再请参见图2，其所示为在多重金属层构造中提供金属插塞(plug)通过的导通孔(via through hole)示意图，其中透孔构造21是穿透该第二氧化硅(PE-Oxide)层14、旋涂式玻璃(Spin On Glass，SOG)层13以及第一氧化硅(PE-Oxide)层12而到达第一层金属层11，其是用以提供金属插塞(plug)的形成，而蚀刻出该透孔构造21的方法通常为湿蚀刻加上干蚀刻的方式，以便能个别形成倾斜侧壁轮廓部份211以及垂直侧壁部份212，进而能提供该金属插塞成长所需的较佳轮廓(profile)，尤其因铝插塞的阶梯覆盖(step coverage)能力较差，故需以湿蚀刻步骤来完成倾斜侧壁轮廓部份211，以确保插塞连接完成的可靠性。
但由于形成倾斜侧壁轮廓部份211的湿蚀刻制程，一般是调整蚀刻时间的长短来进行其蚀刻厚度的控制，而上述三明治式结构的内金属介电层将因为具有(a)以等离子体加强化学气相沉积法所完成氧化硅(PE-Oxide)与旋涂式玻璃(SOG)的湿蚀刻比大于1∶10，且(b)以等离子体加强化学气相沉积法所完成氧化硅(PE-Oxide)层可能具有孔洞(pin hole)的缺陷等问题，以致极易发生第二氧化硅层14被沿孔洞蚀穿，而使得下层旋涂式玻璃(SOG)被掏空，进而导致第二氧化硅层14发生剥离现象。
另外，当人们在图3所示在芯片边缘提供切割的街道区构造上利用光刻胶38来定义出蚀刻图案后，而欲以湿蚀刻加上干蚀刻的方式在第一氧化硅(PE-Oxide)层35、旋涂式玻璃(Spin On Glass，SOG)层36以及第二氧化硅(PE-Oxide)层37上进行蚀刻时，其中由于芯片30上所成长的厚度约4k*的场氧化层31、厚度约6k*的内层介电材料(Inter Layer Dielectric)层32以及厚度约7k*的第一层金属层33后，相对于街道区34已有相当大的地势差，而且因为(c)以等离子体加强化学气相沉积法所完成氧化硅(PE-Oxide)的阶梯覆盖(step coverage)率可能小于60％(图3中的a比上b)，故于其间所成长的以等离子体加强化学气相沉积法(PECVD)所完成的第一氧化硅(PE-Oxide)层35、旋涂式玻璃(Spin On Glass，SOG)层36、以及同样以等离子体加强化学气相沉积法(PECVD)所完成的第二氧化硅(PE-Oxide)层37的形状将如图所示的不甚理想，以及因为(d)金属图型边缘的应力集中效应(metal pattern edge stress concentration)将会加强湿蚀刻对于金属层边缘处的蚀刻速度(图3所示箭头与裂痕系表示出该金属层因经温度下降而向内收缩所导致该边缘处的组织脆弱)等问题的可能发生，于是在实际制程中必须缩短蚀刻时间，以留下厚度至少约为3k*的氧化硅层做为如图2所示的安全区域(safety margin)22，进而能避免因上述(a)(b)(c)(d)情况发生时，所导致第二氧化硅层14被蚀穿后使下层旋涂式玻璃(SOG)被掏空而使第二氧化硅层14产生剥离现象，但如此作法将造成下列两个互相冲突而难以取舍的问题：(1)因进行师蚀刻需预留安全区域(asfety margin)，如此将导致倾斜侧壁轮廓部份211的形状较为不佳，影响后续金属插塞的成长。(2)若成长较厚的第二氧化硅(PE-Oxide)层14来使得倾斜侧壁轮廓部份211的形状较为良好时，将同时造成整体厚度增加而使地势增高的缺点。
而如何解决上述已有技术手段的缺点，幷提供一实际技术手段来达成，为开发本发明的主要目的。
本发明为一种内金属介电层结构，其应用于具多重金属层结构的集成电路中，该集成电路具有第一金属层以及第二金属层，而本内金属介电层结构包含：第一氧化硅层，位于该第一金属层之上；旋涂式玻璃层，位于该第一氧化硅层之上；蚀刻终止层，位于该旋涂式玻璃层之上；以及第二氧化硅层，位于该蚀刻终止层之上与该第二金属层之下，其中该蚀刻终止层于后续导通孔(via through hole)制作过程中所进行的湿蚀刻，相对于这些氧化硅层与该旋涂式玻璃层具有低蚀刻比的特性，而能得一较佳的导通孔轮廓。
根据上述构想，内金属介电层结构中该第一氧化硅层与该第二氧化硅层由等离子体加强化学气相沉积法所完成。
根据上述构想，内金属介电层结构中该蚀刻终止层由选自氮化硼、碳化硅、非晶硅中的材质所完成。
根据上述构想，内金属介电层结构中为形成该导通孔(via through hole)所进行的该湿蚀刻为运用一缓冲氧化物蚀刻液(Buffer Oxide Etcher，BOE)所进行的化学湿蚀刻(Chemical Wet Etch)。
根据上述构想，内金属介电层结构中该蚀刻终止层是由以等离子体加强化学气相沉积法所沉积厚度约为200埃至1000埃的氮化硅所完成。
根据上述构想，内金属介电层结构中该由氮化硅所完成的蚀刻终止层与该第二氧化硅层是与同一反应室内以等离子体加强化学气相沉积法所形成。
本发明的另一方面为一种内金属介电层形成方法，其应用于具有多重金属层结构的集成电路中，该集成电路具有第一金属层以及第二金属层，而本方法包含下列步骤：在该第一金属层之上形成第一氧化硅层；在该第一氧化硅层之上形成旋涂式玻璃层；在该旋涂式玻璃层之上形成蚀刻终止层；以及在该蚀刻终止层之上形成第二氧化硅层，进而完于该第一金属层与该第二金属层之间的该内金属介电层，其中该蚀刻终止层于后续的导通孔(via through hole)于这些氧化硅层与该旋涂式玻璃层具有一低蚀刻的特性，而能得的较佳的导通孔轮廓。
根据上述构想，内金属介电层形成方法中该第一氧化硅层与该第二氧化硅层是由一等离子体加强化学气相沉积法所完成。
根据上述构想，内金属介电层结构中该蚀刻终止层是由选自氮化硼、碳化硅、非晶硅中之一材质所完成。
根据上述构想，内金属介电层结构中为形成该导通孔(via through hole)所进行的该湿蚀刻为运用一缓冲氧化物蚀刻液(Buffer Oxide Etcher，BOE)所进行的化学湿蚀刻(Chemical Wet Etch)。
根据上述构想，内金属介电层结构中该蚀刻终止层是由以等离子体加强化学气相沉积法所沉积厚度约为200埃至1000埃的氮化硅所完成。
根据上述构想，内金属介电层结构中该由氮化硅所完成的蚀刻终止层与该第二氧化硅层是在同一反应室内以等离子体加强化学气相沉积法所形成。
本发明将藉由下列附图及详细说明，得一更深入的了解：
图1为传统三明治式(Sandwich Type)结构的内金属介电层示意图。
图2为传统三明治式(Sandwich Type)结构的内金属介电层中用以提供金属插塞(plug)沉积生长的导孔(via through hole)剖面示意图。
图3为于完成在芯片边缘提供切割的街道区处的传统三明治式(Sandwich)结构的内金属介电层的示意图。
图4为本发明较佳实施例所揭示的内金属介电层结构示意图。
图5是在本发明较佳实施例所揭示的内金属介电层中用以提供金属插塞(plug)沉积生长的导通孔(via through hole)剖面示意图。
图6为在完成在芯片边缘提供切割的街道区处的本发明较佳实施例所揭示的内金属介电层的示意图。
请参见图4，其为本发明较佳实施例的构造示意图，其中在第一金属层41与上方的第二金属层46间依序成长有以等离子体加强化学气相沉积法(PECVD)所完成的第一氧化硅(PE-Oxide)层42、旋涂式玻璃(Spin On Glass，SOG)层43、蚀刻终止层44以及同样以等离子体加强化学气相沉积法(PECVD)所完成的第二氧化硅(PE-Oxide)层45来组成本发明所揭示的新内金属介电层结构，其中该蚀刻终止层44是由氮化硅、氮化硼、碳化硅、非晶硅等材质所完成，主要因为上述材质不易被形成该导通孔(via through hole)所进行的湿蚀刻所侵蚀，故可避免当第二氧化硅层45被沿孔洞蚀穿所产生旋涂式玻璃层43被掏空而导致第二氧化硅层45发生剥离现象。
举例而言，当蚀刻终止层是由以等离子体加强化学气相沉积法所沉积厚度约为200埃至1000埃的氮化硅(SiNx，0.8＜x＜1.2)所完成时，因为在运用缓冲氧化物蚀刻液(Buffer Oxide Etcher，BOE)所进行的化学湿蚀刻(Chemical Wet Etch)下，氮化硅、氧化硅以及旋涂式玻璃层的蚀刻率约为1∶10∶100(尚视薄膜沉积条件而定)，因而可成功避免旋涂式玻璃层43可能被掏空而导致第二氧化硅层45发生剥离的现象，且氮化硅所完成的蚀刻终止层44与该第二氧化硅层45可于同一反应室内，以沉积温度低于摄氏500度以下的等离子体加强化学气相沉积法所形成，并未增加其制程复杂度。
再请参见图5，其所示为在本发明较佳实施例所揭示的多重金属层构造中具有金属插塞(plug)通过的导通孔(via through hole)示意图，其中透孔构造51是穿透该第二氧化硅(PE-Oxide)层45、蚀刻终止层44、旋涂式玻璃(Spin On Glass，SOG)层43以及第一氧化硅(PE-Oxide)层42而到达第一层金属层41，而由于蚀刻终止层44的功能可有效避免旋涂式玻璃层43被掏空的可能，于是在实际制程中便毋需缩短蚀刻时间，而留下厚度过大的安全区域(safety margin)52，因此在不必成长较厚的第二氧化硅(PE-Oxide)层45的情况下便可获得形状良好的倾斜侧壁轮廓部份511。
另外，当人们在图6所示在芯片边缘提供切割的街道区构造上利用光刻胶69来定义出蚀刻图案后，而欲以湿蚀刻加上干蚀刻的方式于第一氧化硅(PE-Oxide)层65、旋涂式玻璃(Spin On Glass，SOG)层66、蚀刻终止层67以及第二氧化硅(PE-Oxide)层68上进行蚀刻时，即使芯片60上所成长的厚度约4k埃的场氧化层61、厚度约6k埃的内层介电材料(Inter Layer Dielectric)层62以及厚度约7k埃的第一层金属层63后，相对于街道区64已有相当大的地势差。
而且因为以等离子体加强化学气相沉积法所完成氧化硅(PE-Oxide)的阶梯覆盖(step coverage)率可能小于60％(图6中的a比上b)，所导致于其间所成长的以等离子体加强化学气相沉积法(PECVD)所完成的第一氧化硅(PE-Oxide)层65、旋涂式玻璃(Spin On Glass，SOG)层66、蚀刻终止层67以及第二氧化硅(PE-Oxide)层68的形状不甚理想，甚至因为(d)金属图型边缘的应力集中效应(metal pattern edge stress concentration)将会加强湿蚀刻对于第一金属层63边缘处的蚀刻速度(图中所示箭头与裂痕系表示出该第一金属层63因经温度下降而向内收缩所导致该边缘处的组织脆弱)等问题所可能造成旋涂式玻璃层43被掏空的情况，皆因蚀刻终止层44的功效而能有效避免，确实达成发展本发明的主要目的。
本发明可由本技术领域的人员进行种种变化，但这些变化都包含在所附的权利要求范围内。
Claims (12)
1.一种内金属介电结构，其应用于具有多重金属层结构的集成电路中，该集成电路具有第一金属层以及第二金属层，而本内金属介电层结构包含：
第一氧化硅层，位于该第一金属层之上；
旋涂式玻璃层，位于该第一氧化硅层之上；
蚀刻终止层，位于该旋涂式玻璃层之上；以及
第二氧化硅层，位于该蚀刻终止层之上与该第二金属层之下，其中该蚀刻终止层于后续导通孔制作过程中所进行的湿蚀刻，相对于这些氧化硅层与该旋涂式玻璃层具有低蚀刻比的特性，而能得较佳导通孔轮廓。
2.如权利要求1所述的内金属介电层结构，其特征在于，该第一氧化硅层与该第二氧化硅层是由等离子体加强化学气相沉积方法所完成。
3.如权利要求1所述的内金属介电层结构，其特征在于，该蚀刻终止层是由氮化硼、碳化硅、非晶硅中的材质所完成。
4.如权利要求1所述的内金属介电层结构，其特征在于，为形成该导通孔所进行的该湿蚀刻为运用缓冲氧化物蚀刻液所进行的化学湿蚀刻。
5.如权利要求1所述的内金属介电层结构，其特征在于，该蚀刻终止层是由以等离子体加强化学气相沉积法所沉积厚度为200埃至1000埃的氮化硅所完成。
6.如权利要求1所述的内金属介电层结构，其特征在于，该由氮化硅所完成的蚀刻终止层与该第二氧化硅层是于同一反应室内以等离子体加强化学气相沉积法所形成。
7.一种内金属介电层形成方法，其应用于具多重金属层结构的集成电路中，该集成电路具有第一金属层以及第二金属层，所述方法包含下列步骤：
在该第一金属层之上形成第一氧化硅层；
在该第一氧化硅层之上形成旋涂式玻璃层；
在该旋涂式玻璃层之上形成蚀刻终止层；以及
在该蚀刻终止层之上形成第二氧化硅层，进而完于该第一金属层与该第二金属层之间的该内金属介电层，其中，该蚀刻终止层在后续的导通孔制作过程中所进行的一湿蚀刻，相对于这些氧化硅层与该旋涂式玻璃层具有低蚀刻比的特性，而能得较佳的导通孔轮廓。
8.如权利要求7所述的内金属介电层形成方法，其特征在于，该第一氧化硅层与该第二氧化硅层是由等离子体加强化学气相沉积法所完成。
9.如权利要求7所述的内金属介电层形成方法，其特征在于，该蚀刻终止层是由选自氮化硼、碳化硅、非晶硅中的材质所完成。
10.如权利要求7所述的内金属介电层形成方法，其特征在于，为形成该导通孔所进行的该湿蚀刻是为运用一缓冲氧化物蚀刻液所进行的化学湿蚀刻。
11.如权利要求7所述的内金属介电层形成方法，其特征在于，该蚀刻终止层是由以等离子体加强化学气相沉积法所沉积厚度为200埃至1000埃的氮化硅所完成。
12.如权利要求11所述的内金属介电层形成方法，其特征在于，该由氮化硅所完成的蚀刻终止层与该第二氧化硅层是于同一反应室内以等离子体加强化学气相沉积法所形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 01112321 CN1201377C (zh) | 2001-03-29 | 2001-03-29 | 一种内金属介电层结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 01112321 CN1201377C (zh) | 2001-03-29 | 2001-03-29 | 一种内金属介电层结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1378251A CN1378251A (zh) | 2002-11-06 |
| CN1201377C true CN1201377C (zh) | 2005-05-11 |
Family
ID=4659256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 01112321 Expired - Lifetime CN1201377C (zh) | 2001-03-29 | 2001-03-29 | 一种内金属介电层结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1201377C (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102024748A (zh) * | 2009-09-15 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 一种减小接触孔关键尺寸的方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100339953C (zh) * | 2003-02-24 | 2007-09-26 | 友达光电股份有限公司 | 形成接触孔的方法 |
| US7244673B2 (en) * | 2003-11-12 | 2007-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration film scheme for copper / low-k interconnect |
| US20060237802A1 (en) * | 2005-04-21 | 2006-10-26 | Macronix International Co., Ltd. | Method for improving SOG process |
| CN115581112A (zh) | 2018-01-26 | 2023-01-06 | 联华电子股份有限公司 | 磁阻式随机存取存储器及其制作方法 |
-
2001
- 2001-03-29 CN CN 01112321 patent/CN1201377C/zh not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102024748A (zh) * | 2009-09-15 | 2011-04-20 | 中芯国际集成电路制造(上海)有限公司 | 一种减小接触孔关键尺寸的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1378251A (zh) | 2002-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101540335B (zh) | 固态成像装置及其制造方法 | |
| CA1248641A (en) | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias | |
| US5266525A (en) | Microelectronic interlayer dielectric structure and methods of manufacturing same | |
| US5841195A (en) | Semiconductor contact via structure | |
| US6303464B1 (en) | Method and structure for reducing interconnect system capacitance through enclosed voids in a dielectric layer | |
| US5677239A (en) | Method for fabricating multi-level interconnection structure for semiconductor device | |
| EP0494745B1 (en) | Method of etching and/or leveling the surface of a laminated semiconductor substrate | |
| US6387818B1 (en) | Method of porous dielectric formation with anodic template | |
| KR100567976B1 (ko) | 퓨즈 구조에 단자 비아를 형성하는 방법 및 금속 퓨즈 구조 | |
| EP0071205A2 (en) | Method for forming high density dielectric isolation | |
| US5210053A (en) | Method for fabricating semiconductor device | |
| CN1201377C (zh) | 一种内金属介电层结构及其形成方法 | |
| JPH11283962A (ja) | ウェ―ハスタック内のアンダ―エッチドバイアもしくはスペ―ス、またはアンダ―ポリッシュド部分の検出方法 | |
| EP1428270A4 (en) | GLASS BEADS COATING PROCESS | |
| US5994231A (en) | Process for depositing a stratified dielectric structure for enhancing the planarity of semiconductor electronic devices | |
| US5541129A (en) | Method of making non-volatile memory device | |
| KR100242434B1 (ko) | 반도체 장치의 콘택 형성방법 | |
| EP0469370A2 (en) | Etching process for sloped side walls | |
| JP2000003961A (ja) | 集積回路およびその製造方法 | |
| US6177286B1 (en) | Reducing metal voids during BEOL metallization | |
| CN102881649B (zh) | 一种大马士革结构的制作方法 | |
| CN1674243A (zh) | 一种管状缺陷的检测方式 | |
| US20030124749A1 (en) | Method for inspecting a pattern defect process | |
| US6969684B1 (en) | Method of making a planarized semiconductor structure | |
| JP3309570B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20050511 |