[go: up one dir, main page]

TWI228790B - Integrated circuit and fabrication method thereof and electrical device - Google Patents

Integrated circuit and fabrication method thereof and electrical device Download PDF

Info

Publication number
TWI228790B
TWI228790B TW093103281A TW93103281A TWI228790B TW I228790 B TWI228790 B TW I228790B TW 093103281 A TW093103281 A TW 093103281A TW 93103281 A TW93103281 A TW 93103281A TW I228790 B TWI228790 B TW I228790B
Authority
TW
Taiwan
Prior art keywords
dielectric
layer
dielectric layer
mixture
patent application
Prior art date
Application number
TW093103281A
Other languages
English (en)
Other versions
TW200428577A (en
Inventor
Tai-Chun Huang
Chih-Hsiang Yao
Kang-Cheng Lin
Chin-Chiou Hsia
Mong-Song Liang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200428577A publication Critical patent/TW200428577A/zh
Application granted granted Critical
Publication of TWI228790B publication Critical patent/TWI228790B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1228790 五、發明說明（I) 發明所屬之技術領域 本發明係有關於一種半導體元件， 具有不同内層介電層於多層金屬 ^特別有關於—種 件，且此内層介電層具有不同的機械性；半導體元 先前技術 介電常數k是表示材料絕緣性 介電常數材料為内金屬或内層絕緣材、值，藉由使用低 所以在積體電路中，低介電常數 2可增進電性效能， 例如，利用低介電常數材料之元/4 =使用越來越普遍， )時間常數相對於傳統内層介電材ς ^ =的電阻電容（Rc 更快的開關速度與改善了元件效能§地減低，因此有 然而，低介電常數材 料相對於傳統介電材料差其美，因為這種 料的介雷赍叙狀化 ，、頁枚差的機械性，一妒而丄何 才+的h吊數越低，其機械力越差瓜而g ，材 材枓具有相對高程度的多孔性 $由於低介電常數 低，但其機械力也越小；此外，低；= 才料介電常數越 界點也較低’且其熱膨脹係數也較大.材料的斷裂臨 孔性增加，會使其與 ’ ^者’若材料的多 些低介電常數材料之間的附著性變差，這 的。 、P疋在文σ電性時所不願見到 在現代的半導f - 也被認為是内金屬介=件、’低；|電常數材料被用作内層， 層絕緣，眾所週知，二材料，用以將一金屬層與另一金屬 无屬層一層一層被堆疊，以形成完整
0503-9723TWf(Nl) ;TSMC2003-0176; Ic e.Ptd 第6頁 1228790 _ ___It____ 五、發明說明（2) 的積體電路，且利用内層介電層作為其間的絕緣材料；在 鑲嵌（damascene)金屬化製程中，此内層介電層也被當 作一支撐層，金屬圖形會於其上形成；在習知技藝中，積 體電路具有六、八與甚至更多堆疊金屬層，且此堆疊金屬 層的數目也有隨時間增加的趨勢。 一般而言，單一介電材料，如摻雜氟的矽玻璃（FSG )或未摻雜矽玻璃（USG )，會用在整個金屬堆疊的多層 金屬層積體電路中，換句話說，若FSG被用在第一與第二 金屬層間，相同的FSG材料就會被用在第二與第三金屬層 間與所有隨後沈積的金屬層間；在另一些元件中，多於一 種介電材料的複合材被用作金屬層間的内層介電材料，這 相同組成的複合材會用在整個金屬層間。 隨著積體電路的堆疊金屬層的數目越來越多、高效能 與高可靠度的需求越來越迫切，而使用差的機械性的低介 電常數材料會使的這些問題越來越嚴重，因此，業界亟需 一個整合方案與目前製程匹配，且使用在多層金屬堆疊中 的低介電常數内層材料具有可接受的機械力與穩定度。 發明内容 本發明之一型態係提供一種積體電路，包括：一基底 具有一上表面；一第一介電層形成於上述基底且具有一溝 槽於其中，且該第一介電層具有一第一介電常數；一第一 金屬層形成於上述第一介電層的溝槽中；一第二介電層形 成於上述第一金屬層上且具有一溝槽於其中，且該第二介
0503 -972 3TW f(N1);TSMC2003-0176;Ice.ptd 第7頁 1228790 五、發明說明（3) 電層具有一第二介電常數；一第二金屬層形成於上述第二 介電層的溝槽中；一第三介電層形成於上述第二金屬層上 且具有一溝槽於其中，且該第三介電層具有一第三介電常 數；以及一第三金屬層形成於上述第三介電層的溝槽中。 本發明之另一型態係提供一種形成一積體電路的方 法，包括：形成一電晶體於一基底上；沉積一第一介電材 料覆蓋上述電晶體；在上述第一介電層材料中形成一開口 至上述電晶體；沉積一第一金屬圖案於上述第一介電材 料；沉積一第二介電材料覆蓋上述第一金屬圖案，此第二 介電材料具有一高於上述第一介電材料之介電常數；在上 述第二介電層材料中形成一開口至上述第一金屬圖案；沉 積一第二金屬圖案於上述第二介電材料；沉積一第三介電 材料覆蓋上述第二金屬圖案，此第三介電材料具有一高於 上述第二介電材料之介電常數；在上述第三介電層材料中 形成一開口至上述第二金屬圖案；以及沉積一第三金屬圖 案於上述第三介電材料。 本發明之另一型態係提供一種積體電路，包括：一基 底；複數個電晶體形成於上述基底上；複數個隔離區將至 少一個電晶體與至少一個其它電晶體作電性隔離；一第一 介電層，具有一第一介電常數，形成於上述基底上且形成 一介層洞至一電晶體於其中，以及一内導線結構；一第二 介電層，具有一第二介電常數，形成於上述第一介電層上 且形成一第二内導線結構於其中；以及一第三介電層，具 有一第三介電常數，形成於上述第二介電層上且形成一第
0503 -97231^ f(N1);TSMC2003-0176;Ic e.p t d 第8頁 1228790 五、發明說明（4) 三内導線結構於其中。 本發明的優點之一為， / 中，可使用具有非常好的雷在介電常數相當重要的區域 常缺少理想的機械特質眭特質的材料，雖然此材料通 不如此重要時，可被使用$ 在介電材料之電性效能並 好的機械性質之介電材料了它具有可接受的介電性質與較 來提供電性與機械性最好的^此一來，利用選擇介電材料 特疋金屬層的需要來使用、"、a 這些介電材料就可依照 實施方式 為讓本發明之上述和装 易懂，下文特舉出較佳每二他目的、特徵和優點能更明顯 說明如下： 汽&例，並配合所附圖式，作詳細 第1圖為本發明積體雷 一 m，包含第—電晶體2 二分曰不意4圖，特別 由一隔離區隔開，以h八Λ 一電日日肢4，此兩個電晶體藉 半導體晶1，如單晶矽：：形成於基底8中；基底8為單-上的薄矽層，⑹一：喙;曰：-也可為形成在埋藏的氧化物 第-與第二電日麵2鱼;=覆石夕（S0I)基底；許多關於 本發明中所需要被瞭解的…亚不-在 ΓΜης制和4士 4 且热白此技藝之人士可利用 ::成電晶體2與4 ’進而形成-基本元件，如 電晶體2的摻雜區1〇、12與電晶體4 : 1闲16可刀別利用如N型與p型摻雜質形成；如此技 所周知，電晶體2的閘極丨8與 7員或 ”电日日體4的閘極20最好為多日曰 0503 - 9 7 2 f (Ν1); TSMC2003 - 0176;Ice.ptd 第9頁 1228790
::極電極，i分別藉由薄的閘極氧 Γ1地ί:佳具有側壁間隙壁（分別為26與4: :屬：ΐί;特別重要的是，元件_包括堆疊的1〇: 中的電：些金屬化層使電晶體2與4與其它在積體電路 κ點曰曰1、兀件（未顯示）形成内連線’包括接地點盥 ϋ體電；4接許多積體電路幅、訊號與電壓到外 =層2一7覆蓋電晶體2與4 (與其它形成於基底8 金屬層32 了 ^件）且使其與隨後形成的各層電性隔絕，一如 電晶Ϊ與其它元件的電性接觸形成是藉由接觸窗29， 姓刻停士層30與介電層27所達成’且形成於基底8中或、、’-上’為間潔起見，這在此實施例中只顯示一個連接電晶 接觸換：區1〇的接觸窗’在此技藝中，元件中會形成多個 、蜀® ，匕括連接其它摻雜區與閘極。第一金屬圖案Μ巧 成杰電晶體上，且藉由接觸窗2 9與電晶體電性耦接，此 一金屬—圖案與隨後形成的金屬層電性隔離，如第二金屬圈 案38藉由介電層34、蝕刻停止層36與介電層4〇鱼 圖案電性隔絕。 〃 1 在此較佳實施例中，介電層4〇較佳為極低介電常數材 料，且較佳具有一低於2· 8的介電常數，此介電常數更佳 介於2· 2〜2· 5間，極低介電常數的介電層4〇較佳由一氧化 物 14 曱基矽酸鹽（methylsilseSqUi〇xane，簡稱MSq)混 成物、一曱基矽酸鹽衍生物、一孔洞聚合物（p〇r〇gen ) /
1228790 五、發明說明（6) 曱基石夕酸鹽混成物、一氧/氫矽酸鹽 (hydrogensilsesquioxane，簡稱HSQ)混成物、一氫矽 S欠鹽衍生物、一孔洞聚合物（p 〇 r 〇 g e η ) /氫矽酸鹽混成物 與其相似物所形成，其它材料也可用來形成此層，如奈米 孔石夕土、乾凝膠（xeroge 1 )、聚四氟乙烯（PTFE )與低 介電常數材料，如Dow Chemistry of Midland，Michigan 所出產的SiLK 、AlliedSignal of Morristown， New Jersey所出產的Fiare 與Applied Materials of Santa Clare，California 所出產的黑鑽石（Black j)iamond); 這些層最好利用化學氣相沉積（CVD )、旋轉塗佈技術或 其它沉積技術形成。在這些實施例中，下方介電層較佳之 沉積厚度為約2 0 0 0〜9 0 0 0埃，熟習此技藝之人士 ^瞭&此 車乂佳之厚度範圍是根據設計選擇而定，且隨時間增加，厚 度會因元件之最小尺寸縮小與製程控制的改善而^薄。^ 些提供特別好的電性（如低RC常數）的材料可提:快的開 關速度’但這些材料的機械性比理想中的低。 隨後所形成的金屬圖案42是形成在介電材料44中，且 藉由介電層44與金屬層38電性隔離（除電性接觸所+，品 域外），此介電層與隨後於其中形成金屬圖案5〇的:：： 5 2較佳也以如介電層4 〇般極低介電常數材料形成 : 1圖所示’當在分別蝕刻隨後形成的介電層44' 52’虛也如第 中溝槽時，蝕刻停止層46、48與54分別用來保·誓與58其 40、44與52，之後本文將有更詳細的說明。“4介電層 回到介電層58，金屬圖案56在其中形虑 ll x ’此層形成於
1228790
為2 0 0 0〜7 0 0 0埃，熟習此技藝之人士可瞭解此較佳之厚度 範圍是根據設計選擇而定，且隨時間增加，厚度會因元件
0503-9 72 3TW f(N1);TSMC2003-0176;Ice.ptd 第12頁 1228790
五、發明說明（8) 之最二、尺寸縮小與製程控制的改善而變薄。 金屬層堆疊之最上層，内層介電材粗μ八 要性下降但依然重要，故可允許其具=的：電常數重 使機械性質進一步提升；在較佳奋 :阿之介電常數， 上方多層金屬堆疊的介電材料最：二且右形成在或靠近 用二電常數相對高於在較低堆疊中所使 ==極低介電常數。介電層94、92、84與82(金屬圖 木人80为別形成於這些上方介電層中）最好以同一種材 枓形成，此材料的介電常數在3. 〇〜4· 2間，例如此材料可 為未摻雜的矽玻璃（USG )，此材料可旋轉塗佈到基底表 面且隨後被圖案化；在其它例子中，具有可接受的低介電 系數特性的F S G或其它習知的取代物也可被利用，這些層 的厚度會因設計選擇與製程控制而變，典型上方介電層的 厚度為2 0 〇 〇〜7 0 0 0埃的範圍。如上所述之上方蝕刻停止層 78、81、88與98是用在鑲嵌製程中。 在第1圖中，金屬層1到8 (即層32、38、42、50、 56、62、68與74 )是利用雙重鑲嵌技術所形成（即介層洞 和内導線溝槽兩者同時形成），而上層金屬層8 0與9 0是以 單鑲嵌技術所形成。熟習此技藝之人士可選擇雙重鑲嵌、 單鑲嵌、先做溝槽或是先做介層洞等，此製程可依據設計 來做選擇。 最後，在第1圖中，於上層金屬層90上形成一蝕刻停 止層98，依習知方式，隨後在上層金屬層上形成護層102 與1 0 4，此金屬層1 0 2與1 0 4最好分別以電漿增強S i N與電漿
1228790 、發明說明（9) 增葶未摻雜矽玻璃（USG )形成。 在第1圖中，在堆疊底部的金屬圖案（即32)比堆疊 頂部的金屬圖案（即90 )小，這是因為在堆疊底部内導線 的數目與密度較多較重要，這使得低層金屬圖案的堆積密 度較南（即較小的特徵尺寸與較近的間隔），所以需要增 加於此的電性與介電性質。 接下來請參閱第2 A到2H圖所提供元件2 0 0的詳細製 私’為描述清楚起見，元件2 〇 〇只具有三層金屬圖案，這 可簡化基本流程步驟；在實際應用中，每個金屬圖案與其 中的介電層可為兩種或更多形式，實際上，當金屬層數目 越多’本發明的優點越明顯。 第2 A圖說明形成基體元件2 〇 〇的中間步驟，於其中， 電晶體2 0 2形成於基底2 0 4内與上，在此說明實施例中，基 底204為一絕緣層上覆矽基底，包括半導體層2〇6形成於埋 藏的氧化層208上，且此埋藏的氧化層2 0 8形成於支樓基底 21 0上；在其它實施例中，基底2 〇 4可為單晶矽晶圓或其它 適合材料以提供有效的機械與電性特質；在此實施例^ ^ 電晶體2 0 2最好具有0 · 1 3微米、9 0奈米或更小的閘極尺’ 寸’這是因為小幾何元件的密堆積與高開關速度特別$ 本發明所提供的優點，而本發明也可應用在大幾何-而要 上’特別是在金屬内導線堆疊中需要結合好的機械， 性特質時。電晶體2為一般的MOSFET電晶體，但本發日料t 技術並不限於MOSFET電晶體或其它平面電晶體，更^明的 說’本發明可用在需要做電性連接的任何電性組成刀％
1228790
構。 介電層212形成在基底上，以隔絕⑽”以2與隨後形 成的金屬層，在此說明實施例中，介電層2丨2較佳是藉CD 沉積磷摻雜之矽玻璃（PSG)來形成，其厚度約為4〇 1 2 0 0 0埃，此外，介電層212可為(^0或？£(^0所沉積的二氧 化矽，在其它實施例中，介電層2 1 2可利用低介電常數^ 料形成。 接觸窗開口形成在介電層212中，且於其中填充導電 物質’如第2 B圖所示，在此較佳實施例中，接觸窗開口是 被導電插塞2 1 4所填充，插塞2 1 4包括鎢、鋁、摻雜多晶^ 或其它合適的導電材料，較佳者，插塞2 1 4也包含黏著與 阻隔層（未顯示），以改善元件特性，如黏著與阻隔層分 別為鈦與鈦化鎢；在其它實施例中，溝槽與洞形成於介電 層2 1 4中，且隨後藉成長或沉積方式填充導電材料，如填 充銅於溝槽與洞中；在第1圖所示之實施例中，接觸窗洞 是利用插塞技術所填充。 不論是在以插塞2 1 4填充入接觸窗洞前或後，形成於 上述介電層2 1 2上的蝕刻停止層2 1 6較佳由碳化矽、碳氧化 矽、碳氮化矽或其組成所形成，此層提供與隨後形成層較 佳的黏著力，在此說明實施例中，層21 6是藉CVD或PECVD 形成200〜1〇〇〇埃的厚度。 在第一較佳實施例中，第一金屬圖案是藉單鑲嵌製程 所形成，在此製程中，首先形成介電層2 2 0，且溝槽較佳 是利用一般微影與蝕刻技術形成於此介電層中。蝕刻停止
0503-9723TWf(N]);TSMC2003-0176;Ice.ptd 第15頁 五、發明說明（11) 層216是預防在蝕刻介電層22〇的
姓刻停止層216需要在預定形成電接觸間的區_(即插爽 之4與第一金屬圖案218 )被選擇性地移除。在溝槽形成土於 二：層220後，藉沉積金屬於溝槽中形成金屬圖案⑴交 1 ’金屬圖案218為銅或銅紹合金，此製程為在元件表 :先做-全面性沉積’再平坦化，使沉積物只留在溝槽 中，此平坦化較佳使用化學機械研磨（CMp )製程。在 屬圖案218形成在介電層220中之後，蝕刻停止層222沉積 覆盍上表面，蝕刻停止層222較佳但並非必須、 停止層216相同材質。 ” ^ d 第2D圖描述第二金屬圖案228的形成，此第二金屬 案較佳利用雙重鑲嵌製程形成，於此製程中，介層洞 與第一 ^屬圖案之電性連接）與金屬内導線形成二積體^ 式中的單一介電層裡；如上所述，支配電路效能性質的金 屬層間的寄生電阻可降低，因此，此内層介電材料的電性 效能扮演關鍵性的角色且非常需要使用低介電常數材料。
在第2D圖中，沉積約2 0 0 0〜70 〇〇埃的極低的介電常數 之介電層224於蝕刻停止層222上，在介電層224沉積之 前，要移除餘刻停止層222預定要與其下之金屬圖案形成 電接觸之處；如上所述，介電層22 4最好利用旋轉^佈或 CVD將一種或多種習知之極低的介電常數材料沉積，如一 氧化物與曱基矽酸鹽（methylsilsesquioxane，簡稱MSq 成物、一甲基矽酸鹽衍生物、一孔洞聚合物
1228790 五、發明說明（12) (Porogen ) /甲基矽酸鹽混成物、一氧/氫矽酸鹽 (hydrogensilsesquioxane，簡稱HSQ)混成物、一氫石夕 酸鹽衍生物、一孔洞聚合物（porogen )/氫矽酸鹽混成物 與其相似物所形成，其它材料也可用來形成此層，如奈米 孔矽土、乾凝膠（xerogel )、聚四氟乙烯（PTFE )與低 介電常數材料，如Dow Chemistry of Midland，Michigan 所出產的SiLK 、 AlliedSignal of Morristown， New Jersey 所出產的Fiare 與、Applieci Materials of Santa Clare，California 所出產的 Black Diamond，其它取代材 料可經一般實驗來驗證或會在未來被發現，這些取代材料 皆在本發明所認定的範_中。在較佳實施例中，介電層 224具有一低於2 .8的介電常數，且最好是在2. 2〜2.5間。 在第2D圖中，光阻226形成在介電層224上且已利用一 般微影技術圖案化，此光阻層226是用來在介電層224中挖 介電洞的，以與金屬内導線218形成電接觸，為了第2D圖 圖示清楚起見，只在光阻226形成一開口，熟習此技藝之 人士可瞭解實際上會有多個開口形成，以使與金屬層218 有多個接觸。
如第2E圖所示，在光阻226開口下方之極低介電常數 之介電層224被蝕刻去除，此蝕刻為非等向性蝕刻，較佳 為電漿礼強乾餘刻，接著回餘刻介電層2 2 4以形成一溝 槽，隨後於此溝槽形成金屬内導線，此細節如下述。 在介電層224蝕刻出溝槽後，光阻22 6被去除，且第二 光阻層（未顯示）形成於此元件上，此第二光阻層具有一
1228790
3 :二：口與介電層224中的介層洞相對應；接著實施 弟-姓刻步驟，形成溝槽與介層洞的輪廓，如二： 不，厶後於此溝槽與介層洞中藉由全面沉積製程; 銅合金，此填充物也覆蓋介電層224附近區域；接著^J ⑽步驟’以將除了介層洞與溝槽中外的區：之：：二 :去除’以形成金屬内導線228，如第2ρ圖所示。：後， 弟二蝕刻停止層230覆蓋元件表面，如上所述。 材料2 2 :2 t #序夕層金屬層可用上述該極低介電常數 材枓與雙重鑲肷製程形成，然:而， 此層顯示於圖示中。 兄八有層 第2G圖說明此積體電路製程的隨後中間步驟。在圖中 的^圓形表示許多金屬層可形成於金屬内導線228層上， 且由上述之極低介電常數材料形成内層介電層。第％圖 延績上述製造流程，蝕刻停止層2 4 〇形成在介電層上；在 中間層中，介電層的電性依然重要，但不會像用來隔離極 低層金屬的介電層那般重要，所以，較高（與層2 2 4相比 )介電常數材料可為中間介電層24 2 ;在較佳實施例中， 介電層2 4 2可以一種材料形成，此材料具有2 · 5〜4. 2的介 電常數，且較佳為2 · 5〜3 · 3間；介電層2 4 2最好以一氧化 物與甲基石夕酸鹽（methylsilsesquioxane，簡稱MSQ)混 成物、一甲基石夕酸鹽衍生物、一孔洞聚合物（p 〇 r 0 g e η ) / 曱基石夕酸鹽混成物、一氧/氫石夕酸鹽 (hydrogensilsesquioxane，簡稱HSQ)混成物、一氫矽 酸鹽衍生物、一孔洞聚合物（porogen ) /氫矽酸鹽混成物
1228790 五、發明說明（14) 與其相似物形成，其它材料也可用來形成此層，如奈米孔 矽土、乾凝膠（xerogel )、聚四氟乙烯（PTFE )與低介 電常數材料，如 Dow Chemistry of Midland，Michigan 所 出產的SiLK 、AlliedSignal of Morristown， New Jersey 所出產的Flare 與、Applied Materials of Santa Clare， California所出產的Black Diamond ;雖其它沉積技術也 可被利用，但這些層最好利用旋轉塗佈或CVD沉積，在此 較佳實施例中，此中間介電層最好以約2 〇 〇 〇〜7 〇 〇 〇埃的厚 度沉積；在其它實施例中，介電層2 4 2可具有類似於層2 2 4 所具之極低介電常數。 依如第2G圖所示，蝕刻停止層240在於其下之内導線 (未顯示）預定要形成電性接觸的區域被钱刻出開口，利 用如上所述之雙重鑲後製程在介電層242中形成介層洞與 溝槽’且於其中填充金屬以形成金屬内導線2 4 4 ;最後， I虫刻停止層246沉積在介電層242與金屬圖案244上。 如上所述，許多金屬層可形成如第2G圖所示之利用中 間程度低介電常數材料與雙重鑲嵌製程的元件上，在第2h 圖中’這些小原點表示許多金屬層與内層介電層，但未顯 示。如上述，在隨後的製程步驟中，蝕刻停止層248被沉 積在金屬内導線與介電材料上；介電層25〇代表最上層的 内層介電層，在最上層金屬層中，内層介電層的電性依然 重要，但不如下方與中間介電層般重要，所以此層的材料 為具有可接受介電性質且具有較佳機械性質的材料，介電 層2 50最好以一介電常數介於3· 〇〜4. 2範圍間的材料形
1228790 五 、發明說明（15) ' ' ' -- 成’例如’此材料為未摻雜的矽玻璃（USG )，此層可藉 由CVD沉積在基材上且隨後被圖案化；在其它例子中， 或其匕2有可接受低介電常數性質的習知取代物也可使 用。通，此層厚度是依據實際的設計抉擇與製程控制所決 定，此最上層典型地以6〇〇〇〜15〇〇〇埃的厚度沉積。 、如圖不，介電層2 50也被蝕刻以形成金屬層252的介層 洞a溝乜此飯刻方式較佳為一般非等向性|虫刻製程，如 電漿增進乾蝕刻；由於上層金屬層必須承受較大的電流與 電壓’所以金屬層252中所形成的溝槽圖案會比在金屬層、 24 4與228的圖案大，不過此特色並非本發明所必須9 254形成在上層金屈厣卜，丄门产―q @ ~/ /Λ 同弟1圖所討論的，護層可為 一層包括鼠化石夕（最奸县雪將μ 尸 7 痛r πςΓ〉+ L 疋電漿增進氮化矽）、未摻雜的破 璃（USG )或上述兩者之組合物。 所示’假設金屬層25 2為上層金屬層，接合 岔L ηΐ在或連接到金屬層252，護層254的開口形成， =性連接元件與其它電路組成，在說明實施射； 电線用以電性連接積體電路盥 5 ^ ^ V * ^ ”卜4凡件（即包括訊號源盥 ^苴、一二4 ^，積體電路可利用覆晶技術、錫錯凸塊技 或^匕白知的取代技術電性連接到外部元件。 雖然本發明已以數個較佳# 用以限定本發明，任何熟習：去：。上’然其並非 精神和範圍内，當可作,43;者，在不脫離本發明之 保4犯圍“見後附之申料利範圍所界定者為準。之
1228790 圖式簡單說明 第1圖為一積體電路電子元件剖面圖，用以說明本發 明實施例之積體電路；以及 第2A〜2H圖為一系列剖面圖，用以說明本發明實施例 之元件製程。 符號說明 2〜第一電晶體； 20 2〜電晶體； 8、2 04〜基底； 1 8、2 0〜閘極； 2 6、2 8〜間隙壁； 27 、 34 、 40 、 44 、 52 、 4〜第二電晶體； 6〜隔離區； 1 0、1 2、1 4、1 6 〜摻雜； 2 2、2 4〜閘極氧化； 58〜下方介電層； 2 9〜接觸窗； 30、36、46、48、54〜上方I虫刻停止層； 32〜第一金屬圖案； 38、228〜第二金屬圖案； 42、50、56〜第三金屬圖案； 58、64、70、76、242〜中間介電層； 6 0、6 6、7 2〜中間I虫刻停止層； 82、84、92、94〜上方介電層； 7 8、8 1、8 8、9 8〜上方钱刻停止層； 80、90〜上方金屬圖案； 1 0 0、2 0 0〜元件； 102、104、254 〜護層；
0503-9723TWf(Nl);TSMC2003-0176;Ice.ptd 第21頁 1228790 圖式簡單說明 2 0 6〜半導體層； 2 0 8〜埋藏的氧化層； 210〜支撐基底； 212、22 0、2 5 0〜介電層； 2 1 4〜導電插塞； 216、2 22、240、246、248 〜蝕刻停止層； 218〜金屬圖案； 224〜極低的介電常數之介電層； 2 2 6〜光阻； 2 2 8、2 4 4〜金屬内導線； 2 3 0〜第三#刻停止層； 2 5 2〜金屬層； 2 5 6〜接合電線。
0503-9723TWf(Nl);TSMC2003-0176;Ice.ptd 第22頁

Claims (1)

1228790 六、 申請專利範圍 1. 一種積體電路，包括： 一基底具有一上表面； 一第一介電層形成於上述基底且具有一溝槽於其中， 且該第一介電層具有一第一介電常數； 一第一金屬層形成於上述第一介電層的溝槽中； 一第二介電層形成於上述第一金屬層上且具有一溝样 於其中，且該第二介電層具有一第二介電常數； 一第二金屬層形成於上述第二介電層的溝槽中； 一第三介電層形成於上述第二金屬層上且具有一溝槽 於其中，且該第三介電層具有一第三介電常數；以及 一第三金屬層形成於上述第三介電層的溝槽中。 2·如申請專利範圍第1項所述之積體電路，其中該第 一介電層之介電常數小於2· 8，該第二介電層之介電常數 為2.8至3.3間，該第三介電層之介電常數大於3()。 3 ·如申請專利範圍第1項所述之積體電路，其中該第 一介電層包含一材料，係擇自一氧化物與曱基石夕酸鹽 (methylsilsesquioxane，簡稱MSQ)混成物、一曱基矽 酸鹽衍生物、一孔洞聚合物（Porogen )/甲基矽酸鹽混成 物、一氧/ 氫石夕酸鹽（hydrogensilsesquioxane，簡稱HSQ )混成物、一氫石夕酸鹽衍生物與一孔洞聚合物（P 〇 r 〇 g e η )/氫矽酸鹽混成物所組成之族群中。 4 ·如申請專利範圍第1項所述之積體電路，其中該第 二介電層包含一材料，係擇自一氧化物與甲基矽酸鹽 (methy lsi lsesqui〇xane，簡稱MSQ )混成物、一曱基矽
0503-9723TWf(Nl)JSMC2003-0176;Ice.ptd 第23頁 !228790 $、申請專利範圍 酸鹽衍$物、一孔洞聚合物（Porogen ) /曱基矽酸鹽混成 物 氧/ 氫石夕酸鹽（hydrogens i 1 sesqu i oxane，簡稱HSQ ^混成物、一氫秒酸鹽衍生物與一孔洞聚合物（Porogen )/氫矽酸鹽混成物所組成之族群中。 二5 ·如申明專利範圍第1項所述之積體電路，其中該第 择雒；：：1 料’係擇自矽玻璃、未摻雜之矽玻璃、 ，之：玻璃與高密度化學氣相沉積氧化石夕。 範以所述之積體電路，尚包含- -與第二電晶體經由全基底上，且其中該第 m i屬層電性耦合。 开:：種；ΐ;體電路的方法，包括： 形成一電晶體於—基底上· 5 7 — 3 —介電材料覆蓋上述電晶 在上述第一介電層材 /、 ， 沉積一第一金屬圖安二形成一開口至上述電晶體； 沉和一第二介電材料 電材料； 介電材料具有一高於上 二士述弟一金屬圖案，此第二 在上述第二介電層材料中：】材::之介電常數； 圖案中形成一開口至上述第-金屬 沉積一第二金屬圖 沉積一第三介電材料;μ述第二介電材料； 介電材料具有一高於上述金屬圖案，此第三 在上述第三介電層材；=材=之介電常數； 圖案；以& 成一開。至上述第二金屬
0503-9723TWf(Ni);TSMC2003-0176;Ice. ptd 1228790
> 儿積一=二金屬圖案於上述第三介電材料。 、8·如=請專利範圍第7項所述之形成積體電路的方 j ’其中沉積一第一介電材料包枯以旋轉方式沉積一具有 、小於2 · 8之；|電常數之材料，沉積一第二介電材料包括 乂旋心方式=和一具有—為2 8 i 3 · 3間之介電常數之材 料，>儿積一第二介電材料包括以旋轉方式沉積一具有一大 於3. 〇之介電常數之材料。 、9二如申請專利範圍第7項所述之形成積體電路的方 法丄尚包含沉積一第四介電材料覆蓋上述第三金屬圖案， 此第四介電材料之介電常數高於上述第一、第二與第三介 電材料之介電常數。 1 0 ·如申请專利範圍第7項所述之形成積體電路的方 法’其中該沉積一第一介電材料包含沉積一材料，係擇自 一氧化物與曱基石夕酸鹽（me1：hyisilsesquioxane，簡稱 MSQ )混成物、一甲基矽酸鹽衍生物、一孔洞聚合物 (Porogen ) /曱基矽酸鹽混成物、一氧/氫矽酸鹽 (hydrogensilsesquioxane，簡稱HSQ)混成物、一氫矽 酸鹽衍生物與一孔洞聚合物（porogen )/氫矽酸鹽混成物 所組成之族群中。 1 1 ·如申請專利範圍第7項所述之形成積體電路的方 法，其中該沉積一第二介電材料包含沉積一材料，係擇自 一氧化物與曱基石夕酸鹽（methylsilsesquioxane，簡稱 MSQ )混成物、一曱基矽酸鹽衍生物、一孔洞聚合物 (P 〇 r 〇 g e η ) /甲基石夕酸鹽混成物、一氧/氫石夕酸鹽
0503-9723TWf(Nl)；TSMC2003-0176;Ice.ptd 第25頁 1228790
六、申請專利範圍 (hydrogensilsesquioxane，簡稱HSQ)混成物 鼠石夕 酸鹽衍生物與一孔洞聚合物（Porogen ) /氫石夕酸鹽混成物 所組成之族群中。 1 2. —種電子元件，包括： 複數層堆疊金屬層； 複數層内層介電層，每一層此内層介電層用以在至少 一層金屬層與至少一層其他金屬層做電性隔絕； 其中該複數層内層介電層包括： 位於下方區域之内層介電層具有一第一介電常數； 位於中間區域之内層介電層具有一第二介電常數；以 及 位於上方區域之内層介電層具有一第三介電常數。 1 3 ·如申請專利範圍第1 2項所述之電子元件，其中： 該第一介電層之介電常數小於2· 8 ; 該第二介電層之介電常數為2 · 8至3 · 3間；以及 該第三介電層之介電常數大於3· 0。 1 4 ·如申請專利範圍第1 2項所述之電子元件’其中該 較低區域之内層介電層包含一材料，係擇自一氧化物與甲 基石夕酸鹽（methylsilsesquioxane ’簡稱MSQ)混成物、 一曱基矽酸鹽衍生物、一孔洞聚合物（P〇r〇gen ) /曱基矽 酸鹽混成物、一氧/氫矽酸鹽 (hydrogensilsesquioxane，簡稱HSQ)混成物、一氫石夕 酸鹽衍生物與一孔洞聚合物（P 〇 r 〇 g e n ) /氫$夕酸鹽混成物 所組成之族群中。
0503-9723TWf(Nl);TSMC2003-0176;Ice.ptd 第26頁 1228790 六、申請專利範圍 15·如申請專利範圍第12項所述之電子元件，其中該 中間區域之内層介電層包含一材料，係擇自一氧化物與曱 基石夕酸鹽（methylsiiseSqui〇xane，簡稱MSq)混成物、 一甲基石夕酸鹽衍生物、一孔洞聚合物（P〇r〇geri ) /甲基矽 酸鹽混成物、一氧/氫矽酸鹽 (hydrogensilsesquioxane，簡稱HSQ)混成物、一氫石夕 酸鹽衍生物與一孔洞聚合物（p〇r〇gerl ) /氫矽酸鹽混成物 所組成之族群中。 1 6 ·如申請專利範圍第丨2項所述之電子元件，其中該 上方區域之内層介電層包含一材料，係擇自矽玻璃、未摻 雜之矽玻璃、摻雜氟之矽玻璃與高密度化學氣相沉積氧化 石夕。 1 7 ·如申請專利範圍第丨2項所述之電子元件，其中該 第一介電常數小於該第二及第三介電常數。 1 8 ·如申請專利範圍第丨2項所述之電子元件，其中該 第一介電常數小於該第一與第三介電常數。 19· 一種積體電路，包括： 一基底； 複數個電晶體形成於上述基底上； 複數個隔離區將至少一個電晶體與至少一個其它電晶 體作電性隔離； 一第一介電層，具有一第一介電常數，形成於上述基 底上且形成一介層洞至一電晶體於其中，以及一内導線結 構；
0503-9723TO(Nl);TSMC2003-0176;Ice.ptd 第 27 頁 1228790 六、申請專利範圍 一第二介電層，具有一第二介電常數，形成於上述第 一介電層上且形成一第二内導線結構於其中；以及 一第三介電層，具有一第三介電常數’形成於上述第 二介電層上且形成一第三内導線結構於其中。 2 0 ·如申請專利範圍第1 9項所述之積體電路，其中該 電晶體所具有1 3 0微米或更小之閘極長度。 2 1 ·如申請專利範圍第1 9項所述之積體電路，其中該 基底為一絕緣層上覆石夕基底。 22·如申請專利範圍第19項所述之積體電路，其中該 第一與第二介電層包括一材料，係擇自一氧化物與甲基矽 酸鹽（methylsilsesquioxane，簡稱MSQ )混成物、一甲 基矽酸鹽衍生物、一孔洞聚合物（Porogen ) /甲基矽酸鹽 混成物、一氧/氫矽酸鹽（hydrogensilsesquioxane，簡 稱HSQ )混成物、一氫矽酸鹽衍生物、一孔洞聚合物 (P 〇 r 〇 g e η )/氫石夕酸鹽混成物、奈米孔石夕土、乾凝膠 (xerogel)與聚四氟乙稀（PTFE)所組成之族群中。 2 3 ·如申請專利範圍第1 9項所述之積體電路，尚包含 一第一絕緣層介於該基底與該第一介電層間。 24.如申請專利範圍第1 9項所述之積體電路’其中該 介層洞連接到一電晶體的一摻雜區。 2 5.如申請專利範圍第1 9項所述之積體電路，其中該 第二介電常數小於第三介電常數且該第一介電常數小於第 二與第三介電常數。
0503-9723TWf(Nl);TSMC2003-0176;Ice.ptd 第28頁
TW093103281A 2003-06-11 2004-02-12 Integrated circuit and fabrication method thereof and electrical device TWI228790B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US47771303P 2003-06-11 2003-06-11

Publications (2)

Publication Number Publication Date
TW200428577A TW200428577A (en) 2004-12-16
TWI228790B true TWI228790B (en) 2005-03-01

Family

ID=34519956

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093103281A TWI228790B (en) 2003-06-11 2004-02-12 Integrated circuit and fabrication method thereof and electrical device

Country Status (3)

Country Link
US (1) US20040251549A1 (zh)
CN (2) CN100353542C (zh)
TW (1) TWI228790B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI300971B (en) * 2002-04-12 2008-09-11 Hitachi Ltd Semiconductor device
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
JP2005019452A (ja) * 2003-06-23 2005-01-20 Toshiba Corp 半導体装置
US20050064629A1 (en) * 2003-09-22 2005-03-24 Chen-Hua Yu Tungsten-copper interconnect and method for fabricating the same
US7244673B2 (en) * 2003-11-12 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integration film scheme for copper / low-k interconnect
US7573133B2 (en) * 2003-12-09 2009-08-11 Uri Cohen Interconnect structures and methods for their fabrication
US7709958B2 (en) * 2004-06-18 2010-05-04 Uri Cohen Methods and structures for interconnect passivation
US7994069B2 (en) * 2005-03-31 2011-08-09 Freescale Semiconductor, Inc. Semiconductor wafer with low-K dielectric layer and process for fabrication thereof
KR100669851B1 (ko) * 2005-07-12 2007-01-16 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US8242576B2 (en) * 2005-07-21 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Protection layer for preventing laser damage on semiconductor devices
US7629690B2 (en) * 2005-12-05 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process without an etch stop layer
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
US20070187828A1 (en) * 2006-02-14 2007-08-16 International Business Machines Corporation Ild layer with intermediate dielectric constant material immediately below silicon dioxide based ild layer
KR100853096B1 (ko) * 2006-12-20 2008-08-19 동부일렉트로닉스 주식회사 이미지 센서 및 그의 제조방법
US7936067B2 (en) * 2008-05-15 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Backend interconnect scheme with middle dielectric layer having improved strength
KR101692953B1 (ko) * 2010-07-09 2017-01-05 삼성전자주식회사 이미지 센서 및 그 제조 방법
US20120223413A1 (en) * 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US9524962B2 (en) * 2013-12-20 2016-12-20 Globalfoundries Inc. Semiconductor device comprising an e-fuse and a FET
US9496173B2 (en) * 2013-12-20 2016-11-15 Intel Corporation Thickened stress relief and power distribution layer
US9515155B2 (en) * 2013-12-20 2016-12-06 Globalfoundries Inc. E-fuse design for high-K metal-gate technology
US9054164B1 (en) * 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
US9466685B2 (en) 2015-02-23 2016-10-11 Globalfoundries Inc. Semiconductor structure including at least one electrically conductive pillar, semiconductor structure including a contact contacting an outer layer of an electrically conductive structure and method for the formation thereof
US9640483B2 (en) * 2015-05-29 2017-05-02 Stmicroelectronics, Inc. Via, trench or contact structure in the metallization, premetallization dielectric or interlevel dielectric layers of an integrated circuit
CN106898589B (zh) * 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路
US10438909B2 (en) * 2016-02-12 2019-10-08 Globalfoundries Singapore Pte. Ltd. Reliable passivation for integrated circuits
CN106252303B (zh) * 2016-06-30 2019-02-05 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
US10325807B2 (en) * 2016-12-14 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US20180261621A1 (en) * 2017-03-10 2018-09-13 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US11088020B2 (en) * 2017-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US10840324B2 (en) * 2018-08-28 2020-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
US11410944B2 (en) * 2019-08-30 2022-08-09 Advanced Semiconductor Engineering, Inc. Stacked structure, package structure and method for manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163960A (ja) * 1988-12-16 1990-06-25 Toshiba Corp 半導体装置
US5372969A (en) * 1991-12-31 1994-12-13 Texas Instruments Incorporated Low-RC multi-level interconnect technology for high-performance integrated circuits
JPH05235184A (ja) * 1992-02-26 1993-09-10 Nec Corp 半導体装置の多層配線構造体の製造方法
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5798568A (en) * 1996-08-26 1998-08-25 Motorola, Inc. Semiconductor component with multi-level interconnect system and method of manufacture
JPH10163317A (ja) * 1996-11-28 1998-06-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5981374A (en) * 1997-04-29 1999-11-09 International Business Machines Corporation Sub-half-micron multi-level interconnection structure and process thereof
US6333255B1 (en) * 1997-08-21 2001-12-25 Matsushita Electronics Corporation Method for making semiconductor device containing low carbon film for interconnect structures
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6261944B1 (en) * 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
US6075293A (en) * 1999-03-05 2000-06-13 Advanced Micro Devices, Inc. Semiconductor device having a multi-layer metal interconnect structure
JP2001338978A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US20020173079A1 (en) * 2000-12-28 2002-11-21 Erdem Kaltalioglu Dual damascene integration scheme using a bilayer interlevel dielectric
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
JP4040363B2 (ja) * 2002-05-20 2008-01-30 富士通株式会社 半導体装置
CN1492496A (zh) * 2002-10-24 2004-04-28 旺宏电子股份有限公司 形成多层低介电常数双镶嵌连线的制程
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device

Also Published As

Publication number Publication date
CN100353542C (zh) 2007-12-05
CN2720636Y (zh) 2005-08-24
TW200428577A (en) 2004-12-16
CN1574334A (zh) 2005-02-02
US20040251549A1 (en) 2004-12-16

Similar Documents

Publication Publication Date Title
TWI228790B (en) Integrated circuit and fabrication method thereof and electrical device
TWI220318B (en) Adjustable 3D capacitor
TWI247408B (en) Stable metal structure with tungsten plug
TWI334220B (en) Mim capacitor integrated into the damascens structure and method of making thereof
TWI559447B (zh) 半導體裝置與其形成方法
US7670921B2 (en) Structure and method for self aligned vertical plate capacitor
TWI286384B (en) Damascene integration scheme for developing metal-insulator-metal capacitors
TWI384497B (zh) 具電流密度增強層（ｃｄｅｌ）之薄膜電阻及其製造方法
TWI291742B (en) Reliability improvement of SiOC etch stop with trimethylsilane gas passivation in Cu damascene interconnects
TWI389297B (zh) 在半導體裝置中之金屬-絕緣體-金屬（ｍｉｍ）電容及其方法
TW200837881A (en) Hybrid interconnect structure for performance improvement and reliability enhancement
TW201118997A (en) Pad structure for semiconductor devices
TWI234227B (en) Integration film scheme for copper/low-k interconnect
US20040191977A1 (en) Composite etching stop in semiconductor process integration
JPH11126820A (ja) 半導体装置とその製造方法
TW200818466A (en) Metal-oxide-metal structure with improved capacitive coupling area
KR100725360B1 (ko) Ｍｉｍ 캐패시터 및 그 제조 방법
KR100815969B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
TW201123346A (en) Interconnect structure having air gap and manufacturing method thereof
TW200401463A (en) Metal-insulator-metal (MIM) capacitor and method for fabricating the same
TWI278981B (en) Semiconductor device and production method therefor
CN100485920C (zh) 具有双层硅碳化合物阻挡层的集成电路
TWI843943B (zh) 半導體元件及其形成方法
TW444343B (en) Manufacturing method of inter-level dielectrics
TWI222709B (en) IC capacitor structure and the fabrication method thereof

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent