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CN2720636Y - 集成电路 - Google Patents

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CN2720636Y
CN2720636Y CN2004200489912U CN200420048991U CN2720636Y CN 2720636 Y CN2720636 Y CN 2720636Y CN 2004200489912 U CN2004200489912 U CN 2004200489912U CN 200420048991 U CN200420048991 U CN 200420048991U CN 2720636 Y CN2720636 Y CN 2720636Y
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CN
China
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layer
dielectric
dielectric constant
integrated circuit
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Application number
CN2004200489912U
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黄泰钧
姚志翔
林纲正
夏劲秋
梁孟松
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种集成电路的多层金属内导线，其较低层金属层为第一极低介电常数材料、中间层金属层为第二极低介电常数材料、上层金属层为低介电常数材料，以提供良好的电性与机械性。

Description

集成电路
技术领域
本实用新型是有关于一种半导体组件，且特别有关于一种具有不同内层介电层于多层金属联机堆栈中的半导体组件，且此内层介电层具有不同的机械性与电性。
背景技术
介电常数k是表示材料绝缘性质的数值，藉由使用低介电常数材料为内金属或内层绝缘材料可增进电性效能，所以在集成电路中，低介电常数材料的使用越来越普遍，例如，利用低介电常数材料的组件或电路的电阻电容(RC)时间常数相对于传统内层介电材料大幅地减低，因此有更快的开关速度与改善了组件效能。
然而，低介电常数材料并无法两全其美，因为这种材料相对于传统介电材料具有较差的机械性，一般而言，材料的介电常数越低，其机械力越差，这是由于低介电常数材料具有相对高程度的多孔性，越多孔的材料介电常数越低，但其机械力也越小；此外，低介电常数材料的断裂临界点也较低，且其热膨胀系数也较大；再者，若材料的多孔性增加，会使其与随后形成的薄膜间的附着性变差，这些低介电常数材料的性质都是在改善电性时所不愿见到的。
在现代的半导体组件，低介电常数材料被用作内层，也被认为是内金属介电材料，用以将一金属层与另一金属层绝缘，众所周知，金属层一层一层被堆栈，以形成完整的集成电路，且利用内层介电层作为其间的绝缘材料；在镶嵌(damascene)金属化制程中，此内层介电层也被当作一支撑层，金属图形会于其上形成；在现有技艺中，集成电路具有六、八与甚至更多堆栈金属层，且此堆栈金属层的数目也有随时间增加的趋势。
一般而言，单一介电材料，如掺杂氟的硅玻璃(FSG)或未掺杂硅玻璃(USG)，会用在整个金属堆栈的多层金属层集成电路中，换句话说，若FSG被用在第一与第二金属层间，相同的FSG材料就会被用在第二与第三金属层间与所有随后沉积的金属层间；在另一些组件中，多于一种介电材料的复合材被用作金属层间的内层介电材料，这相同组成的复合材会用在整个金属层间。
随着集成电路的堆栈金属层的数目越来越多、高效能与高可靠度的需求越来越迫切，而使用差的机械性的低介电常数材料会使的这些问题越来越严重，因此，业界亟需一个整合方案与目前制程匹配，且使用在多层金属堆栈中的低介电常数内层材料具有可接受的机械力与稳定度。
发明内容
本实用新型的一型态是提供一种集成电路，包括：一基底具有一上表面；一第一介电层形成于上述基底且具有一沟槽于其中，且该第一介电层具有一第一介电常数；一第一金属层形成于上述第一介电层的沟槽中；一第二介电层形成于上述第一金属层上且具有一沟槽于其中，且该第二介电层具有一第二介电常数；一第二金属层形成于上述第二介电层的沟槽中；一第三介电层形成于上述第二金属层上且具有一沟槽于其中，且该第三介电层具有一第三介电常数；以及一第三金属层形成于上述第三介电层的沟槽中。
本实用新型的另一型态是提供一种集成电路，包括：一基底；多个晶体管形成于上述基底上；多个隔离区将至少一个晶体管与至少一个其它晶体管作电性隔离；一第一介电层，具有一第一介电常数，形成于上述基底上且形成一介层洞至一晶体管于其中，以及一内导线结构；一第二介电层，具有一第二介电常数，形成于上述第一介电层上且形成一第二内导线结构于其中；以及一第三介电层，具有一第三介电常数，形成于上述第二介电层上且形成一第三内导线结构于其中。
本实用新型的优点之一为，在介电常数相当重要的区域中，可使用具有非常好的电性特质的材料，虽然此材料通常缺少理想的机械特质；反之，在介电材料的电性效能并不如此重要时，可被使用其它具有可接受的介电性质与较好的机械性质的介电材料；如此一来，利用选择介电材料来提供电性与机械性最好的组合，这些介电材料就可依照特定金属层的需要来使用。
附图说明
图1为一集成电路电子组件剖面图，用以说明本实用新型实施例的集成电路；以及
图2a～图2h为一系列剖面图，用以说明本实用新型实施例的组件制程。
符号说明：
2～第一晶体管                  4～第二晶体管
202～晶体管                    6～隔离区
8、204～基底                   10、12、14、16～掺杂
18、20～栅极                   22、24～栅极氧化
26、28～间隙壁
27、34、40、44、52、58～下方介电层
29～接触窗
30、36、46、48、54～上方蚀刻停止层
32～第一金属图案               38、228～第二金属图案
42、50、56～第三金属图案
58、64、70、76、242～中间介电层
60、66、72～中间蚀刻停止层
82、84、92、94～上方介电层
78、81、88、98～上方蚀刻停止层
80、90～上方金属图案           100、200～组件
102、104、254～护层            206～半导体层
208～埋藏的氧化层              210～支撑基底
212、220、250～介电层          214～导电插塞
216、222、240、246、248～蚀刻停止层
218～金属图案
224～极低的介电常数的介电层
226～光阻                      228、244～金属内导线
230～第三蚀刻停止层            252～金属层
256～接合电线
具体实施方式
为让本实用新型的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图1为本实用新型集成电路部分示意图，特别是组件100，包含第一晶体管2与第二晶体管4，此两个晶体管藉由一隔离区隔开，以上全部形成于基底8中；基底8为单一半导体晶片，如单晶硅晶片，也可为形成在埋藏的氧化物上的薄硅层，如一绝缘层上覆硅(SOI)基底；许多关于第一与第二晶体管2与4的细节皆被省略，因为这并不是在本实用新型中所需要被了解的，且熟习此技艺的人士可利用CMOS制程技术形成晶体管2与4，进而形成一基本组件，如CMOS反相器；晶体管2的掺杂区10、12与晶体管4的掺杂区14、16可分别利用如N型与P型掺杂质形成；如此技术领域所周知，晶体管2的栅极18与晶体管4的栅极20最好为多晶硅栅极电极，且分别藉由薄的栅极氧化物隔开(分别为22与24)，且较佳具有侧壁间隙壁(分别为26与28)以提供进一步地隔离；特别重要的是，组件100包括堆栈的10层金属化层，这些金属化层使晶体管2与4与其它在集成电路中的晶体管与组件(未显示)形成内联机，包括接地点与电压点，并且连接许多集成电路的电路、讯号与电压到外部集成电路组件。
介电层27覆盖晶体管2与4(与其它形成于基底8中或上的组成与组件)且使其与随后形成的各层电性隔绝，如金属层32。
晶体管与其它组件的电性接触形成是藉由接触窗29经蚀刻停止层30与介电层27所达成，且形成于基底8中或上，为简洁起见，这在此实施例中只显示一个连接晶体管2与掺杂区10的接触窗，在此技艺中，组件中会形成多个接触窗，包括连接其它掺杂区与栅极。第一金属图案32形成于晶体管上，且藉由接触窗29与晶体管电性耦接，此第一金属图案与随后形成的金属层电性隔离，如第二金属图案38藉由介电层34、蚀刻停止层36与介电层40与第一金属图案电性隔绝。
在此较佳实施例中，介电层40较佳为极低介电常数材料，且较佳具有一低于2.8的介电常数，此介电常数更佳介于2.2～2.5间，极低介电常数的介电层40较佳由一氧化物与甲基硅酸盐(methylsilsesquioxane，简称MSQ)混成物、一甲基硅酸盐衍生物、一孔洞聚合物(Porogen)/甲基硅酸盐混成物、一氧/氢硅酸盐(hydrogensilsesquioxane，简称HSQ)混成物、一氢硅酸盐衍生物、一孔洞聚合物(Porogen)/氢硅酸盐混成物与其相似物所形成，其它材料也可用来形成此层，如奈米孔硅土、干凝胶(xerogel)、聚四氟乙烯(PTFE)与低介电常数材料，如Dow Chemistry of Midland，Michigan所出产的SiLK、AlliedSignal of Morristown，New Jersey所出产的Flare与Applied Materials of Santa Clare，California所出产的黑钻石(Black Diamond)；这些层最好利用化学气相沉积(CVD)、旋转涂布技术或其它沉积技术形成。在这些实施例中，下方介电层较佳的沉积厚度为约2000～9000埃，熟习此技艺的人士可了解此较佳的厚度范围是根据设计选择而定，且随时间增加，厚度会因组件的最小尺寸缩小与制程控制的改善而变薄。这些提供特别好的电性(如低RC常数)的材料可提供快的开关速度，但这些材料的机械性比理想中的低。
随后所形成的金属图案42是形成在介电材料44中，且藉由介电层44与金属层38电性隔离(除电性接触所需的区域外)，此介电层与随后于其中形成金属图案50的介电层52较佳也以如介电层40般极低介电常数材料形成，也如图1所示，当在分别蚀刻随后形成的介电层44、52与58其中沟槽时，蚀刻停止层46、48与54分别用来保护介电层40、44与52，之后本文将有更详细的说明。
回到介电层58，金属图案56在其中形成，此层形成于10层堆栈中的中间区，此区同时需要好的电性特质(即低介电常数)与好的机械效能，在中间层中，组件效能并不如较低金属层般受限于介电常数，因此，在这些层中的内层介电层的材料所具的电性特质(即介电常数)不像下层介电层(40、44、52)那么低，但却具有较好的机械性质，在一较佳实施例中，中间堆栈介电层58，如同64、70与76，分别以一不同于极低介电常数材料形成，其介电常数较佳为2.5～4.2间，更佳在2.5～3.3间(分别利用蚀刻停止层60、66与72)。极低介电常数的介电层58、64与70最好由一氧化物与甲基硅酸盐(methylsilsesquioxane，简称MSQ)混成物、一甲基硅酸盐衍生物、一孔洞聚合物(Porogen)/甲基硅酸盐混成物、一氧/氢硅酸盐(hydrogensilsesquioxane，简称HSQ)混成物、一氢硅酸盐衍生物、一孔洞聚合物(Porogen)/氢硅酸盐混成物与其相似物所形成，其它材料也可用来形成此层，如奈米孔硅土、干凝胶(xerogel)、聚四氟乙烯(PTFE)与低介电常数材料，如Dow Chemistry of Midland，Michigan所出产的SiLK、AlliedSignal of Morristown，New Jersey所出产的Flare与AppliedMaterials of Santa Clare，California所出产的Black Diamond。这些层最好利用化学气相沉积(CVD)、旋转涂布技术或其它沉积技术形成。在这些实施例中，中间介电层的沉积厚度较佳约为2000～7000埃，熟习此技艺的人士可了解此较佳的厚度范围是根据设计选择而定，且随时间增加，厚度会因组件的最小尺寸缩小与制程控制的改善而变薄。
在金属层堆栈的最上层，内层介电材料的介电常数重要性下降但依然重要，故可允许其具有较高的介电常数，使机械性质进一步提升；在较佳实施例中，形成在或靠近上方多层金属堆栈的介电材料最好利用具有可接受的电性的介电材料形成，其介电常数相对高于在较低堆栈中所使用材料的极低介电常数。介电层94、92、84与82(金属图案90与80分别形成于这些上方介电层中)最好以同一种材料形成，此材料的介电常数在3.0～4.2间，例如此材料可为未掺杂的硅玻璃(USG)，此材料可旋转涂布到基底表面且随后被图案化；在其它例子中，具有可接受的低介电常数特性的FSG或其它现有的取代物也可被利用，这些层的厚度会因设计选择与制程控制而变，典型上方介电层的厚度为2000～7000埃的范围。如上所述的上方蚀刻停止层78、81、88与98是用在镶嵌制程中。
在图1中，金属层1到8(即层32、38、42、50、56、62、68与74)是利用双重镶嵌技术所形成(即介层洞和内导线沟槽两者同时形成)，而上层金属层80与90是以单镶嵌技术所形成。熟习此技艺的人士可选择双重镶嵌、单镶嵌、先做沟槽或是先做介层洞等，此制程可依据设计来做选择。
最后，在图1中，于上层金属层90上形成一蚀刻停止层98，依现有方式，随后在上层金属层上形成护层102与104，此金属层102与104最好分别以电浆增强SiN与电浆增强未掺杂硅玻璃(USG)形成。
在图1中，在堆栈底部的金属图案(即32)比堆栈顶部的金属图案(即90)小，这是因为在堆栈底部内导线的数目与密度较多较重要，这使得低层金属图案的堆积密度较高(即较小的特征尺寸与较近的间隔)，所以需要增加于此的电性与介电性质。
接下来请参阅图2a到图2h所提供组件200的详细制程，为描述清楚起见，组件200只具有三层金属图案，这可简化基本流程步骤；在实际应用中，每个金属图案与其中的介电层可为两种或更多形式，实际上，当金属层数目越多，本实用新型的优点越明显。
图2a说明形成基体组件200的中间步骤，于其中，晶体管202形成于基底204内与上，在此说明实施例中，基底204为一绝缘层上覆硅基底，包括半导体层206形成于埋藏的氧化层208上，且此埋藏的氧化层208形成于支撑基底210上；在其它实施例中，基底204可为单晶硅晶片或其它适合材料以提供有效的机械与电性特质；在此实施例中，晶体管202最好具有0.13微米、90奈米或更小的栅极尺寸，这是因为小几何组件的密堆积与高开关速度特别需要本实用新型所提供的优点，而本实用新型也可应用在大几何组件上，特别是在金属内导线堆栈中需要结合好的机械性与电性特质时。晶体管2为一般的MOSFET晶体管，但本实用新型的技术并不限于MOSFET晶体管或其它平面晶体管，更确切地说，本实用新型可用在需要做电性连接的任何电性组成或结构。
介电层212形成在基底上，以隔绝MOSFET 2与随后形成的金属层，在此说明实施例中，介电层212较佳是藉CVD沉积磷掺杂的硅玻璃(PSG)来形成，其厚度约为4000～12000埃，此外，介电层212可为CVD或PECVD所沉积的二氧化硅，在其它实施例中，介电层212可利用低介电常数材料形成。
接触窗开口形成在介电层212中，且于其中填充导电物质，如图2b所示，在此较佳实施例中，接触窗开口是被导电插塞214所填充，插塞214包括钨、铝、掺杂多晶硅或其它合适的导电材料，较佳者，插塞214也包含黏着与阻隔层(未显示)，以改善组件特性，如黏着与阻隔层分别为钛与钛化钨；在其它实施例中，沟槽与洞形成于介电层214中，且随后藉成长或沉积方式填充导电材料，如填充铜于沟槽与洞中；在图1所示的实施例中，接触窗洞是利用插塞技术所填充。
不论是在以插塞214填充入接触窗洞前或后，形成于上述介电层212上的蚀刻停止层216较佳由碳化硅、碳氧化硅、碳氮化硅或其组成所形成，此层提供与随后形成层较佳的黏着力，在此说明实施例中，层216是藉CVD或PECVD形成200～1000埃的厚度。
在第一较佳实施例中，第一金属图案是藉单镶嵌制程所形成，在此制程中，首先形成介电层220，且沟槽较佳是利用一般微影与蚀刻技术形成于此介电层中。蚀刻停止层216是预防在蚀刻介电层220的步骤时，其下方的介电层212被蚀刻到或产生负面影响；在形成金属图案218之前，蚀刻停止层216需要在预定形成电接触间的区域(即插塞214与第一金属图案218)被选择性地移除。在沟槽形成于介电层220后，藉沉积金属于沟槽中形成金属图案218，较佳者，金属图案218为铜或铜铝合金，此制程为在组件表面先做一全面性沉积，再平坦化，使沉积物只留在沟槽中，此平坦化较佳使用化学机械研磨(CMP)制程。在金属图案218形成在介电层220中之后，蚀刻停止层222沉积覆盖上表面，蚀刻停止层222较佳但并非必须使用与蚀刻停止层216相同材质。
图2d描述第二金属图案228的形成，此第二金属图案较佳利用双重镶嵌制程形成，于此制程中，介层洞(或与第一金属图案的电性连接)与金属内导线形成于积体型式中的单一介电层里；如上所述，支配电路效能性质的金属层间的寄生电阻可降低，因此，此内层介电材料的电性效能扮演关键性的角色且非常需要使用低介电常数材料。
在图2d中，沉积约2000～7000埃的极低的介电常数的介电层224于蚀刻停止层222上，在介电层224沉积之前，要移除蚀刻停止层222预定要与其下的金属图案形成电接触之处；如上所述，介电层224最好利用旋转涂布或CVD将一种或多种现有的极低的介电常数材料沉积，如一氧化物与甲基硅酸盐(methylsilsesquioxane，简称MSQ)混成物、一甲基硅酸盐衍生物、一孔洞聚合物(Porogen)/甲基硅酸盐混成物、一氧/氢硅酸盐(hydrogensilsesquioxane，简称HSQ)混成物、一氢硅酸盐衍生物、一孔洞聚合物(Porogen)/氢硅酸盐混成物与其相似物所形成，其它材料也可用来形成此层，如奈米孔硅土、干凝胶(xerogel)、聚四氟乙烯(PTFE)与低介电常数材料，如Dow Chemistry of Midland，Michigan所出产的SiLK、AlliedSignal of Morristown，New Jersey所出产的Flare与、AppliedMaterials of Santa Clare，California所出产的Black Diamond，其它取代材料可经一般实验来验证或会在未来被发现，这些取代材料皆在本实用新型所认定的范畴中。在较佳实施例中，介电层224具有一低于2.8的介电常数，且最好是在2.2～2.5间。
在图2d中，光阻226形成在介电层224上且已利用一般微影技术图案化，此光阻层226是用来在介电层224中挖介电洞的，以与金属内导线218形成电接触，为了图2d图示清楚起见，只在光阻226形成一开口，熟习此技艺的人士可了解实际上会有多个开口形成，以使与金属层218有多个接触。
如图2e所示，在光阻226开口下方的极低介电常数的介电层224被蚀刻去除，此蚀刻为非等向性蚀刻，较佳为电浆增强干蚀刻；接着回蚀刻介电层224以形成一沟槽，随后于此沟槽形成金属内导线，此细节如下述。
在介电层224蚀刻出沟槽后，光阻226被去除，且第二光阻层(未显示)形成于此组件上，此第二光阻层具有一开口，此开口与介电层224中的介层洞相对应；接着实施第二蚀刻步骤，形成沟槽与介层洞的轮廓，如图2f所示，然后于此沟槽与介层洞中藉由全面沉积制程填充铜或铜合金，此填充物也覆盖介电层224附近区域；接着实施CMP步骤，以将除了介层洞与沟槽中外的区域的过量铜材料去除，以形成金属内导线228，如图2f所示。而后，第三蚀刻停止层230覆盖组件表面，如上所述。
在此组件中，许多层金属层可用上述该极低介电常数材料与双重镶嵌制程形成，然而，为清楚起见，只有一层此层显示于图示中。
图2g说明此集成电路制程的随后中间步骤。在图中的小圆形表示许多金属层可形成于金属内导线228层上，且藉由上述的极低介电常数材料形成内层介电层。图2g延续上述制造流程，蚀刻停止层240形成在介电层上；在中间层中，介电层的电性依然重要，但不会像用来隔离极低层金属的介电层那般重要，所以，较高(与层224相比)介电常数材料可为中间介电层242；在较佳实施例中，介电层242可以一种材料形成，此材料具有2.5～4.2的介电常数，且较佳为2.5～3.3间；介电层242最好以一氧化物与甲基硅酸盐(methylsilsesquioxane，简称MSQ)混成物、一甲基硅酸盐衍生物、一孔洞聚合物(Porogen)/甲基硅酸盐混成物、一氧/氢硅酸盐(hydrogensilsesquioxane，简称HSQ)混成物、一氢硅酸盐衍生物、一孔洞聚合物(Porogen)/氢硅酸盐混成物与其相似物形成，其它材料也可用来形成此层，如奈米孔硅土、干凝胶(xerogel)、聚四氟乙烯(PTFE)与低介电常数材料，如Dow Chemistry of Midland，Michigan所出产的SiLK、AlliedSignal of Morristown，New Jersey所出产的Flare与、AppliedMaterials of Santa Clare，California所出产的Black Diamond；虽其它沉积技术也可被利用，但这些层最好利用旋转涂布或CVD沉积，在此较佳实施例中，此中间介电层最好以约2000～7000埃的厚度沉积；在其它实施例中，介电层242可具有类似于层224所具的极低介电常数。
依如图2g所示，蚀刻停止层240在于其下的内导线(未显示)预定要形成电性接触的区域被蚀刻出开口，利用如上所述的双重镶嵌制程在介电层242中形成介层洞与沟槽，且于其中填充金属以形成金属内导线244；最后，蚀刻停止层246沉积在介电层242与金属图案244上。
如上所述，许多金属层可形成如图2g所示的利用中间程度低介电常数材料与双重镶嵌制程的组件上，在图2h中，这些小原点表示许多金属层与内层介电层，但未显示。如上述，在随后的制程步骤中，蚀刻停止层248被沉积在金属内导线与介电材料上；介电层250代表最上层的内层介电层，在最上层金属层中，内层介电层的电性依然重要，但不如下方与中间介电层般重要，所以此层的材料为具有可接受介电性质且具有较佳机械性质的材料，介电层250最好以一介电常数介于3.0～4.2范围间的材料形成，例如，此材料为未掺杂的硅玻璃(USG)，此层可藉由CVD沉积在基材上且随后被图案化；在其它例子中，FSG或其它具有可接受低介电常数性质的现有取代物也可使用。通常此层厚度是依据实际的设计抉择与制程控制所决定，此最上层典型地以6000～15000埃的厚度沉积。
如图示，介电层250也被蚀刻以形成金属层252的介层洞与沟槽，此蚀刻方式较佳为一般非等向性蚀刻制程，如电浆增进干蚀刻；由于上层金属层必须承受较大的电流与电压，所以金属层252中所形成的沟槽图案会比在金属层244与228的图案大，不过此特色并非本实用新型所必须。护层254形成在上层金属层上，如同图1所讨论的，护层可为一层包括氮化硅(最好是电浆增进氮化硅)、未掺杂的玻璃(USG)或上述两者的组合物。
如图2h所示，假设金属层252为上层金属层，接合垫片可形成在或连接到金属层252，护层254的开口形成，以电性连接组件与其它电路组成，在说明实施例中，接合电线用以电性连接集成电路与外部组件(即包括讯号源与电压源)；另外，集成电路可利用覆晶技术、锡铅凸块技术或其它现有的取代技术电性连接到外部组件。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。

Claims (13)

1.一种集成电路，其特征在于，包括：
一基底具有一上表面；
一第一介电层形成于上述基底且具有一沟槽于其中，且该第一介电层具有一第一介电常数；
一第一金属层形成于上述第一介电层的沟槽中；
一第二介电层形成于上述第一金属层上且具有一沟槽于其中，且该第二介电层具有一第二介电常数；
一第二金属层形成于上述第二介电层的沟槽中；
一第三介电层形成于上述第二金属层上且具有一沟槽于其中，且该第三介电层具有一第三介电常数；以及
一第三金属层形成于上述第三介电层的沟槽中。
2.根据权利要求1所述的集成电路，其特征在于，该第一介电层的介电常数小于2.8，该第二介电层的介电常数为2.8至3.3间，该第三介电层的介电常数大于3.0。
3.根据权利要求1所述的集成电路，其特征在于，该第一介电层包含一材料，是择自一氧化物与甲基硅酸盐混成物、一甲基硅酸盐衍生物、一孔洞聚合物/甲基硅酸盐混成物、一氧/氢硅酸盐混成物、一氢硅酸盐衍生物与一孔洞聚合物/氢硅酸盐混成物所组成的族群中。
4.根据权利要求1所述的集成电路，其特征在于，该第二介电层包含一材料，是择自一氧化物与甲基硅酸盐混成物、一甲基硅酸盐衍生物、一孔洞聚合物/甲基硅酸盐混成物、一氧/氢硅酸盐混成物、一氢硅酸盐衍生物与一孔洞聚合物/氢硅酸盐混成物所组成的族群中。
5.根据权利要求1所述的集成电路，其特征在于，该第三介电层包含一材料，是择自硅玻璃、未掺杂的硅玻璃、掺杂氟的硅玻璃与高密度化学气相沉积氧化硅。
6.根据权利要求1所述的集成电路，其特征在于，还包含一第一晶体管与一第二晶体管形成于该基底上，且其中该第一与第二晶体管经由金属层电性耦合。
7.一种集成电路，其特征在于，包括：
多层堆栈金属层；
多层内层介电层，每一层此内层介电层用以在至少一层金属层与至少一层其它金属层做电性隔绝；其中该多层内层介电层包括：
位于下方区域的内层介电层具有一第一介电常数；
位于中间区域的内层介电层具有一第二介电常数；以及
位于上方区域的内层介电层具有一第三介电常数。
8.根据权利要求7所述的集成电路，其特征在于：
该第一介电层的介电常数小于2.8；
该第二介电层的介电常数为2.8至3.3间；以及
该第三介电层的介电常数大于3.0。
9.根据权利要求7所述的集成电路，其特征在于，该较低区域的内层介电层包含一材料，是择自一氧化物与甲基硅酸盐混成物、一甲基硅酸盐衍生物、一孔洞聚合物/甲基硅酸盐混成物、一氧/氢硅酸盐混成物、一氢硅酸盐衍生物与一孔洞聚合物/氢硅酸盐混成物所组成的族群中。
10.根据权利要求7所述的集成电路，其特征在于，该中间区域的内层介电层包含一材料，是择自一氧化物与甲基硅酸盐混成物、一甲基硅酸盐衍生物、一孔洞聚合物/甲基硅酸盐混成物、一氧/氢硅酸盐混成物、一氢硅酸盐衍生物与一孔洞聚合物/氢硅酸盐混成物所组成的族群中。
11.根据权利要求7所述的集成电路，其特征在于，该上方区域的内层介电层包含一材料，是择自硅玻璃、未掺杂的硅玻璃、掺杂氟的硅玻璃与高密度化学气相沉积氧化硅。
12.根据权利要求7所述的集成电路，其特征在于，该第一介电常数小于该第二及第三介电常数。
13.根据权利要求7所述的集成电路，其特征在于，该第二介电常数小于该第一与第三介电常数。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100353542C (zh) * 2003-06-11 2007-12-05 台湾积体电路制造股份有限公司 集成电路与其形成方法与电子组件

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI300971B (en) * 2002-04-12 2008-09-11 Hitachi Ltd Semiconductor device
JP2005019452A (ja) * 2003-06-23 2005-01-20 Toshiba Corp 半導体装置
US20050064629A1 (en) * 2003-09-22 2005-03-24 Chen-Hua Yu Tungsten-copper interconnect and method for fabricating the same
US7244673B2 (en) * 2003-11-12 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integration film scheme for copper / low-k interconnect
US7573133B2 (en) * 2003-12-09 2009-08-11 Uri Cohen Interconnect structures and methods for their fabrication
US7709958B2 (en) * 2004-06-18 2010-05-04 Uri Cohen Methods and structures for interconnect passivation
US7994069B2 (en) * 2005-03-31 2011-08-09 Freescale Semiconductor, Inc. Semiconductor wafer with low-K dielectric layer and process for fabrication thereof
KR100669851B1 (ko) * 2005-07-12 2007-01-16 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US8242576B2 (en) * 2005-07-21 2012-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Protection layer for preventing laser damage on semiconductor devices
US7629690B2 (en) * 2005-12-05 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process without an etch stop layer
KR100711912B1 (ko) * 2005-12-28 2007-04-27 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법
US20070187828A1 (en) * 2006-02-14 2007-08-16 International Business Machines Corporation Ild layer with intermediate dielectric constant material immediately below silicon dioxide based ild layer
KR100853096B1 (ko) * 2006-12-20 2008-08-19 동부일렉트로닉스 주식회사 이미지 센서 및 그의 제조방법
US7936067B2 (en) * 2008-05-15 2011-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Backend interconnect scheme with middle dielectric layer having improved strength
KR101692953B1 (ko) * 2010-07-09 2017-01-05 삼성전자주식회사 이미지 센서 및 그 제조 방법
US20120223413A1 (en) * 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US9524962B2 (en) * 2013-12-20 2016-12-20 Globalfoundries Inc. Semiconductor device comprising an e-fuse and a FET
US9496173B2 (en) * 2013-12-20 2016-11-15 Intel Corporation Thickened stress relief and power distribution layer
US9515155B2 (en) * 2013-12-20 2016-12-06 Globalfoundries Inc. E-fuse design for high-K metal-gate technology
US9054164B1 (en) * 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
US9466685B2 (en) 2015-02-23 2016-10-11 Globalfoundries Inc. Semiconductor structure including at least one electrically conductive pillar, semiconductor structure including a contact contacting an outer layer of an electrically conductive structure and method for the formation thereof
US9640483B2 (en) * 2015-05-29 2017-05-02 Stmicroelectronics, Inc. Via, trench or contact structure in the metallization, premetallization dielectric or interlevel dielectric layers of an integrated circuit
CN106898589B (zh) * 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路
US10438909B2 (en) * 2016-02-12 2019-10-08 Globalfoundries Singapore Pte. Ltd. Reliable passivation for integrated circuits
CN106252303B (zh) * 2016-06-30 2019-02-05 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
US10325807B2 (en) * 2016-12-14 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US20180261621A1 (en) * 2017-03-10 2018-09-13 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US11088020B2 (en) * 2017-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
US10840324B2 (en) * 2018-08-28 2020-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
US11410944B2 (en) * 2019-08-30 2022-08-09 Advanced Semiconductor Engineering, Inc. Stacked structure, package structure and method for manufacturing the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163960A (ja) * 1988-12-16 1990-06-25 Toshiba Corp 半導体装置
US5372969A (en) * 1991-12-31 1994-12-13 Texas Instruments Incorporated Low-RC multi-level interconnect technology for high-performance integrated circuits
JPH05235184A (ja) * 1992-02-26 1993-09-10 Nec Corp 半導体装置の多層配線構造体の製造方法
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5798568A (en) * 1996-08-26 1998-08-25 Motorola, Inc. Semiconductor component with multi-level interconnect system and method of manufacture
JPH10163317A (ja) * 1996-11-28 1998-06-19 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5981374A (en) * 1997-04-29 1999-11-09 International Business Machines Corporation Sub-half-micron multi-level interconnection structure and process thereof
US6333255B1 (en) * 1997-08-21 2001-12-25 Matsushita Electronics Corporation Method for making semiconductor device containing low carbon film for interconnect structures
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6261944B1 (en) * 1998-11-24 2001-07-17 Vantis Corporation Method for forming a semiconductor device having high reliability passivation overlying a multi-level interconnect
US6075293A (en) * 1999-03-05 2000-06-13 Advanced Micro Devices, Inc. Semiconductor device having a multi-layer metal interconnect structure
JP2001338978A (ja) * 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US20020173079A1 (en) * 2000-12-28 2002-11-21 Erdem Kaltalioglu Dual damascene integration scheme using a bilayer interlevel dielectric
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
JP4040363B2 (ja) * 2002-05-20 2008-01-30 富士通株式会社 半導体装置
CN1492496A (zh) * 2002-10-24 2004-04-28 旺宏电子股份有限公司 形成多层低介电常数双镶嵌连线的制程
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100353542C (zh) * 2003-06-11 2007-12-05 台湾积体电路制造股份有限公司 集成电路与其形成方法与电子组件

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Publication number Publication date
CN100353542C (zh) 2007-12-05
TWI228790B (en) 2005-03-01
TW200428577A (en) 2004-12-16
CN1574334A (zh) 2005-02-02
US20040251549A1 (en) 2004-12-16

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