[go: up one dir, main page]

KR20150061924A - 고전압 소자 및 이의 제조방법 - Google Patents

고전압 소자 및 이의 제조방법 Download PDF

Info

Publication number
KR20150061924A
KR20150061924A KR1020130146283A KR20130146283A KR20150061924A KR 20150061924 A KR20150061924 A KR 20150061924A KR 1020130146283 A KR1020130146283 A KR 1020130146283A KR 20130146283 A KR20130146283 A KR 20130146283A KR 20150061924 A KR20150061924 A KR 20150061924A
Authority
KR
South Korea
Prior art keywords
insulating film
film pattern
high voltage
forming
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020130146283A
Other languages
English (en)
Inventor
김종삼
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130146283A priority Critical patent/KR20150061924A/ko
Priority to US14/511,162 priority patent/US20150145055A1/en
Publication of KR20150061924A publication Critical patent/KR20150061924A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

항복특성이 향상된 고전압 소자를 개시한다. 고전압 소자는 하부에 배치된 고전압 트랜지스터 구조물 및 고전압 트랜지스터 구조물과 연결되는 하부 배선을 구비하는 기판 구조물, 기판 구조물 상에 배치되는 보충 절연막 패턴 및 보충 절연막 패턴을 관통하여 하부 배선과 접속하는 접속 연결체(interconnecting linker)를 구비하는 연결 구조물(linker structure), 연결 구조물 상에 배치되는 층간 절연막 패턴, 및 층간 절연막 패턴을 관통하여 접속 연결체와 접속하는 상부 배선 구조물을 포함한다. 상부배선과 하부배선 사이의 금속간 유전막의 두께를 증가시켜 절연특성을 향상하고 항복특성 및 누설전류 특성을 개선한다.

Description

고전압 소자 및 이의 제조방법 {High voltage devices and method manufacturing the same}
본 발명은 고전압 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는, 구리 배선 구조물을 구비하는 고전압 소자 및 이의 제조방법에 관한 것이다.
집적회로 소자가 고전압을 사용하는 외부 시스템을 직접 제어하는 경우 집적회로 내부에 외부 시스템의 고전압이 직접 인가되는 고전압 소자가가 요구된다.
예를 들면, 스위칭 파워 서플라이나 모터 드라이버와 같은 전력제어 시스템의 제어회로 소자, 자동차용 반도체 장치의 제어회로 소자 및 네트워크 또는 디스플레이의 구동 회로소자(drive IC)는 내부 신호를 처리하는 저전압 소자뿐 아니라 외부 시스템을 직접 제어하기 위한 고전압이 인가되는 고전압 소자가 제공된다.
일반적으로, 상기 집적회로 소자는 기판 상에 형성되는 다수의 트랜지스터들과 상기 트랜지스터들을 덮는 절연막 상에 배치되어 상기 절연막을 관통하는 접속체에 의해 트랜지스터들과 전기적으로 연결되는 배선 구조물을 포함한다. 저전압 트랜지스터와 고전압 트랜지스터는 접합단(junction termination)과 같은 절연영역에 의해 구별되도록 동일한 기판 상에 형성되고 콘택을 통하여 상부에 배치되는 배선 구조물과 연결된다.
특히, 상기 배선 구조물은 다층 구조물로 형성되어 층간 절연막에 의해 전기적으로 구별되도록 적층되고 상기 층간 절연막을 관통하는 플러그와 같은 접속체에 의해 전기적으로 연결된다. 이때, 상대적으로 높은 융점과 낮은 비저항을 갖는 구리가 상기 금속배선으로 널리 이용되고 있다.
고전압 소자는 고전압이 인가되는 특성상 인가되는 고전압보다 높은 항복전압(breakdown voltage)을 가질 것을 요구한다. 그러나, 디스플레이 구동 IC(display drive IC (DDI))나 모터 드라이버 IC와 같이 고전압 소자의 응용범위가 증가하면서 고전압 소자에 인가되는 고전압의 범위가 넓어지고 이에 따라 항복전압 특성을 충족하지 못하는 불량이 빈번하게 발생하고 있다. 상기 고전압 소자에 대한 신뢰성 테스트 과정에서 경시절연 파괴(time dependent dielectric breakdown, TDDB) 특성을 충족하지 못하는 경우가 빈번하게 발생하고 있다.
고전압 소자에 대한 항복전압 특성 불량은 인가되는 고전압에 대하여 층간 절연막의 유전상수가 충분히 크지 않은 것에 기인한다. 인가되는 고전압에 상응하도록 유전상수를 높이기 위해 상기 층간 절연막의 두께를 높일 수 있다. 그러나, 층간 절연막의 두께 증가는 구리배선을 형성하기 위한 다마신 공정에서 비아 홀의 종횡비 증가를 초래하여 매립되는 배선 구조물의 균일도를 저하시키는 문제점을 야기한다.
이에 따라, 고전압에 대해서도 충분히 큰 유전상수를 갖는 층간 절연막을 구비하여 항복전압 특성을 유지할 수 있는 새로운 고전압 소자 및 상기 고전압 소자를 구비하는 고전압 집적회로 소자가 요구되고 있다.
본 발명의 실시예들은 접속체를 이중으로 배치하여 금속배선의 균일도를 저하시키지 않으면서 층간 절연막의 두께를 높임으로써 항복전압 특성을 개선한 고전압 소자를 제공한다.
본 발명의 다른 실시예들은 상기 고전압 소자를 제조하는 방법을 제공한다.
본 발명의 일 목적을 달성하기 위한 실시예들에 의한 고전압 집적회로 소자는 하부에 배치된 고전압 트랜지스터 구조물 및 상기 고전압 트랜지스터 구조물과 연결되는 하부 배선을 구비하는 기판 구조물, 상기 기판 구조물 상에 배치되는 보충 절연막 패턴 및 상기 보충 절연막 패턴을 관통하여 상기 하부 배선과 접속하는 접속 연결체(interconnecting linker)를 구비하는 연결 구조물(linker structure), 상기 연결 구조물 상에 배치되는 층간 절연막 패턴, 및 상기 층간 절연막 패턴을 관통하여 상기 접속 연결체와 접속하는 상부 배선 구조물을 포함한다.
일실시예로서, 상기 보충 절연막 패턴은 상기 하부 배선을 노출하는 개구를 구비하는 산화막 패턴을 포함하고, 상기 매개 접속체는 상기 개구를 매립하는 도전성 금속패턴을 포함한다.
일실시예로서, 상기 매개 접속체는 구리를 구비하는 싱글 다마신 구조물을 포함한다.
일실시예로서, 상기 개구의 내부에서 상기 접속 연결체를 둘러싸는 하부 장벽층을 더 포함한다.
일실시예로서, 상기 층간 절연막 패턴은 상기 보충 절연막 패턴 상에 배치되고 상기 접속 연결체를 노출하는 비아 홀을 구비하는 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 배치되고 상기 비아 홀과 연통되고 라인 형상으로 연장하는 트렌치를 구비하는 제2 절연막 패턴을 포함하고, 상기 상부 배선 구조물은 상기 비아 홀을 매립하고 상기 접속 연결체와 접속되는 접속체 및 상기 트렌치를 매립하고 상기 접속체와 연결되어 라인 형상으로 연장하는 상부배선을 포함한다.
일실시예로서, 상기 접속체와 상기 상부배선은 일체로 배치되는 듀얼 다마신 구조물을 포함한다.
일실시예로서, 상기 층간 절연막 패턴은 산화막 패턴을 포함하고 상기 접속체와 상부배선은 구리를 포함한다.
일실시예로서, 상기 비아 홀 및 상기 트렌치의 내측벽 및 상기 비아 홀을 통하여 노출된 상기 접속 연결체의 상면을 덮고 상기 상부 배선 구조물을 둘러싸는 상부 장벽층을 더 포함한다.
본 발명의 다른 목적을 달성하기 위한 실시예들에 의한 고전압 집적회로 소자의 제조방법에 의하면, 먼저 하부에 배치된 고전압 트랜지스터 구조물 및 상기 고전압 트랜지스터 구조물과 연결되는 하부 배선을 구비하는 기판 구조물을 형성한다. 이어서, 상기 기판 구조물 상에 배치되는 보충 절연막 패턴 및 상기 보충 절연막 패턴을 관통하여 상기 하부 배선과 접속하는 접속 연결체(interconnecting linker)를 구비하는 연결 구조물(linker structure)을 형성한다. 상기 연결 구조물 상에 층간 절연막 패턴을 형성하고, 상기 층간 절연막 패턴을 관통하여 상기 접속 연결체와 접속하는 상부 배선 구조물을 형성한다.
일실시예로서, 상기 연결 구조물은 다음과 같이 형성될 수 있다. 상기 기판 구조물의 상면을 덮는 보충 절연막을 형성하고, 상기 보충 절연막을 부분적으로 제거하여 상기 하부 배선을 노출하는 개구를 구비하는 상기 보충 절연막 패턴을 형성한다. 이어서, 상기 보충 절연막 패턴의 상면에 상기 개구를 매립하기에 충분한 두께를 갖는 제1 도전막을 형성한 후, 상기 개구의 내부에만 상기 제1 도전막이 잔류하도록 상기 제1 도전막을 평탄화시켜 상기 접속 연결체를 형성한다.
일실시예로서, 상기 제1 도전막을 형성하기 전에, 상기 개구의 형상 프로파일을 따라 상기 보충 절연막 패턴 상에 하부 장벽층을 더 형성할 수 있다.
일실시예로서, 상기 제1 도전막을 형성하는 단계는 금속 리플로우 공정, 전기 도금 공정 및 금속 증착 공정 중의 어느 하나를 이용하여 수행된다.
일실시예로서, 상기 층간 절연막 패턴은 예시적으로 다음과 같이 형성될 수 있다. 상기 연결 구조물 상에 제1 및 제2 절연막을 차례대로 적층하고, 제1 식각 공정에 의해 상기 제1 및 제2 절연막을 부분적으로 제거하여 상기 접속 연결체를 노출하는 예비 비아 홀을 구비하는 제1 절연막 패턴 및 예비 제2 절연막 패턴을 형성한다. 이어서, 제2 식각 공정에 의해 상기 예비 제2 절연막 패턴을 부분적으로 제거하여 상기 예비 비아 홀의 폭을 연장하는 트렌치를 구비하는 제2 절연막 패턴을 형성하고 상기 제1 절연막 패턴으로 한정된 예비 비아 홀을 비아 홀로 형성한다.
일실시예로서, 상기 상부배선 구조물은 예시적으로 다음과 같이 형성될 수 있다. 상기 비아 홀 및 상기 트렌치의 형상 프로파일을 따라 상기 층간 절연막 패턴 상에 상부 장벽층을 형성하고, 상기 상부 장벽층 상에 상기 비아 홀 및 상기 트렌치를 매립하기에 충분한 두께까지 제2 도전막을 형성한다. 이어서, 상기 비아 홀 및 상기 트렌치의 내부에만 상기 제2 도전막이 잔류하도록 상기 제2 도전막을 평탄화시켜 상기 비아 홀을 매립하는 접속체 및 상기 트렌치를 매립하는 상부배선을 동시에 형성한다.
일실시예로서, 상기 하부 배선, 상기 접속 연결체, 상기 접속체 및 상기 상부 배선은 구리 및 구리 합성물 중의 어느 하나를 포함한다.
상기와 같은 본 발명의 실시예들에 따르면, 고전압 소자의 하부 배선과 상부 배선 사이에 층간 절연막 패턴뿐만 아니라 보충 절연막 패턴도 개재되어 상부 배선과 하부 배선 사이의 금속간 유전막의 두께를 증가시킬 수 있다. 이에 따라, 상부 배선과 하부 배선 사이에 고전압이 인가된다 할지라도 누설전류를 방지하고 요구되는 항복전압 특성을 얻을 수 있다.
특히, 상부 배선 구조물을 형성하기 위한 종래의 공정을 변경하지 않고 기판 구조물 상에 싱글 다마신 공정에 의해 별도의 연결 구조물을 더 형성함으로써 상부배선과 하부 배선 사이의 금속간 유전막의 두께를 증가시킬 수 있다. 이에 따라, 종래의 배선공정 조건을 수정하지 않고 고전압 소자의 항복전압특성과 누설전류 특성을 개선할 수 있다.
또한, 상기 접속 연결체를 형성하기 위한 개구를 별도의 공정에 의해 형성함으로써 상부 배선 구조물을 형성하기 위한 트렌치와 비아의 종횡비 증가 없이 상부 배선과 하부 배선 사이의 접속체 구조물을 연장할 수 있다. 따라서, 상부 배선과 하부 배선 사이에서 금속간 유전막의 두께가 증가한다 할지라도 보이드나 오버행과 같은 접속체 구조물의 공정불량을 충분히 방지할 수 있다.
도 1은 본 발명의 일실시예에 의한 고전압 소자를 나타내는 단면도이다.
도 2a 내지 도 2l은 도 1에 도시된 고전압 소자를 제조하는 방법을 나타내는 공정 단면도들이다.
도 3은 본 발명의 일실시예에 따라 도 1에 도시된 고전압 소자를 구비하는 구동회로 칩 패키지를 나타내는 사시도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하 본 발명의 실시예들에서 하부배선을 노출시키는 개구를 비아 홀(via hole)이라 하고 비아 홀과 연결되고 배선이 형성될 개구를 트렌치(trench)라 명명한다. 또한, 하부 배선과의 정렬 불일치(mis-alignment)가 발생하더라도 비아의 크기가 그대로 유지될 수 있는 비아 선행 듀얼 다마신(via first dual damascene) 배선 제조방법을 예로 들어 반도체 배선 구조물을 형성하는 방법을 개시한다. 그러나, 트렌치 선행 듀얼 다마신 공정이나 자기정렬 듀얼 다마신 공정에도 본 발명이 적용될 수 있음은 자명하다.
고전압 소자 및 이의 제조방법
도 1은 본 발명의 일실시예에 의한 고전압 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 고전압 집적회로 소자(1000)는 하부에 배치된 고전압 트랜지스터 구조물(200) 및 상기 고전압 트랜지스터 구조물(200)과 연결되는 하부 배선(430)을 구비하는 기판 구조물(500), 상기 기판 구조물(500) 상에 배치되는 보충 절연막 패턴(620) 및 상기 보충 절연막 패턴(620)을 관통하여 상기 하부 배선(430)과 접속하는 접속 연결체(interconnecting linker, 630)를 구비하는 연결 구조물(linker structure, 600), 상기 연결 구조물(600) 상에 배치되는 층간 절연막 패턴(700), 및 상기 층간 절연막 패턴(700)을 관통하여 상기 접속 연결체(630)와 접속하는 상부 배선 구조물(800)을 포함한다.
일실시예로서, 상기 기판 구조물(500)은 웨이퍼와 같은 반도체 기판(100) 상에 하나 이상의 고전압 트랜지스터들이 저전압 트랜지스터들과 함께 배치된 고전압 집적회로 소자(high voltage integrated circuit devices)의 기판 구조물을 포함한다.
따라서, 상기 기판(100)은 전기적으로 서로 분리되어 고전압 트랜지스터가 배치되는 고전압 영역(High voltage area, HVA) 및 저전압 영역(low voltage area, LVA)으로 구분되고 상기 고전압 영역(HVA)과 저전압 영역(LVA) 사이에는 분리영역(junction termination, 미도시)이 배치된다. 예를 들면, 상기 분리영역에는 저전압부로부터 고전압부로 신호를 제공하는 레벨 시프트 소자들이 선택적으로 배치될 수 있다.
상기 기판(100) 상에는 서로 분리되는 다수의 고전압 트랜지스터 및 저전압 트랜지스터들이 각각 고전압 영역 및 저전압 영역에 각각 배치된다. 이때, 상기 고전압 트랜지스터는 저전압 트랜지스터와 비교하여 큰 두께를 갖는 게이트 절연막을 구비한다. 도 1에서는 예시적으로 고전압 영역(HVA)에 배치되는 고전압 트랜지스터를 도시하고 있다.
상기 고전압 영역(HVA)은 소자분리막(101)에 의해 활성영역(미도시)이 한정되고 상기 활성영역의 상부에 고전압 트랜지스터 구조물(200)이 배치된다.
예를 들면, 상기 활성영역을 한정하는 트렌치(미도시)를 상기 기판(100) 상에 형성하고 트렌치의 내부를 절연물질로 매립하여 상기 활성영역을 한정하는 소자 분리막(101)을 형성할 수 있다. 상기 소자분리막(101)에 의해 한정되는 활성영역을 따라 다수의 고전압 트랜지스터 구조물(200)이 배치된다.
상기 고전압 트랜지스터 구조물(200)은 DRAM 메모리 소자, 플래시 메모리 소자 및 CMOS 이미지 센서 소자 등을 포함할 수 있다.
상기 고전압 트랜지스터 구조물(200)은 고전압 게이트 구조물(210) 상기 고전압 게이트 구조물(210)과 인접한 표면 영역에 배치되는 불순물 영역인 소스 영역(220) 및 드레인 영역(230)을 포함한다.
상기 고전압 게이트 구조물(210)은 고전압 게이트 절연막(211) 및 고전압 게이트 도전막(212)을 포함한다. 상기 고전압 게이트 절연막(211)은 산화막을 포함하고 고전압 게이트 도전막(213)은 폴리실리콘이나 도전성이 우수한 금속을 포함한다. 특히, 상기 고전압 게이트 절연막(211)은 고전압이 인가되는 고전압 트랜지스터 구조물(200)의 특성에 따라 저전압 트랜지스터(미도시)의 게이트 절연막 보다 큰 두께를 갖는다. 이에 따라, 상기 고전압 트랜지스터 구조물(200)은 높은 게이트 전압에 대하여 스위칭 소자로서 기능할 수 있다.
상기 소스 영역(220) 및 드레인 영역(230)은 상기 고전압 게이트 구조물(210)과 인접한 기판의 표면영역에 주입된 불순물 영역으로서 각각 외부와 전기적으로 연결된다. 예를 들면, 상기 소스 영역(220)은 소스 플러그(미도시)를 통하여 커패시터와 연결될 수 있고, 상기 드레인 영역(230)은 드레인 플러그(310)를 통하여 외부 신호라인과 연결될 수 있다. 상기 소스 플러그 및 드레인 플러그(310)는 상부에 배치된 소스용 하부배선(미도시) 및 드레인용 하부 배선(430)을 통하여 외부와 신호를 교환한다.
도 1에서는 예시적으로 드레인용 하부 배선(430)만 개시되어 있으나 이는 편의를 위한 것이며 상기 소스영역과 연결되는 소스용 배선도 구비되는 것은 자명하다. 다만, 상기 소스용 하부배선(미도시)과 드레인용 하부배선(430)은 서로 다른 절연막 상에 배치된다.
예를 들면, 상기 고전압 게이트 구조물(210)을 덮도록 제1 하부 절연막 패턴(310)을 배치하고 상기 제1 하부 절연막(310)을 관통하여 상기 드레인 영역(230)과 접속하는 드레인 플러그(330)를 배치한다. 상기 제1 하부 절연막 패턴(310)의 상부에 라인 형상의 트렌치를 구비하는 제2 하부 절연막 패턴(410)을 배치한다. 상기 드레인 플러그(330)는 상기 트렌치를 통하여 노출된다. 상기 하부 배선(430)은 상기 트렌치를 매립하도록 배치되어 상기 드레인 플러그(330)와 연결되고 상기 제2 하부 절연막 패턴(430)에 의해 인접한 다른 하부 배선과 전기적으로 절연된다.
이때, 상기 드레인 플러그(330)와 하부 배선(430)은 별도의 공정을 통해서 형성된 개별적인 구조물일 수도 있고 듀얼 다마신 공정과 같이 단일한 공정을 통하여 형성된 일체형 구조물일 수도 있다. 상기 드레인 플러그(330) 및 하부 배선(430)은 상기 제1 및 제2 하부 절연막 패턴(310,410)과의 경계면에 배치되어 도전성 물질의 확산을 방지하는 장벽층(미도시)을 더 포함할 수도 있으며, 상기 드레인 영역(230)과 상기 드레인 플러그(330) 사이의 오믹 콘택 특성을 개량하기 위한 불순물층(미도시)을 더 구비할 수도 있다.
상기 드레인 플러그(330)와 하부 배선(430)은 폴리실리콘이나 도전성이 우수한 텅스텐이나 구리와 같은 도전성 금속물질로 구성된다. 본 실시예의 경우, 상기 드레인 플러그(330)는 폴리실리콘으로 구성되고 상기 하부배선은 낮은 비저항을 갖는 구리(Cu)로 구성된다.
상술한 바와 같은 구조를 갖는 기판 구조물(500)의 상면에 상부 배선 구조물(800)과 상기 상부 배선 구조물(800)과 하부 배선(430) 사이에 위치하는 연결 구조물(600)이 배치된다. 따라서, 상기 상부 배선(840)은 상기 연결 구조물(600)을 통하여 상기 하부 배선(430)과 전기적으로 연결된다.
상기 연결 구조물(600)은 상부 배선(840)과 하부 배선(430) 사이의 전기적 연결을 매개할 수 있는 접속 매개체의 수직방향 길이를 연장하고 그 두께에 대응하는 만큼 층간 절연막을 개재함으로써 상기 상부 배선(840)과 하부 배선(430) 사이에서 금속간 유전막의 두께를 증가시킨다. 이에 따라, 상기 상부 배선(840)과 하부 배선(430) 사이에 고전압이 인가된다 할지라도 상부 배선(840)과 하부 배선(430) 사이에 위치하는 금속간 유전막이 충분한 유전상수를 가짐으로써 누설전류를 방지하고 충분한 항복특성을 유지할 수 있다.
본 실시예의 경우, 상기 연결 구조물(600)은 상기 기판 구조물(500) 상에 배치되어 상기 하부 배선(430)을 노출하는 개구(621)를 구비하는 보충 절연막 패턴(620) 및 상기 개구(621)를 매립하고 상기 하부 전극(430)과 접속하는 접속 연결체(interconnecting linker, 630)를 포함한다.
상기 보충 절연막 패턴(620)은 후술하는 바와 같은 층간 절연막 패턴(700)과 동일한 물질로 구성하여 층간 절연막 패턴(700)과 함께 상기 상부 전극(840)과 하부 전극(430) 사이의 금속간 유전막으로 기능한다. 이에 따라, 종래의 고전압 소자와 비교하여 상기 상부 전극(840)과 하부 전극(430) 사이의 금속간 유전막의 두께가 상기 보충 절연막 패턴(620)의 두께만큼 증가한다.
종래의 고전압 소자에 의하면 상기 연결 구조물(600)이 배치되지 않으므로, 상기 상부전극(840)과 하부전극(430) 사이에 배치되는 층간절연막 패턴이 금속간 유전막으로 기능한다. 이에 따라, 상부전극(840)과 하부전극(430) 사이에 고전압이 인가되는 경우 상기 금속간 유전막이 충분한 절연기능을 유지하지 못하여 누설전류가 발생하고 이에 따라 상기 고전압 게이트 구조물(210)의 항복전압이 인가되는 고전압보다 낮아지는 불량이 발생한다.
그러나, 본 실시예에 의한 고전압 소자(1000)에서는 상기 보충 절연막 패턴(620)이 상부배선(840)과 하부 배선(430) 사이에 추가되어 층간 절연막 패턴(700)과 함께 금속간 유전막으로 기능한다. 이에 따라, 상부배선(840)과 하부배선(430) 사이에서 금속간 유전막을 보충하여 고전압을 견딜 수 있도록 금속간 유전막의 두께를 충분히 확보할 수 있다.
따라서, 상기 보충 절연막 패턴(620)의 두께는 상기 상부배선(840)과 하부배선(430) 사이에 인가되는 고전압의 크기에 따라 다양하게 조절할 수 있다.
예를 들면, 상기 고전압 소자(1000)가 외부 시스템의 모터를 구동하는 컨트롤 칩이나 대형 디스플레이를 구동하는 디스플레이 구동회로 칩으로 이용되는 경우에는 상기 상부배선(840)과 하부 배선(430) 사이에 상대적으로 큰 고전압이 인가되므로 상기 보충 절연막 패턴(620)의 두께도 크게 형성할 수 있다. 이와 달리, 메모리 장치에서 메모리 셀을 구동하기 위한 구동회로로 기능하는 경우에는 상대적으로 작은 고전압이 인가되므로 상기 보충 절연막 패턴(620)의 두께도 상대적으로 작게 형성될 수 있다.
또한, 상기 보충 절연막 패턴(620)은 상기 층간 절연막 패턴(700)과 함께 금속간 유전막으로 기능하므로 상부배선(840)과 하부배선(430) 사이에서 RC 신호지연과 상호간섭 및 전력소비를 억제할 수 있도록 저유전율 물질로 구성된다.
본 실시예의 경우, 상기 보충 절연막 패턴(620)은 저유전율을 갖는 유기 폴리머와 불순물이 포함된 산화물을 포함한다. 예를 들면, 불순물이 포함된 산화물은 불소가 도핑된 산화물(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화물(carbon-doped oxide), 실리콘 산화물, HSQ(hydrogen silsesquioxane) (SiO:H), MSQ(methyl silsesquioxane) (SiO:CH3) 및 a-SiOC(SiOC:H)을 포함한다. 이들은 개별적으로 이용되거나 조합해서 이용될 수 있다. 저유전율을 갖는 유기 폴리머는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지를 포함한다. 이들은 개별적으로 이용되거나 조합해서 이용될 수 있다.
상기 보충 절연막 패턴(620)은 증착공정이나 스핀 코팅 공정에 의해 상기 기판 구조물 상에 형성된 후 건식 식각 공정에 의해 상기 하부배선(430)을 노출하는 개구를 형성함으로써 형성될 수 있다.
상기 보충 절연막 패턴(620)과 상기 기판 구조물(500) 사이에 배치되어 상기 개구(621)를 형성하기 위한 식각 공정에서 상기 하부배선(430)이 노출되어 전기적 특성이 손상되는 것을 방지할 수 있는 제1 식각 저지막 패턴(610)이 더 구비될 수 있다.
상기 하부배선(430)의 상부에 위치하는 제1 식각 저지막(610)이 노출되도록 보충 절연막을 제거한 후, 별도의 반응성 이온 식각 공정에 의해 제1 식각 저지막(610)을 제거함으로써 하부배선(430)을 노출한다. 이에 따라, 제1 식각 저지막 패턴(610)은 기판 구조물(500)과 보충 절연막 패턴(620) 사이에만 배치된다.
상기 접속 연결체(630)는 개구(621)의 내부를 매립하도록 배치되어 상기 개구(621)를 통하여 노출된 상기 하부배선(430)과 접속한다.
예를 들면, 상기 접속 연결체(630)는 하부 배선(430)과 상부배선(840)을 연결하는 접속체로 기능하므로 도전성이 우수하고 전기 저항이 낮은 금속물질을 포함한다. 예를 들면, 상기 접속 연결체(630)는 텅스텐, 탄탈륨, 알루미늄, 구리와 같은 저저항 금속물질을 포함한다. 특히, 본 실시예의 경우, 상기 접속 연결체(620)는 구리로 형성되는 싱글 다마신 구조물을 포함한다. 이에 따라, 하부 배선(430)과의 접촉면에서 접촉저항을 최소화할 수 있다.
상기 접속 연결체(630)를 감싸도록 상기 개구(621)의 측벽과 상기 개구를 통하여 노출된 상기 하부 배선(430)의 상면을 따라 하부 장벽층(640)이 더 배치된다. 상기 하부 장벽층(640)은 접속 연결체(630)를 구성하는 저저항 금속물질이 상기 보충 절연막 패턴(620)으로 확산되는 것을 방지한다. 특히, 상기 접속 연결체(630)가 확산성이 우수한 구리를 이용한 싱글 다마신 구조물로 형성되는 경우 상기 하부 장벽층(640)은 접속 연결체(630)를 형성하는 동안 구리가 상기 보충 절연막 패턴(620)으로 확산하는 것을 방지한다.
상기 연결 구조물(600) 상에 상기 층간 절연막 패턴(700) 및 상기 층간 절연막 패턴(700)을 관통하여 접속 연결체(630)와 접속하는 상부 배선 구조물(800)이 배치된다.
일실시예로서, 상기 층간 절연막 패턴(700)은 상기 보충 절연막 패턴(620) 상에 배치되고 상기 접속 연결체(630)를 노출하는 비아 홀(721)을 구비하는 제1 절연막 패턴(720) 및 상기 제1 절연막 패턴(720) 상에 배치되고 상기 비아 홀(721)과 연통되고 라인 형상으로 연장하는 트렌치(741)를 구비하는 제2 절연막 패턴(740)을 포함한다.
상기 층간 절연막 패턴(700)은 열적 안정성이 우수하고 유전율도 낮은 저유전율 물질을 구비하여, 상기 하부 배선(430)과 상부배선(840) 사이의 RC 신호 지연을 방지하고 상호 간섭 및 전력 소비의 증가를 억제한다. 본 실시예에서, 상기 층간 절연막 패턴(700)을 제1 및 제2 절연막 패턴(720,740)은 상기 보충 절연막 패턴(620)과 동일한 물질로 형성될 수 있다. 이에 따라, 상기 층간 절연막 패턴(700)은 저유전율을 갖는 유기 폴리머 또는 불순물이 도핑된 산화물을 포함할 수 있다.
상기 층간 절연막 패턴(700)은 하부에 배치되는 도전성 구조물과 상기 상부 배선 구조물(800)을 전기적으로 절연할 뿐만 아니라 인접한 상부 배선 구조물들(800)도 서로 전기적으로 절연한다.
상기 상부 배선 구조물(800)은 하부에 배치되는 도전성 구조물과 전기적으로 연결하는 접속체(820)와 상기 접속체(820)와 연결되어 일방향을 따라 라인형상으로 연장하는 상부 배선(840)을 포함한다. 본 실시예의 경우, 상기 접속체(820)는 플러그 또는 비아 구조물을 포함하고 상기 상부 배선(840)은 라인형상의 배선 구조물로서 위치와 형상이 서로 상이하다. 이에 따라, 상기 층간 절연막 패턴(700)도 상기 접속체(820)를 전기적으로 절연하기 위한 제1 절연막 패턴(720)과 상기 상부배선(840)을 전기적으로 구별하기 위한 제2 절연막 패턴(740)을 구비한다.
즉, 상기 접속체(820)는 상기 제1 절연막 패턴(720)의 비아 홀(721)의 내부에 배치되고 상기 상부 배선(840)은 상기 제2 절연막 패턴(740)의 트렌치(741) 내부에 배치된다. 상기 비아 홀(721)은 상기 트렌치(741)와 연통되고 트렌치(741)는 상기 비아 홀(721)의 폭 보다 큰 폭을 갖는다.
상기 접속체(820)와 상부 배선(840)은 별개의 공정에 의해 개별적으로 형성되어 구별되는 부재로 배치될 수도 있지만, 동일한 공정에 의해 일체로 형성되는 일체형 부재로 배치될 수도 있다.
또한, 상기 접속체(820)와 상부 배선(840)은 도전성이 우수한 저저항 물질로 구성된다. 예를 들면, 상기 접속체(820)와 상부배선(840)은 알루미늄, 구리, 금, 은, 텅스텐, 몰리브덴 및 이들의 합성물 중에서 어느 하나의 물질로 구성될 수 있다.
본 실시예의 경우, 상기 접속체(820)와 상부 배선(840)은 상대적으로 융점이 높고 비저항이 낮은 구리로 구성되고 듀얼 다마신 공정에 의해 접속체(820)와 상부 배선(840)이 일체로 형성된다.
상기 비아 홀(721)의 내측벽 및 상기 비아 홀(721)을 통하여 노출된 접속 연결체(630)의 상면에 배치되어 상기 접속체(820)를 감싸는 제1 상부 장벽층 패턴(810) 및 상기 트렌치(741)의 내측벽 및 상기 트렌치를 통하여 노출된 상기 제1 절연막 패턴(720)의 상면에 배치되어 상기 상부 배선(840)을 감싸는 제2 상부 장벽층 패턴(830)이 더 배치된다. 상기 제1 및 제2 상부 장벽층 패턴(810,830)은 접속체(820) 및 상부 배선(840)을 구성하는 물질이 상기 층간 절연막 패턴(700)으로 확산되는 것을 방지한다.
본 실시예의 경우, 접속체(820)와 상부 배선(840)이 일체로 배치되는 듀얼 다마신 구조물로 형성되므로 상기 제1 및 제2 상부 장벽층(810,830)은 일체로 배치되어 상부 장벽층(850)을 형성한다.
또한, 상기 제1 절연막 패턴(720)과 상기 연결 구조물(600) 사이에 제2 식각 저지막(710)이 더 구비되고, 상기 제1 및 제2 절연막 패턴(720,740) 사이에는 제3 식각 저지막(810)이 더 구비된다.
제2 식각 저지막(710)은 상기 비아 홀(721)을 형성하기 위한 식각 공정이 진행되는 동안 상기 접속 연결체(630)가 노출되어 전기적 특성이 손상되는 것을 방지하고, 상기 제3 식각 저지막(810)은 상기 트렌치(821)를 형성하기 위한 식각공정의 식각 종말점을 지시한다. 제3 식각 저지막(810)에 의해 트렌치(821)를 형성하기 위한 식각 공정의 종료시점을 정확히 제어한다.
이후, 상기 상부 배선 구조물(800)을 덮는 캡핑막(capping layer) 및 보호막(passivation layer, 미도시)을 형성함으로써 상기 고전압 소자(1000)를 완성한다. 필요한 경우, 상기 상부 배선 구조물(800) 상에 추가적인 금속 배선 공정을 추가함으로써 다층 구조를 갖는 배선 구조물을 배치할 수 있다.
본 발명에 의한 고전압 소자에 의하면, 하부 배선(430)과 상부 배선 구조물(800) 사이에 층간 절연막 패턴(700) 뿐만 아니라 보충 절연막 패턴(620)이 개재되어 상부 배선(840)과 하부 배선(430) 사이의 금속간 유전막의 두께를 증가시킬 수 있다. 이에 따라, 상부 배선(840)과 하부 배선(430) 사이에 고전압이 인가된다 할지라도 누설전류를 방지하고 요구되는 항복전압 특성을 얻을 수 있다.
특히, 상부 배선(840)과 하부 배선(430)를 전기적으로 절연하는 층간 절연막의 유전상수를 높이기 위해 두께를 증가시키는 경우, 상부 배선과 하부 배선 사이를 연결하는 비아 구조물이 배치되는 비아 홀의 종횡비도 함께 증가하여 비아 구조물의 내부에 보이드나 오버행과 같은 공정불량을 초래할 수 있다.
그러나, 본 발명의 경우, 상기 상부 배선(840)과 하부 배선(430) 사이의 전기적 연결 구조물은 각각 개별적으로 형성되는 접속 연결체(630)와 접속체(820)로 구성된다. 이에 따라, 금속간 유전막의 두께 증가로 인한 비아 홀의 종횡비 증가를 회피하고 상부배선과 하부 배선을 연결하는 비아 구조물의 불량을 방지할 수 있다.
도 2a 내지 도 2l은 도 1에 도시된 고전압 소자를 제조하는 방법을 나타내는 공정 단면도들이다.
도 2a를 참조하면, 하부에 배치된 고전압 트랜지스터 구조물(200) 및 상기 고전압 트랜지스터 구조물(200)과 연결되는 하부 배선(430)을 구비하는 기판 구조물(500)을 형성한다.
예를 들면, 상기 기판(100)은 실리콘 기판, SOI(Silicon On Insulator)기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 및 디스플레이용 유리 기판 중의 어느 하나를 포함한다.
상기 기판(100)은 다수의 저전압 트랜지스터 구조물(미도시)들이 배치되는 저전압 영역(LVA)고 다수의 고전압 트랜지스터 구조물(200)들이 배치되는 고전압 영역(HVA)으로 구분되고 각 영역에서 트랜지스터 구조물들은 소자분리막(101)에 의해 한정되는 활성영역 상에 형성된다.
상기 기판(100) 상에 고전압 영역과 저전압 영역을 구분하는 분리영역(junction termination, 미도시)을 형성한 후 동일한 공정에 의해 고전압 트랜지스터와 저전압 트랜지스터를 각각 고전압 영역(HVA) 및 저전압 영역(LVA)에 형성한다. 이에 따라, 상기 고전압 트랜지스터 구조물(200)은 고전압 게이트 절연막(211), 고전압 게이트 도전막(212)을 구비하는 고전압 게이트 구조물(210)과 상기 고전압 게이트 구조물(210)과 인접한 기판(100)의 표면에 불순물이 주입된 소스 영역(220)및 드레인 영역(230)을 갖도록 형성된다.
이때, 상기 고전압 게이트 절연막(211)은 저전압 게이트 절연막(미도시)보다 큰 두께를 갖도록 형성하여 인가되는 고전압에 대하여 상기 고전압 게이트 구조물(210)이 트랜지스터의 게이트 전극으로 기능할 수 있게 한다.
이어서, 상기 제1 하부 절연막 패턴(310) 및 제2 하부 절연막 패턴(410)을 형성하고 내부를 관통하는 드레인 플러그(330) 및 하부 배선(430)을 각각 형성한다. 이때, 상기 드레인 플러그(330)를 먼저 형성한 후 상기 하부 배선(430)을 개별적으로 각각 형성할 수도 있고, 상기 드레인 플러그(330)와 하부 배선(430)을 동시에 형성할 수도 있다.
드레인 플러그(330)는 폴리실리콘과 같은 도전성 물질이나 텅스텐, 탄탈륨 또는 티타늄과 같은 저저항 금속물질로 형성될 수 있다. 하부 배선(430)은 다양한 종류의 배선 물질, 예컨대, 구리, 구리 합금, 알루미늄, 알루미늄 합금 등으로 이루어질 수 있다. 저저항 관점에서 하부 배선(210)은 구리로 형성되는 것이 바람직하다.
이에 따라, 상기 기판(100) 상에는 고전압 트랜지스터 구조물(200), 상기 고전압 트랜지스터 구조물(200)을 덮는 하부 절연막 패턴 및 상기 하부 절연막 패턴을 관통하여 고전압 트랜지스터 구조물(200)과 연결되는 하부 배선 구조물이 배치된 기판 구조물(500)이 형성된다.
도 2b를 참조하면, 상기 기판 구조물(500)의 상면에 제1 식각 저지막(Etch stop layer, 610a), 보충 절연막(supplementary insulation layer, 620a) 및 제1 마스크 패턴(M1)을 순서대로 형성한다.
상기 제1 식각 저지막(610a)은 후속하는 개구(621)를 형성하기 위한 제1 식각 공정이 진행되는 상기 하부 배선(430)이 노출되어 전기적 특성이 손상되는 것을 방지한다.
따라서, 상기 제1 식각 저지막(610a)은 상부에 형성되는 보충 절연막(620a)에 대하여 식각 선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제1 식각 저지막(610a)은 유전율이 약 4-5 인 SiC, SiN, SiCN, SiON, SiC/N 계열의 물질, BN(Boron nitride) 또는 이들의 조합으로 구성된다.
특히, 상기 하부배선(430)이 구리를 포함하는 물질로 형성된 경우, 상기 제1 식각 저지막(610a)은 하부배선(430)의 구리가 보충 절연막(620a)으로 확산하는 것을 방지하는 확산 방지막으로 기능할 수도 있다.
상기 보충 절연막(620a)은 상기 하부배선(430)과 후속 공정에 의해 형성되는 상부 배선(840) 사이의 RC 신호지연(RC delay)을 방지하고 전력 소비의 증가를 억제하기 위해서 저유전 물질(low-k material)로 형성되고 후속공정에 의해 접속 연결체(630)를 형성하기에 충분한 두께를 갖도록 형성한다.
예를 들면, 상기 보충 절연막(620a)은 저유전률(Low-k)을 갖는 유기폴리머 또는 불순물이 포함된 산화물로 형성될 수 있다. 예를 들면, 불순물이 포함된 산화물은 불소가 도핑된 산화물(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화물(carbon-doped oxide), 실리콘 산화물, HSQ(hydrogen silsesquioxane) (SiO:H), MSQ(methyl silsesquioxane) (SiO:CH3) 및 a-SiOC(SiOC:H)을 포함한다. 이들은 개별적으로 이용되거나 조합해서 이용될 수 있다. 저유전율을 갖는 유기 폴리머는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지를 포함한다. 이들은 개별적으로 이용되거나 조합해서 이용될 수 있다.
상기 보충 절연막(620a)은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD)와 같은 증착공정이나 스핀코팅(spin coating) 고정에 의해 상기 제1 식각 저지막(610a) 상에 형성될 수 있다.
이때, 상기 보충 절연막(620a)은 상기 고전압 소자(1000)에 인가되는 고전압의 크기에 따라 다양한 두께를 갖도록 형성될 수 있다. 상기 보충 절연막(620a)은 하부배선(430)과 상부배선(840) 사이에 위치하는 금속간 유전막으로 기능하므로 보충 절연막(620a)의 두께는 금속간 유전막의 유전상수에 영향을 미친다. 따라서, 상기 고전압 소자(1000)에 인가되는 고전압, 요구되는 항복특성 및 누설전류 특성 및 상기 보충 절연막(620a)의 물성을 고려하여 적절한 유전상수를 갖도록 상기 보충 절연막(620a)의 두께를 결정한다.
이어서, 상기 보충 절연막(620a) 상에 하드 마스크(미도시) 및 포토레지스트 패턴(미도시)을 차례대로 형성하고 상기 하드 마스크를 사진식각하여 상기 보충 절연막(620a)을 부분적으로 노출하는 상기 제1 마스크 패턴(M1)을 형성한다.
상기 제1 마스크 패턴(M1)은 보충 절연막(620a)에 대하여 충분한 식각 선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제1 마스트 패턴(M1)은 SiO2, SiN, SiC, BCB(BenzoCycloButene), Ta, TaN, Ti, TiN, Al2O3, BN 또는 이들의 조합으로 이루어진 물질을 포함할 수 있다.
도 2c를 참조하면, 상기 보충 절연막(620a) 및 제1 식각 저지막(610a)을 부분적으로 제거하여 상기 하부 배선(430)을 노출하는 개구(621)를 구비하는 보충 절연막 패턴(620) 및 제1 식각 저지막 패턴(610)을 형성한다.
일실시예로서, 상기 제1 마스크 패턴(M1)을 식각 마스크로 이용한 건식 식각 공정에 의해 상기 보충 절연막(620a)을 부분적으로 제거하여 상기 하부 배선(430)의 상면을 덮는 제1 식각 저지막(610a)을 노출한다. 이어서, 상기 노출된 상기 제1 식각 저지막(610a)을 제거하여 상기 하부배선(430)이 노출되는 개구(621)를 완성한다.
예를 들면, 상기 보충 절연막(620a)에 대하여 상기 제1 식각 저지막(610a)은 제거하지 않으면서 보충 절연막(620a)만 제거할 수 있도록 공정조건을 설정한 제1 반응성 이온 식각(reactive ion etching, RIE)을 수행한다. 이어서, 상기 제1 식각 저지막(610a)에 대하여 하부배선(430)에 영향을 미치지 않으면서 제1 식각 저지막(610a)만 선택적으로 제거할 수 있도록 공정조건을 설정한 제2 반응성 이온 식각공정을 수행한다.
도 2d를 참조하면, 상기 보충 절연막 패턴(620)의 상면에 개구(621)를 매립하기에 충분한 두께를 갖는 제1 도전막(630a)을 형성한다.
일실시예로서, 상기 개구(621)의 형상 프로파일을 따라 상기 보충 절연막 패턴(620) 상에 하부 장벽층(640a)을 형성하고 상기 하부 장벽층(640a) 상에 상기 개구(621)를 매립하기에 충분한 두께를 갖도록 제1 도전막(630a)을 형성한다.
상기 하부 장벽층(640a)은 상기 제1 도전막(630a)을 형성하는 동안 도전물질이 상기 보충 절연막 패턴(620)으로 확산되어 보충 절연막 패턴(620a)의 절연특성이 열화되는 것을 방지한다. 특히, 상기 제1 도전막(630a)이 구리와 같이 확산특성이 우수한 금속으로 형성되는 경우 상기 하부 장벽층(640a)을 충분한 두께로 형성하여 구리의 확산을 방지한다.
상기 하부 장벽층(640a)은 도전성 금속물질 또는 이들의 질화물로 형성한다. 예를 들면, 상기 하부 장벽층(640a)은 물리기상 증착(PVD) 공정, 화학기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 중의 어느 하나를 이용하여 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti) 및 이들의 질화물 중의 어느 하나로 형성될 수 있다.
이어서, 상기 하부 장벽층(640a) 도전성이 우수한 금속물질을 이용하여 상기 개구(621)를 매립하는 제1 도전막(630a)을 형성한다.
예를 들면, 상기 제1 도전막(630a)은 저저항 금속물질을 포함하며, 화학기상 증착 공정이나 전해도금 공정에 의해 형성할 수 있다. 이와 달리, 스퍼터링 공정에 의해 금속막을 형성한 후 리플로우 공정을 수행함으로써 상기 제1 도전막(630a)을 형성할 수도 있다. 전해 도금 공정을 이용하는 경우, 상기 개구(621)의 내부에 금속 시드막(미도시)을 형성하고 금속 시드막으로 전류를 인가하여 상기 개구(621)의 내부를 금속물질로 매립한다.
상기 저저항 금속물질은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 구성될 수 있다.
도 2e를 참조하면, 상기 개구(621)의 내부에만 상기 제1 도전막(630a)이 잔류하도록 평탄화시켜 상기 접속 연결체(630)를 형성한다.
예를 들면, 화학 기계적 연마(chemical mechanical polishing, CMP) 공정이나 에치 백(etch back) 공정을 이용하여 상기 보충 절연막 패턴(620)의 상면이 노출되도록 상기 제1 도전막(630a) 및 하부 장벽층(640a)을 제거한다. 이에 따라, 상기 제1 도전막(630a) 및 하부 장벽층(640a)은 상기 개구(621a)의 내부에만 잔류하여 하부 장벽층 패턴(640) 및 접속 연결체(630)로 형성된다.
본 실시예의 경우, 상기 제1 도전막(630a)은 다른 금속물질과 비교하여 상대적으로 융점이 높고 낮은 비저항을 갖는 구리 또는 구리 합성물로 형성되고 전해 도금을 이용하는 싱글 다마신 공정에 형성된다.
이에 따라, 기판 구조물(500) 상에 보충 절연막 패턴(620) 및 접속 연결체(630)를 구비하는 연결 구조물(600)을 완성한다.
도 2f를 참조하면, 상기 연결 구조물(600) 상에 제1 및 제2 절연막을 차례대로 적층하여 층간 절연막(700a)을 형성하고 상기 층간 절연막(700a)의 상부에 상기 접속 연결체를 노출하기 위한 제2 마스크 패턴(M2)을 형성한다.
예를 들면, 제1 및 제2 절연막(720a,740a)은 상기 보충 절연막(620a)과 같이 저유전율(low-k)을 갖는 물질로 형성하여 충분한 절연특성을 유지할 수 있도록 한다. 본 실시예의 경우, 상기 제1 및 제2 절연막 패턴(720a,740a)은 상기 보충 절연막(620a)과 동일한 물질로 형성된다. 그러나, 충분한 유전상수를 확보할 수 있고 후속하는 비아 및 트렌치 형성을 위한 식각공정 조건을 만족할 수 있다면 다양한 절연막이 이용될 수 있으며, 서로 동일한 물질이나 상이한 물질로 형성될 수 있다.
상기 제1 및 제2 절연막(720a, 740a)은 PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD), APCVD(Atmospheric Pressure CVD)와 같은 증착공정이나 스핀코팅(spin coating) 고정에 의해 상기 연결 구조물(600) 상에 형성될 수 있다.
이때, 상기 제1 및 제2 절연막(720a,740a)은 후속 공정에 의해 형성되는 상부배선 구조물(800)의 높이에 대응하는 두께를 갖도록 형성된다. 또한, 제1 및 제2 절연막(720a,740a)은 하부배선(430)과 상부배선(840) 사이에 위치하는 금속간 유전막으로 기능하므로 두께는 금속간 유전막의 유전상수에 영향을 미친다. 따라서, 상기 고전압 소자(1000)에 인가되는 고전압, 요구되는 항복특성 및 누설전류 특성 및 상기 제1 및 제2 절연막(720a,740a)의 물성을 고려하여 적절한 유전상수를 갖도록 두께를 결정한다.
상기 제1 절연막(720a)을 형성하기 전에 상기 연결 구조물(600) 상에 제2 식각 저지막(710a)을 형성하여 제1 절연막(720a)에 비아를 형성하기 위한 식각 공정의 식각 종말점을 결정하고 상기 비아를 통하여 노출되는 접속 연결체(630)가 식각공정에 의해 손상되는 것을 방지한다. 마찬가지로, 상기 제2 절연막(740a)을 형성하기 전에 상기 제1 절연막(720a) 상에 제3 식각 저지막(730a)을 형성하여 제2 절연막(740a)에 트렌치를 형성하기 위한 식각공정의 식각 종말점을 결정한다. 본 실시예의 경우, 상기 제2 및 제3 식각 저지막(710a,730a)은 제1 식각 저지막(640a)와 동일한 조성을 갖고 동일한 공정에 의해 형성될 수 있다.
이어서, 상기 제2 절연막(740a) 상에 하드 마스크(미도시) 및 포토레지스트 패턴(미도시)을 차례대로 형성하고 상기 하드 마스크를 사진식각하여 상기 제2 절연막(740a)을 부분적으로 노출하는 제2 마스크 패턴(M2)을 형성한다.
상기 제2 마스크 패턴(M2)은 제2 절연막(740a)에 대하여 충분한 식각 선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제2 마스크 패턴(M2)도 제1 마스크 패턴(M1)과 같이 SiO2, SiN, SiC, BCB(BenzoCycloButene), Ta, TaN, Ti, TiN, Al2O3, BN 또는 이들의 조합으로 이루어진 물질을 포함할 수 있다.
도 2g를 참조하면, 상기 제2 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 수행하여 상기 제2 절연막(740a), 제3 식각 저지막(730a) 및 제1 절연막(720a)을 차례로 제거한다. 이에 따라, 상기 접속 연결체(630)의 상부를 덮는 제2 식각 저지막(710a)을 노출하는 예비 비아 홀(750)을 형성한다. 상기 제2 절연막(740a), 제3 식각 저지막(730a) 및 제1 절연막(720a)은 각각 예비 제2 절연막 패턴(740b), 예비 제3 식각 저지막 패턴(730b) 및 제1 절연막 패턴(720)으로 형성된다.
특히, 상기 제1 식각공정은 상기 제2 식각 저지막(710a)이 노출 될 때까지 수행된다. 이에 따라, 상기 접속 연결체(630)가 제1 식각 공정에 의해 손상되는 것을 방지할 수 있다. 예를 들면, 상기 제1 식각 공정으로서 제2 절연막(740a), 제3 식각 저지막(730a) 및 제1 절연막(720a)은 충분히 제거하고 제2 식각 저지막(710a)은 식각되지 않도록 공정조건을 제어하는 반응성 이온 식각 공정을 이용할 수 있다.
도 2h를 참조하면, 상기 예비 제2 절연막 패턴(740b) 상에 상기 예비 비아 홀(750)을 매립하는 희생막(760)을 형성하고 상기 희생막(760) 상에 트렌치를 형성할 제3 마스크 패턴(M3)을 형성한다.
예를 들면, 상기 희생막(760)은 상기 제2 예비 절연막 패턴(740b), 예비 제3 식각 저지막 패턴(730b) 및 제1 절연막 패턴(720)에 대하여 식각 선택비를 갖는 무기 절연막으로 형성된다. 본 실시예에서, 상기 희생막(760)은 HSQ(HydrogenSilsesQuioxane) 또는 SOG(Spin On Glass) 등의 물질을 사용하여 스핀 코팅법 등에 의해 형성할 수 있다. 이에 따라, 상기 예비 비아 홀(750)은 상기 희생막(760)으로 매립되고, 희생막(760)의 상면은 평탄한 상면을 갖도록 평탄화 된다.
이어서, 상기 제2 마스크 패턴(M2)과 마찬가지로 상기 희생막(760) 상에 제3 마스크 패턴(M3)을 형성한다.
도 2i를 참조하면, 상기 제3 마스크 패턴(M3)을 식각 마스크로 이용한 제2 식각 공정을 수행하여 상기 예비 제3 식각 저지막 패턴(730b)이 노출되도록 상기 희생막(760) 및 예비 제2 절연막 패턴(740b)을 부분적으로 제거한다. 즉, 상기 제2 식각 공정은 상기 예비 제3 식각 저지막 패턴(730b)이 노출될 때까지 수행되어 상기 트렌치(741)를 형성한다. 본 실시예의 경우, 상기 제2 식각 공정은 제1 식각 공정과 마찬가지로 반응성 이온 식각 공정에 의해 수행될 수 있다.
이에 따라, 상기 예비 비아 홀(750)의 폭을 연장하고 상기 예비 제3 식각 저지막 패턴(730b)을 부분적으로 노출하는 트렌치(741)가 형성되고 상기 희생막(760)은 상기 제2 예비 절연막 패턴(740b)을 덮는 상부 희생막 패턴(761) 및 상기 예비 비아 홀(750)의 하부를 매립하도록 잔류하는 하부 희생막 패턴(762)으로 분리된다. 또한, 상기 예비 제2 절연막 패턴(740b)은 상기 트렌치(741)를 한정하는 제2 절연막 패턴(740)으로 형성된다.
따라서, 상기 트렌치(741)는 상기 예비 비아 홀(750) 보다 큰 폭을 갖도록 형성되고 상기 고전압 소자(1000)의 필요에 따라 일방향으로 연장하는 라인 형상을 가질 수 있다.
도 2j를 참조하면, 상기 상부 및 하부 희생막 패턴(761,762)과 상기 예비 제3 식각 저지막 패턴(740b) 및 상기 예비 비아 홀(750)을 통해 노출된 제2 식각 저지막(710a)을 제거하여 상기 트렌치(741)와 연통된 비아 홀(721)을 형성한다. 이에 따라, 상기 예비 제2 절연막 패턴(740b)은 상기 트렌치(741)를 한정하는 제2 절연막 패턴(740)으로 형성되고 상기 비아 홀(710a)은 제1 절연막 패턴(720)에 의해 한정된다. 제1 절연막 패턴(720)의 하부에 상기 제1 식각 저지막 패턴(710)이 배치되고 제2 절연막 패턴(740)의 하부에 제2 식각 저지막 패턴(730)이 배치된다.
예를 들면, 상기 제3 마스크 패턴(M3)을 식각 마스크로 이용하는 건식 식각공정에 의해 상기 트렌치(741)를 통하여 노출된 예비 제3 식각 저지막 패턴(730b)을 제거한다. 이어서, 상기 제3 마스크 패턴(M3)을 제거하고 상기 상부 및 하부 희생막 패턴(761,762)을 습식 식각에 의해 동시에 제거하여 상기 제2 식각 저지막(710a)을 노출한다. 노출된 제2 식각 저지막(710a)을 반응성 이온 식각공정에 의해 제거함으로써 상기 접속 연결체(630)를 노출하는 비아 홀(721)을 형성한다.
이와 달리, 상기 상부 및 하부 희생막 패턴(761,762)을 동시에 제거한 후 상기 예비 제3 식각 저지막 패턴(730b) 및 상기 제2 식각 저지막(710a)을 동시에 제거할 수도 있다.
예를 들면, 비록 도면상에 도시되지는 않았지만, 상기 제2 마스크 패턴(M2)을 제거하지 않고 잔류시킨 상태에서 상기 희생막(760)을 형성하고, 도 2i를 참조하여 설명한 제2 식각 공정을 수행하여 상기 트렌치(741)를 형성한다. 이어서, 상부 희생막 패턴(761) 상에 형성된 제3 마스크 패턴(M3)을 제거하여 상기 상부 및 하부 희생막 패턴(761,762)을 모두 노출시킨다. 이어서, 노출된 상부 및 하부 희생막 패턴(761,762)을 식각하여 제2 마스크 패턴(M2) 및 제1 식각 저지막(710a)을 노출한다. 상부 및 하부 희생막 패턴(761,762)을 제거하기 위한 식각 공정은 HF(hydrogen fluoride), NH4F(ammonium fluoride) 나 BOE(buffered oxide etchant)와 같이 불소(F)를 포함하는 용액을 식각액으로 사용하는 습식식각 공정이나 CF4 또는 C2F6와 같이 불소를 식각 가스로 사용하는 건식 식각 공정에 의해 수행될 수 있다. 이후, 상기 제2 마스크 패턴을 식각 마스크로 이용하는 반응성 이온 식각 공정을 수행하여 상기 트렌치(741)를 통하여 노출된 예비 제3 식각 저지막 패턴(730b) 및 상기 예비 비아 홀(750)을 통하여 노출된 제2 식각 저지막(710a)을 제거한다. 이어서, 상기 제2 마스크 패턴(M2)을 제거하여 제2 절연막 패턴(740)을 노출한다.
이에 따라, 상기 층간 절연막(700a)은 제2 식각 저지막 패턴(710), 제1 절연막 패턴(720), 제3 식각 저지막 패턴(730) 및 제2 절연막 패턴(740)과 상기 트렌치(741) 및 비아 홀(721)을 구비하는 층간 절연막 패턴(700)으로 형성된다.
도 2k를 참조하면, 상기 비아 홀(721) 및 상기 트렌치(741)의 형상 프로파일을 따라 상기 층간 절연막 패턴(700) 상에 상부 장벽층(850a)을 형성한다.
예를 들면, 상기 상부 장벽층(850a)은 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 카바이드(TaC), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 카바이드(WC), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN) 및 이들의 합성물 중에서 선택된 적어도 하나를 사용하여 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)와 같은 증착공정에 의해 형성될 수 있다.
특히, 상부 배선(840) 및 접속체(820)로 구리를 이용하는 경우, 상기 상부 장벽층(860a)은 상기 층간 절연막 패턴(700)으로의 구리 확산을 방지하여 층간 절연막 패턴(700)의 절연특성 열화를 방지한다.
이어서, 상기 상부 장벽층(850a) 상에 상기 비아 홀(721) 및 상기 트렌치(741)를 매립하기에 충분한 두께까지 제2 도전막(860a)을 형성한다.
예를 들면, 상기 제2 도전막(860a)은 도전성이 우수한 저저항 금속물질을 이용하여 금속 리플로우 공정, 화학기상증착(CVD)과 같은 증착공정이나 도금공정에 의해 형성될 수 있다. 상기 저저항 금속물질은 알루미늄(Al), 알루미늄 합금(Al-alloy), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W) 및 몰리브데늄(Mo)으로 이루어진 군에서 선택된 적어도 어느 하나로 구성될 수 있다.
본 실시예에서는, 다른 도전성 금속물질과 비교하여 상대적으로 융점이 높고 비저항이 낮은 구리를 이용하여 전해 도금 공정에 의해 상기 제2 도전막(860a)을 형성한다. 구리 전해 도금 공정을 위한 구리 시드층(미도시)은 물리증착 공정이나 원자층 증착공정을 이용하여 상기 비아 홀(721)의 내부 측면이나 바닥면에 형성된다.
도 2l을 참조하면, 상기 제2 도전막(860a) 및 상기 상부 장벽층(850a)을 상기 제2 절연막 패턴(740)이 노출되도록 평탄화 공정에 의해 제거하여 상기 트렌치(741) 및 비아 홀(721)의 내부에만 제2 도전막(860a) 및 상부 장벽층(850a)을 잔류시킨다. 이에 따라, 상기 트렌치(741) 및 비아 홀(721)을 매립하는 제2 도전패턴 및 상부 장벽층 패턴을 형성한다. 도 2k에서 상기 제2 도전패턴은 일체로 형성되는 상부배선(840) 및 접속체(820)를 포함하고 상기 상부 장벽층 패턴은 일체로 형성되는 제2 상부 장벽층 패턴(830) 및 제1 상부 장벽층 패턴(810)을 포함한다.
예를 들면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정이나 에치백으로 수행될 수 있다.
본 실시예의 경우, 상기 층간 절연막 패턴(700)이나 상부 배선 구조물(800)은 비아 우선 듀얼 다마신 공정에 의해 형성되어 트렌치(741)와 비아 홀(721) 및 상부배선(840)과 접속체(820)가 동시에 형성되는 것을 개시한다. 그러나, 트렌치 우선 듀얼 다마신 공정에도 동일하게 적용될 수 있음은 자명하다.
또한, 다마신 공정이 아니라 상기 비아 홀(721)과 트렌치(721)를 각각 별도의 공정으로 형성하고 이에 따라 상기 접속체(820)와 상부 배선(840)을 각각 별도의 공정에 의해 형성할 수도 있다. 예를 들면, 상기 연결 구조물(600)을 형성하는 공정과 동일하게 상기 접속체(820) 및 상부배선(840)을 별도의 싱글 다마신 공정에 의해 개별적으로 형성할 수도 있음은 자명하다.
상술한 바와 같은 고전압 소자의 제조방법에 의하면, 종래의 상부 배선 구조물(800)을 형성하기 위한 공정을 변경하지 않고 기판 구조물(500) 상에 싱글 다마신 공정에 의해 별도의 연결 구조물(600)을 더 형성함으로써 상부배선과 하부 배선 사이의 금속간 유전막의 두께를 증가시킬 수 있다. 이에 따라, 종래의 배선공정 조건을 수정하지 않고 고전압 소자의 항복전압특성과 누설전류 특성을 개선할 수 있다.
특히, 상기 접속 연결체를 형성하기 위한 개구를 별도의 공정에 의해 형성함으로써 상부 배선 구조물을 형성하기 위한 트렌치와 비아의 종횡비 증가 없이 상부 배선과 하부 배선 사이의 접속체 구조물을 연장할 수 있다. 따라서, 상부 배선과 하부 배선 사이에서 금속간 유전막의 두께가 증가한다 할지라도 보이드나 오버행과 같은 접속체 구조물의 공정불량을 충분히 방지할 수 있다.
고전압 소자를 구비하는 구동회로 칩 패키지
도 3은 본 발명의 일실시예에 따라 도 1에 도시된 고전압 소자를 구비하는 구동회로 칩 패키지를 나타내는 사시도이다.
본 실시예에서는 고전압 소자를 구비하는 액정표시장치용 구동회로(display drive IC, DDI) 칩 패키지를 개시한다. 그러나, 이는 예시적이며 본 발명에 의한 고전압 소자가 액정표시장치용 구동회로에 한정적으로 사용되는 것을 의미하는 것은 아니다. 예를 들면, 상기 고전압 소자는 플래시 메모리 소자를 구비하는 저장장치의 구동소자로 이용될 수도 있다.
또한, 본 실시예에 의한 구동회로 칩 패키지는 LCD 장치나 PDP 장치와 같이 대형 평판 디스플레이 장치를 구동하는 구동회로 칩 패키지를 개시하고 있다. 그러나, 스마트 폰이나 태블릿 피씨와 같이 휴대용 단말기(mobile terminal)의 소형 디스플레이 장치를 구동하는 구동회로 칩 패키지에도 동일하게 적용될 수 있음은 자명하다.
도 3을 참조하면, 본 발명의 일실시예에 의한 구동회로 칩 패키지(2000)는 디스플레이 장치를 구동 또는 제어하기 위한 구동 회로(driving IC)를 구비하는 구동회로 칩(1100), 상기 구동회로 칩(1100)이 실장되는 기판(1200), 제어부가 구비된 메인 보드 및 액정패널과 같은 디스플레이 유닛과 전기적으로 연결되는 금속배선(1300)을 포함한다. 선택적으로, 상기 구동회로 칩 패키지(2000)는 상기 구동회로 칩에서 방출되는 구동열을 외부로 방출하기 위한 방열패턴(1400)을 더 포함할 수 있다.
상기 구동회로 칩(1100)은 반도체 기판 상에 저전압에 의해 구동되는 다수의 저전압 트랜지스터 및 고전압에 의해 구동되는 다수의 고전압 트랜지스터가 고밀도로 집적되어 고밀도 집적회로를 구비한다. 상기 구동회로 칩(1100)은 상기 메인 보드로부터 전송된 제어신호 및 디스플레이 구동신호를 상기 디스플레이 유닛으로 인가하고 상기 디스플레이 유닛으로부터 전송된 영상신호를 상기 메인보드로 전송한다.
이때, 상기 구동회로 칩(1100)에 배치된 상기 고전압 소자는 도 1에 도시된 고전압 소자와 동일한 구조를 갖는다. 따라서, 상기 고전압 소자의 상부배선(840) 및 하부 배선(430) 사이에 배치된 금속간 유전막의 두께를 증가시켜 인가되는 고전압에 대응하는 충분히 큰 유전상수를 갖는다. 이에 따라, 인가되는 고전압에 의해 상기 구동회로 칩(1100)의 항복전류 특성 및 누설전류 특성이 열화되는 것을 방지할 수 있다. 또한, 고전압 소자의 하부 배선(430)과 상부 배선(840) 사이에 별도의 싱글 다마신 공정에 의해 연결 구조물(600)을 형성함으로써 종횡비의 증가 없이 접속체 구조물을 형성할 수 있다. 따라서, 층간 유전막의 두께 증가에 따라 접속체 구조물의 수직방향 길이가 증가한다 할지라도, 균일한 밀도를 갖는 접속체 구조물을 수득할 수 있다. 이에 따라, 상기 구동회로 칩 패키지(2000)의 전기적 특성에 대한 신뢰도를 높일 수 있다.
상기 구동회로 칩(1100)이 실장되는 기판(1200)은 소정의 두께를 갖는 베이스 필름을 포함한다. 예를 들면, 상기 베이스 필름은 20~100㎛의 두께를 갖는 절연필름으로서, 폴리이미드 수지, 폴리에스테르 수지로 구성될 수 있다.
상기 금속배선(1300)은 베이스 필름 상에 6~8㎛ 정도의 두께로 형성되는 배선패턴을 포함한다. 예를 들면, 상기 금속배선은 구리(Cu) 박막의 표면에 주석, 금, 니켈 또는 납을 도금하여 패터닝함으로써 형성할 수 있다. 상기 금속배선(1300)은 메인보드의 인쇄회로기판과 전기적으로 연결되는 제1 배선(1310) 및 액정패널에 전기적으로 연결되는 제2 배선(1320)을 포함한다. 제1 배선 및 제2 배선의 단부에는 각각 제1 및 제2 접속단(1312,1322)이 배치되어 메인보드 및 액정패널과 접속된다.
상기 금속배선(1300)의 중앙부에는 구동회로 칩(1100)이 배치되는 실장영역(A)이 형성된다. 상기 실장영역(A)은 금속패턴(130)의 중앙부에 형성되는 것이 바람직하며, 실장되는 구동회로 칩(1100)의 크기와 실질적으로 동일하거나 더 크게 제공된다.
상기 실장영역(A)에는 구동회로 칩(1100)의 리드가 부착되는 다수의 칩 접속단이 배치된다. 예를 들면, 다수의 제1 칩 접속단(1311)이 상기 제1 배선(1310)과 접속하도록 배치되고 다수의 제2 칩 접속단(1321)이 상기 제2 배선(1320)과 접속하도록 배치된다. 이때, 상기 제1 및 제2 칩 접속단(1311,1312)은 상기 구동회로 칩(1100)의 폭만큼 이격되어 배치된다.
따라서, 상기 실장영역(A)에서 상기 구동회로 칩(1100) 및 금속배선(1300)은 서로 전기적으로 연결된다. 이에 따라, 메인보드에서 생성된 제어신호는 상기 제1 접속단(1312)을 통하여 제1 배선(1310)으로 전송되고 제1 칩 접속단(1311)을 통하여 상기 구동회로 칩(1100)으로 전송된다. 상기 제어신호에 따라 구동회로 칩(1100)에서 생성된 구동신호는 제2 칩 접속단(1321)으로부터 제2 배선(1320)으로 전송되고 제2 접속단(1322)을 통하여 상기 액정패널로 전송된다.
상기 방열패턴(1400)은 상기 금속배선(1300)을 제외한 기판(1200)의 전 영역에 분포되어 상기 금속배선(1300) 및 구동회로 칩(1100)으로부터 발생된 구동열을 외부로 방출한다.
선택적으로, 외부 충격이나 부식으로부터 상기 금속배선(1300)이나 방열패턴(1400)을 보호하기 위한 절연성 보호막(미도시)이 더 배치될 수 있다.
상기 구동회로 칩(1100)은 제1 및 제2 칩 접속단(1311, 1321)에 플립 칩(filp chip) 본딩 방식으로 실장되어 상기 금속배선(1300)과 전기적으로 연결된다.
상술한 바와 같은 구동회로 칩 패키지(2000)는 다양한 접속방식으로 액정패널과 결합되어 디스플레이 구동회로 모듈을 구성한다.
예를 들면, 액정패널의 게이트 라인을 구동하기 위한 다수의 게이트 구동회로 칩 패키지가 액정패널의 제1 라인을 따라 배치되고 및 액정패널의 데이터 라인을 구동하기 위한 다수의 데이터 구동회로 칩 패키지가 액정패널의 제2 라인을 따라 배치된다. 상기 게이트 구동회로 칩 패키지 및 데이터 구동회로 칩 패키지들은 액정패널 상에 배치된 접속패드와 각각 이방성 도전필름(anisotropic conductive film, ACF)을 이용하여 부착된다.
상기 데이터 구동 칩 패키지 및 게이트 구동 칩 패키지는 메인 보드와 연결되어 액정패널을 구비하는 디스플레이 장치의 제어신호에 따라 상기 액정패널을 구동하기 위한 구동신호를 액정패널로 인가하고 액정패널의 영상신호를 메인보드로 전송한다.
이때, 상기 액정패널을 구동하기 위한 고전압이 상기 구동 칩 패키지로 인가되거나 액정패널로부터 고전압 신호를 전송받는 경우에도 고전압 소자의 금속간 유전막의 유전상수가 충분히 크기 때문에 고전압 소자의 항복전압이 떨어지거나 누설전류가 발생하는 것을 방지할 수 있다. 이에 따라, 상기 디스플레이 장치의 전기적 신뢰성과 안정성을 높일 수 있다.
상술한 바와 같은 본 발명의 다양한 실시예들에 의하면, 고전압 소자의 하부 배선과 상부 배선 사이에 층간 절연막 패턴뿐만 아니라 보충 절연막 패턴도 개재되어 상부 배선과 하부 배선 사이의 금속간 유전막의 두께를 증가시킬 수 있다. 이에 따라, 상부 배선과 하부 배선 사이에 고전압이 인가된다 할지라도 누설전류를 방지하고 요구되는 항복전압 특성을 얻을 수 있다.
특히, 상부 배선 구조물을 형성하기 위한 종래의 공정을 변경하지 않고 기판 구조물 상에 싱글 다마신 공정에 의해 별도의 연결 구조물을 더 형성함으로써 상부배선과 하부 배선 사이의 금속간 유전막의 두께를 증가시킬 수 있다. 이에 따라, 종래의 배선공정 조건을 수정하지 않고 고전압 소자의 항복전압특성과 누설전류 특성을 개선할 수 있다.
또한, 상기 접속 연결체를 형성하기 위한 개구를 별도의 공정에 의해 형성함으로써 상부 배선 구조물을 형성하기 위한 트렌치와 비아의 종횡비 증가 없이 상부 배선과 하부 배선 사이의 접속체 구조물을 연장할 수 있다. 따라서, 상부 배선과 하부 배선 사이에서 금속간 유전막의 두께가 증가한다 할지라도 보이드나 오버행과 같은 접속체 구조물의 공정불량을 충분히 방지할 수 있다.
본 발명은 고전압 소자의 배선 구조물에 적용될 수 있다. 그러나, 반도체 소자뿐만 아니라 집적도가 높고 미세 회로를 구비하는 다양한 전자 소자에도 응용될 수 있다. 예를 들면, MEM(Micro Electro Mechanical) 소자, 광전(photoelectronic)소자, 디스플레이 소자와 같이 미세 전자회로를 구비하는 장치에서 널리 활용될 수 있다. 특히, 고속 특성이 요구되는 CPU(central process unit), DSP(digital signal processor), CPU와 DSP의 조합, 로직소자, SRAM(static random access memory), ASIC(application specific integrated circuit) 등에 유용하게 활용될 수 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 하부에 배치된 고전압 트랜지스터 구조물 및 상기 고전압 트랜지스터 구조물과 연결되는 하부 배선을 구비하는 기판 구조물;
    상기 기판 구조물 상에 배치되는 보충 절연막 패턴 및 상기 보충 절연막 패턴을 관통하여 상기 하부 배선과 접속하는 접속 연결체(interconnecting linker)를 구비하는 연결 구조물(linker structure);
    상기 연결 구조물 상에 배치되는 층간 절연막 패턴; 및
    상기 층간 절연막 패턴을 관통하여 상기 접속 연결체와 접속하는 상부 배선 구조물을 포함하는 것을 특징으로 하는 고전압 소자.
  2. 제1항에 있어서, 상기 보충 절연막 패턴은 상기 하부 배선을 노출하는 개구를 구비하는 산화막 패턴을 포함하고, 상기 매개 접속체는 상기 개구를 매립하는 도전성 금속패턴을 포함하는 것을 특징으로 하는 고전압 소자.
  3. 제2항에 있어서, 상기 매개 접속체는 구리를 구비하는 싱글 다마신 구조물을 포함하는 것을 특징으로 하는 고전압 소자.
  4. 제1항에 있어서, 상기 층간 절연막 패턴은 상기 보충 절연막 패턴 상에 배치되고 상기 접속 연결체를 노출하는 비아 홀을 구비하는 제1 절연막 패턴 및 상기 제1 절연막 패턴 상에 배치되고 상기 비아 홀과 연통되고 라인 형상으로 연장하는 트렌치를 구비하는 제2 절연막 패턴을 포함하고,
    상기 상부 배선 구조물은 상기 비아 홀을 매립하고 상기 접속 연결체와 접속되는 접속체 및 상기 트렌치를 매립하고 상기 접속체와 연결되어 라인 형상으로 연장하는 상부배선을 포함하는 것을 특징으로 하는 고전압 소자.
  5. 제4항에 있어서, 상기 접속체와 상기 상부배선은 일체로 배치되는 듀얼 다마신 구조물을 포함하는 것을 특징으로 하는 고전압 소자.
  6. 제5항에 있어서, 상기 층간 절연막 패턴은 산화막 패턴을 포함하고 상기 접속체와 상부배선은 구리를 포함하는 것을 특징으로 하는 고전압 소자.
  7. 하부에 배치된 고전압 트랜지스터 구조물 및 상기 고전압 트랜지스터 구조물과 연결되는 하부 배선을 구비하는 기판 구조물을 형성하는 단계;
    상기 기판 구조물 상에 배치되는 보충 절연막 패턴 및 상기 보충 절연막 패턴을 관통하여 상기 하부 배선과 접속하는 접속 연결체(interconnecting linker)를 구비하는 연결 구조물(linker structure)을 형성하는 단계;
    상기 연결 구조물 상에 층간 절연막 패턴을 형성하는 단계; 및
    상기 층간 절연막 패턴을 관통하여 상기 접속 연결체와 접속하는 상부 배선 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  8. 제7항에 있어서, 상기 연결 구조물을 형성하는 단계는,
    상기 기판 구조물의 상면을 덮는 보충 절연막을 형성하는 단계;
    상기 보충 절연막을 부분적으로 제거하여 상기 하부 배선을 노출하는 개구를 구비하는 상기 보충 절연막 패턴을 형성하는 단계;
    상기 보충 절연막 패턴의 상면에 상기 개구를 매립하기에 충분한 두께를 갖는 제1 도전막을 형성하는 단계; 및
    상기 개구의 내부에만 상기 제1 도전막이 잔류하도록 상기 제1 도전막을 평탄화시켜 상기 접속 연결체를 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  9. 제7항에 있어서, 상기 층간 절연막 패턴을 형성하는 단계는,
    상기 연결 구조물 상에 제1 및 제2 절연막을 차례대로 적층하는 단계;
    제1 식각 공정에 의해 상기 제1 및 제2 절연막을 부분적으로 제거하여 상기 접속 연결체를 노출하는 예비 비아 홀을 구비하는 제1 절연막 패턴 및 예비 제2 절연막 패턴을 형성하는 단계; 및
    제2 식각 공정에 의해 상기 예비 제2 절연막 패턴을 부분적으로 제거하여 상기 예비 비아 홀의 폭을 연장하는 트렌치를 구비하는 제2 절연막 패턴을 형성하고 상기 제1 절연막 패턴으로 한정된 예비 비아 홀을 비아 홀로 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
  10. 제9항에 있어서, 상기 상부배선 구조물을 형성하는 단계는,
    상기 비아 홀 및 상기 트렌치의 형상 프로파일을 따라 상기 층간 절연막 패턴 상에 상부 장벽층을 형성하는 단계;
    상기 상부 장벽층 상에 상기 비아 홀 및 상기 트렌치를 매립하기에 충분한 두께까지 제2 도전막을 형성하는 단계; 및
    상기 비아 홀 및 상기 트렌치의 내부에만 상기 제2 도전막이 잔류하도록 상기 제2 도전막을 평탄화시켜 상기 비아 홀을 매립하는 접속체 및 상기 트렌치를 매립하는 상부배선을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 소자의 제조방법.
KR1020130146283A 2013-11-23 2013-11-28 고전압 소자 및 이의 제조방법 Withdrawn KR20150061924A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130146283A KR20150061924A (ko) 2013-11-28 2013-11-28 고전압 소자 및 이의 제조방법
US14/511,162 US20150145055A1 (en) 2013-11-23 2014-10-09 High voltage devices and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130146283A KR20150061924A (ko) 2013-11-28 2013-11-28 고전압 소자 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20150061924A true KR20150061924A (ko) 2015-06-05

Family

ID=53181927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130146283A Withdrawn KR20150061924A (ko) 2013-11-23 2013-11-28 고전압 소자 및 이의 제조방법

Country Status (2)

Country Link
US (1) US20150145055A1 (ko)
KR (1) KR20150061924A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102521222B1 (ko) * 2017-11-15 2023-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11101175B2 (en) * 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US20230352400A1 (en) * 2022-04-28 2023-11-02 Samsung Electronics Co., Ltd. Integrated circuit devices including via structures having a narrow upper portion, and related fabrication methods

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118177A (ja) * 2000-10-11 2002-04-19 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20150145055A1 (en) 2015-05-28

Similar Documents

Publication Publication Date Title
US11398405B2 (en) Method and apparatus for back end of line semiconductor device processing
US10170420B2 (en) Patterning approach for improved via landing profile
US10475703B2 (en) Structure and formation method of damascene structure
US11088020B2 (en) Structure and formation method of interconnection structure of semiconductor device
US7919835B2 (en) Semiconductor device and method for manufacturing the same
US9287345B2 (en) Semiconductor structure with thin film resistor and terminal bond pad
US9559002B2 (en) Methods of fabricating semiconductor devices with blocking layer patterns
CN100353542C (zh) 集成电路与其形成方法与电子组件
TWI727516B (zh) 半導體裝置及其形成方法
CN109285825B (zh) 芯片堆叠结构及管芯堆叠结构的制造方法
JP2004527909A (ja) 誘電体バリアフィルムを用いたダマシンプロセス
US9595465B2 (en) Vias and methods of formation thereof
US20140131872A1 (en) Copper etching integration scheme
TWI793522B (zh) 半導體裝置及其形成方法
KR20150061924A (ko) 고전압 소자 및 이의 제조방법
US11315904B2 (en) Semiconductor assembly and method of manufacturing the same
US20090057907A1 (en) Interconnection structure
CN107393903A (zh) 多层金属焊盘
US7452804B2 (en) Single damascene with disposable stencil and method therefore
KR100871551B1 (ko) 반도체 소자 및 그 제조방법
US6599823B1 (en) Method for improving package bonding between multi-level interconnection lines and low K inter-metal dielectric
KR20020071349A (ko) 배선층의 박리를 방지할 수 있는 콘택 플러그를 구비한반도체 장치 및 그의 제조 방법
US8030778B2 (en) Integrated circuit structure and manufacturing method thereof

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20131128

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid