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TW594977B - Semiconductor integrated circuit device - Google Patents

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TW594977B
TW594977B TW089101516A TW89101516A TW594977B TW 594977 B TW594977 B TW 594977B TW 089101516 A TW089101516 A TW 089101516A TW 89101516 A TW89101516 A TW 89101516A TW 594977 B TW594977 B TW 594977B
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TW
Taiwan
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line
electrode
capacitor
memory
sub
Prior art date
Application number
TW089101516A
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English (en)
Inventor
Nobutaka Itoh
Shuichi Miyaoka
Yuji Yokoyama
Michiaki Nakayama
Hideki Sakakibara
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Description

經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（1 ) 【技術領域】 本發明是有關半導體積體電路裝置，主要是有關可以 有效地利用於搭載動態型R A Μ (隨機存取記憶體）及進 行該記憶體控制的邏輯電路之大規模積體電路的技術。 【背景技術】 根據本發明完成，後的調查，有關本發明之電源雜訊減 低技術方面，例如有記載於日本特開平1 〇 - 7 4 9 0 8 號公報，日本特開平3 - 2 8 0 2 9 8號公報，日本特開 平2 - 1 7 7 0 8 2號公報者。上述公報中所記載之發明 皆是有關感測放大器（用以感測來自動態型記憶格的微小 讀出信號）在放大動作時所產生之電源雜訊的減低技術。 其中，日本特開平1 〇 - 7 4 9 0 8號公報中所記載之發 明是將電容器（以和記憶格的記憶電容器同一過程形成） 配置於感測放大器的電源間者。但該公報中並沒有記載任 何有關在主放大器（用以放大上述感測放大器的感測輸出 )產生電源雜訊等方面。 相對的，爲了達成大記憶容量化，本發明者是針對使 用動態型記憶格來作爲記憶部，而使讀出動作形成高速動 作化等方面加以檢討，亦即，該手段是設置使用靜態型記 憶格的緩衝記憶體，而由上述記憶部來對上述緩衝記憶體 一次讀出多位元的資料，並經由該緩衝記憶體來進行與外 部間的資料輸出入。換言之，藉由上述緩衝記憶體（作爲 快取記憶體）的動作來使能夠由半導體裝置的外部觀察時 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — ^1 — I I I I I I 11111111 I . (請先閱讀背面之注意事項再填寫本頁) -4- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（2 ) 達成記憶體動作的高速化。 如上述，爲了從動態型記憶格讀出多位元的資料，而 必須對應於各位元來設置多數的主放大器。該主放大器爲 用以放大上述感測放大器的放大信號者，與感測放大器相 較下，所被輸入的輸入信號的振幅較大。又，由於需要進 行高速動作，因此與上述感測放大器相較下必須要有較大 的電流。換言之，就上述感測放大器而言，爲了能夠安定 地感測到對應於資訊電荷（儲存於微小的記憶電容器中） 的有無而讀出於位元線的微小信號，必須要強加動作電流 〇 亦即，讀出於位元線的信號爲動作電壓的中心電壓附 近的微小電壓，若將該中心電壓附近的微小電壓輸入至 C Μ〇S閂鎖構成的感測放大器中，則N通道型與P通道 型的兩放大Μ〇S F Ε Τ會一起形成〇Ν狀態。因此，若 增大感測動作用的電流，則會經由上述Ο Ν狀態的兩放大 MOSFET而產生較大的貫通電流。又，由於在 C Μ 0 S閂鎖電路中進行所謂輸出信號恢復正輸入之放大 動作，因此上述讀出信號電壓會受到上述貫通電流的影響 而變動，而產生錯誤動作的可能性高。 因此，如上述公報所述，爲了達成感測放大器的動作 高速化，而設定成較大的動作電流（在此會因本身的放大 動作而導致會有產生雜訊的問題），然後藉電容器來予以 吸收之手段，必須在多數感測器（以一對一對方式來對應 於字元線方向的記憶格列而設置）中，分別設置雜訊減低 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) i 11111 訂1111111- · -5- 經濟部智慧財產局員工消費合作社印製 594977 A7 ___—__B7 五、發明說明（3 ) 用的電容器，然而從活用可形成高集成化的動態型記憶格 的特徵之觀點來看並非屬於上策。亦即，屬於優先使感測 放大器的動作安定化，然後單純地施加感測放大器的動作 電流之簡單構成。 上述主放大器爲放大上述感測放大器的放大信號者， 與感測放大器相較下，由於所被輸入的輸入信號的振幅較 大’因此可藉由流動較大的電流來進行安定且高速的放大 動作。但若爲了在與外部之間執行高速的資料輸出入，而 於一次讀出多位元的記憶格，則與泛用的動態型r A Μ相 較下’主放大器的數量龐大，且會因主放大器動作時的電 源線雜訊而導致在位址選擇電路等的周邊電路或構成緩衝 記憶體的邏輯電路中產生錯誤動作。 因此，本發明之目的在於提供一種內藏可實現高集成 化，高速動作及動作安定化的動態型RAM之半導體積體 電路裝置。本發明除了上述以外，其他目的及其新穎的特 徵’由本案說明書的內容及圖面可明確得知。 【發明慨要】 本案所揭示之發明中代表者的槪要簡單說明如下。 亦即，本發明之半導體積體電路裝置是具備： 包含供以放大微小電壓（根據自上述位元線所讀出的 記憶電容器的資訊電荷）的感測放大器之放大 Μ〇S F E T及供以選擇上述位元線的列開關 Μ〇S F Ε Τ之記憶體陣列，及包含供以讀出經由上述列 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------Fill I — — * — — — — — — — — I — — In I — J — — — — — — — — — — — — — — . (請先閱讀背面之注意事項再填寫本頁) 6- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（4 ) 開關而選擇出的記憶格的記憶資訊的主放大器之讀寫部， 及在與讀寫部之間進行資料的輸出入動作之邏輯電路部； 其特徵爲： 使分別具有第1電極及第2電極的兩個電容器形成直 列形態，而鄰接配置於上述讀寫部，且於上述讀寫部的動 作電壓間連接上述兩個電容器的直列電路，上述第1電極 是由上述屏極（與上述記憶電容器同一構造）所構成，上 述第2電極是由上述記憶電容器的複數個儲存節點共同化 而形成。 【實施發明之最佳形態】 以下，根據圖面來詳細說明本發明的實施形態。 圖1是表示搭載本發明之動態型RAM的半導體積體 電路裝置之一實施例的槪略佈局圖。同圖中，在構成本發 明所適用之動態型R A Μ的各電路區塊中，是以能夠了解 其主要部份之方式來表示之，藉由公知的半導體積體電路 的製造技術來形成於單結晶矽之類的1個半導體基板上。 就此實施例而言，雖無特別加以限制，在此藉由動態 型記憶格而構成記憶部是對晶片的長度（圖1的縱方向） 上下二分割。又，上下二分割的記憶部會被各分割成4個 記憶陣列部。又，上述4個記憶格陣列部會分別以延伸於 縱中央部的周邊電路部爲中心而分割於左右。又，上述縱 中央部的周邊電路部並無特別加以限制，在此設有供以進 行字元線的選擇動作等之X系位址選擇電路。又，以上述 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------J--- -----^---訂---------線 — _ (請先閱讀背面之注意事項再填寫本頁) 594977 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（5 ) 縱中央部的周邊電路部爲中心而二分割於左右的記憶體陣 列部會分別被二分割於上下。又，上述被二分割於上下的 記憶體陣列部會以圖示之Μ A雜訊用C (電容器）爲中心 而再二分割於上下。亦即，1個記憶體陣列部是在上下分 割成4等份。 此外，在上述4個記憶體陣列部的晶片中央側設有周 邊電路。又，靠近上述晶片中央的周邊電路設有主要供以 進行位元線的選擇動作的Y系位址選擇電路。又，上述4 個記憶體陣列部的晶片中央側設有作爲緩衝記憶體的靜態 型RAM(SRAM巨集）。亦即，在半導體晶片的上下 設有分別對應於被4分割（合計8個）的記憶體陣列部之 靜態型R A Μ (合計8個）。並且還設有鄰接於靜態型 R A Μ，而供以進行與上述記憶體陣列部之間的資料輸出 入控制之邏輯電路。 另外，在半導體晶片的短邊方向的中央部設有供以進 行與構成第1埠的外部端子之間的資料輸出入之第1輸出 入電路。雖無特別加以限制，但在此於晶片的中央部設有 靜態型R A M ( R A Μ巨集）。該靜態型R A Μ會進行來 自外部端子（構成第2埠）之資料的輸出入。該構成第2 埠的外部端子與構成第1埠的外部端子有所不同。又’上 述靜態型R A Μ可經由上述內部的邏輯電路等來進行 S R A Μ巨集（作爲上述緩衝記憶體）間的資料存取。雖 無特別加以限制，在此上述第1及第1埠是以1 6位元的 單位來進行資料的輸出入。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^---- L----V---訂---------線 I ----Γ---^ I (請先閱讀背面之注意事項再填寫本頁) -8 - 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（6 ) 圖2是表示擴大圖1之記憶體陣列的一部分之佈局圖 。亦即，在圖1之記憶體陣列部中，將虛線所示之一部份 的陣列擴大後顯示於圖2中。在此實施例中設有挾持副陣 列（記憶格陣列）S A R Y的上下感測放大器領域S A， 及形成於左右的副字元驅動器領域S W D。動態型記憶格 爲矩陣配置的記憶格陣列是根據上述感測放大器領域S A 及副字元驅動器領域S W D而分割構成。 此外，上述感測放大器領域S A與副字元驅動器領域 S W D的交叉部是形成交叉領域（cross area )。又，設置 於上述感測放大器領域S A的感測放大器是根據共感測方 式來構成，除了配置於上述陣列的上下兩端之感測放大器 S A以外，以感測放大器S A爲中心在左右（上下）設有 相補位元線，並且選擇性地連接於左右任一記億格陣的相 補位元線。 另外，擴大圖所示之1個的副陣列S A R Y雖無特別 加以限制，但在此副字元線爲2 5 6條，及與形成垂直的 相補位元線（或資料線）爲2 5 6對。在上述1個陣列中 ，正規的副陣列S A R Y是在位元線方向上設置8個。並 且，在字元線方向上設有5個副陣列S A R Y。又，於靠 近位元線方向的中央設有1個冗長副陣列。該冗長副陣列 爲了能夠獨立選擇，而設有專用的感測放大器。 再者，1個副陣列是具有2 5 6 X 2 5 6的記憶容量 ，且該副陣列是在1個陣列中設置5 X 8 = 4 0個。上述 記憶體陣列部全體具有8個陣列。因此，1個記憶體陣列 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線！ -9- 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（7 ) 部具有2 5 6 X 2 5 6 X40 X8*40M位元的記憶容 量。由於在上述1個半導體積體電路裝置中設有8個記憶 體陣列部，因此全體具有1 6 Ο Μ位元的記憶容量。 就此實施例而言，爲了減少主字元線的數量，換言之 ，爲了減緩主字元線的配線間距，而對1條主字元線，使 4條的副字元線配置於相補位元線方向上。又，爲了從該 4條的副字元線中選擇1條的副字元線，而配置副字元選 擇驅動器S W D。又，該副字元選擇驅動器S W D會形成 由延長於上述副字元驅動器的配列方向的4條副字元選擇 線中所選擇出的1條的選擇信號。 在上述陣列中1條的主字元線與5個副陣列的1條的 副字元線將被選擇。可藉由後述之列選擇動作來經由延長 於縱方向的主輸出入線，將全體3 6位元的資料輸出入於 副字元驅動器S W D上。 因應於此，全體3 6個主放大器ΜΑ與寫入放大器 W Α將會被設置於上述陣列的下側。同圖中，上述主放大 器MA與寫入放大器WA及其控制電路RWC會被分成2 段而配置。 又，上述形成2段的主放大器MA與寫入放大器WA 及其控制電路R W C的下側會經由Μ A雜訊對策用電容來 設置2段的主放大器MA與寫入放大器WA及其控制電路 RWC。這些主放大器MA與寫入放大器WA及其控制電 路R W C會對應於設置於下側的相同陣列（圖中未示）。 亦即，以上述Μ A雜訊對策用電容爲中心而二分割於上下 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------^---- L----.---訂---------線！ (請先閱讀背面之注意事項再填寫本頁) -10- 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（8 ) 的陣列與分別對應之主放大器Μ A與寫入放大器W A及其 控制電路R W C是於鏡反轉的形態下形成對稱。這可由圖 1之全體的佈局圖來容易理解。 如圖1所示，記憶體陣列部是在上下左右被分割成4 個記憶體陣列，可由左右兩側的2個記憶體陣列來分別進 行各7 2位元單位的記憶存取。因此，全體可進行2 8 8 位元單位的記憶體存取。而這些2 8 8位元的資料會在 S R A Μ巨集間傳送一半（1 4 4位元）的資料。亦即， 主放大器ΜΑ與寫入放大器WA及其控制電路RWC是以 對應於上述上下左右被四分割的記憶體陣列中被分割於左 右的2個記憶體陣列者（7 2 + 7 2 )爲1組，而於 S R A Μ巨集間對應於上下的記憶體陣列來分成2次各傳 送1 1 4位元。 如此一來，在動態型R A Μ側中進行2 8 8位元的讀 出動作時，必須使2 8 8個的主放大器Μ Α同時動作。因 此會因爲其輸出信號振幅較大，而導致於使用放大電路（ 與感測放大器S A相同的C Μ〇S閂鎖電路所構成）時， 會在電源線中形成較大的電流，而產生不可忽視的較大雜 訊。 上述雜訊對策用電容是設置於主放大器Μ Α的電源供 給線，使進行放大動作時產生於電源供給線（V D D， V S S )的雜訊減低。藉此而能夠高速進行上述多位元的 資料讀出。此外，在寫入動作時，是藉由寫入放大器來對 上述2 8 8個的記憶格一起進行寫入動作，並對連接有記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) ----i---訂---------線— · -11 - 594977 A7 __________ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（9 ) 憶格的位元線及其輸出入線的寄生電容進行充電，或使不 進行充電的電流流動。上述雜訊對策用電容在寫入動作時 同樣有助於減低電源供給線V D D，V S S的雜訊。 在圖1中，上述雜訊對策用電容也配置於DRAM的 控制電路（位址選擇電路）與S R A Μ巨集之間（作爲控 制雜訊用C )。同樣的也配置於輸出入電路與上述R A Μ 巨集之間（作爲I/O雜訊用）。又，各電容c是採用與 上述MA雜訊用C的構造相同之電容器。藉此，在擴大半 導體積體電路裝置而分成DRAM部與S RAM巨集部及 輸出入電路部時，可藉由在各電路的境界配置上述雜訊對 策用C來減低彼此之電源供給線所產生的雜訊，而使能夠 寄與電路之安定化動作。 圖3是表示本發明之動態型R A Μ的副陣列及其周邊 電路之一實施例的槪略佈局圖。該圖是表示圖2所示之記 憶體陣列中的4個副陣列S B A R Υ。圖3中形成有副陣 列S B A R Y的領域爲斜線部份，用以區別設置於其周邊 的副字元驅動器領域，感測放大器領域及交叉領域。 又，副陣列S B A R Y雖無特別加以限制，但在此是 被分成下述4種類。亦即，若以字元線的延長方向來作爲 水平方向，則配置於右下的第1副陣列S B A R Y中，副 字元線S W L爲配置2 5 6條，相補位元線是由2 5 6對 所構成。因此，對應於上述2 5 6條副字元線S W L的 2 5 6個副字元驅動器S W D會以各1 2 8個來分割配置 於副陣列的左右。又，對應於上述2 5 6對的相補位元線 (請先閱讀背面之注咅？事項再填寫本頁) ;% 訂---------線！ -ϋ I i_i H ϋ H ϋ H ϋ - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 經濟部智慧財產局員工消費合作社印製 594977 A7 ___Β7_____ 五、發明說明（10 ) B L而設置的2 5 6個感測放大器S Α是以共感測方式來 交互配置，在副陣列的上下各分割配置1 2 8個。 此外，右上配置的第2副陣列S B A R Y並無特別力口 以限制，在此是除了 2 5 6條正規的副字元線S W L以外 ，另加8條的預備（冗長）字元線。因此，對應於上述 2 5 6 + 8條副字元線S W L的2 6 4個副字元驅動器 S W D是以各1 3 2個來分割配置於副陣列的左右。同樣 的，感測放大器也是以各1 2 8個來配置於上下。亦即， 形成於副陣列S B A R Y (配置於上述右側的上下）的 2 5 6對中之1 2 8對的相補位元線是經由共用開關 Μ〇S F E T來共同連接於所挾持的感測放大器S A。 另外，左下配置的第3副陣列S B A R Y與右鄰接的 副陣列S B A R Y相同，副字元線S W L是由2 5 6條所 構成。又，與上述同樣的分割配置有1 2 8個副字元驅動 器。又，配置於下側左右的2 5 6條副陣列S B A R Y中 之1 2 8條的副字元線S W L是共同連接於所挾持的領域 之1 2 8個的副字元驅動器S W D。又，如上述，左下配 置的副陣列S B A R Y，除了 2 5 6條正規的相補位元線 B L以外，另加4對的預備（冗長）位元線4 R E D。因 此，對應於上述2 6 0對的相補位元線B L之2 6 0個的 感測放大器S A是以各1 3 0個來分割分配於副陣列的上 下。 再者，左上配置的第4副陣列S BARY與右鄰接的 副陣列S B A R Y相同，除了 2 5 6條正規的副字線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 4 ----· I--訂---------*^1 . -13- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（11 ) S W L以外，另加8條的預備位元線，又，與下鄰接的副 陣列相同，除了 2 5 6對正規的相補位元線以外，另加4 對的預備位元線，因此副字元驅動器S W D是以各1 3 2 個來分割配置於左右，感測放大器S A是以各1 3 0個來 分割配置於上下。 如此一來會在各副陣列S B A R Y中設有預備副字元 線與預備相補位元線，而是能夠分別執行救濟，但即使使 用預備副字元線與預備相補位元線也無法執行救濟時，可 藉由上述冗長副陣列來執行救濟，或正規的副陣列亦可僅 爲正規的副字元線與相補位元線，取代設置於冗長副陣列 的預備副字元線與預備相補位元線執行救濟。 又，主字元線M W L是延長於水平方向，列選擇線 Y S是延長於縱方向。又，與上述主字元線M W L平行設 有副字元線S W L，及與上述列選擇線Y S平行設有相補 位兀線BL (圖中未示）。 又，針對上述4個副陣列，8條的副字元選擇線 F X Ο Β〜F X 7 Β與主字元線M W L同樣的，是以能夠 貫通4組（8個）的副陣列之方式而延長。並且，使4條 的副字元選擇線F X 〇 Β〜F X 3 Β及4條的副字元選擇 線F X 4 Β〜F X 7 Β延長於上下的副陣列上。之所以要 對2個副陣列分配1組的副字元選擇線F X 〇 Β〜 F X 7 Β，且使其延長於副陣列上，其理由是爲了謀求記 憶晶片尺寸的小型化。 亦即’對各副陣列分配上述8條的副字元選擇線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------：-------.---訂---------線！ (請先閱讀背面之注意事項再填寫本頁) -I IJ ϋ ϋ ϋ ϋ ϋ ϋ ϋ I ^ I ϋ H ϋ I _ 14- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（12 ) F X 〇 B〜F X 7 B，且予以形成於感測放大器上的配線 通道時，如圖1之記憶體陣列所示，必須在短邊方向的 3 2個感測放大器中形成8 X 3 2 = 2 5 6條份量的配線 通道。相對的，在本實施例中’由於配線本身是對上下2 個副陣列共同分配上述8條的副字元選擇線F X 〇 B〜 F X 7 B，且以使能夠與主字元線相互平行混在於副陣列 上之方式來進行配置，因此可以不須另設配線專用領域。 此外，在副陣列上對8條的副陣列線設置1條的主字 元線，而爲了選出該8條中的1條副字元線，必須要有副 字元選擇線。又，由於配合記憶格的間距而形成的8條副 字元線S W L是各分配1條的主字元線M W L，因此主字 元線M W L的配線間距會趨於緩和。藉此，利用與主字元 線M W L相同的配線層來將上述副字元選擇線形成於主字 元線間時，會比較容易取捨配線的間距。 另外，本實施例之副字元驅動器S W D是採用利用經 由上述副字元選擇線F X Ο Β等所供給的信號與使反轉的 選擇信號來選擇1條的副字元線S W L之構成。又，副字 元驅動器S W D是採用能夠同時選擇配置於左右的副陣列 的副字元線S W L之構成。 再者，若將與上述主字元線MWL平行延長者作爲第 1副字元選擇線F X Ο Β，則會經由設置於左上部接收來 自上述副字元選擇線F X 〇 Β的選擇信號之副字元選擇線 驅動電路F X D來設置第2副字元選擇線F X 0 (用以供 應選擇信號給配列於上下的6 4個副字元驅動器）。又， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------^-------..---訂---------線！ (請先閱讀背面之注意事項再填寫本頁) -15- 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（l3) 上述第1副字元選擇線F X 〇 B是與上述主字元線M W L 及副字元線S W L平行延長’而上述弟2副字兀選擇線疋 與呈垂直的列選擇線Y S及相補位元線B L平行而延長於 副字元驅動器領域上。又，與上述8條的第1副字元選擇 線F X 〇 Β〜F X 7 Β同樣的’上述第2副字元選擇線 FXO〜FX7也是分割成偶數FX〇，2，4，6與奇 數FX1，3，5，7，而來分配於副字元驅動器SWD (設置於副陣列S B A R Y的左右）。 又，上述副字元選擇線驅動電路F X D ’如同圖中之 所示，在1個交叉區域的上下各分配2個。亦即，如上 述在左上部的交叉區域中，配置於下側的副字元選擇線驅 動電路是對應於上述第1副字元選擇線F X Ο B，又，設 置於左中間部的交叉區域的2個副字元選擇線驅動電路 F X D是對應於第1副字元選擇線F X 2 B及F X 4 B ’ 又，配置於左下部的交叉區域的上側的副字元選擇線驅動 電路F X D是對應於第1副字元選擇線F X 6 B。 又，在中央上部的交叉區域中，配置於下側的副字元 選擇線驅動電路F X D是對應於上述第1副字元選擇線 F X 1 B，又，設置於中央中間部的交叉區域的2個字元 選擇線驅動電路F X D是對應於第1副字元選擇線 FX3B與FX5B，又，配置於中央下部的交叉區域的 副字元選擇線驅動電路F X D是對應於上述第1副字元選 擇線F X 7 B。又，在右上部的交叉區域中，配置於下側 的副字元選擇線驅動電路F X D是對應於上述第1副字元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------：—- l· —.—訂---------線丨- (請先閱讀背面之注意事項再填寫本頁) ^ I IJ ^ I -I n I ! ϋ 1 ϋ 1.1 ϋ ϋ H ϋ . -16- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（14 ) 選擇線F X Ο B，又，設置於右中間部的交叉區域的2個 字元選擇線驅動電路F X D是對應於第1副字元選擇線 FX2B與FX4B，又，配置於右下部的交叉區域的上 側的副字元選擇線驅動電路F X D是對應於上述第1副字 元選擇線F X 6 B。又’因爲設置於記憶體陣列的端部之 副字元驅動器的右側不存在副陣列，所以僅驅動左側的副 字元線S W L。 就該實施例而言，由於將副字元選擇線F X B配置於 副陣列上的主字元線M W L的間距間隙內的構成中不須另 設特別的配線通道，因此即使在1個副陣列中配置8條的 副字元選擇線，記憶體晶片也不會變大。但，爲了形成上 述之類的副字元選擇線驅動電路F X D，而會增大交叉區 域的面積，因而妨礙高集成化。亦即，在上述交叉區域中 ，因爲形成有對應於主輸出入線Μ I 0與局部輸出入線 L I〇而設置的開關電路I〇S W，及驅動感測放大器的 電源Μ〇S F Ε Τ，及驅動共用開關Μ〇S F Ε Τ的驅動 電路，及驅動預充電Μ 0 S F Ε Τ的驅動電路等之周邊電 路，所以面積不夠寬裕。因此，就圖3之實施例而言，是 在上/下的2個副陣列共用副字元選擇線驅動電路F X D 而來增加面積。 此外，在上述交叉區域中，配置於對應偶數的第2副 字元選擇線F X 〇〜F X 6的延長方向Α者中雖無特別力口 以限制，但在此設有對感測放大器供給動作電壓V D D的 N通道型電源Μ〇S F Ε T Q 1 5 ，及對感測放大器供給 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------^---· l·---：---訂---------線！ (請先閱讀背面之注意事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 594977 A7 B7_ 五、發明說明（15 ) 電路的接地電位V s S的N通道型電源 MQSFETQ14。 另外，在上述交叉區域中，配置於對應奇數的第2副 字元選擇線F X 1〜F X 7的延長方向B者中設有使位元 線的預充電及補償用Μ〇S F E T形成〇F F狀態的反相 電路，及對感測放大器供給電路的接地電位V S S的Ν通 道型電源MO S F ΕΤ。該Ν通道型電源M〇S F ΕΤ是 由感測放大器列的兩側供應接地電位給構成感測放大器的 Ν通道型M〇S F Ε Τ之放大M〇S F Ε Τ的共用源極線 (C S Ν )者。亦即，藉由設置於上述Α側的交叉區域之 N通道型電源MO S F Ε T與設置於上述B側的交叉區域 之N通道型電源Μ 0 S F Ε T的雙方來供應接地電位給設 置於感測放大器區域的1 2 8個或1 3 0個的感測放大器 〇 再者，上述副字元驅動器S W D會選擇以彼爲中心之 左右兩側的副陣列的副位元線。相對的，左右2個感測放 大器會對應於上述被選擇的2個副陣列的副字元線而被活 化。亦即，若副字元線形成選擇狀態，則位址選擇 Μ〇S F Ε Τ會形成〇Ν狀態，且記憶電容器的電荷會與 位元線電荷合成，因而必須進行使感測放大器活化而回到 原來的電荷之再寫入動作。因此，除了對應於上述端部的 副陣列者以外，上述電源Μ 0 S F Ε Τ是供以使兩側的感 測放大器活化。相對的，在設置於副陣列群端的副陣列的 右側或左側之副字元驅動器S W D中，由於只選擇上述副 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----Γ---訂---------線— · -18- 經濟部智慧財產局員工消費合作社印製 594977 A7 ___B7____ 五、發明說明（I6 ) 陣列的副字元線，因此上述電源Μ 0 S F E T僅使對應於 上述副陣列的一側感測放大器群活化。 又，上述感測放大器爲共感測方式，在配置於兩側的 副陣列中，對應於上述副字元線爲非選擇側的相補位元線 之共開關Μ〇S F Ε Τ會形成〇F F狀態而切離，藉此來 放大對應於上述被選擇的副字元線之相補位元線的讀出信 號，且進行使記憶格的記憶電容器回到原來的電荷狀態之 再寫入動作。 圖4是表示以本發明之動態型R A Μ的感測放大部爲 中心而簡略化之一實施例的電路圖。同圖中設有上下兩個 的副陣列1 5，及所挾持的感測放大器1 6，以及上述交 叉區域1 8，其餘則以方塊圖來表示之。 本案中所謂的「Μ〇S」，以往指的是金屬·氧化物 •半導體構成的簡稱，但近年來一般所稱呼之Μ 0 S亦包 含以多結晶矽等之類的非金屬電氣導電體來代替半導體裝 置本質部份中的金屬部份，及以其他的絕緣體來代替氧化 物者。 此外，動態型記憶格是以設置於上述1個副陣列1 5 的副字元線S W L與設置於相補位元線B L，B L Β之中 的一方的位元線B L之間的1個爲代表例。並且，動態型 記憶格是由位址選擇Μ 0 S F E T Q m與記憶電容器C s 所構成。又，位址選擇Μ 0 S F E T Q m的閘極是連接於 副字元線S W L，該位址選擇Μ〇S F E T Q m的閘極是 連接於位元線B L，記憶電容器C s是被連接於源極。又 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --I----------- l· I (請先閱讀背面之注意事項再填寫本頁)
«^50^ 1 ϋ ϋ _ϋ ϋ I ϋ ^1 ^1 ϋ ·ϋ ^1 —J. 1ΜΙ ϋ ^1 ^1 ϋ I ϋ ϋ ϋ ^1 ^1 ^1 ϋ ϋ ^1 I -19- 594977 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17 ) ’記憶電容器C s的另一方電極是被施以共同化，且被賦 予屏極電壓VP L T。並且，在上述位址選擇 MCl S F E TQm的基板（通道）中施加負的反饋偏壓電 壓V B B。上述副字元線S W L的選擇準位是形成高電壓 V P P (對上述位元線的高準位而言，僅高出上述位址選 擇Μ 〇 S_ f E T Q m的臨界値電壓部份）。 另外，以1 · 8 V的電源電壓V D D來使感測放大器 ^作時，由於利用感測放大器來予以放大後賦予位元線的 高準位是形成上述內部電壓VDD準位，因此對應於上述 字元線的選擇準位的高電壓V P P會形成V D D + V t h + ^ ( = 3 · 6 V程度）。又，如圖所示，設置於感測放 大器的左側之副陣列的一對相補位元線B L與B L B是平 行設置，並且爲了取得位元線的電容平衡，而因應所需適 宜地使形成交叉。而且，該相補位元線B L與B L B是藉 由共用開關M〇S F E TQ 1與Q 2來與感測放大器的單 位電路的輸出入節點連接。 感測放大器的單位電路是由閘極與汲極交叉連接而成 閂鎖狀態之N通道型的放大Μ〇S F E T Q 5 , Q 6及Ρ 通道型的放大M0SFETQ7， Q8所構成。又，Ν通 道型的放大M0SFETQ5， Q6的源極是被連接於共 用源極線C S Ν。又，Ρ通道型的放大Μ〇S F Ε 丁 Q 7 ，Q 8的源極是被連接於共用源極線C S Ρ。並且，在上 述共用源極線C S Ν與C S Ρ中分別連接有電源開關 Μ〇S F Ε Τ。雖無特別加以限制，在此於連接上述Ν通 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^1 -ϋ ϋ ϋ n -ϋ n i-i ϋ 一一 I ϋ ϋ 1_1 I ϋ ϋ «ϋ ϋ ϋ IJ ·1_— ϋ ϋ «ϋ ϋ a^i ϋ I ^1 ^1 ^1 ϋ ϋ - (請先閱讀背面之注意事項再填寫本頁) 594977 Α7 _ Β7 五、發明說明（18 ) 道型的放大Μ〇S F T E Q 5與Q 6的源極之共用源極線 CSN中，藉由設置於上述交叉區域18的Ν通道型的電 源開關Μ〇S F E T Q 1 4來賦予對應於接地電位的動作 電壓。 雖無特別加以限制，在此於連接上述Ρ通道型的放大 Μ〇S F T E Q 7與Q 8的源極之共用源極線C S Ρ中設 有Ν通道型的電源μ〇S F E T Q 1 5。並且，使感測放 大器過激勵時，亦可使用在內部電路使電源電壓V D D昇 壓後的電壓。亦即，亦可追加1個Ν通道型的電源 Μ 0 S F Ε Τ，將僅於感測放大器的動作開始時暫時於內 部電路使電源電壓V D D昇壓後的電壓供應給感測放大器 〇 此外，爲了減輕感測放大器動作速度的電源電壓 V D D依存性，亦可於閘極中施加昇壓電壓V Ρ Ρ，且汲 極會被連接於電源電壓V D D，而以對上述電源電壓 V D D而言被降壓些微的上述電壓來作爲感測放大器的動 作電壓。又，被供給至上述Ν通道型的電源 Μ〇S F E T Q 1 5的閘極的感測放大器活化信號S A Ρ 雖無特別加以限制，在此其高準位是形成昇壓電壓V P P 準位的信號。亦即，可藉由昇壓電壓VPP來使上述N通 道型的電源Μ 0 S F E T Q 1 5形成〇N狀態，而使電源 電壓V D D輸出。 另外，在上述感測放大器的單位電路的輸出入節點中 設有：使相補位元線短路之補償Μ 0 S F E T Q 1 1，及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------j____- l· I (請先閱讀背面之注意事項再填寫本頁) 訂---------線！ 經濟部智慧財產局員工消費合作社印製 -I IJ I -I ϋ ϋ ϋ ϋ ^ ϋ ϋ ϋ I ϋ ϋ ϋ- - 21 - 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（19 ) 由供給半預充電電壓V B L R給相補位元線的開關 M0SFETQ9與Q10所構成之預充電電路。這些 M〇S F E TQ 9與Q 1 0的閘極是共同被供給預充電信 號。又，形成此預充電信號P C B的驅動電路是將反相器 電路設置於上述交叉區域中（圖中未示），而使能夠高速 下載。 亦即，記憶存取開始時先行字元線選擇時間，然後再 經由分散設置於各交叉區域的反相器電路來高速切換構成 上述預充電電路的M0SFETQ9〜Q11。在上述交 叉區域1 8中除了圖4之電路以外，因應所需，亦可設置 感測放大器之源極線C S P與S N的半預充電電路，局部 輸出入線L I〇的半預充電電路，及選擇信號線S H R與 S H L的分散驅動電路等。 感測放大器的單位電路是經由共用開關 Μ〇S F E T Q 3與Q 4來連接於圖下側之副陣列1 5的 同樣相補位元線B L，B L Β。又，開關 MOSFETQ12與Q13是用以構成列開關電路者， 若上述選擇信號YS爲選擇準位（高準位），則會形成 〇Ν狀態，而使連接上述感測放大器的單位電路的輸出入 節點與局部輸出入線L I〇1與L I〇1 Β， L I〇2與 L I〇2 Β。例如，當上側的副陣列的副字元線S W L被 選擇時，在感測放大器上側的共用開關Μ 0 S F E T Q 1 與Q 2維持〇Ν狀態下，使下側共用開關 M0SFETQ3與Q4形成OFF狀態。 ----------I ! ——.! 訂---------線 I ---T----^---------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- 經濟部智慧財產局員工消費合作社印製 594977 A7 _ B7 五、發明說明（20 ) 藉此，感測放大器的輸出入節點是被連接於上述上的 相補位元線B L，B L B ,而來放大連接於被選擇之副字 元線S W L的記憶格的微小信號，並經由上述列開關電路 (Q 1 2與Q 1 3 )來傳達至局部輸出入線L I〇1， LI01B。上述局部輸出入線LIOl, LI01B是 經由開關電路I〇S W (由設置於交叉區域1 8的N通道 型MOSFETQ19, Q20所構成）來連接於主輸出 入線Μ I 0，Μ I〇B。同圖中雖被省略，但實際上與 MOSFETQ19, Q20並列設置有Ρ通道型 Μ〇S F Ε Τ，藉由所謂的類比閘極來謀求高速化。並且 ，在上述主輸出入線Μ ΙΟ, Μ ΙΟΒ中連接有讀寫電路 6 1所包含的主放大器ΜΑ的輸入端子與寫入放大器WA 的輸出端子。 雖無特別加以限定，在此上述列開關電路是根據1個 選擇信號Y S來使複數對的相補位元線B L，B L Β與所 對應之複數對的局部輸出入線L I 0 1，L I 〇 1 Β與 L I 0 2 , LI02B等連接。因此，在根據1個主字元 線的選擇動作而選擇的各副陣列中，複數對的相補位元線 會藉由對應於一對的感測放大器（設置於兩側）而設置之 上述複數對的列開關電路來予以選擇。藉此，如圖1所示 ，在被分割於左右的各記憶體陣列中，將可進行7 2位元 單位的記憶存取。 上述讀寫電路61所包含之主放大器ΜΑ與寫入放大 器WA會在與S RAM巨集之間進行資料的輸出入。亦即 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------1----- l·-------訂---------線 — · (請先閱讀背面之注意事項再填寫本頁) -23- 經濟部智慧財產局員工消費合作社印製 594977 A7 _ B7 五、發明說明（21 ) ，全體由288個所構成的讀寫電路會被分成上下各 144個，然後在與SRAM巨集之間進行2次各144 位元的資料傳送。 圖5是表示搭載本發明之動態型RAM的半導體積體 電路裝置之一實施例的槪略佈局圖。該圖是表示對應於圖 1之記憶體陣列部的1 / 4之記憶體陣列。亦即，記憶格 陣列是藉由圖2擴大圖所示之4 X 9個副陣列而構成。又 ，根據如此之副陣列群來構成2個記憶格陣列，且於中央 部設置主放大器部與雜訊對策用儲存節點。 同圖之主放大器部是包含：上述主放大器MA，寫入 放大器WA及讀寫控制電路RWC，並且在賦予動作電壓 V D D與電路的接地電位V S S給各電路的電源線之間共 同設有雜訊對策用儲存節點領域。亦即，結合於上述主放 大器MA，寫入放大器WA及讀寫控制電路RWC的電源 電壓線V D D與電路的接地線V S S中設有雜訊對策用的 電容器。 如擴大圖所示，雜訊對策用電容器是由具有與動態型 記憶格的資訊電容器相同的儲存節點層之複數個的電容器 所構成。儲存節點層是經由接觸部來藉由形成於半導體基 板表面上的擴散層來共同連接。又，上述儲存節點設有形 成於表面的T a 2〇5等的絕緣膜（介電質膜），並且在上 面，屏極是共同設置於複數的儲存節點層。亦即，上述記 憶格的資訊記憶電容器的複數個是形成並列連接的形態， 具有較大的電容値，而使能夠吸收在上述主放大器MA， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------I I ---' l· I I I.---訂- -----I--I . (請先閱讀背面之注意事項再填寫本頁) -24- 594977 Α7 Β7
經濟部智慧財產局員工消費合作社印製 五、發明說明（22 ) 寫入放大器W A及讀寫控制電路R W C的各電路動作日寺m 產生的雜訊。 圖6是表示動態型記憶格及其周邊電路（邏輯電路） 部之一實施例的槪略剖面構造圖。記憶格的記憶電容器是 形成所謂凹型冠（CROWN)構成，並且經由儲存節點s N ( 由多結晶矽層所構成）與T a 2〇5之類的絕緣膜（介電質 膜）來形成屏極P L。上述儲存節點S N經由儲存控制器 S N C T (由鎢等所構成）及栓塞P L U G (由多結晶矽 層所構成）.來與位址選擇Μ〇S F E T的一方源極與汲極 連接。 又，位址選擇MOSFET的另一方源極與汲極是對 2個記憶格形成共通化，然後經由位元線連接部B L C Τ 來連接於位元線（由第1層的金屬配線層Μ 1所構成）。 該位元線Μ 1是採用鎢（W )等之類的金屬材料。 Μ〇S F Ε Τ的閘極電極是藉由第1層的多結晶矽層F G 所構成，並與上述之副字元線一體形成。 周邊電路（邏輯）部的Μ 0 S F Ε Τ並沒有特別加以 限制，但與位址選擇Μ〇S F Ε Τ比較下，具有較薄的閘 極絕緣膜。藉此，即使是藉由低臨界値電壓（如上述 1 . 8 V的電源電壓V D D )來形成的低振幅輸入信號，依 然可以進行高速動作。相對的，記憶格的位址選擇 Μ〇S F Ε Τ是使其閘極絕緣膜形成較厚，且於形成的阱 領域中施加負的偏壓電壓V Β Β，藉此來使具有約1 · 8 V 之較大的臨界値電壓，而來減低〇F F狀態時的漏電流， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------;----- l·---.---訂---------線 — (請先閱讀背面之注咅？事項再填寫本頁) -25- 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（23 ) 進而能夠拉長較小記憶電容器所儲存之資訊電荷的保持時 間。 圖7是表示使用於本發明中的雜訊對策用電容器之一 實施例的槪略剖面構造圖。同圖之電容器基本上與上述圖 6之記憶格的記憶電容器相同，特別是屏極P L，介電質 膜及儲存節點S N是與記憶電容器同一構造。在此實施例 中，爲了減低儲存節點S N側的寄生阻抗，而使儲存控制 器SNC T與栓塞PUL G形成大口徑。就此儲存控制器 SNCT與栓塞PULG形成大口徑之例而言，例如有圖 7 (A)〜（C)等之3個例子。 首先，在圖7 (A)中，進行與擴散層n+的電氣性連 接之栓塞P L U G是對並行於圖中之X方向的儲存節點 SN形成共同化。又，連接上述栓塞PLUG與儲存節點 S N的儲存控制器S N C T雖是對應於各個儲存節點S N 而分離，但與記憶格的記憶電容器有所不同，亦即至儲存 節點S N的地面爲止形成大口徑化。 其次，在圖7 (B)中，進行與擴散層n+的電氣性連 接之栓塞PLUG,以及連接上述栓塞PLUG與儲存節 點S N的儲存控制器S N C T也是對並行於圖中之X方向 的儲存節點SN形成共同化。並且，由上述圖7 (A)及 (B )之Y方向所看到的剖面圖可明確得知，並行於上述 X方向的儲存節點S N，及對應於該儲存節點S N而設置 的儲存控制器S N C T與栓塞P U L G是與鄰接於Y方向 者分離後構成。如此一來，可藉由用以共同連接電容器的 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） --------------. j__ (請先閱讀背面之注意事項再填寫本頁)
一-0、1 ·ϋ «^1 ϋ ϋ ϋ I ϋ ί / ^1 I ^1 ·ϋ ϋ ϋ ϋ ϋ ϋ ϋ ^1 I ι ϋ ϋ ^1 ^1 ^1 ^1 I -26- 594977 A7 B7 五、發明說明（24 ) (請先閱讀背面之注意事項再填寫本頁) 儲存節點之儲存控制器S N C 丁與栓塞P U L G的大口徑 化來減低在此發生的寄生阻抗，進而能夠有效地來吸收高 頻雜訊。 其次，在圖7 (C)中，對應於該儲存節點SN而設 置的儲存控制器S N C T與栓塞P U L G也是分別在分離 後形成。但與記憶電容器不同處是擴大至上述儲存節點 SN的底面爲止，而使形成大口徑化。就上述圖7(A) 〜（C)之儲存控制器SNCT及栓塞PULG的大口徑 化而言，由於並未形成用以進行與位元線的連接之位元線 連接部B L C T，因此可擴大形成，減低其寄生阻抗値， 而使能夠簡單地吸收雜訊，但作爲本發明之雜訊對策用電 容時並非是必要條件，例如亦可原封不動地利用上述圖6 所示之記憶電容器的構造，藉由擴散層η +來使複數的電容 器並列連接。 經濟部智慧財產局員工消費合作社印製 圖8是表示使用於本發明中的雜訊對策用電容器之一 實施例的槪略平面圖。就此實施例而言是對應於上述圖7 (A )或（Β )之槪略平面圖。位於電容器的外周部的尺 寸擴大若干。亦即，使上述栓塞P L U G或所加諸的儲存 控制器S N C T共同化時，形成於共同化後之方向的兩端 側（同圖的上下端）者與兩端的栓塞P L U G或所加諸的 儲存控制器SNCT會被加大，而來補正半導體曝光技術 之元件圖案的偏差。 又，根據設置於半導體基板側的擴散層L來並列連接 上述複數的儲存節點S N，而來形成一方的電極，並對應 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 經濟部智慧財產局員工消費合作社印製 594977 Α7 _ Β7 五、發明說明（25 ) 於此，藉由屏極PL的形成來構成另一方的電極。藉此， 可利用具有動態型記憶格的記憶電容器之類的小記憶電容 之電容器，使並列連接，而來形成吸收電源雜訊之較大電 容値的電容器。 圖9是表示使用於本發明中的雜訊對策用電容器之一 實施例的槪略平面圖。在動態型記憶格的記憶電容器的屏 極P L中被供給有感測放大器的動作電壓的1 / 2電壓。 例如，在電源電壓V D D動作時被供給V D D / 2的電壓 。因此，對應於電源電壓V D D的高準位與電路的接地電 位V S S之類的低準位在記憶資訊被寫入時皆只施加電源 電壓V D D / 2電壓。若將如此之記憶電容器原封不動地 作爲上述電源雜訊對策用電容的話，則會被施加電源電壓 V D D的2倍之大電壓，而導致可靠性會有問題產生。 此實施例是使用直列連接2個電容器者，而使分別在 電容器中只施加V D D / 2的電壓。因應於此，在構成位 元線B L的配線層中藉由連接部L C N T來連接構成第1 電容器的另一方電極的擴散層L (在屏極P L中施加電源 電壓V D D )，並且經由貫通孔B L T Η來使該配線層 BL與第1層的金屬配線層Ml連接。又，第2電容器的 屏極P L是經由貫通孔B L TH來連接上述第1層的金屬 配線層Μ 1。又，在構成位元線B L的配線層中藉由連接 部L CNT來連接構成第2電容器的另一方電極的擴散層 L，並且在此配線層B L中供給電路的接地電位V S S ( GND)。又，如圖9所示，在2個電容器的共同連接節 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------：---- Κ----.---訂---------線 -^1---^--- (請先閱讀背面之注意事項再填寫本頁) -28- 594977 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（26 ) 點中供給V D D / 2，藉此因爲可將施加於各電容器的電 壓維持於V D D / 2，所以更能夠提高各電容器的可靠性 〇 如此在電源電壓V D D與電路的接地電位V S S之間 直列連接2個電容器，一方面可使用動態型記憶格的記憶 電容器之類的耐電壓者，另一方面可在電源電壓VDD與 電路的接地電位V S S之間使用雜訊對策用電容。 圖1 0是表示圖9之雜訊對策用電容器的等價電路圖 。例如，副陣列爲2 5 6 X 2 5 6構成時，在1條的副字 元線中連接有2 5 6個記憶格。因此，可使用形成有對應 於副陣列的副字元線的領域來形成使2 5 6個記憶電容器 並列連接的電容。並以複數條的副字元線爲1組，複數組 並列連接來形成上述第1及第2電容器，且使直列連接於 電源電壓V D D與電路的接地電位V S S之間，藉此來形 成上述雜訊對策用電容。 在此，雖然記憶電容器的電容値較小（約3 0 f F ) ，但因爲是形成多數個並列形態連接，所以可實現較大的 電容値（亦即在主放大器MA及寫入放大器WA的動作時 ，可減低產生於電源供給線V D D與V S S的較大雜訊之 較大電容値）。此情況，儲存節點側的阻抗R是表示上述 儲存控制器S N C T與栓塞P U L G的寄生阻抗。 圖11是表不圖1之主放大器部之一實施例的平面圖 。其中，主放大器部是在中央部形成有電源雜訊對策用電 容，並且如圖1所示，主放大器部與陣列是於鏡反轉的形 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29- ---------^----K----.---^---------^ I ---- (請先閱讀背面之注意事項再填寫本頁) --I ϋ i- ϋ I ^ ϋ n ϋ ϋ ϋ n I ϋ I- -I I . 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（27 ) 態下形成對稱。 主放大器部是以主放大器（Main Amp)，寫入放大器 (Wnte Amp)及控制主放大器與寫入放大器的控制電路 (MA/WA Control)爲1組，其複數組是形成2段構成配置。 並且，在對應於2個陣列的主放大器部的中央部配置電源 雜訊對策用電容，而使能夠以較小的專有面積來進行效率 佳的雜訊吸收。 圖1 2是表示第1圖之主放大器部之一實施例的平面 圖。該圖是以電源供給線爲中心之平面圖，對應於上述2 段構成的主放大器及寫入放大器與控制電路，而使電源供 給線V D D與V S S成對（各2對）延長。就此實施例而 言，雖無特別加以限制，但爲了謀求在資料保存狀態下的 低消費電力化，而於形成有構成上述主放大器及寫入放大 器與控制電路之P通道型MO S F E 丁的N阱領域中，及 形成有N通道型Μ〇S F E T的P阱領域中，設有使 Μ〇S F Ε Τ的源極與阱形成逆偏壓狀態之反饋偏壓電壓 供給線V D Β Β與V S Β Β。特別是上述一方的反饋偏壓 電壓供給線V D Β Β是共同設置於上述2段構成的電路中 央部。 例如，當半導體積體電路裝置處於非動作狀態時，換 言之，不對上述動作型RAM進行讀出或寫入時，在主放 大器部的N阱領域中施加比電源電壓V D D還要高的電壓 之反饋偏壓電壓V D B B，在P阱領域中施加比電路的接 地電位還要低的負電壓V S B B。藉此使P通道型 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----I I I I I I l· I I I-1--訂---------I · (請先閱讀背面之注意事項再填寫本頁) -I —»·11111111111111 一 -30- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（28) M〇S F E T及N通道型MO S F E T的源極與阱形成逆 偏壓狀態，並利用基板效果來使臨界値電壓變大。因此， 分別在形成〇F F狀態的P通道型Μ〇S F E T與N通道 型Μ〇S F Ε Τ中流動的次臨界値漏電流（尾影電流）會 大幅度地減低1位數以上，進而可以使非動作時的消耗電 流大幅度地減低。 相對的，當主放大器部進行動作時，亦即對動作型 RAM進行讀出/寫入時，在上述主放大器部的Ν阱領域 中供給與電源電壓V D D相同的電位，在P阱領域中施加 電路的接地電位VSS。藉此，P通道型MOSFET及 N通道型Μ〇S F Ε T的源極與阱會形成相同的電位，臨 界値電壓會變小，即使是較小的輸入電壓也能夠流動較大 的電流，進而可以實現高速的讀出/寫入動作。 在上述主放大器部的中央部設有兩個雜訊對策電容， 且於中央部連接而來形成直列形態。第1電容器是連接於 電源電壓V D D，第2電容器是連接於電路的接地電位 V S S。該兩個電容器直列連接而成的電壓電源VD D與 接地線V S S是經由配線（在與該延長方向呈垂直的方向 上延長）來與上述2段構成的主放大器部的電源電壓 V D D及電路的接地線V S S相互連接。 如上述使用動態型記憶格的記憶電容器時，因爲上述 主放大器是對應於陣列而形成，所以雜訊對策電容也可與 陣列同樣地構成。因此，將主放大器部配置於陣列間，且 於中央部利用動態型記憶格的記憶電容器來形成雜訊對策 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------；----Κ-------訂---------^ I AW----Γ-- (請先閱讀背面之注意事項再填寫本頁) -31 - 經濟部智慧財產局員工消費合作社印製 594977 A7 -_ -____B7_____ 五、發明說明（29 ) 電容時，能夠以較小的面積（佈局）來有效率地形成較大 的電容値之電容。 圖1 3是表示供以說明本發明之半導體積體電路裝置 的動態型R A Μ部的寫入動作之一例的時間圖。信號是與 上述同樣被分成控制系與資料系，控制系是由寫入放大器 用時脈信號C L Κ 1，閂鎖信號Α及閂鎖輸出Β與根據此 而形成的寫入脈衝C所構成。資料系是由供以取入寫入資 料的時脈CLK2，及來自邏輯電路（SRAM)的寫入 資料D，及其閂鎖輸出E與傳達至記憶格的寫入資料F所 構成。亦即，可根據時脈C L K 2來確定寫入資料，並使 藉由上述控制系的寫入脈衝C來供給至記憶格的寫入資料 F輸出。 圖1 4是表示供以說明本發明之半導體積體電路裝置 的動態型R A Μ部的讀出動作之一例的時間圖。信號是與 上述同樣被分成控制系與資料系，控制系是由選擇用時脈 信號C L Κ 3，來自邏輯電路的選擇信號G，解碼器信號 Η及解碼器用時脈信號C L Κ 4與解碼器閂鎖信號I所構 成。資料系是由輸出用時脈信號CLK5,主放大器輸出 資料：[，選擇後輸出資料Κ及往邏輯電路的輸出資料Μ所 構成。 在此實施例中，藉由上述主放大器而放大的資料（ 2 8 8位元），亦即以7 2位元與7 2位元爲1組（共2 組）的資料是藉由上述選擇信號的解碼輸出來選擇輸出。 換言之，在此實施例中，邏輯電路（s R A Μ )部是設置 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -H ϋ I— n -^1 ϋ ϋ ϋ 一一口' ϋ -1 meet I I ϋ I I ϋ ϋ n ϋ n ij n ϋ I ϋ I I ϋ I I I ϋ I I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 594977 Α7 _______________ Β7 五、發明說明（3〇 ) 於上述記憶陣列部，且以雜訊減低用電容爲中心而設置的 4個區塊所分成的主放大器部的輸出將會被選擇而輸出。 圖15是表示搭載本發明之動態型RAM的半導體積 體電路裝置之其他實施例的槪略佈局圖。在此實施例中， 藉由動態型記憶格所構成的記憶部1 0 1，1 〇 2是與上 述圖1同樣的對晶片1 0 0的長度（圖1 4的縱方向）上 下二分割。又，上下二分割的記憶部i 〇 2， 1 0 2會被
各分割成4個記憶陣列部1 0 1 A， 1 0 1 B， 1 〇 1 C ，101D 與 102A, l〇2B, 102C，102D (以下稱爲DRAM巨集）。在此，由於各DRAM巨集 與上述圖1之各記憶體陣列相同，因此省略其說明。又， 各 DRAM巨集 101A— 101D， 102A — 1 0 2 D的控制輸入端子及資料輸出入端子T S是配置於 晶片中央部C E N。 此實施例，在晶片中央部C E N中設有作爲緩衝記憶 體的8個SRAM巨集SM1 — SM8。並且，在上述記 憶部1 0 1， 1 0 2之間配置有對上述D R A Μ巨集進行 資料的輸出入控制等之邏輯部LOG 1, L 0 G 1 , L〇G3。換言之，在上述邏輯部L0G2與上述 SRAM巨集SMI — SM4，及上述邏輯部L0G3與 上述S R A Μ巨集S Μ 5 - S Μ 8之間分別設有供以進行 與外部端子間的資料輸出入之第1及第2輸出入電路（I /〇電路）1/〇1， 1/〇2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ：----· I-------訂---------線· ' (請先閱讀背面之注意事項再填寫本頁) -ϋ -ϋ IJ -ί ϋ -I ϋ -I ϋ ϋ ϋ ϋ ^ H I I - -33 - 經濟部智慧財產局員工消費合作社印製 594977 Α7 _ Β7 五、發明說明（31 ) 又，對各DRAM巨集101A—101D， 1 〇 2 A- 1 0 2 D的控制輸入端子及資料輸出入端子 TS的配置而言，第1及第2輸出入電路1/〇1， 1/ 〇2是大致呈並行配置。又，對設置於對應四邊形晶片 1 〇 0的長度方向的一半長度的部份之線L 1 1而言， DRAM巨集101A — 101D，輸出入電路1/〇1 及 SRAM 巨集 SM1 — SM4 與 DRAM 巨集 1 〇 2A 一 102D，輸出入電路1/〇2及3尺八1^巨集3“5 一 S Μ 8是呈線對稱配置。並且，在該輸出入電路I / 01， I/O 2中含有與上述圖1相同的雜訊對策用電容 器C。 如此在與各D RAM巨集大致成等距離的中央部 CEN配置輸出入電路1/01, 1/02,將可使分配 於全巨集或自全巨集匯集的信號之配線長的不均一情況形 成最小化。並且，可使DRAM巨集101A—1〇1D ，1 0 2 A - 1 〇 2 D的平均距離縮短化，而使能夠達成 等待時間的縮短化。 又，將DRAM巨集10 1A與SRAM巨集SM1 設定爲一對，並且對線L 1 1形成線對稱配置，然後對線 L12， L13， L14而言，分別使DRAM巨集 1 0 1 A , 1 〇 2 A , SRAM 巨集 SMI，SM5 呈線 對稱配置。藉此，可使成對的D R A Μ巨集與S R A Μ巨 集（10 1A 與 SM1/10 IB 與 SM2/10 1C 與 SM3/1 0 ID 與 SM4/20 1A 與 SM5/ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -34- -----------^----- L·----.---訂---------I ' (請先閱讀背面之注意事項再填寫本頁) -ϋ ϋ 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（32 ) 102B 與 SM6/102C 與 SM7/102D 與 S Μ 8 )之間的距離均一，進而能夠使信號的延遲最小化 ，同時可以達成等待時間的縮短化。 圖16是表示搭載本發明之動態型RAM的半導體積 體電路裝置之其他實施例的槪略佈局圖。就此實施例而言 是省略圖1之實施例中央部的S RAM巨集者，使輸出入 電路1/0 1， I/O 2並行且對稱於DRAM巨集 1 0 1 A - 1 〇 1 D , 102A— 102D 的控制輸入端 子及資料輸出入端子T S的配置。藉此，使D R A Μ巨集 與對應於彼之I / 〇電路的距離能夠均一化，而使能夠達 成等待時間的縮短化。 圖1 7是表示搭載本發明之動態型RAM的半導體積 體電路裝置之另外其他實施例的槪略佈局圖。就此實施例 而言是在晶片的中央部配置輸出入電路I / 0 1， I / 0 2，並以1對1 (或1對N)且與DRAM巨集呈對稱
之方式來使S RAM巨集SM 1 - SM8鄰接配置於 DRAM 巨集 101A— 101D, 102A-102D ，藉此使D R A Μ - S R A Μ間的等待時間能夠形成最小 化。 【發明之效果】 由上述各實施例所取得的作用效果如下述。亦即， (1 )本發明之半導體積體電路裝置具備= 包含供以放大微小電壓（根據自上述位元線所讀出的 ---— — — — — — — ^1! — I1111111 11111111 I — — — HI — ]— — — — — — — — — — — — — — — . (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -35- 經濟部智慧財產局員工消費合作社印製 594977 A7 B7 五、發明說明（33 ) 記憶電容器的資訊電荷）的感測放大器之放大 Μ〇S F E T及供以選擇上述位元線的列開關 Μ〇S F Ε Τ之記憶體陣列，及包含供以讀出經由上述列 開關而選擇出的記憶格的記憶資訊的主放大器之讀寫部， 及在與讀寫部之間進行資料的輸出入動作之邏輯電路部； 其特徵爲： 使分別具有第1電極及第2電極的兩個電容器形成直 列形態，而鄰接配置於上述讀寫部，且於上述讀寫部的動 作電壓間連接上述兩個電容器的直列電路，上述第1電極 是由上述屏極（與上述記憶電容器同一構造）所構成，上 述第2電極是由上述記憶電容器的複數個儲存節點共同化 而形成。 藉此，一方面可以謀求半導體積體電路裝置的高集成 化及高速動作，另一方面能夠實現動作的安定化及高可靠 度。 (2 )以能夠挾持上述讀寫部之方式，將上述記憶體 陣列設置於兩側，藉此而能夠有效率地使上述電容器對應 於記憶體陣列而形成。 (3 )上述讀寫部更包含感測放大器與讀出/寫入控 制電路，藉此而能夠合理地佈局配置往記憶體陣列部的記 憶存取路徑，而得以使電源雜訊對策用電容在寫入時的雜 訊減低。 (4 )以針對主字元線來共同分配上述字元線而成複 數條的副字元線之階層字元線方式，對上述副字元線連接 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------I I - l· I (請先閱讀背面之注意事項再填寫本頁)
1 ^^1 1^1 ^^1 I a_^i ϋ I I ^^1 ϋ ^^1 >^1 iaj ^^1 I ^1· i^i ^^1 ϋ· 1· ϋ· ϋ ^^1 I an ^^1 ϋ ai^i I 36- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（34 ) 上述動態型記憶格的位址選擇Μ〇S F E T的閘極，並利 用接收上述主字元線的信號與副字元選擇線的信號之副字 元驅動器來選擇上述複數條中的1條副字元線，且藉由副 字元驅動器與上述感測放大器來分割上述記憶體陣列，藉 此可使記憶體陣列部形成大容量化，一方面可以謀求高集 成化及高速動作，另一方面能夠實現動作的安定化及高可 靠度。 (5 )構成上述記憶體陣列部的位元線或字元線的位 址選擇電路之周邊電路是配置於與上述邏輯電路部之間， 並使分別具有第1電極及第2電極的兩個電容器形成直列 形態，而配置於上述周邊電路與上述邏輯電路部之間，且 於該動作電壓間連接上述兩個電容器的直列電路，上述第 1電極是由上述屏極（與上述記憶電容器同一構造）所構 成，上述第2電極是使上述記憶電容器的複數個儲存節點 共同化而形成，藉此可使周邊電路與邏輯電路部之間的雜 訊影響減低。 (6 )在半導體積體電路裝置的外部端子間進行資料 的輸出入之資料輸出入電路中，使分別具有第1電極及第 2電極的兩個電容器形成直列形態，而配置於上述周邊電 路與上述邏輯電路部之間，且於該動作電壓間連接上述兩 個電容器的直列電路，上述第1電極是由上述屏極（與上 述記憶電容器同一構造）所構成，上述第2電極是使上述 記憶電容器的複數個儲存節點共同化而形成，藉此可使輸 出入電路與邏輯電路部之間的雜訊影響減低。 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -----------τ —— (請先閱讀背面之注意事項再填寫本頁) 打、·11111111 I I I I Η I I I» — — — — — — — — — — — — — — — — -37- 594977 Α7 Β7 五、發明說明（35) (請先閱讀背面之注意事項再填寫本頁) (7 )上述2個電容器是由和上述位址選擇 Μ〇S F E T的源極、汲極擴散層同一過程來分別予以形 成，且以能夠共通連接對應於上述屏極的複數個儲存節點 之方式來設置形成於半導體基板上的擴散層，又，上述儲 存節點是由：可接合於介電質膜的導電性多結晶層所構成 之第1電極，及由一側端連接於上述擴散層的導電性多結 晶層所構成之第2電極，及連接上述第1電極與第2電極 之接觸部；等所構成。藉此，將能夠利用與記憶格相同的 過程來形成電源雜訊對策用的電容。 (8 )上述接觸部及第2電極是形成與上述第1電極 的底面大小同等，藉此由於可以減低電容器的內部阻抗， 因此而能夠提高雜訊減低效果。 (9 )使對應於沿第1虛擬直線（沿第1方向而延伸 )而配置的複數個儲存節點的第2電極一體形成，藉此由 於可更爲減低電容器的內部阻抗，因此而能夠更爲提高雜 訊減低效果。 經濟部智慧財產局員工消費合作社印製 (1 0 )使上述接觸部與對應於沿第1虛擬直線（沿 第1方向而延伸）而配置的複數個儲存節點的第2電極共 同一體形成，藉此由於可更爲減低電容器的內部阻抗，因 此而能夠更爲提高雜訊減低效果。 (1 1 )本發明之半導體積體電路裝置具備： 包含複數條的字元線，及複數條的位元線’及設置於 上述複數條的字元線與位元線的交叉部的複數個動態型記 憶格之記憶格陣列；及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（36) 連接於上述複數條的位元線，用以放大從上述動態型 記憶格讀出的信號之複數個感測放大器；及 共同設置於上述複數條的位元線之共同資料線；及 選擇性地將上述複數條的位元線所取得的信號傳達至 上述共同資料線之列開關；及 用以放大上述共同資料線所取得的信號之主放大器； 及 連接於上述主放大器，用以供應電源電壓給該主放大 器之一對的電源線；及 包含設置於上述一對的電源線之間的電容元件之安定 化電路； 又，上述複數個的動態型記憶格是分別包含記憶電容 與選擇MOSFET; 又，上述記憶電容的一方電極是經由上述選擇 Μ〇S F E T的源極•汲極通路來連接於對應的位元線， 另一方的電極是對應於半導體基板上所形成之預定形狀的 屏極； 又，上述電容元件的一方電極是在上述屏極形成過程 中形成，另一方的電極是具有上述預定形狀。 藉此，一方面可以謀求半導體積體電路裝置的高集成 化及高速動作，另一方面能夠實現動作的安定化及高可靠 度。 (1 2 )本發明之半導體積體電路裝置具備： 包含複數條的字元線，及複數條的位元線，及設置於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------7----------訂---------I . (請先閱讀背面之注意事項再填寫本頁) -39- 經濟部智慧財產局員工消費合作社印製 594977 Α7 Β7 五、發明說明（37) 上述複數條的字元線與位元線的交叉部的複數個動態型記 憶格之記憶格陣列；及 連接於上述複數條的位元線，用以放大從上述動態型 記憶格讀出的信號之複數個感測放大器；及 共同設置於上述複數條的位元線之共同資料線；及 選擇性地將上述複數條的位元線所取得的信號傳達至 上述共同資料線之列開關；及 用以放大上述共同資料線所取得的信號之主放大器； 及 連接於上述主放大器，用以供應電源電壓給該主放大 器之一對的電源線；及 設置於上述一對的電源線之間的安定化電路； 又，上述複數個的動態型記憶格是分別包含記憶電容 與選擇MOSFET ; 又，上述記憶電容的一方電極是經由上述選擇 Μ〇S F E T的源極•汲極通路來連接於對應的位元線， 另一方的電極是對應於半導體基板上所形成之預定形狀的 屏極； 又，上述安定化電路是包含：直列連接於上述一對的 電源線間之第1電容元件與第2電容元件，及並列連接於 上述第1電容元件之第3電容元件，及並列連接於上述第 2電容元件之第4電容元件； 又，上述第1 ，第2，第3及第4電容元件是分別具 備具有上述預定的形狀之第1電極。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 7---- l·------訂---------線—. (請先閱讀背面之注意事項再填寫本頁) -40- 594977 Α7 Β7 五、發明說明（38) (請先閱讀背面之注意事項再填寫本頁) 藉此，一方面可以謀求半導體積體電路裝置的高集成 化及高速動作，另一方面能夠實現動作的安定化及高可靠 度。 (1 3 )上述第1及第3電容元件的各第1電極是連 接於上述一對的電源線的一方，上述第1及第3電容元件 的各第2電極與上述第2及第4電容元件的各第1電極是 共同連接，上述第2及第4電容元件的各第2電極是連接 於上述一對的電源線的另一方，藉此可使供以達成電源安 定化的電容具有高可靠性，而高密度形成。 (1 4 )上述第1電極是在上述屏極形成過程中形成 ，藉此彼此的連接簡單，甚至能夠高密度且簡單地形成供 以達成電源安定化的電容。 經濟部智慧財產局員工消費合作社印製 以上是根據實施例來具體說明本發明，但本發明並非 只限定於上述實施例，只要部脫離其主旨範圍，亦可實施 種種的變更。例如，記憶體陣列的構成可採取種種的實施 形態。又，字元線除了上述階層字元線方式以外，亦可藉 由字元閉鎖方式來構成。又，記憶電容器只要是以和動態 型記憶格的記憶電容器相同的過程來形成即可。藉此，本 發明可廣泛利用於具備動態型R A Μ，及進行讀出/寫入動 作的控制之內部邏輯電路，以及緩衝記憶體等之半導體積 體電路裝置。 【產業上的利用可能性】 本發明可廣泛利用於具備動態型R A μ，及進行讀出 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 594977 A7 B7 五、發明說明（39) /寫入動作的控制之內部邏輯電路，以及緩衝記憶體等之 半導體積體電路裝置。 【圖面之簡單的說明】 圖1是表示搭載本發明之動態型R AM的半導體積體 電路裝置之一實施例的槪略佈局圖。 圖2是表示擴大圖1之記憶體陣列的一部分之佈局圖 〇 圖3是表示本發明之動態型R A Μ的副陣列及其周邊 電路之一實施例的槪略佈局圖。 圖4是表示以本發明之動態型R A Μ的感測放大部爲 中心而簡略化之一實施例的電路圖。 圖5是表示搭載本發明之動態型R AM的半導體積體 電路裝置之一實施例的槪略佈局圖。 圖6是表示動態型記憶格及其周邊電路（邏輯電路） 部之一實施例的槪略剖面構造圖。 圖7是表示使用於本發明中的雜訊對策用電容器之一 實施例的槪略剖面構造圖。 圖8是表示使用於本發明中的雜訊對策用電容器之一 實施例的槪略平面圖。 圖9是表示使用於本發明中的雜訊對策用電容器之一 實施例的槪略平面圖。 圖1 0是表示圖9之雜訊對策用電容器的等價電路圖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------1---· l· I (請先閱讀背面之注咅？事項再填寫本頁) 訂---------線！ 經濟部智慧財產局員工消費合作社印製 -42 - 594977 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（4〇) 圖1 1是表示圖1之主放大器部之一實施例的平面圖 〇 圖12是表示圖1之主放大器部之一實施例的平面圖 〇 圖13是表示供以說明本發明之半導體積體電路裝置 的動態型R A Μ部的寫入動作之一例的時間圖。 圖1 4是表示供以說明本發明之半導體積體電路裝置 的動態型R A Μ部的讀出動作之一例的時間圖。 圖1 5是表示搭載本發明之動態型RAM的半導體積 體電路裝置之其他實施例的槪略佈局圖。 圖1 6是表示搭載本發明之動態型R A Μ的半導體積 體電路裝置之其他實施例的槪略佈局圖。 圖1 7是表示搭載本發明之動態型RAM的半導體積 體電路裝置之另外其他貫施例的槪略佈局圖。 【圖號之說明】 S A R Y :副陣歹[] S A :感測放大器 S W D :副字元驅動器 Μ A :主放大器 W A :寫入放大器 R W C :控制電路 V D D，V S S :電源供給線 C :電容 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） n ϋ ·ϋ _^i ^^1 ^1- ^^1 HI i^i ϋ-· ^^1 —ϋ ^^1 i^i · ·1 ϋ ϋ ϋ ϋ ϋ» I ^1 ϋ ^^1 i^i ^^1 —ϋ n —4 1_1 m ϋ ϋ I I ϋ ϋ ϋ ^^1 ^1 I —^1 ^1 . (請先閱讀背面之注意事項再填寫本頁) -43- 594977 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明說明（41 ) S B A R Y :副陣歹[J S W L :副字元線 B L :相補位元線 4 R E D :預備（冗長）位元線 M W L :主字元線 V S :列選擇線 F X Ο Β — F X 7 Β :副字元選擇線 F X D :副字元選擇線驅動電路 Μ I〇：主輸出入線 L I〇：局部輸出入線 L〇S W ··開關電路 V D D :動作電壓 1 5 :副陣列 16:感測放大器 1 8 :交叉區域 C s :記憶電容器 VPLT:屏極電壓 VBB:反饋偏壓電壓 V Ρ Ρ :昇壓電壓 VBLR:半預充電電壓 P C Β :預充電信號 C S Ρ，C S Ν :共源極線 5 H R，S H L :共用選擇信號線 S Ν :儲存節點 ----------1——%“1 (請先閱讀背面之注意事項再填寫本頁) 訂---------線—參---τ-------------------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44 - 594977 經濟部智慧財產局員工消費合作社印製 A7 B7_五、發明說明（42) S N C T :儲存控制器 P L U G :栓塞 B L C T :位元線連接部 Μ 1 :位元線 F G :多結晶矽層 L C Ν Τ :連接部 B L Τ Η :貫通孔 P L :屏極 V D Β Β，V S Β Β :反饋偏壓電壓供給線 C L Κ 1 :寫入放大器用時脈信號 A:閂鎖信號 B:閂鎖輸出 C:寫入脈衝 C L K 2 :時脈 D，F :資料 C L K 3 :選擇用時脈信號 G:選擇信號 Η :解碼器信號 C L Κ 4 :解碼器用時脈信號 I :解碼器閂鎖信號 C L Κ 5 :輸出入用時脈信號 J :主放大器輸出資料 Κ :選擇後輸出資料 Μ :資料 ----------;------------訂---------I _ (請先閱讀背面之注意事項再填寫本頁) I I I I I I I I I I I I I _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -45 - 594977 A7 _B7 五、發明說明（43 ) T S :資料輸出入端子 C E N :晶片中央部
o r—H 集 巨 Μ Α 部 R 憶 S 記 8 2 Mo s 1
G L
部 輯 邏 3 G L 2 G L 路路 電電 入入 出出 輸 輸 1LLU IEI 1± 2 第第片 :: 晶 1 2 : 〇 〇 ο \ \ ο I I 1—_
線 4 IX L 3 T—I L 2 1± L
A o IX D IX o D IX 0 2 1 A IX o 2
集集 巨巨 Μ Μ A A R R D D ----------Μ ---- L·----.---訂--------- 線！ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -n ij ϋ ϋ ϋ 1 ϋ II -ϋ 1 ^1 ^1 I ϋ 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -46-

Claims (1)

  1. 594977 A8 B8 C8 D8
    六、申請專利範圍 第89101516號專利申請案^^ 中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國90年9月修正 1、一種半導體積體電路裝置，其特徵是具備： 一記憶陣列，該記憶陣列是包含：由記憶電容器與位 址選擇M〇S F E T所構成，上述位址選擇M〇S F E T 的閘極是連接於字元線，且藉由上述閘極而開關控制的一 對電極的一方是連接於與上述字元線交叉的位元線，同時 上述一對電極的另一方是連接於對應上述記憶電容器之一 方電極的儲存節點，上述記憶電容器之在對應於其另一方 電極的屏極中施加有預定的電壓之動態型記憶格’及構成 供以放大微小電壓（根據自上述位元線所讀出的記憶電容 器的資訊電荷）的感測放大器之放大 Μ〇S F E T，及供以選擇上述位元線之列開關 Μ〇S F Ε 丁 ；及 一讀寫部，該讀寫部是包含供以讀出經由上述列開關 而選擇出的記憶格的記憶資訊之主放大器；及 一邏輯電路部，該邏輯電路部是在與讀寫部之間進行 經濟部智慧財產局員工消費合作社印製 資料的輸出入動作， 一雜訊吸收電容器’該雜訊吸收電容器是設置於上述 讀寫部的動作電壓間； 上述雜訊吸收電容器是分別由具有和上述記憶電容器 同一構造的上述屏極所構成的第1電極’及和上述記憶電 容器的介電質膜同一構造的介電質膜’及和上述記憶電容 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ297公釐）-1 - 594977 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 六、申請專利範圍 器的儲存節點同一構造的儲存節點的複數個共通化而成的 第2電極，同時在上述讀寫部的動作電壓間具有直列形態 而連接成的2個電容器所構成。 2、 如申請專利範圍第1項之半導體積體電路裝置’ 其中上述讀寫部是以能夠挾持彼&方5^ $兩個1設g上述記 憶體陣列。 3、 如申請專利範圍第2項之半導體積體電路裝置， 其中上述讀寫部更包含感測放大器與讀出/寫A控制電路 〇 4、 如申請專利範圍第3項之半導體積體電路裝置， 其中上述字元線是由主字兀線’及通主子兀線共同分配而 成的複數個副字元線所構成； 對上述副字元線連接有上述動態型記憶格的位址選擇 Μ〇S F E T的閘極； 上述副字元線是根據接受上述主字元線的信號與副字 元選擇線的信號之副字元驅動器來選擇上述複數個的其中 之一； 上述記憶體陣列是根據上述副字元驅動器及上述感測 放大器來分割構成。 5、 如申請專利範圍第4項之半導體積體電路裝置， 其中構成上述記憶體陣列部的位元線或字元線的位址選擇 電路之周邊電路是配置於與上述邏輯電路部之間； 使分別具有第1電極及第2電極的兩個電容器形成直 列形態，而配置於上述周邊電路與上述邏輯電路部之間， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-2 - (請先閱讀背面之注意事項再填寫本頁) 裝· 594977 A8 B8 C8 D8 六、申請專利範圍 且於該動作電壓間連接上述兩個電容器的直列電路，上_ 第1電極是由上述屏極（與上述記憶電容器同一構造）戶^ 構成，上述第2電極是由與上述記憶電容器的儲存節點同 一構造的儲存節點的複數個共同化而形成。 6、 如申請專利範圍第5項之半導體積體電路裝竈， 其中更具備：在半導體積體電路裝置的外部端子間進行_ 料的輸出入之資料輸出入電路； 使分別具有第1電極及第2電極的兩個電容器形成胃 列形態，而配置於上述周邊電路與上述邏輯電路部之間， 且於該動作電壓間連接上述兩個電容器的直列電路，上％ 第1電極是由上述屏極（與上述記憶電容器同一構造）戶丨 構成，上述第2電極是由與上述記憶電容器的儲存節點同 一構造的儲存節點的複數個共同化而形成。 7、 如申請專利範圍第6項之半導體積體電路裝*， (請先閎讀背面之注意事項再填寫本頁J .裝· -訂' 經濟部智慧財產局員工消費合作社印製 的共形可及第所 ，面 T 夠置：，之等 置底 E 能設由極成·， 裝的 F 以來是電構部路極 S 且式點 1 所觸 電電 ο ， 方節第層接 體 1 Μ 成之存之晶之 積第 擇形點儲成結極 體述 選以節述構多電 導上 址予存上所性 2 半與 位別儲，層電第 之成 述分個又晶導與 項形 上來數，結的極 7 是 和程複層多層電 第極 由過的散性散 1 圍電 是一極擴電擴第 範 2 器同屏的導述述 利第 容層述上的上上 專及 電散上板膜於接 請部 個擴於基質接連 申觸 2 極應體電連及 如接 述汲對導介端， .、述 上、接半於側極。8 上 中極連於合 一電成 中 其源通成接由 2 構 其 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-3 - 594977 A8 B8 C8 D8 六、申請專利範圍 大小同等。 9、如申請專利範圍第7項之半導體積體電路裝置， 其中對應於沿第1虛擬直線（沿第1方向而延伸）而配置 的複數個儲存節點的上述第2電極爲一體形成。 1〇、如申請專利範圍第9項之半導體積體電路裝置 ，其中上述接觸部是與對應於沿第1虛擬直線（沿第1方 向而延伸）而配置的複數個儲存節點的上述第2電極共同 地一體形成。 1 1、一種半導體積體電路裝置，其特徵是具備： 包含複數條的字元線，及複數條的位元線，及設置於 上述複數條的字元線與位元線的交叉部的複數個動態型記 憶格之記憶格陣列；及 連接於上述複數條的位元線，用以放大從上述動態型 記憶格讀出的信號之複數個感測放大器；及 共同設置於上述複數條的位元線之共同資料線；及 選擇性地將上述複數條的位元線所取得的信號傳達至 上述共同資料線之列開關；及 用以放大上述共同資料線所取得的信號之主放大器； 及 連接於上述主放大器，用以供應電源電壓給該主放大 器之一對的電源線；及 包含設置於上述一對的電源線之間的電容元件之安定 化電路； 又，上述複數個的動態型記憶格是分別包含記憶電谷 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 4 - (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 594977 Α8 Β8 C8 D8 六、申請專利範圍 與選擇MOSFET; 又，上述記憶電容的一方電極是經由上述選擇 Μ〇S F E T的源極·汲極通路來連接於對應的位元線， 另一方的電極是對應於半導體基板上所形成之預定形狀的 屏極； 又，具有上述雜訊吸收作用的上述電容元件是分別由 具有與上述記憶電容器相同的形成過程而形成且互相直歹[_] 連接之複數個電容元件所構成。 1 2、一種半導體積體電路裝置，其特徵是具備： 包含複數條的字元線，及複數條的位元線，及設置於 上述複數條的字元線與位元線的交叉部的複數個動態型記 憶格之記憶格陣列；及 連接於上述複數條的位元線，用以放大從上述動態型 記憶格讀出的信號之複數個感測放大器；及 共同設置於上述複數條的位元線之共同資料線；及 選擇性地將上述複數條的位元線所取得的信號傳達至 上述共同資料線之列開關；及 用以放大上述共同資料線所取得的信號之主放大器； 及 連接於上述主放大器，用以供應電源電壓給該主放大 器之一對的電源線；及 設置於上述一對的電源線之間的安定化電路； 又，上述複數個的動態型記憶格是分別包含記憶電容 與選擇MOSFET; 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ 5 - (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 594977 A8 B8 C8 D8 六、申請專利範圍 又，上述記憶電容的一方電極是經由上述選擇 Μ〇S F E T的源極•汲極通路來連接於對應的位元線， 另一方的電極是對應於半導體基板上所形成之預定形狀的 屏極； 又，上述安定化電路是包含：直列連接於上述一對的 電源線間之第1電容元件與第2電容元件，及並列連接於 上述第1電容元件之第3電容元件，及並列連接於上述第 2電容元件之第4電容元件； 又，上述第1，第2 ，第3及第4電容元件是分別具 備具有上述預定的形狀之第1電極。 1 3、如申請專利範圍第1 2項之半導體積體電路裝 置，其中上述第1及第3電容元件的各第1電極是連接於 上述一對的電源線的一方； 上述第1及第3電容元件的各第2電極與上述第2及 第4電容元件的各第1電極是共同連接； 上述第2及第4電容元件的各第2電極是連接於上述 一對的電源線的另一方。 丄4、如申請專利範圍第1 3項之半導體積體電路裝 置，其中上述第1電極是在上述屏極形成過程中形成。 15、一種半導體積體電路裝置，其特徵是具備： 包含複數條的字元線，及複數條的位元線，及設置於 上述複數條的字元線與位元線的交叉部的複數個動態型記 憶格之記憶格陣列；及 連接於上述複數條的位元線，用以放大從上述動態型 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）^ 一 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部智慧財產局員工消費合作社印製 594977 A8 B8 C8 D8 六、申請專利範圍 記憶格讀出的信號之複數個感測放大器；及 共同設置於.上述複數條的位元線之共同資料線；及 選擇性地將上述複數條的位元線所取得的信號傳達至 上述共同資料線之列開關；及 用以放大傳達至上述共同資料線的信號之主放大器； 及 連接於上述主放大器，用以供應一對的電源電壓給該 主放大器之一對的電源線；及 直列連接於上述一對的電源線之間的第1安定化電容 元件與第2安定化電容元件； 又，於上述第1安定化電容元件與第2安定化電容元 件的共同連接點上供給上述一對的電源電壓的中間電壓。 i 6、如申請專利範圍第1 5項之半導體積體電路裝 置，其中上述第1安定化電容元件與第2安定化電容元件 是以和構成上述動態型記憶格的記憶電容元件同一過程而 形成。 1 7、如申請專利範圍第1 5項之半導體積體電路裝 置，其中構成上述動態型記憶格的記憶電容元件之一對的 對向電極的形狀是具有與上述第1安定化電容元件與第2 安定化電容元件之各一對的對向電極的形狀共同之形狀。 1 8、一種半導體積體電路裝置，其特徵是具備： 包含複數條的字元線，及複數條的位元線，及設置於 上述複數條的字元線與位元線的交叉部的複數個動態型記 憶格之記憶格陣列；及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-7 - i ， (請先閱讀背面之注意事項再填寫本頁) .裝- 訂 經濟部智慧財產局員工消費合作社印製 594977 Α8 Β8 C8 D8 、申請專利範圍 連接於上述複數條的位元線，用以放大從上述動態型 記憶格讀出的信號之複數.個感測放大器；及 共同設置於上述複數條的位元線之共同資料線；及 用以放大傳達至上述共同資料線的信號之主放大器； 及 將自上述主放大器所取得的資料予以輸出至外部之資 料輸出電路；及 連接於上述主放大器，用以供應一對的電源電壓給該 主放大器之一對的第1電源線；及 連接於上述資料輸出電路，用以供應電源電壓給該資 料輸出電路之一對的第2電源線；及 設置於上述一對的第1電源線之間的第1安定化電容 元件； 設置於上述一對的第2電源線之間的第2安定化電容 元件； 又，構成上述動態型記憶格的記憶電容元件之一對的 對向電極的形狀是具有與上述第1及第2安定化電容元件 之各一對的對向電極的形狀共同之形狀。 1 9、如申請專利範圍第1 8項之半導體積體電路裝 置，其中上述第1及第2安定化電容元件是以和構成上述 動態型記憶格的記憶電容元件同一過程而形成。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-8 - —II 1Γ (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製
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