經濟部智慧財產局員工消費合作社印製 472385 A7 ___________ B7 五、發明說明（1) 發明之技術領域 本發明係關於具有記憶體電路之半導體積體電路。 先前技術 近年來，一種將記憶體電路與邏輯電路一起集體形成 於一個晶片上而構成特定系統，所謂的記憶體倂合（ hybrid )邏輯L S I (系統L S I )，受到注目。記憶體 併合邏輯L S I ，由於其係將以往形成在個別的晶片上之 記憶功能與邏輯功能予以結合成單片，因此，可達成系統 之高性能化、低耗電化、以及小型化（縮減零組件數目） 0 目前，開發記憶體倂合邏輯L S I之方向大致可分爲 兩方向。其一爲將客戶訂製記憶體個併合於客戶訂製邏輯 上而成之客戶訂製（custom ) L S I 。另一則在屬於半客 戶訂製LS I的AS I C (應用特定積體電路）上，倂合 充當功能塊（functional block )所設計之記憶體電路而成 者。尤其後者之AS I C，由於其可以短的TAT (轉迴 時間）因應使用者之各式各樣的要求而受到注目。並且’ 也曾開發出可更改結構之記憶體巨集（RICON Figureable Memory Macro )，以作爲供倂合於像這樣的A S I C記憶 體巨集之用。 發明所欲解決之課頴 供倂合於A S I C的可更改結構之記憶體巨集，由於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-4 - -------------褒 ------ 訂 ----— II--線 (請先閱讀背面之注意事項f寫本頁) 472385 A7 B7 五、發明說明（2) 其係對於許多用途或製品以各自互異之結構下供使用，因 此，若以按製品個別的專用結構實施測試，則因每一種製 品之測試程式互異，致測試成本勢必增大。 至於在一個晶片上搭載複數個記憶體巨集之記憶體倂 合邏輯L S I方面，由於必須對於複數個記憶體巨集各自 進行分配位址空間，致不能將這些複數個記憶體巨集總括 起來而以成批方式實施測試。 本發明之目的乃在於提供一種將記億體電路構成爲可 逆更改其結構，而可縮減記憶體電路之測試成本或性能切 換之L S I。 解決課題之手段 本發明之半導體積體電路，其特徵在於：具有至少一 個記憶體電路，以及用以執行切換外部位址與上述記憶體 電路的內部位址之分配之結構更改電路。 若依照本發明，則由於將記憶體電路構成爲可更改其 結構，因此，可對於例如對於許多用途或製品各自以互異 的結構下供使用之記憶體電路，以共同之結構下實施測試 ，以縮減測試成本。 另外，對於在一個晶片上搭載複數個記憶體電路之 L S I而言，同樣地使記憶體電路結構構成爲可加以更改 ，便可對於這些複數個記憶體電路分配給一系列之位址空 間而予以總括起來成批實施測試。 在本發明中結構更改電路，係具有：由使用依結構資 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝--- (請先閱讀背面之注意事項#--4寫本頁) · · -線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 47^385 A7 _ B7 五、發明說明（3) 訊信號之控制而切換外部列位址與固定電位之第一多工器 群所構成，用以產生互異的兩種內部列位址之列位址切換 電路；以及由使用依結構資訊信號之控制而切換外部行位 址與固定電位之第二多工器群所構成，用以產生互異的兩 種內部行位址之行位址切換電路。 另外，在一個晶片上搭載複數個記憶體電路之L S 1 方面，則使其結構更改電路構成爲例如在測試模式下，就 複數個記憶體電路，以藉由外部位址之遞增（increment ) 來進行存取之方式分配內部位址，便可使測試容易進行。 發明之實施形態 茲參閱圖式說明本發明之實施形態如下。 實施形態1 第1圖（a ) ( b )係顯示依本發明一實施形態之記 憶體倂合L S I中記憶體巨集1之槪略構成與其位址分配 ，第2圖（a ) ( b )係顯示上述記憶體巨集1之其他槪 略構成與其位址分配。在第1圖（a ) ( b )中，由外部 輸入之結構資訊信號C〇N F爲0 〃 ，在第2圖（a ) (b )中，結構資訊信號C 0 N F則爲"1 〃 。記憶體巨 集1 ，在本實施形態之情形時則有6 4 k位元之容量，這 在第1圖（a ) ( b )則構成爲4 k列X 1 6行，在第2 圖（a ) ( b )則構成爲1 k列X 6 4行。該構成之區別 可以結構資訊信號C 0 N F之、0 〃 、" 1 〃切換之。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6 - I--------I ----裝----！11 訂·！ ---線 (請先閱讀背面之注意事項#,4寫本頁) 472385 經濟部智慧財產局員工消費合作社印製 A7 _____B7 _ 五、發明說明（4 ) 記憶體巨集1在本實施形態之情形時則爲D R A Μ ( 動態隨機存取記憶體）。記憶體巨集1具有：在字線w L 與行選擇線C S L之各交點位置佈局了記憶體功能胞M c 之記憶體陣列2 ;以及執行字線選擇之列解碼器3、執行 行選擇線的選擇之行解碼器4 ( 4 a 、4 b ) ’而以所輸 入之列位址R A〔 0 : 1 1〕與行位址c A〔 〇 : 5〕便 能對於相應之記憶體功能胞M C進行資料之寫入或讀出。 在列位址R A〔 0 : 1 1〕與行位址c A〔 0 : 5〕 之輸入部各自設有供輸入結構資訊信號C ◦ N F之結構更 改電路5a 、5b。這些結構更改電路5a、5b ’各自 可決定是否使用列位址R A〔 0 : 1 1〕、行位址C A〔 0 : 5〕之全部。在第1圖（a ) ( b )之情形時’則因 結構資訊信號C 0 N F = '、〇 〃 ’在列側之結構更改電路 5 a ，則將供自外部之列位址R A〔 〇 : 1 1〕全部作爲 有效而變成內部列位址R A I N T〔 〇 : 1 1〕 ’並將之 供給於列解碼器3。列解碼器3則相應於內部列位址 R A I N T〔 0 : 1 1〕使字線W L活化。在本例中內部 列位址係1 2位元，可執行1條/ 4 k條之字線活化。 此時，在行側之結構更改電路5 b ’則因結構資訊信 號C 0 N F = " 0 〃 ，行位址C A〔 〇 : 5〕之上位2位 元將被忽視而變成內部行位址c A 1 Ν Τ〔 0 : 3〕 ’並 將之供給於另一方之行解碼器4 a。該行解碼器4 a則將 相應於內部行位址C A I Ν T〔 0 : 3〕之行選擇線 C S L予以活化。另一方之行解碼器4 b ’係不能把圖¥ / 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚〉 -7 - ------------ -裝· I I _ 1_1 I 訂·！ •線 (請先閱讀背面之注意事項异4寫本頁) 47238fa 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5) 中X方向全部分配於列位址時才需要之對應於內部行位址 〇八〔4:5〕者。在第1圖（3) (b)之例子中內部 行位址C A〔 4 : 5〕係無效，因而行解碼器4 b派不上 用場。 在第2圖（a ) ( b )之情形時，因結構資訊信號 C 0 N F = 1 〃 ，在列側之結構更改電路5 a則將列位 址R A〔 〇 : 1 1〕之上位2位元成爲無效而產生內部列 位址R A I N T〔 0 : 9〕，並將之供給於列解碼器3。 此時，則由列解碼器3執行1條/ 1 k條之字線活化。相 對地，在行側之結構更改電路5 b ，行位址C A〔 0 : 5 〕全部則將被視爲有效而產生內部行位址C A I N T〔 〇 :5〕。並將該內部行位址C A I N T〔 0 : 5〕之下位 4位元送往一方之行解碼器4 a ，上位2位元則將之送往 另一方之行解碼器4 b。就是說，行解碼器4 a係用以使 對應於內部行位址C A I N T〔 0 : 3〕之行選擇線 C S L活化，而行解碼器4 b係用以使對應於內部行位址 C A I N T〔 4 : 5〕之行選擇線C S L活化。 如上述，在本實施形態，記憶體巨集1在於結構資訊 信號爲C 0 N F二"0 〃的第1圖（a ) ( b )之情形時 ，則以4 k列X 1 6行之結構下使用列位址R A〔 0 : 1 1〕與行位址C A〔 0 ·· 3〕。另外，在於結構資訊信 號爲C〇N F = '、1 〃的第2圖（a ) ( b )之情形時， 則以1 k列X 6 4行之結構下使用列位址R A〔 〇 : 9〕 與行位址C A〔 〇 : 5〕。如上述，將記憶體巨集1以結 -1--I------ -裝------II 訂！I -線 (請先閱讀背面之注意事項声,x寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 4723Sf0 A7 ______B7^___五、發明說明（6 ) * 構資訊信號改成互異結構俾能供存取，即可使記憶體巨集 1在互異的L S I製品作爲互異結構而供使用時，將這些 記憶體巨集1當做共同結構，以使測試容易進行。 具體而言，將記億體巨集結構互異之製品當做同一記 憶體巨集結構而進行測試時之較佳態樣，就是將列位址大 小互異之記憶體巨集全部更改成列的最小單位之1 k列結 構。就是說，將第2圖（a ) ( b )之結構視爲實際製品 上之結構而使第1圖（a ) ( b )就其複數個製品視爲可 供實施共同測試之結構。 第3圖係顯示在本實施形態中可供更改第1圖（a ) (b )與第2圖（a ) ( b )之結構的列側之結構更改電 路5 a及列解碼器3之部分的具体結構。該結構更改電路 5 a係使用多工器所構成之列位址切換電路。就是說，其 係具有用以決定上位2位元之列位址R A〔 1 〇 : 1 1〕 的有效或無效以獲得互補性內部列位址R A I N T t 〔 經濟部智慧財產局員工消費合作社印製 一—一多 5 器Η 2
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C T N T1 A R 個 四 之 需 所 -------— — — — — — ------- 訂 --------線 (請先閱讀背面之注意事項寫本頁)
IX 5 - a r-H a 2 5 器 相 反 個 兩 與 F N 〇 c 號 信 訊 資 構 結 入 輸 供 以 有 具 第 5 A 與器 R ο 工址 子多位 端於列 入對以 輸。入 1 能輸 第功自 換之各 切 011 ， 子 ο S 端子 子出端 端輸入 關於lr 開接一 之連第 而之 A 一—一 c R 子 1 、 端 5 J 入 、 一—t 輸 a 1 ow t—V 子一~_ 端 1 入t 輸 A 1 R 第址 之位 d 列 1 入 5 輸 、 b b 2 i—I LO 5 、 器 a 工 2 多 5 於器 對相 ’ 反 I—, 以 ο 自 一-Η 各 C 則 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -9 - 472385 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7) 、RA〔10〕之反轉信號。對於多工器51a〜51d 之第二輸入端子1則輸入Vc c。 列解碼器3具有用以選擇1 k列之A N D (及）閘 G 〇〜G 3 ，與執行1 k列內的選擇之解碼器部R D 0〜 R D 3。A N D閘G 0〜G 3係用以供輸入內部列位址 RAINTt〔10: 11〕、RAINTc〔10: 1 1〕之所有組合，並根據其重合（C o i n c i d e n c e )檢測而 輸出1 k列之選擇信號1 K R — S e 1 〔 〇〕〜1 K R _ S e 1〔 3〕。 下位之列位址R A〔 〇 : 9〕將直通結構更改電路 5 a ，直接進入執行列解碼器3之執行1 k列內選擇之解 碼器部R D 0〜R D 3。因此，若輸入於解碼器部R D 〇 〜RD3之lk列選擇信號lKR_Se 1 〔〇 : 3〕已 受到活化，則對應於1 k列塊2 0〜2 3中對應於R A〔 0 : 9〕之字線也將被活化。 就是說，結構資訊信號C Ο N F處於、〇 〃 ，因而開 關端子S處於"L 〃之情形下，經由多工器5 1 a列位址 R A〔 1 1〕將變成內部列位址R A I N T t ，經由多工 器5 1 b即可得其所反轉之內部列位址R A I N T c。同 樣地，經由多工器5 1 c、5 1 d即可得對應於列位址 R A〔 1 0〕之互補性內部列位址R A I N T t 、 R A 1 N T c。 例如，假設列位址R A〔 1 〇〕= Η，列位址R A〔 1 1〕= L。此時，內部列位址將爲：R A I N T t 〔 ------------農 — II 訂 illi — ·線 (請先閱讀背面之注意事項再埃寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- 472385 經濟部智慧財產局員工消費合作社印製 A7 _____B7__ 五、發明說明（8) 10]=H>RAINTc〔l〇〕=L’RAINTt 〔ll〕=L，RAINTc〔ll〕=H。因此， A N D閘G 1之輸出即變成Η，其他之A N D閘G Ο、 G 2、G 3之輸出即將變成L。因而，只有選擇信號 1 K R _ S e 1 〔 1〕被活化成Η，再經由解碼器部 R D 1使每1 k列的塊2 0〜2 3中塊2 1內之1條字線 活化。就是說，結構資訊信號C ◦ N F處於'' 0 〃時’在 記憶體功能胞陣列2，由於對應於外部列位址R A〔 1 〇 :1 1〕之1 k列塊會受到活化，因此，可當倣4 k列之 結構而動作。 當結構資訊信號C Ο N F處於'' 1 〃時’多工器5 1 之輸出全部將變成V c c固定而不變，使列位址R A〔 1 0 : 1 1〕成爲無效。此時，由於內部列位址 RAINTt〔10: 11〕及 RAINTc〔10: 1 1〕會全部變成Η，而對於A N D閘G 0〜G 3之全部 輸入H，因此，選擇信號1KR— Sel 〔〇〕〜1KR _ S e 1 〔 3〕之全部即將變成Η，使得所有1 k列塊 2 0〜2 3受到活化。亦即’在記憶體功能胞陣列2之全 部1 k列塊，字線W L會同時受到活化’當做1 k列之結 構而動作。 第4圖係顯示可供更改第1圖（3) (b)與第2圖 (a ) ( b )之結構的行側之結構更改電路5 b及行解碼 器4 b之部分的具体結構。該結構更改電路5 b也使用多 工器所構成之行位址切換電路’其具有用以決定上位2位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11- ---— — — — — —--!裝---— — — — — 訂---------線 (請先閱讀背面之注意事項#填寫本頁) 經濟部智慧財產局員工消費合作社印製 472385 A7 B7 五、發明說明（9) 元之行位址C A〔 4 : 5〕的有效或無效以獲得互補性內 部行位址CAINTt 〔4:5〕 、CAINTc 〔4: 5〕所需之四個多工器53 (53a〜53d)與兩個反 相器 5 4 a、5 4 b。 這些多工器5 3 a〜5 3 d具有由供輸入結構資訊信 號CONF之開關端子S，切換第一輸入端子〇與第二輸 入端子1而連接於輸出端子◦之功能。對於多工器5 3 a 、5 3 c之第一輸入端子0係各自輸入行位址CA〔 5〕 、CA〔4〕，對於多工器53b、53d之第一輸入端 子0則各自由反相器54a 、54b輸入行位址CA〔5 〕、CA〔4〕之反轉信號。對於多工器53a〜53d 之第二輸入端子1則輸入V c c。 列解碼器4 b具有用以選擇1 k列之A N D (及）閘 G10〜Gl 3 °AND閘G10〜G1 3係用以供輸入 以內部行位址 C A I N T t 〔 4 : 5〕 、C A I N T c 〔 4 : 5〕之所有組合’並根據其重合.檢測而輸出1 k列之 選擇信號 lKC_Sel 〔0〕〜1KC — Sel 〔3〕 〇 下位之列位址C A〔 0 : 3〕將直通結構更改電路 5 b，直接進入另一個行解碼器4 a °因此’若所輸入之 1 k列塊選擇信號1 K C — S e 1 〔 〇 : 3〕已被活化’ 則對應於1 k列塊2 0〜2 3中對應於c A〔 〇 : 3〕之 行選擇線也將被活化。 茲說明第4圖之動作如下。結構資訊信號C 0 N F處 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） -12- I------------裝--------訂---------線 (請先閱讀背面之注意事項#4寫本頁) 經濟部智慧財產局員工消費合作社印製 472385 A7 B7 10 五、發明說明（） 於"0 〃 ，因而開關端子S處於、L 〃之情形下，經由多 工器5 3 a行位址R A〔 5〕將變成內部行位址 CAI NT t ，經由多工器5 3 b即可得其所反轉之內部 行位址C A I N T c。同樣地，徑由多工器5 3 c、 5 3 d即可得對應於行位址C A〔 4〕之互補性內部行位 址 CAINTt、CAINTc。 例如，假設行位址C A〔 4〕= Η，行位址C A〔 5 〕=L。此時，內部行位址將爲：C A I N T t 〔 4〕= H，CAINTc (4) = L - CAINTt〔11〕= L，CAINTc 〔5〕=H。因此，AND 閘 Gil 之 輸出即變成H，其他之A N D閛G 1 0、G 1 2、G 1 3 之輸出即將變成L。因而，只有選擇信號1 K C 一 S e 1 〔1〕被活化成Η，在記憶體功能胞陣列2 ’則在1 k列 塊2 0〜2 3中塊2 1內之1條行選擇線C S L會受到活 化。就是說，對應於外部行位址C A〔 4 : 5〕之1 k列 塊會受到活化，因此，可當倣6 4行之結構而動作。 當結構資訊信號C ◦ N F處於"1 〃時，多工器5 3 之輸出全部將變成Vcc而固定’使行位址CA〔4 : 5 〕成爲無效。此時，由於內部行位址c A 1 Ν τ t 〔 4 : 5〕及CAINTc〔4 : 5〕會全部變成Η，而對於 AND閘G 1 〇〜G 1 3之全部會輸入Η ’因此，選擇信 號 lKR_Sel 〔0〕〜lKR_Sel 〔3〕之全部 即將變成Η，使得所有1 k列塊2 0〜2 3受到活化。亦 即，在記憶體功能胞陣列2之全部1 k列塊，行選擇線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13 - ------I------裝--------訂----------線 (請先閱讀背面之注意事項#-'填寫本頁) 472385 A7 B7____ Λ Λ 五、發明說明（） C S L會同時受到活化而當做1 6行之結構而動作。 另外，於第3圖及第4圖所使用之多工器51 、53 ，係例如構成爲如第5圖。亦即，其係具有：輸入0端子 與輸入1端子係各自連接於一個輸入端子，開關端子S之 輸入與將之經由反相器1 1加以反轉之資料係輸入於另一 個輸入端子之A N D閘G 5 1、G 5 2 ;供輸入這些 A N D閘G 5 1、G 5 2之輸出的N 0 R (非或）閘 G 5 3 ;以及將該N 0 R閘G 5 3之輸出加以反轉而作爲 輸出之反相器1 2。因此，當"Η 〃輸入於開關端子S時 ，即可執行將輸入0端子連接於輸出端子，"L 〃輸入於 開關端子S時，即可執行將輸入1端子連接於輸出端子之 連接切換動作。 如上述，依照本實施形態，便可藉由結構資訊信號 C 0 N F之、、〇 〃 、 、、1 〃 ，將6 4 k之記憶體巨集作成 列與行之大小比率互異之結構而予以切換。由於此’進行 測試記憶體倂合L S I之記憶體巨集時’便可採取諸如以 對於依存於製品上結構之測試’則仍以製品上結構之4 k 列X 1 6行結構之狀態下進行測試’而對於不依存於結構 之測試’則將記憶體巨集更改爲1 k x 6 4行結構而進行 測試之方式，分開測試項目。因此，如欲對於眾多製品之 記憶體巨集進行不依存於結構之測試時’則將該等記憶體 巨集改成1 k列結構，即可使測試程式等通用化。 茲更具體就複數個之記億體巨集加以說明。第6圖（ a )〜（c )係顯示各自互異的製品上之記憶體巨集。第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） -14- (請先閱讀背面之注意事項#4寫本頁) 裝 --線- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 47238ΰ Α7 一 _____ Β7 1? 五、發明說明（） 6圖（a )係1 k列X 4行之4 Μ記憶體巨集，第6圖（ b )係4 k列X 2 k行之8 Μ記憶體巨集，第6圖（c ) 係2 k列X 8 k行之1 6 Μ記憶體巨集。欲對這些記憶體 巨集進行依存於製品結構的測試項目之測試時’由於不能 更改記憶體巨集之結構，可直接進行測試。對於不依存於 製品結構之測試項目，則將這些記憶體巨集之結構以結構 資訊信號，使第6圖（a )〜（c )之記憶體巨集，如同 第7圖（a )〜（c )般更改爲使其齊成1 k列之結構。 更具體而言，第7圖（a )係與第6圖（a )相同， 並未加以更改。第6圖（b )的4 k列X 2 k行結構之記 憶體巨集，則更改爲如第7圖（b )之1 k列X 8 k行， 而第6圖（c )之2 k列X 8 k行結構之記憶體巨集，則 更改爲如第7圖（c )之1 k列X 1 8 k行。 如上述，就複數個記憶體巨集使其列之大小湊成爲相 同，便可使測試程式或錯誤位元圖表（fail bit map )之模 板（template )等通用化，因此，可縮減測試成本。 第8圖（a)〜（c)各自係就第6圖（a)〜（c )之記憶體巨集將其行之大小予以共同化成2 k行之例子 。此種情形，也可以複數個記憶體巨集之測試，使測試程 式或錯誤位元圖表之模板等通用化，因此，可縮減測試成 本。 實施形熊？ 第9圖係顯示於其他實施形態之記憶體倂合L S I中 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐）_ ’ 5 _ I------------裝--------訂---------線 (請先閱讀背面之注意事項#椒寫本頁) 47238 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（13) 二個記憶體巨集Μ 1〜Μ 3係形成在一個晶片上之例子。 本例中，記憶體巨集Μ 1係4 k列X 1 6行（=6 4 k位 元），記憶體巨集Μ 2係1 k列X 1 6行（=1 6 k位元 )’但是構成爲1行兩I / 0。記憶體巨集Μ 3係1 k列 x 1 6行（=1 6 k位元）。在各記憶體巨集Ml〜M3 ’各自設有對應於第1圖之行側結構更改電路5 b之結構 更改電路8 1〜8 3。 第1 0圖（a )係顯示將第9圖之三個記憶體巨集 Μ 1〜Μ 3視爲宛如一個記憶體巨集而以藉由外部位址之 遞增即可連續地存取之方式進行測試時之位址分配。第 1 0圖（b )係執行通常存取之結構。如欲得第1 〇圖（ a )之結構，在記憶體巨集Μ 1之結構更改電路8 1 ，則 如前面所述實施形態，以結構資訊信號C ◦ N F將4 k列 X 1 6行結構更改爲1 k列X 6 4行結構，作爲行位址 C A而分配〇〜6 3。在記憶體巨集Μ 2之結構更改電路 8 2，則使行位址C Α僅移位6 4 ’且因須將兩I /〇份 分配給行位址，所以分配行位址6 4〜9 5。在記億體巨 集Μ 3之結構更改電路8 3 ’則將行位址C A僅移位6 4 + 32，而分配行位址CA = 96〜1 1 1。 關於第9圖之記憶體巨集Μ 2 ’於第1 1圖例示用以 執行如第1 〇圖（a )所示移位行位址所必要之電路結構 。第1 1圖係顯示記憶體巨集Μ 2之1 k列單位之記憶體 功能胞陣列1 1 2，與相對於其之行解碼器1 1 1及行側 之結構更改電路1 1 〇。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）_ 16 _ - ------------褒------丨—訂-------丨線 <請先閱讀背面之注意事項异4寫本頁) 經濟部智慧財產局員工消費合作社印製 472385 A7 ___ B7 14 五、發明說明（） 其中，結構更改電路1 1 0係與前面所述各實施形態 同樣地包括有由結構資訊信號C 0 N F控制之多工器 1 1 0 a〜1 1 0 h。若欲作成第1 〇圖（a )所示測試 用結構（將之稱爲結構A )，行位址C A〔 4 : 6〕則由 結構更改電路1 1 0變換成互補的內部行位址 CAINTAt〔4:6〕、CAINTAc〔4:6〕 而輸入行解碼器1 1 1。若欲作成第1 〇圖（b )所示通 常存取用結構（將之稱爲結構B )，行位址C A〔 4〕則 將變換成互補的內部行位址C A I N T B t 〔 4〕、 CAINTBc 〔4〕而輸入行解碼器111。 至於行解碼器1 1 1 ，基本上則採取結構A用之解碼 器電路與結構B用之解碼器電路之◦ R邏輯電路。具體而 言，第1 1圖之情形時，A N D閘8 — 1 0 a、8 — 1 1 a就是結構B用之解碼器電路。該A N D閘8 — 10a 、8 — 1 la之輸出係輸入OR閘8 - 10b、8 一 1 1 b。結構A甩，則因位址爲一個，致無解碼閘’內 部行位址將直接輸入〇 R閘8 — 1 0 b、8 — 1 1 b。 在A N D閘8 — 1 0 a ，則輸入內部行位址 CAINTAt〔6〕、CAINTAc〔5〕及 CAINTAt 〔4〕，而這些全部呈Η 〃時’輸出就 變成"Η 〃 。該A N D閘8 — 1 0 a之輸出將與內部行位 址 CAINTBt 〔4〕一起輸入 OR 閘 8 — l〇b ’ 該 0 R閘8 — 1 0 b之輸出就是供選擇一方的1 k列之選擇
信號 1 K C — S e 1 〔 1〕。在 A N D 閘 8 — 1 1 a ，貝1J 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） -17- ----- - ------裝---I----訂---------線 (請先閱讀背面之注意事項寫本頁) 472385 A7 B7 15 五、發明說明（） 輸入內部行位址CAINTAt 〔6〕 、CAINTAc 〔5〕及CAINTAc〔4〕，而這些全部呈''Η 〃時 ，輸出就變成、、Η 〃 。該AND閘8 — 11 a之輸出將與 內部行位址CAINTBc 〔4〕一起輸入〇R閘8— lib，該〇R閘8—lib之輸出就是供選擇一方的 1 k列之選擇信號1 K C — S e 1 〔 0〕。 結構資訊信號C 0 N F爲0 〃時’在多工器 1 l〇g、1 10h，輸入1端子（Vcc)將連接於輸 出0端子，使得內部行位址c A I N T B t 〔 4〕、 C A I N T B c 〔 4〕成爲非活性狀態"L 〃 。因此’由 這些信號線1 k列塊不致於被選取。另外’此時在多工器 1 1 0 a 〜1 1 0 f ，內部行位址 C A I N T A t 〔 4 : 6〕將因應行位址C A〔 4 : 6〕而變成'' Η 〃 、 '' L " 。現在之情形下’行位址C A〔 6〕= '' 1 〃 、C A〔 5 〕='、〇 〃時，則因應C A〔 4〕之値’選擇信號1 K c —S e 1 〔 〇 : 1〕中之任一方即被活化，記憶體功能胞 陣列1 1 2之1 k列即被活化。這是意味著如第1 〇圖（ a )所示記憶體巨集Μ 2之行位址空間被分配於6 4〜 9 5° 結構資訊信號C Ο N F爲'、1 〃時’則與上述相反地 ，內部行位址C A I N T A t 〔 4 : 6〕、 CA I NTA c 〔 4 : 6〕即不會依所輸入之行位址而全 部變成"L 〃 。另外，內部行位址C A I N T B t 〔 4〕 、CAINTBc 〔4〕則因應輸入行位址CA〔4〕而 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） -------------裝—— (請先閱讀背面之注意事項I4寫本頁) 占° i線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 472385 A7 B7 五、發明說明（16) 活化，使得選擇信號1 K C — S e 1 〔 0 : 1〕中任一方 活化。這是意味著如第1 0圖（b )所示記憶體巨集Μ 2 之行位址被分配於0〜3 1 如上述，按照本實施形態分配行位址，便可將記憶體 巨集Μ 1〜Μ 3視爲1 k列X 1 1 2行之一個記憶體巨集 ，予以遞增位址而作連續存取以實行測試。因此，與將記 憶體巨集Μ 1〜Μ 3各自分開個別存取而測試之方式相比 ，可大幅度縮短時間。 另外，第9圖之例子係揭示記憶體巨集Μ 1〜Μ 3爲 互異之場合，惟即使這些爲具有相同結構者，本發明仍然 可以適用。 實施形態3 第1 2圖係對於第9圖的結構中例如記憶體巨集Μ 2 ，實施如第1 0圖（a )所說明位址移位所需之行側結構 更改電路之其他實施形態。如圖示，其係包括用以保持啓 動位址之暫存器1 2 1以及減法電路1 2 2，其係用以從 輸入行位址C A〔 0 : 5〕減去保持於暫存器1 2 1之啓 動位址。多工器1 2 3則按照結構資訊信號C Ο N F之" 1 " 、 0 〃 ，將輸入行位址C A 〔 〇 : 5〕或減法電路 1 2 2的輸出中之任一方作爲內部行位址CA I NT〔 0 :5〕° 就是說，當結構資訊信號C 0 N F = * 0 〃時，行位 址C A〔 〇 : 5〕將直接變成內部行位址C A I N T〔 0 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19 - I----------------!| 訂-------I (請先閱讀背面之注意事項14寫本頁) 47238! 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17) :5〕，通常行位址空間’則分配0〜3 1。當結構資訊 信號C 0 N F = 1 〃時，記憶體巨集之行位址空間，貝0 分配來自保持於暫存器1 2 1的啓動位址之經予移位之値 。由於此，與前面之實施形態同樣地可選擇測試用之結構 A與通常存取用之結構B。 到此爲止之實施形態’係以降低測試成本爲目的而實 行記憶體巨集之結構更改’惟本發明並非局限於此’例如 ，爲考量存取速率與耗電量間之選擇取舍’記憶體倂合 L S I之規格，構成爲可對於所搭載的記憶體巨集實施結 構更改之方式，也應包括在本發明之範疇內。例如’可爲 藉結構資訊信號C 0 N F來切換第6圖（a )之1 k列X 4行的結構，與第8圖（a )之2 k列X 2 k行的結構之 規格。 例如，依結構資訊信號C 0 N F = " 0 〃 ’即變更爲 1 k列X 4行的結構，而依C ◦ N F = 1 ’即變更爲 2 k列X 2行的結構。結果，前者固因行數多致存取速率 快，但耗電量卻將相當於其部分而增大。相對於此’後者 ，存取速率雖慢，但耗電量卻低。如此’將記憶體巨集性 能列爲規格而構成爲可加以選擇，即可擴大記憶體倂合 L S I之用途。 發明之效果 綜上所述，依照本發明，使記憶體電路之結構可加以 更改，便可對於例如在眾多用途或製品各自以互異之結構 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 20 - -------------· I I I I---訂· I----I _ — (請先閱讀背面之注意事項异%寫本頁) 〇 A7
47^38 五、發明說明（…） 而供使用之記憶體電路，以共同之結構下進行測試，& _ 低測試成本。 另外，對於在一個晶片上搭載複數個記憶體電路之 L S I來說，同樣地使記憶體電路之結構可加以更改，艮p 可對這些複數個記憶體電路分配給一系列之位址空間，@ 之總括起來而實施測試。 〔圖式之簡要說明〕 第1圖係顯示本發明之一實施形態之記億體倂合 L S I中記憶體巨集之結構與其位址分配之圖。 第2圖係關於同實施形態之記億體巨集顯示其他之結 構與其位址分配之圖。 第3圖係顯示同實施形態之列側結構更改電路與列解 碼器部之結構圖。 第4圖係顯示同實施形態之行側結構更改電路與行解 碼器部之結構圖。 第5圖係顯示使用於第4圖之多工器結構圖。 第6圖係顯示互異的製品上之三個記憶體巨集之結構 例子圖。 . 第7圖係顯示將同三個記憶體巨集之結構加以變更之 例子圖。 第8圖係顯示將同三個記憶體巨集之結構加以變更之 其他例子圖。 第9圖係顯示其他實施形態之記億體倂合L S 1中二 本纸張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） · 21 - H I----------^--------^ 0 -------1^. C請先閱讀背面之注意事項再4寫本頁) 經濟部智慧財產局員工消費合作社印製 47238! A7 B7 19 五、發明說明（） 個記憶體巨集之結構圖。 第1 〇圖係顯示同實施形態之記億體巨集結構更改情 形之圖。 第1 1圖係顯示同實施形態之行側結構更改電路與行 解碼器之結構圖° 第1 2圖係顯示其他實施形態之行側結構更改電路之 結構圖。 jf ,件符號之說曰1 1…記憶體巨集’ 2…記憶體功能胞陣列’ 3…列解碼器， 4 a、4 b…行解碼器， 5 a、5 b…結構更改電路， 5 2 a〜51a、53a〜53d…多工器。 -------------裝--------訂---------線 (請先閱讀背面之注意事項#4寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用111國國家標準（CNS〉A4規格（210 X 297公釐〉 · 22 -