JP2003196995A - 半導体記憶装置およびその試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 不良アドレスのプログラム不良に起因するワ
ード線多重選択を検出する。 【解決手段】 スペアアドレス変換回路（１４）によ
り、データ書込み時とデータ読出時とで、スペアサブワ
ード線（ＳＳＷＬ０−ＳＳＷＬ３）に対するアドレスの
割当をノーマルサブワード線（ＮＳＷＬ０−ＮＳＷＬ
３）のアドレス割当と異ならせる。アドレス変換前およ
び変換後のスペアワード線には逆のデータパターンが格
納されるようにデータを書込む。マルチセレクション発
生時においては、対応のビット線においてデータの衝突
が生じるため、マルチセレクションを確実に検出するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よびその試験方法に関し、特に、不良ビット救済のため
のスペアメモリセルを有する半導体記憶装置およびその
試験方法に関する。より特定的には、この発明は、不良
アドレスのプログラムのプログラム不良を正確に検出す
ることのできる半導体記憶装置およびその試験方法に関
する。

【０００２】

【従来の技術】図２４は、従来の半導体記憶装置の要部
の構成を概略的に示す図である。図２４において、半導
体記憶装置は、行列状に配列される複数のノーマルメモ
リセルを含むノーマルアレイ９００と、このノーマルア
レイ９００の不良メモリセルを救済するためのスペアメ
モリセルを含むスペアアレイ９０２と、内部アドレス信
号ｉｎｔＡＤに従ってノーマルアレイ９００のメモリセ
ル行を選択するノーマル行選択回路９０４と、ノーマル
アレイ９００の不良アドレスを記憶し、内部アドレス信
号ｉｎｔＡＤが不良アドレスを指定するときスペアロウ
イネーブル信号ＳＲＥを生成しかつスペアアレイ９０２
のスペアメモリセル行を指定するスペアアドレスプログ
ラム回路９０６と、不良アドレスプログラム回路９０６
の出力信号に従ってスペアアレイ９０２の対応のスペア
メモリセル行を選択状態へ駆動するスペア行選択回路９
０８を含む。

【０００３】不良アドレスプログラム回路９０６におい
て、スペアアレイ９０２の複数行のスペアメモリセルを
それぞれ指定する不良アドレスがプログラムされている
場合には、これらの不良アドレスそれぞれに対応して、
内部アドレス信号ｉｎｔＡＤが不良アドレスを指定して
いるか否かを示す信号が生成され、それらの信号のＯＲ
により、スペアロウイネーブル信号ＳＲＥが生成され
る。不良アドレスそれぞれに対応してスペアワード線が
配置される。

【０００４】スペアロウイネーブル信号ＳＲＥが活性化
されると、ノーマル行選択回路９０４の行選択動作が禁
止される。したがって、ノーマルアレイ９００におい
て、不良メモリセル行がアドレス指定された場合には、
スペアアレイ９０２のスペアメモリセル行が選択状態ヘ
駆動される。不良ノーマルメモリセル行が、スペアメモ
リセル行で置換され、等価的に、不良メモリセル行が救
済される。これにより、不良メモリセル行が救済され、
製品歩留まりを改善することができる。

【０００５】このスペアアレイ９０２においては、不良
メモリセル行の救済を行なうスペア行の他に、ノーマル
アレイ９００における不良メモリセル列を置換により救
済するための、スペア列も設けられる。

【０００６】図２５は、たとえば特開平１１−２０３８
８８号公報に示される不良アドレスプログラム回路の構
成を示す図である。この図２５に示す不良アドレスプロ
グラム回路９０６においては、行アドレスビットＲＡ０
−ＲＡｎと補の行アドレスビット／ＲＡ０−／ＲＡｎと
に従って、不良アドレスが指定されたか否かの特定が行
なわれる。

【０００７】図２５において、この不良アドレスプログ
ラム回路９０６は、行アドレスビットＲＡ０−ＲＡｎを
それぞれゲートに受けるＮチャネルＭＯＳトランジスタ
ＴＲ０−ＴＲｎと、補の行アドレスビット／ＲＡ０−／
ＲＡｎをそれぞれゲートに受けるＮチャネルＭＯＳトラ
ンジスタＺＴＲ０−ＺＴＲｎと、ＭＯＳトランジスタＴ
Ｒ０−ＴＲｎそれぞれと判定ノード９１２の間に接続さ
れるヒューズ素子ＦＵ０−ＦＵｎと、ＭＯＳトランジス
タＺＴＲ０−ＺＴＲｎと判定ノード９１２の間にそれぞ
れ接続されるヒューズ素子ＺＦＵ０−ＺＦＵｎと、プリ
チャージ指示信号ＺＰＲに従って判定ノード９１２を電
源電圧ＶｃｃレベルにプリチャージするＰチャネルＭＯ
Ｓトランジスタ９１０を含む。この判定ノード９１２か
ら、スペアロウイネーブル信号ＳＲＥｉが出力される。
ＭＯＳトランジスタＴＲ０−ＴＲｎおよびＺＴＲ０−Ｚ
ＴＲｎの各々のソースは、接地ノードに接続される。

【０００８】この図２５に示す不良アドレスプログラム
回路９０６においては、不良アドレスを指定するときに
Ｈレベルとなるビットに対応するヒューズ素子がレーザ
光等のエネルギ線により溶断される。たとえば不良アド
レスがアドレス（ＲＡ０…ＲＡｎ）＝（１００…０１）
の場合、ヒューズ素子ＦＵ０およびＦＵｎと、ＺＦＵ１
ないしＺＦＵｎ−１が、溶断される。

【０００９】不良アドレスが存在しない場合には、全ヒ
ューズ素子が非溶断状態に維持される。

【００１０】スペア行それぞれに対して、不良アドレス
プログラム回路が配置されており、行選択時において、
スペアロウイネーブル信号ＳＲＥｉが活性化されると、
対応のスペア行（ワード線）が選択状態へ駆動される。
ノーマル行選択回路９１０に対しては、各スペア行に対
して配置される不良アドレスプログラム回路の出力信号
ＳＲＥｉのＯＲに従って生成される。

【００１１】プリチャージサイクルにおいては、アドレ
スビットＲＡ０−ＲＡｎおよび／ＲＡ０−／ＲＡｎが、
全てＬレベルであり、判定ノード９１２の放電経路は遮
断されており、判定ノード９１２は、ＭＯＳトランジス
タ９１０により電源電圧Ｖｃｃレベルにプルチャージさ
れる。

【００１２】行選択動作時において、不良行アドレスが
指定された場合には、このＨレベルのアドレスビットに
対応するヒューズ素子が溶断されているため、判定ノー
ド９１２の放電経路は存在しない。したがって、スペア
ロウイネーブル信号ＳＲＥｉはＨレベルを維持し、スペ
ア行選択回路９０８が活性化され、スペアアレイ９０２
の対応のスペアメモリセル行が選択される。

【００１３】ノーマル行選択回路９０４に対して与えら
れるスペアロウイネーブル信号ＳＲＥは、不良アドレス
が指定されたとき、スペアロウイネーブル信号ＳＲＥｉ
に従って活性化される。

【００１４】一方、不良アドレスと異なるアドレスが指
定された場合、このヒューズ素子ＦＵ０−ＦＵｎおよび
ＺＦＵ０−ＺＦＵｎのうち、非溶断状態のヒューズ素子
に対して設けられるＭＯＳトランジスタのゲートへ与え
られるアドレスビットがＨレベルとなる。したがって、
判定ノード９１２は、接地電圧レベルに放電され、スペ
アロウイネーブル信号ＳＲＥｉが、Ｌレベルに駆動さ
れ、ノーマル行選択回路９０４が、内部アドレス信号ｉ
ｎｔＡＤに従ってノーマルメモリセル行を選択する。ス
ペアロウイネーブル信号ＳＲＥｉは非活性状態であり、
スペア行選択回路９０８は、非活性状態を維持する。

【００１５】なお、プリチャージ指示信号ＺＰＲは、ス
タンバイサイクル時に活性化されて、判定ノード９１２
を電源電圧Ｖｃｃレベルにプリチャージし、メモリセル
選択を行なうアクティブサイクル時においては、このプ
リチャージ指示信号ＺＰＲはＨレベルであり、ＭＯＳト
ランジスタ９１０は、非導通状態を維持する。

【００１６】

【発明が解決しようとする課題】不良アドレスのプログ
ラム時において、ヒューズ素子の溶断が完全に行なわれ
た場合には、スペアロウイネーブル信号ＳＲＥ（ＳＲＥ
ｉ）は、不良アドレスが指定されたか否かに応じて、電
源電圧Ｖｃｃレベルまたは接地電圧レベルとなり、確実
に、不良メモリセルがスペアメモリセルで置換され、不
良の救済が行なわれる。

【００１７】一方、このヒューズ素子ＦＵ（ＦＵ０−Ｆ
Ｕｎ）またはＺＦＵ（ＺＦＵ０−ＺＦＵｎ）の溶断が、
完全に失敗した場合には、不良アドレスが指定されて
も、スペアロウイネーブル信号ＳＲＥ（ＳＲＥｉ）は、
Ｌレベルとなり、スペアメモリセルは選択されないた
め、不良行のスペアメモリセルでの置換は行なわれず、
不良救済は行なわれない。この場合には、出荷前の製品
テストにより、不良アドレスのプログラム不良を検出す
ることができる。

【００１８】しかしながら、ヒューズ素子の溶断が不完
全に行なわれた場合、不完全に溶断されたヒューズ素子
を介して微小電流が流れる。

【００１９】図２６は、不完全な溶断状態のヒューズ素
子の状態の一例を示す図である。図２６においては、ヒ
ューズ素子ＦＵｉが不完全に溶断され、一部が接続され
た状態となっている。この状態で、対応のＭＯＳトラン
ジスタＴＲｉへ、Ｈレベルのアドレスビットが与えられ
ると、判定ノード９１２から接地ノードへ微小電流Ｉが
流れる。

【００２０】不良アドレス指定時において、この微小電
流Ｉにより、スペアロウイネーブル信号ＳＲＥ（ＳＲＥ
ｉ）が中間電圧レベルとなり、その電圧レベルにより、
スペア行選択回路９０８がスペア行選択動作を行なう場
合とノーマル行選択回路９０４が活性化されてノーマル
行選択動作を行なう場合とが生じる。この場合、不良メ
モリセルの救済が行なわれる場合とメモリセルの救済が
行なわれない場合とが混在するため、動作中の間欠不良
が生じる。この間欠不良の場合、不良が不良アドレスに
おいて発生するため、同様、さまざまなテストパターン
を用いて試験することにより、検出することができる。

【００２１】また、このスペアロウイネーブル信号ＳＲ
Ｅが中間電圧レベルの場合、その電圧レベルによって
は、スペア行選択回路９０８およびノーマル行選択回路
９０４がともに活性状態とされ、不良ノーマルワード線
とスペアワード線がともに選択状態ヘ駆動されるマルチ
セレクション（ワード線の多重選択）が生じる。

【００２２】図２７は、ノーマルワード線ＮＷＬとスペ
アワード線ＳＰＷＬのメモリセルの配列を概略的に示す
図である。図２７において、ノーマルワード線ＮＷＬと
スペアワード線ＳＰＷＬとが交差する方向にビット線Ｂ
Ｌ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが配置される。これ
らのビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍは、
それぞれ対をなして配設される。ノーマルワード線ＮＷ
Ｌとビット線ＢＬ０，／ＢＬ１，…，／ＢＬｍの交差部
に対応してノーマルメモリセルＮＭＣが配置される。ま
た、スペアワード線ＳＰＷＬとビット線ＢＬ０，／ＢＬ
１，…，／ＢＬｍの交差部に対応してスペアメモリセル
ＳＭＣが配設される。

【００２３】通常、メモリセルアレイにおいては、メモ
リセルＭＣが行列状に配列され、ノーマルワード線に接
続されるメモリセルＭＣがノーマルメモリセルＮＭＣと
して用いられ、スペアワード線ＳＰＷＬに接続されるメ
モリセルがスペアメモリセルＳＭＣとして用いられる。
このメモリアレイにおいては、スペアメモリセルＳＭＣ
とノーマルメモリセルＮＭＣとが連続するパターンで配
置される。

【００２４】この不良ノーマルワード線ＮＷＬが、スペ
アワード線ＳＰＷＬと同じメモリセルの接続配置を有す
る場合において、不良ノーマルワード線ＮＷＬとスペア
ワード線ＳＰＷＬが同時に選択された状態を考える。こ
の場合、ノーマルメモリセルＮＭＣおよびスペアメモリ
セルＳＭＣに格納されたデータが、同じビット線上に読
出されることになる。また、マルチセレクションが生じ
ている場合、常に、スペアメモリセルＳＭＣとノーマル
メモリセルＮＭＣには同じ論理レベルのデータが書込ま
れて読出されることになり、マルチセレクションが生じ
ているか否かを識別することができないという問題が生
じる。

【００２５】このようなマルチセレクションを識別する
ためには、ノーマルメモリセルＮＭＣとスペアメモリセ
ルＳＭＣとに互いに論理レベルの異なるデータを書込む
必要が生じる。この場合、不良アドレスプログラム後に
おいて、強制的に、不良ノーマルワード線ＮＷＬを選択
状態としてあるデータパターンを書込み、またスペアワ
ード線ＳＰＷＬを強制的に選択状態ヘ駆動して、この不
良ノーマルワード線ＮＷＬに書込まれたデータと論理レ
ベルが反対のデータパターンを書込む必要がある。

【００２６】不良ワード線と対応のスペアワード線とに
おいてメモリセルの接続パターンが異なる場合において
も、一方のワード線においてメモリセルがビット線ＢＬ
に接続され、他方のワード線においてメモリセルが補の
ビット線／ＢＬに接続されるため、マルチセレクション
が生じた場合においては、ノーマルおよびスペアメモリ
セルに対しては逆の論理レベルのデータが格納され、デ
ータの読出時においては、書込んだデータと同じ論理レ
ベルのデータが読み出されるため、マルチセレクション
を検出することができない。

【００２７】このため、さまざまなデータパターンを書
込んで試験を行なう場合、単にマルチセレクションの検
出のためだけに、不良アドレスを記憶し、その不良アド
レスに書込まれるデータパターンと論理レベルを反転さ
せたデータパターンを、スペアワード線ＳＰＷＬに対し
て書込む必要がある。すなわち、スペアワード線と対応
の不良ノーマルワード線に対しては、逆の論理レベルの
データパターンを書込む必要がある。このマルチセレク
ションの検出を、他の様々なデータパターンをメモリセ
ルに格納してメモリセルのリークの存在を検出するテス
トなどと同時に行なう場合、そのデータパターンが制限
されテストデータパターンに対し制約が生じるという問
題が生じる。

【００２８】それゆえ、この発明の目的は、不良アドレ
スプログラムが正確に行なわれているかを確実に検出す
ることのできる半導体記憶装置を提供することである。

【００２９】この発明の他の目的は、正確に、ワード線
のマルチセレクションが生じているかを検出することの
できる半導体記憶装置を提供することである。

【００３０】この発明のさらに他の目的は、このワード
線のマルチセレクションの検出を確実に行なうことので
きる半導体記憶装置の試験方法を提供することである。

【００３１】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のノーマルメモリセ
ルと、各ノーマルメモリセル行に対応して配置され、各
々に対応の行のノーマルメモリセルが接続される複数の
ノーマルワード線と、ノーマルメモリセルと列を共有す
るように行列状に配列される複数のスペアメモリセル
と、スペアメモリセル行に対応して配置され、各々に対
応の行のスペアメモリセルが接続する複数のスペアワー
ド線と、不良ノーマルワード線のアドレスをプログラム
するための不良アドレスプログラム回路とを含む。この
不良アドレスプログラム回路は、外部アドレスとプログ
ラムされた不良アドレスとの一致／不一致判定結果を示
す一致指示信号を生成する回路を含む。

【００３２】この発明に係る半導体記憶装置は、さら
に、外部アドレスと一致指示信号とに従って複数のノー
マルワード線とスペアワード線とから対応のワード線を
選択するためのワード線選択回路と、外部アドレスと複
数のスペアワード線との対応関係を変更するためのアド
レス変更回路とを含む。

【００３３】好ましくは、このアドレス変更回路は、テ
スト動作モード指示信号に従って、通常動作モード時と
異なるスペアワード線が選択されるように外部アドレス
とスペアワード線との対応関係を変更する。

【００３４】好ましくは、ノーマルおよびスペアメモリ
セル列に対応して配置され、各々に対応の列のノーマル
およびスペアメモリセルが接続される複数のビット線対
が設けられる。アドレス変更回路は、不良ノーマルワー
ド線と列方向に関して同一パターンでスペアメモリセル
が接続されるスペアワード線を選択するように外部アド
レスとスペアワード線との対応関係を変更する。

【００３５】また、これに代えて、好ましくは、スペア
およびノーマルメモリセル列に対応してかつ各々に対応
の列のノーマルおよびスペアメモリセルが接続される複
数のビット線対が設けられる。アドレス変更回路は、こ
の不良ノーマルワード線と列方向に関して異なるパター
ンでスペアメモリセルが接続されるスペアワード線を選
択するようにスペアワード線と外部アドレスとの対応関
係を変更する。

【００３６】また、これに代えて、好ましくは、ノーマ
ルおよびスペアメモリセル列に対応して各々に対応の列
のスペアおよびノーマルメモリセルが接続する複数のビ
ット線対が設けられる。アドレス変更回路は、通常動作
モード時においては、不良アドレスの不良ノーマルワー
ド線と列方向において同一パターンでメモリセルが接続
されるスペアワード線が選択され、テスト動作モード時
においては、この不良ノーマルワード線と列方向におい
て同一のパターンでメモリセルが接続される別のスペア
ワード線が選択されるようにアドレスの対応関係の変更
を行なう。

【００３７】また、これに代えて、好ましくは、ノーマ
ルおよびスペアメモリセルに対応してかつ各々に対応の
列のスペアおよびノーマルメモリセルが接続される複数
のビット線対が設けられる。アドレス変更回路は、通常
動作モード時においては、不良アドレスの不良ワード線
と列方向において同一パターンでメモリセルが接続され
るスペアワード線が選択され、テスト動作モード時にお
いては、この不良ワード線と列方向において異なるパタ
ーンでメモリセルが接続されるスペアワード線が選択さ
れるようにアドレスの変更を行なう。

【００３８】好ましくは、アドレス変更回路は、スペア
ワード線のアドレスの偶数／奇数の変換を行なう。

【００３９】好ましくは、ノーマルワード線およびスペ
アワード線の各々は、階層ワード線構成を有する。不良
ノーマルアドレスプログラム回路は、不良ノーマルメモ
リセル行に対応して配置されるメインワード線アドレス
をプログラムして記憶する。ワード線選択回路は、一致
指示信号と外部アドレスのメインワード線を指定するメ
インワード線アドレスとに従ってノーマルメインワード
線を選択するノーマルメインワード線選択回路と、外部
アドレスのサブワード線を指定するサブワード線アドレ
スに従ってノーマルワード線のサブワード線を選択する
サブワード線選択信号を生成するノーマルサブワード線
選択回路と、一致指示信号に従ってスペアワード線のス
ペアメインワード線を選択するスペアメインワード線選
択回路と、サブワード線アドレスに従ってスペアサブワ
ード線を選択するスペアワード線選択信号を生成するス
ペアサブワード線選択回路とを含む。アドレス変更回路
は、このスペアサブワード線選択回路に与えられるサブ
ワード線アドレスを変更する。

【００４０】好ましくは、スペアサブワード線選択回路
とノーマルサブワード線選択回路とは、別々の回路で構
成される。

【００４１】これに代えて、好ましくは、スペアサブワ
ード線選択回路とノーマルサブワード線選択回路とは同
一の選択回路で構成される。個の同一の選択回路の出力
信号が共通にノーマルおよびスペアサブワード線に伝達
される。アドレス変更回路は、スペアサブワード線を選
択する動作モード時において外部アドレスに含まれるサ
ブワード線アドレスの変更を行って同一の選択回路に伝
達する。

【００４２】また、好ましくは、サブワード線アドレス
は複数のビットで構成され、ワード線選択回路は、サブ
ワード線アドレスに従って複数ビットの相補内部サブワ
ード線アドレスを生成する内部アドレス生成回路を含
む。アドレス変更回路は、サブワード線アドレスの相補
ビットの位置を変更してスペアサブワード線選択回路へ
伝達する。

【００４３】好ましくは、アドレス変更回路は、サブワ
ード線アドレスの特定の１ビットに対して生成された相
補ビットの位置を交換してスペアサブワード線選択回路
へ伝達する。

【００４４】この発明に従う半導体記憶装置の試験方法
は、行列状に配列される複数のノーマルメモリセルと、
これら複数のノーマルメモリセルの不良ノーマルメモリ
セルを救済するための複数行に配置されるスペアメモリ
セルとを有する半導体記憶装置の試験方法であり、これ
らのノーマルおよびスペアメモリセルは列を共有して配
置される。

【００４５】この発明に従う試験方法は、スペアメモリ
セルと少なくともスペアメモリセルに対応して配置され
るノーマルメモリセルの所定の関係を満たす行アドレス
に対し、各列において論理レベルが異なるようにデータ
を書込むステップと、メモリセルの格納データを読出し
て書込データと読出データとが論理レベルが同一である
かを判定するステップとを含む。データの書込み時とデ
ータの読出時とではスペアワード線と外部アドレスとの
対応関係が異なる。

【００４６】好ましくは、ノーマルおよびスペアメモリ
セルは、メモリセルアレイにおいて列方向において４行
を単位として同一パターンで配置される。スペアメモリ
セルの行アドレスの変更は、偶数アドレスと奇数アドレ
スとの変更を行なうステップを含む。

【００４７】また、好ましくは、スペアメモリアドレス
の変更は、複数のビットの外部アドレスのうちの特定の
１ビットのアドレスの論理レベルを反転するステップを
含む。

【００４８】スペアメモリセル行のアドレスを変更する
ことにより、このスペアワード線のアドレス変更に応じ
て、スペアメモリセルおよびノーマルメモリセルを含む
メモリセルアレイにおいて、行単位でデータを書込む場
合に、ノーマル行およびスペア行に対し同一パターンで
テストデータを書込んでも、データ読出時において、不
良ノーマルワード線に対するテストデータパターンと対
応のスペアワード線に対するテストデータパターンを異
ならせることができる。これにより、スペアワード線お
よびノーマルワード線に対し条件を同じとしてメモリア
レイ内において所望のテストパターンのテストデータを
書込むことができ、テストデータパターンの自由度を改
善することができる。

【００４９】通常動作時において、たとえば同一のパタ
ーンで配置されるメモリセルが接続されるスペアワード
線が選択される場合に、マルチセレクションが生じて
も、ビット線においては、書込み時と読出時とで異なる
データパターンが読み出されるためデータの衝突が生じ
る。従って、個のビット線に読み出されたデータをセン
スアンプにより増幅しても、期待値と異なるため、この
マルチセレクションを確実に検出することができる。

【００５０】特に、ノーマルワード線とスペアワード線
とに対してデータを書込む場合、スペアワード線アドレ
スの偶数／奇数の変換を行なった場合において、ノーマ
ル行およびスペア行の区別なく偶数アドレスと奇数アド
レスに対し反対の論理レベルのデータを書込むだけでよ
く、スペア行とノーマル行とを区別することなくテスト
データの書込を行なうことができる。したがって、メモ
リセル間リークなどのテストと同時に、マルチセレクシ
ョンの発生を検出することができる。

【００５１】また、このヒューズプログラムの不良／良
検出動作を、パッケージ実装前のウェハレベルの半導体
記憶装置に対して実行することにより、不良アドレスの
プログラム不良を検出した場合に、この不良アドレスの
再プログラムを行なうことができ、製品歩留まりが改善
される。

【００５２】以上のようにして、不良アドレスプログラ
ム時におけるヒューズ切断不良が発生してマルチセレク
ションが生じる場合においても、正確に、このマルチセ
レクションを検出することができる。特に、このヒュー
ズ切断不良により、マルチセレクションが生じる場合と
生じない場合が生じるという不良が発生する場合におい
ても、さまざまなテストデータパターンを用いてマルチ
セレクション検出を行なうことにより、このような不良
もマルチセレクション発生を検出することができる。こ
れにより、正確に、不良アドレスプログラム時における
ヒューズ切断不良を検出することができる。

【００５３】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
は、４つのバンクＢＫ０−ＢＫ３を含む。これらのバン
クＢＫ０−ＢＫ３は、互いに独立に、内部のメモリセル
行を選択状態へ駆動することができる。バンクＢＫ０−
ＢＫ３は、それぞれ、ノーマルメモリセルが行列状に配
列されるノーマルメモリアレイＮＭＡ０−ＮＭＡ３と、
ノーマルメモリアレイＮＭＡ０−ＮＭＡ３の不良メモリ
セル行を救済するための冗長メモリアレイＲＭＡ０−Ｒ
ＭＡ３と、これらのノーマルメモリアレイＮＭＡ０−Ｎ
ＭＡ３および冗長メモリアレイＲＭＡ０−ＲＭＡ３のア
ドレス指定された行に対応するワード線を選択するため
の行選択回路ＲＳＫ０−ＲＳＫ３を含む。

【００５４】行選択回路ＲＳＫ０−ＲＳＫ３は、ノーマ
ルメモリアレイＮＭＡ０−ＮＭＡ３それぞれに対応して
設けられるノーマル行選択回路と、冗長メモリアレイＲ
ＭＡ０−ＲＭＡ３それぞれに対応して配置されるスペア
行選択回路を含む。冗長メモリアレイＲＭＡ０−ＲＭＡ
３においては、それぞれ、複数行の冗長（スペア）メモ
リセルが配置されており、これらの複数の冗長メモリセ
ル行に対応してスペアワード線が配置されている。行選
択回路ＲＳＫ０−ＲＳＫ３は、テスト動作モード時にお
いて、冗長メモリアレイＲＭＡ０−ＲＭＡ３の冗長行
（スペアワード線）のアドレスを変換する機能を備え
る。

【００５５】すなわち、テスト動作時においてスペアワ
ード線を選択するとき、外部アドレスに従ってスペアワ
ード線が選択される。この外部アドレスとスペアワード
線との対応関係をテスト時に変更して、スペアワード線
選択時においてマルチセレクションが生じたときにビッ
ト線に論理レベルの異なるデータが読み出されるように
する。

【００５６】半導体記憶装置は、さらに、外部からのク
ロック信号ＣＬＫと内部クロック信号のイネーブル／デ
ィスエーブルを決定するクロックイネーブル信号ＣＫＥ
を受けるクロックバッファ１と、クロックバッファ１か
らの内部クロック信号に同期して外部からのアドレスビ
ットＡ０−Ａ１０（Ａ０−１０）とバンクアドレス信号
ＢＡを受けて内部アドレス信号を生成するアドレスバッ
ファ３と、クロックバッファ１からの内部クロック信号
に同期して、外部からの制御信号／ＣＳ、／ＲＡＳ、／
ＣＡＳ、／ＷＥおよびＤＱＭＵ／Ｌを受け、内部制御信
号を生成する制御信号バッファ２と、これらのアドレス
バッファ３および制御信号バッファ２からの信号に従っ
て、選択されたバンクに対する内部制御信号を内部バス
５を介して伝達し、かつアドレスバッファ３からの内部
アドレス信号を、バンクＢＫ０−ＢＫ３に内部バス５を
介して伝達する制御回路４と、これらのバンクＢＫ０−
ＢＫ３の選択バンクとデータの授受を行なう入出力バッ
ファ６を含む。

【００５７】この半導体記憶装置は、クロック信号ＣＬ
Ｋに同期して動作する同期型半導体記憶装置であり、ク
ロック信号ＣＬＫのエッジにおける制御信号／ＣＳ、／
ＲＡＳ、／ＣＡＳおよび／ＷＥおよびＤＱＭＵ／Ｌの状
態に従って内部動作が決定される。

【００５８】ここで、信号ＤＱＭＵ／Ｌは、上位バイト
データおよび下位バイトデータの書込にマスクをかける
データマスク指示信号であり、上位バイト用データマス
ク信号ＤＱＭＵと、下位バイトマスク指示信号ＤＱＭＬ
を含む。

【００５９】アドレスバッファ３から生成される内部ア
ドレス信号は、制御回路４内において設けられるプリデ
コーダによりプリデコードされて、このアドレスプリデ
コード信号がバンクＢＫ０−ＢＫ３へ与えられてもよ
い。また、これに代えて、アドレスバッファ３からの内
部アドレス信号が、制御回路５の制御の下に、バンクＢ
Ｋ０−ＢＫ３へ伝達され、バンクＢＫ０−ＢＫ３におい
て内部アドレス信号のプリデコードおよびデコードが行
なわれてもよい。

【００６０】図２は、この発明の実施の形態１に従うワ
ード線多重選択（マルチセレクション）を検出する方法
の原理を概略的に示す図である。図２において、ノーマ
ルワード線ＮＷＬが、不良ワード線であり、スペアワー
ド線ＳＰＷＬ０と置換される。一方、別のスペアワード
線ＳＰＷＬ１は、別の不良ノーマルワード線を置換によ
り救済するために用いられる。今、ヒューズプログラム
不良により、ワード線多重選択が生じる場合を考える。
この場合は、スペアワード線ＳＰＷＬ０と不良ノーマル
ワード線ＮＷＬが同時に選択される。したがって、マル
チセレクションがスペアワード線ＳＰＷＬ０およびノー
マルワード線ＮＷＬにおいて生じた場合、アドレス信号
ＡＤ０に従って同一のデータパターンＤＰＴ０が、これ
らのスペアワード線ＳＰＷＬ０およびノーマルワード線
ＮＷＬに書込まれる。

【００６１】一方、スペアワード線ＳＰＷＬ１に対して
は、別のアドレスが割当てられており、このスペアワー
ド線ＳＰＷＬ１に対しては、データパターンＤＰＴ０と
逆パターンのデータパターンＤＰＴ１を格納する。すな
わち、ビット線対ＢＬＰについて、ノーマルワード線Ｎ
ＷＬおよびスペアワード線ＳＰＷＬ０においては、同一
論理レベルのデータＮＴ（＝ＳＴ０）およびＳＴ０が格
納される。一方、スペアワード線ＳＰＷＬ１について
は、これらのデータＮＴおよびＳＴ０と論理レベルが逆
のデータＳＴ１が格納される。

【００６２】このデータ書込を行なった後、アドレス変
換を行なって、ロウアドレスを指定する。この場合、ア
ドレス変換はスペアワード線に対してのみ行われる。不
良アドレスが指定されてスペアワード線ＳＰＷＬ０が選
択されるとき、スペアワード線ＳＰＷＬ０に代えて、ス
ペアワード線ＳＰＷＬ１が選択される。このときマルチ
セレクションが生じるため、ノーマルワード線ＮＷＬも
選択される。この場合、ビット線対ＢＬＰに対してはデ
ータＮＴおよびＳＴ１が読出される。これらのデータＮ
ＴおよびＳＴ１は逆の論理レベルのデータであり、ビッ
ト線対ＢＬＰにおいてデータの衝突が生じ、センスアン
プにより不定データが読出される。

【００６３】このセンスアンプにより読み出されたデー
タは、期待値と異なる。このデータの衝突による不定デ
ータの読出という状態は、ノーマルワード線ＮＷＬの不
良メモリセルを除く正常メモリセルすべてにおいて常に
生じる。スペアワード線ＳＰＷＬ０およびＳＰＷＬ１に
対し、常に逆データパターンが書込まれ、かつスペアワ
ード線ＳＰＷＬ０とノーマルワード線ＮＷＬに対しては
同一のパターンのデータが書込まれるという条件を維持
して、さまざまなデータパターンを用いてテストする。
マルチセレクションが常に生じている場合、全てのデー
タパターンについて、このスペアワード線ＳＰＷＬ０に
割当てられたアドレスＲＡについては不良が生じるた
め、マルチセレクションが発生していると判定すること
ができる。

【００６４】また、マルチセレクションが、間欠的に生
じる場合においても、いくつかのデータパターンにおい
て不良が検出されるため、このような間欠的にマルチセ
レクションが発生する場合においても、確実にマルチセ
レクションを検出することができる。

【００６５】このスペアワード線のアドレス指定時にお
いて、外部アドレスとスペアワード線アドレスの対応関
係の変更は、非階層ワード線構成の場合においては、不
良アドレスプログラム回路とスペアワード線との対応関
係を切替えることにより実現される。不良ノーマルワー
ド線へのデータ書込み時においては、強制的に、不良ア
ドレスプログラム回路の出力信号を非活性状態に維持し
て、不良ノーマルワード線を選択する。スペアワード線
に対するデータの書込み時においては、アドレス変換
（不良アドレスプログラム回路の出力の切替え）を行わ
ずに外部アドレスに従ってスペアワード線に対してデー
タを書き込む。データの読出時においてアドレス変換を
行う。

【００６６】すなわち、通常の非階層ワード線構成の場
合、スペアワード線ＳＰＷＬ０およびＳＰＷＬ１それぞ
れに不良アドレスを格納するヒューズプログラム回路が
配置される。したがってこの場合、マルチセレクション
検出時においては、アドレス変換として、不良アドレス
プログラム回路の出力信号の伝達経路を切換え、スペア
ワード線ＳＰＷＬ０指定時、スペアワード線ＳＰＷＬ１
が選択されるように設定し、スペアワード線ＳＰＷＬ１
指定時、スペアワード線ＳＰＷＬ０が選択されるように
構成する。この場合には、不良ノーマルワード線に対
し、逆データパターンを格納するという条件が要求され
る。通常、メモリセル不良は、パーティクルなどによ
り、メモリアレイ内において集中的な部分において発生
する確率が高いため、隣接ワード線が同時に、不良状態
になる可能性が高い。したがって、たとえば、この場
合、偶数行アドレスと奇数行アドレスとで、異なるデー
タパターンを格納するためにテストパターンを生成する
だけで、スペアワード線ＳＰＷＬ０およびＳＰＷＬ１
に、それぞれ異なるデータパターンを格納することがで
きる。

【００６７】ワード線構成が、メインワード線とサブワ
ード線とで構成される階層ワード線構成の場合には、後
に詳細に説明するように、メインワード線単位で不良メ
モリセル行の救済が行なわれるため、このサブワード線
に対するアドレスをマルチセレクション検出時変換す
る。

【００６８】なお、ワード線非階層構成においてスペア
ワード線が１本だけ配置されている場合、偶数アドレス
と奇数アドレスとに対して、チェッカーボード状のデー
タパタンが形成されるようにデータを書込み、マルチセ
レクション検出時において、ノーマルワード線に対して
偶数アドレスと奇数アドレスの間でのアドレス変換を行
うことにより、スペアワード線選択時において、このス
ペアワード線に格納されたデータパターンと異なるパタ
ーンのデータがノーマルワード線のメモリセルから読み
出されるため、マルチセレクションを検出することがで
きる。

【００６９】以上のように、この発明の実施の形態１に
従えば、マルチセレクション検出時、スペアワード線に
割当てられるアドレスを変換するように構成しており、
これらのスペアワード線に、逆データパターンを書込む
ことにより、容易にマルチセレクションを検出すること
ができる。

【００７０】なお、アドレス変換は、データ書込み時に
行い、データ読出時においてはアドエス変換を行わなく
ても良い。データ書き込み時とデータ読出時においてス
ペアワード線に対するアドレスの対応関係が異なってい
れば良い。

【００７１】［実施の形態２］図３は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を概略的に
示す図である。図３においては、１つのバンクにおける
メモリアレイの構成を概略的に示す。図３において、ノ
ーマルメモリアレイＮＭＡにおいては、メインワード線
とサブワード線が配設される。図３においては、ノーマ
ルメモリアレイＮＭＡにおける１つのノーマルメインワ
ード線ＮＭＷＬと、このノーマルメインワード線ＮＭＷ
Ｌに対応して配置される４本のノーマルサブワード線Ｎ
ＳＷＬ０−ＮＳＷＬ３を代表的に示す。

【００７２】ノーマルサブワード線ＮＳＷＬ０−ＮＳＷ
Ｌ３それぞれに対応してノーマルサブワードドライバＮ
ＳＷＤ０−ＮＳＷＤ３が配置される。これらのノーマル
サブワードドライバＮＳＷＤ０−ＮＳＷＤ３は、それぞ
れノーマルメインワード線ＮＭＷＬ上の信号とノーマル
サブワード線デコーダ１１からのサブデコード信号ＮＳ
Ｄ０−ＮＳＤ３（ＮＳＤ０−３）とに従ってそれぞれ、
対応のノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３を
選択状態へ駆動する。ノーマルサブワード線デコーダ１
１は、サブワード線アドレスＳＲＡをデコードして、ノ
ーマルサブデコード信号ＮＳＤ０−ＮＳＤ３を生成す
る。

【００７３】一方、ノーマルメインワード線ＮＭＷＬ
は、メインワード線アドレスＭＲＡをデコードして、ノ
ーマルメインワード線選択信号を生成するノーマルメイ
ンワード線デコーダ１０の出力信号に従って選択状態へ
駆動される。このノーマルメインワード線デコーダ１０
は、ノーマルロウイネーブル信号ＮＲＥが活性状態のと
きにデコード動作を行ない、このノーマルロウイネーブ
ル信号ＮＲＥが非活性化時には、そのデコード動作が禁
止され、ノーマルメインワード線ＮＭＷＬは、非選択状
態に保持される。

【００７４】冗長メモリアレイにおいては、スペアメモ
リセルが行列状に配列される。この冗長メモリアレイＲ
ＮＡにおいても、階層ワード線構成のスペアワード線が
配置される。すなわち、スペアメインワード線ＳＭＷＬ
と、このスペアメインワード線ＳＭＷＬに対応して配置
される４本のスペアサブワード線ＳＳＷＬ０−ＳＳＷＬ
３が配置される。スペアサブワード線ＳＳＷＬ０−ＳＳ
ＷＬ３それぞれに対しては、スペアサブワードドライバ
ＳＳＷＤ０−ＳＳＷＤ３が配置される。

【００７５】サブメインワード線ＳＭＷＬに対しては、
このサブメインワード線ＳＭＷＬにより置換される不良
ノーマルメインワード線のアドレスを記憶する不良アド
レスプログラム回路１２と、この不良アドレスプログラ
ム回路１２からのスペアロウイネーブル信号ＳＲＥＦに
従ってスペアメインワード線ＳＭＷＬを選択状態へ駆動
するスペアメインワード線デコーダ１３が設けられる。
不良アドレスプログラム回路１２は、また、メインワー
ド線アドレスと記憶した不良アドレスとに従って、ノー
マルロウイネーブル信号ＮＲＥを生成してメインワード
線デコーダ１０へ与える。

【００７６】スペアメインワード線デコーダ１３は、等
価的には、ドライブ回路であり、不良アドレスプログラ
ム回路１２からのスペアロウイネーブルファースト信号
ＳＲＥＦが活性化されると、対応のスペアメインワード
線ＳＭＷＬを選択状態ヘ駆動する。

【００７７】一方、スペアサブワード線ＳＳＷＬ０−Ｓ
ＳＷＬ３に対しては、テストモード指示信号ＴＥに従っ
てサブワード線アドレスＳＲＡを変換するスペアアドレ
ス変換回路１４と、スペアアドレス変換回路１４からの
変換スペアアドレスに従ってスペアサブデコード信号Ｓ
ＳＤ０−ＳＳＤ３を生成するスペアサブワード線デコー
ダ１５が設けられる。スペアメインワード線ＳＭＷＬの
選択時、スペアサブワード線デコーダ１５からのスペア
サブデコード信号ＳＳＤ０−ＳＳＤ３に従ってスペアサ
ブワードドライバＳＳＷＤ０−ＳＳＥＤ３のいずれかが
選択されて対応のスペアサブワード線ＳＳＷＬ（ＳＳＷ
Ｌ１−ＳＳＷＬ３のいずれか）が選択状態へ駆動され
る。

【００７８】従来、このスペアサブワード線デコーダ１
５は設けられておらず、ノーマルサブワード線およびス
ペアサブワード線に対し共通に、ノーマルサブワード線
デコーダ１１からのサブデコード信号が与えられる。し
たがって、メインワード線が置換された場合において
は、ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３が、
それぞれ、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３
で置換される。これらのノーマルサブワード線ＮＳＷＬ
０−ＮＳＷＬ３に対して割り当てられるアドレスは、ス
ペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３それぞれに割
り当てられるアドレスと同じである。

【００７９】メインワード線ＮＷＬおよびＳＭＷＬと交
差する方向にビット線対ＢＬＰが配設される。このビッ
ト線対ＢＬＰにおいては列方向に沿って所定のパターン
でメモリセルが配置される。

【００８０】図４は、ノーマルメモリアレイおよび冗長
メモリアレイにおけるメモリセルの配置を概略的に示す
図である。図４において、メモリセルが、２ビットのメ
モリセルを単位として行列状に配列される。このノーマ
ルメモリアレイおよび冗長メモリアレイにおいては、連
続的に同一パターンを繰返して、メモリセルが配置され
る。図４に示す配置においては、列方向において４行を
単位として同一パターンを繰り返してメモリセルが配置
され、行方向においては、１列おきにメモリセルが配置
される。

【００８１】この連続的に同一パターンを繰り返して配
置されるメモリセルのうち、不良メモリセル救済に用い
られるメモリセルをスペアメモリセルＳＭＣとして用
い、それ以外のメモリセルは、アドレス信号に従ってア
クセスされるノーマルメモリセルＮＭＣとして用いられ
る。したがって、これらのノーマルメモリセルＮＭＣお
よびスペアメモリセルＳＭＣは、同一アレイ領域内にお
いて同一パターンで繰返し配置され、また同一構成を有
する。

【００８２】メモリセル列に対応してビット線対ＢＬＰ
０およびＢＬＰ１が配設される。ビット線対ＢＬＰ０
は、ビット線ＢＬ０および／ＢＬ０を含み、ビット線対
ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１を含む。

【００８３】メモリセルの各行に対応してサブワード線
が配置される。図４においては、ノーマルサブワード線
ＮＳＷＬ０−ＮＳＷＬ３とスペアサブワード線ＳＳＷＬ
０−ＳＳＷＬ３を示す。ノーマルサブワード線ＮＳＷＬ
０−ＮＳＷＬ３は、ノーマルメインワード線ＮＭＷＬに
対応して配置され、スペアサブワード線ＳＳＷＬ０−Ｓ
ＳＷＬ３は、スペアメインワード線ＳＭＷＬに対応して
配置される。

【００８４】メモリセルＳＭＣおよびＮＭＣの各々は、
対応のビット線に接続されるビット線コンタクト１９
と、対応のサブワード線の交差部に対応して形成される
メモリトランジスタ２０と、情報を記憶するキャパシタ
に接続されるメモリセルコンタクト２１を含む。すなわ
ち、これらのスペアメモリセルＳＭＣおよびノーマルメ
モリセルＮＭＣは、１トランジスタ／１キャパシタ型の
メモリセル構造を有する。ビット線コンタクト１９は、
列方向において交互に２つのサブワード線ごとにビット
線ＢＬおよび／ＢＬに対して形成される。１つのビット
線ＢＬまたは／ＢＬについては、４本のサブワード線置
きに、ビット線コンタクト１９が配置される。行方向に
おいては、このビット線コンタクト１９は、１つのビッ
ト線を間に置いて形成される。したがって、ビット線対
の一方のビット線とサブワード線の交差部に対応してメ
モリセルが配置される。

【００８５】このメモリセルの配置の場合、ノーマルサ
ブワード線ＮＳＷＬ０およびＮＳＷＬ１およびスペアサ
ブワード線ＳＳＷＬ０およびＳＳＷＬ１は、配置される
メモリセルのパターンが同一である。また、ノーマルサ
ブワード線ＮＳＷＬ２およびＮＳＷＬ３とスペアサブワ
ード線ＳＳＷＬ２およびＳＳＷＬ３が、接続されるメモ
リセルのパターンが同じである。

【００８６】ビット線対ＢＬＰ０に対しては、活性化
時、ビット線ＢＬ０および／ＢＬ０を中間電圧ＶＢＬに
プリチャージしかつイコライズするイコライザＢＱ１
と、活性化時、ビット線ＢＬ０および／ＢＬ０に読出さ
れたデータを検知し増幅するセンスアンプＳＡ０と、列
デコーダ２６からの列選択信号ＣＳ０に従ってセンスア
ンプＳＡ０を内部データ線ＩＯおよび／ＩＯに接続する
列選択ゲートＣＳＤ０が設けられる。

【００８７】ビット線対ＢＬＰ１に対しては、同様、ビ
ット線ＢＬ１および／ＢＬ１を、活性化時、中間電圧Ｖ
ＢＬにプリチャージしかつイコライズするイコライザＢ
Ｑ１と、活性化時、ビット線ＢＬ１および／ＢＬ１の電
位差を検出し増幅するセンスアンプＳＡ１が設けられ
る。図４においては明確に示してはいないが、センスア
ンプＳＡ１に隣接して、列選択ゲートが設けられ、列デ
コーダ２６からの列選択信号ＣＳＬ１に従って、このセ
ンスアンプＳＡ１が、別の内部データ線に結合される。

【００８８】ノーマルサブワード線ＮＳＷＬ０−ＮＳＷ
Ｌ３に対しては、サブワードドライブ回路２２が配置さ
れ、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３に対し
ては、サブワードドライブ回路２４が設けられる。サブ
ワードドライブ回路２２は、図３に示すノーマルサブワ
ードドライバＮＳＷＤ０−ＮＳＷＤ３を含み、サブワー
ドドライブ回路２４は、図３に示すスペアサブワードド
ライバＳＳＷＤ０−ＳＳＷＤ３を含む。

【００８９】図５は、図３に示す不良アドレスプログラ
ム回路１２の構成の一例を示す図である。図５におい
て、それぞれゲートにプリデコード信号Ｘ０−Ｘｋを受
けるＮチャネルＭＯＳトランジスタＴＱ０−ＴＱｋと、
判定ノード２５とこれらのＭＯＳトランジスタＴＱ０−
ＴＱｋの間に直列に接続されるヒューズ素子ＦＬ０−Ｆ
Ｌｋと、プリチャージ指示信号ＺＳＲＰの活性化時導通
し、判定ノード２５へ電源電圧Ｖｃｃを伝達するＰチャ
ネルＭＯＳトランジスタ２６と、判定ノード２５の信号
を反転するインバータ２７ａと、インバータ２７ａの出
力信号を反転してスペアロウイネーブルファースト信号
ＳＲＥＦを生成するインバータ２７ｂと、インバータ２
７ａの出力信号に従って選択的に導通し、導通時、判定
ノード２５へ電源電圧Ｖｃｃを伝達するＰチャネルＭＯ
Ｓトランジスタ２８と、判定ノード２５上の信号を反転
する３段の縦続接続されるインバータ２９ａ−２９ｃを
含む。インバータ２９ｃから、ノーマルロウイネーブル
信号ＮＲＥが出力される。

【００９０】ＭＯＳトランジスタＴＱ０−ＴＱｋのソー
スは、接地ノードにそれぞれ接続される。

【００９１】この図５に示す不良アドレスプログラム回
路１２の構成において、不良アドレス指定時にＨレベル
となるプリデコード信号に対応するヒューズ素子ＦＬが
溶断される。したがって、不良アドレス指定時において
は、放電経路が遮断されるため、判定ノード２５は、Ｍ
ＯＳトランジスタ２６によりプリチャージされた電源電
圧Ｖｃｃレベルを維持し、スペアロウイネーブルファー
スト信号ＳＲＥＦが、Ｈレベルを維持する。一方、この
ときには、インバータ２９ｃからのノーマルロウイネー
ブル信号ＮＲＥがＬレベルとなる。

【００９２】ＭＯＳトランジスタ２８は、アクティブサ
イクル時、プリチャージ指示信号ＺＳＲＰがＨレベルと
なり、ＭＯＳトランジスタ２６がオフ状態となったと
き、不良アドレス指定時に判定ノード２５がフローティ
ング状態となるのを防止するために設けられる。

【００９３】図５の不良アドレスプログラム回路１２の
構成に示されるように、ヒューズ素子ＦＬ０−ＦＬｋの
少なくとも１個のヒューズ素子の溶断が不完全な場合
に、判定ノード２５の電圧レベルが、リーク電流により
中間電圧レベルに変化する。この場合、インバータ２７
ａの出力信号も中間電圧レベルとなる。この状態におい
ては、アクティブサイクル時において、ＭＯＳトランジ
スタ２６がオフ状態となっていても、ＭＯＳトランジス
タ２８が、導通状態となり、電源ノードから判定ノード
２５へ電流を供給し、この判定ノード２５は、中間電圧
レベルを維持する。

【００９４】インバータ２９ａの出力信号が、インバー
タ２９ｂの入力論理しきい値よりも低い場合には、スペ
アロウイネーブルファースト信号ＳＲＥＦは、Ｈレベル
を維持する。一方、インバータ２９ａおよび２９ｂの出
力信号が、同様、中間電圧レベルとなり、このインバー
タ２９ｂの出力信号がインバータ２９ｃの入力論理しき
い値よりも低い場合には、ノーマルロウイネーブル信号
ＮＲＥがＨレベルとなる。したがってこの場合、スペア
ロウイネーブルファースト信号ＳＲＥＦおよびノーマル
ロウイネーブル信号ＮＲＥがともにＨレベルとなり、ノ
ーマル行およびスペア行の選択が行なわれることにな
る。

【００９５】また、判定ノード２５の電圧レベルがリー
ク電流により徐々に低下し、アクティブサイクル開始後
において、スペアロウイネーブル信号ＳＲＥＦがＬレベ
ルに低下しかつノーマルロウイネーブル信号ＮＲＥがＨ
レベルに立上がると、同様、スペアメインワード線とノ
ーマルメインワード線とがともに選択状態に駆動され、
ワード線のマルチセレクションが生じる。

【００９６】なお、この不良アドレスプログラム回路１
２は、プリデコード信号Ｘ０−Ｘｋに代えて、相補内部
ロウアドレスビットＲＡおよび／ＲＡを受けても良い。

【００９７】図６は、図４に示すスペアメインワード線
デコーダ１３の構成の一例を示す図である。図６におい
て、スペアメインワード線デコーダ１３は、アクティブ
サイクル指示信号ＲＸＴＤとスペアロウイネーブルファ
ースト信号ＳＲＥＦを受けるＡＮＤ回路３３と、ノード
３２と接地ノードの間に直列に接続され、それぞれのゲ
ートに電源電圧Ｖｃｃが与えられるＮチャネルＭＯＳト
ランジスタ３０および３１と、ＡＮＤ回路３３の出力信
号に従ってノード３２をノード３５に電気的に結合する
ＮチャネルＭＯＳトランジスタ３４と、プリチャージ指
示信号ＺＳＲＰＰに従ってノード３５へ高電圧ＶＰＰを
伝達するＰチャネルＭＯＳトランジスタ３６と、ノード
３５の信号を反転するインバータ３８と、インバータ３
８の出力信号を反転してスペアメインワード線選択信号
ＺＳＭＷＬを出力するインバータ３９と、インバータ３
８の出力信号がＬレベルのとき導通し、導通時、ノード
３５へ高電圧ＶＰＰを伝達するＰチャネルＭＯＳトラン
ジスタ３７を含む。

【００９８】プリチャージ指示信号ＺＳＲＰＰは、振幅
が高電圧ＶＰＰレベルの信号であり、プリチャージ指示
信号ＺＳＲＰと同様に変化する。

【００９９】インバータ３８および３９は、その動作電
源電圧として、高電圧ＶＰＰを受ける。スペアメインワ
ード線選択信号ＺＳＭＷＬは、選択時、Ｌレベルに設定
され、非選択時、高電圧ＶＰＰレベルに設定される。こ
れは、選択サブワード線に対して高電圧ＶＰＰを伝達す
る必要があるためである。

【０１００】この図６に示すスペアメインワード線デコ
ーダ１３の構成において、ノード３２が、ＭＯＳトラン
ジスタ３０および３１が常時オン状態であるため、接地
電圧レベルに保持される。プリチャージサイクル時にお
いては、プリチャージ指示信号ＺＳＲＰがＬレベルであ
り、ノード３５は、ＭＯＳトランジスタ３６により、高
電圧ＶＰＰレベルにプリチャージされ、スペアメインワ
ード線選択信号ＺＳＭＷＬは、高電圧ＶＰＰレベルを維
持する。

【０１０１】プリチャージサイクルにおいては、アクテ
ィブサイクル指示信号ＲＸＴＤはＬレベルであり、ＡＮ
Ｄ回路３３の出力信号はＬレベルであり、ＭＯＳトラン
ジスタ３４はオフ状態にある。また、インバータ３８の
出力信号がＬレベルであり、ＭＯＳトランジスタ３７
が、オン状態になる。

【０１０２】アクティブサイクルが始まると、プリチャ
ージ指示信号ＺＳＲＰＰが、高電圧ＶＰＰレベルのＨレ
ベルとなり、ＭＯＳトランジスタ３６がオフ状態とな
る。また、アクティブサイクル指示信号ＲＸＴＤがＨレ
ベルとなる。不良アドレスが指定されている場合には、
スペアロウイネーブルファースト信号ＳＲＥＦがＨレベ
ルであり、ＡＮＤ回路３３の出力信号がＨレベルとな
り、ＭＯＳトランジスタ３４がオン状態となる。応じて
ノード３５が、ＭＯＳトランジスタ３４、３０および３
１を介して接地ノードに放電され、インバータ３８の出
力信号が高電圧ＶＰＰレベルとなり、ＭＯＳトランジス
タ３７がオフ状態となる。また、インバータ３９からの
スペアメインワード線選択信号ＺＳＭＷＬが、接地電圧
レベルのＬレベルとなり、スペアメインワード線ＳＭＷ
Ｌが選択状態へ駆動される。

【０１０３】不良アドレス以外のアドレスが指定された
場合には、スペアロウイネーブル信号ＳＲＥＦは、Ｌレ
ベルであり、ＡＮＤ回路３３の出力信号が、Ｌレベルで
あり、ＭＯＳトランジスタ３４がオフ状態であり、ＭＯ
Ｓトランジスタ３４がオフ状態を維持し、スペアメイン
ワード線デコーダ１３は、プリチャージサイクル時と同
じ状態を維持する。

【０１０４】この図６に示すように、ＡＮＤ回路３３の
出力信号がＬレベルのときにはＭＯＳトランジスタ３４
がオフ状態に設定される。従って、スペアロウイネーブ
ルファースト信号ＳＲＥＦがアクティブサイクルの開始
時においてＨレベルであり、ノード３５がＬレベルに放
電された後にリーク電流により、スペアロウイネーブル
ファースト信号ＳＲＥＦがＬレベルに低下すると、ＭＯ
Ｓトランジスタ３４がオフ状態を維持し、ノード３５は
Ｌレベルでフローティング状態となり、スペアメインワ
ード線選択信号ＺＳＭＷＬは選択状態のＬレベルを維持
する。このとき、ノーマルロウイネーブル信号ＮＲＥが
Ｈレベルとなると、ノーマルメインワード線選択信号が
活性化され、マルチセレクションが生じる。

【０１０５】図７は、図３に示すノーマルメインワード
線デコーダ１０の構成の一例を示す図である。図７にお
いて、ノーマルメインワード線デコーダ１０は、ノード
４２と接地ノードの間に直列に接続され、それぞれのゲ
ートにプリデコード信号ＸｉおよびＸｊを受けるＮチャ
ネルＭＯＳトランジスタ４０および４１と、電源ノード
とノード４２の間に接続されかつそのゲートにプリデコ
ード信号Ｘｉを受けるＰチャネルＭＯＳトランジスタ４
３と、ノード４２と電源ノードの間に接続されかつその
ゲートにプリデコード信号Ｘｊを受けるＰチャネルＭＯ
Ｓトランジスタ４４と、アクティブサイクル指示信号Ｒ
ＸＴＤとノーマルロウイネーブル信号ＮＲＥを受けるＡ
ＮＤ回路４５と、ＡＮＤ回路４５の出力信号がＨレベル
のとき導通し、導通時、ノード４２をノード４７に電気
的に結合するＮチャネルＭＯＳトランジスタ４６と、プ
リチャージサイクル指示信号ＺＳＲＰＰがＬレベルのと
き導通し、導通時、ノード４７へ高電圧ＶＰＰを伝達す
るＰチャネルＭＯＳトランジスタ４８ａと、ノード４７
の信号を反転するインバータ４９ａと、インバータ４９
ａの出力信号を反転してメインワード線選択信号ＺＮＭ
ＷＬを生成するインバータ４９ｂと、インバータ４９ａ
の出力信号がＬレベルに導通し、導通時ノード４７へ高
電圧ＶＰＰを伝達するＰチャネルＭＯＳトランジスタ４
８ｂを含む。

【０１０６】ノーマルメインワード線選択信号ＺＭＷＬ
は、選択時Ｌレベルであり、非選択時高電圧ＶＰＰレベ
ルとなる。従って、インバータ４９ａおよび４９ｂは、
高電圧ＶＰＰを動作電源電圧として受ける。

【０１０７】この図７に示すメインワード線デコーダ１
０の構成において、プリチャージサイクル時において
は、ＡＮＤ回路４５の出力信号はＬレベルであり、ＭＯ
Ｓトランジスタ４６はオフ状態にある。一方、ＭＯＳト
ランジスタ４８ａが、プリチャージ指示信号ＺＳＲＰＰ
に従ってＬレベルとなり、ノード４７は、高電圧ＶＰＰ
レベルにプリチャージされる。応じて、インバータ４９
ａの出力信号がＬレベルとなり、またＭＯＳトランジス
タ４８ｂがオン状態となる。

【０１０８】アクティブサイクルが始まると、プリチャ
ージ指示信号ＺＳＲＰＰが高電圧ＶＰＰレベルとなり、
ＭＯＳトランジスタ４８ａがオフ状態となる。一方、ア
クティブサイクル指示信号ＲＸＴＤがＨレベルとなり、
ノーマルロウイネーブル信号ＮＲＥがＨレベルであれ
ば、ＡＮＤ回路４５の出力信号がＨレベルとなり、ＭＯ
Ｓトランジスタ４６がオン状態となる。プリデコード信
号ＸｉおよびＸｊがともにＨレベルであれば、ＭＯＳト
ランジスタ４３および４４がオフ状態、ＭＯＳトランジ
スタ４０および４１がオン状態となり、ノード４２が接
地電圧レベルへ駆動され、応じてノード４７がＬレベル
となり、ノーマルメインワード線選択信号ＺＮＭＷＬが
Ｌレベルとなる。

【０１０９】一方、プリデコード信号ＸｉおよびＸｊの
少なくとも一方がＬレベルのときには、ＭＯＳトランジ
スタ４０および４１の少なくとも一方がＬレベルとな
り、またＭＯＳトランジスタ４３および４４の少なくと
も一方がオン状態となる。したがって、ノード４２は、
電源電圧Ｖｃｃレベルとなる。ＭＯＳトランジスタ４６
は、そのゲートおよびソース電圧がともに電源電圧Ｖｃ
ｃレベルとなり、オフ状態となり、ノード４２とノード
４７を電気的に分離するデカップリングトランジスタと
して機能する。したがってノード４７は、高電圧ＶＰＰ
レベルを維持し、ノーマルメインワード線選択信号ＺＮ
ＭＷＬは、高電圧ＶＰＰレベルを維持する。

【０１１０】このアクティブサイクル時においてノーマ
ルロウイネーブル信号ＮＲＥがＬレベルのときには、Ａ
ＮＤ回路４５の出力信号がＬレベルであり、ＭＯＳトラ
ンジスタ４６がオフ状態となり、ノーマルメインワード
線ＺＮＭＷＬは、プリチャージサイクル時と同様、高電
圧ＶＰＰレベルを維持する。

【０１１１】また、アクティブサイクル時において、プ
リデコード信号は図示しない回路によりラッチされてお
り、ノーマルロウイネーブル信号ＮＲＥが、Ｌレベルか
らＨレベルに立上がると、ＭＯＳトランジスタ４６がオ
ン状態となり、ノード４７が、プリデコード信号Ｘｉお
よびＸｊに従って接地電圧レベルに放電され、ノーマル
ワード線選択信号ＺＭＷＬがＬレベルに駆動される。

【０１１２】このノーマルメインワード線選択信号ＺＭ
ＷＬがセンスアンプの活性化の後に選択状態に駆動され
る場合には、スペアサブワード線に接続されるメモリセ
ルのデータに従ってビット線電位が確定しており、不良
ビットのデータが悪影響を及ぼすのは抑制されるもの
の、消費電流が増大する問題が生じる。センスアンプの
活性化前にノーマルメインワード線選択信号ＺＭＷＬが
選択状態へ駆動されると、不良メモリセルのデータが、
スペアサブワード線に接続されるメモリセルのデータに
対して悪影響を及ぼし正確なデータを読み出すことがで
きない。このようなマルチセレクションを、以下に詳細
に示す構成により検出する。

【０１１３】図８は、図３に示すスペアアドレス変換回
路１４の構成の一例を示す図である。図８においては、
スペアサブワード線デコーダ１５のプリデコード回路１
５Ａの構成を併せて示す。

【０１１４】図８において、スペアアドレス変換回路１
４は、テストモード指示信号ＴＥを受けるインバータ５
０と、テストモード指示信号ＴＥとインバータ５０の出
力信号に従って補のロウアドレスビット／ＲＡ０をノー
ド５５へ伝達するＣＭＯＳトランスミッションゲート５
１と、テストモード指示信号ＴＥとインバータ５０の出
力信号とに従ってＣＭＯＳトランスミッションゲート５
１と相補的に導通し、導通時、ロウアドレスビットＲＡ
０をノード５５へ伝達するＣＭＯＳトランスミッション
ゲート５２と、テストモード指示信号ＴＥとインバータ
５０の出力信号とに従って選択的に導通し、導通時、ロ
ウアドレスビットＲＡ０をノード５７へ伝達するＣＭＯ
Ｓトランスミッションゲート５３と、テストモード指示
信号ＴＥとインバータ５０の出力信号とに従ってＣＭＯ
Ｓトランスミッションゲート５３と相補的に導通し、導
通時、補のロウアドレスビット／ＲＡ０をノード５７へ
伝達するＣＭＯＳトランスミッションゲート５４を含
む。アドレスビットＲＡ０および／ＲＡ０は、図１に示
すアドレスバッファ３から生成される。

【０１１５】このロウアドレスビットＲＡ０により、ア
ドレスの偶数／奇数が指定される。テストモード指示信
号ＴＥがＨレベルのときには、ＣＭＯＳトランスミッシ
ョンゲート５２および５４が導通し、ノード５５および
５７へ、アドレスビットＲＡ０および／ＲＡ０が伝達さ
れる。一方、テストモード指示信号ＴＥがＬレベルのと
きには、ＣＭＯＳトランスミッションゲート５１および
５３が導通し、ノード５５および５７へは、それぞれ、
アドレスビット／ＲＡ０およびＲＡ０が伝達される。

【０１１６】したがって、テストモード指示信号ＴＥの
論理レベルを変更することにより、この相補アドレスビ
ットＲＡ０および／ＲＡ０が伝達されるノードが交換さ
れる。このロウアドレスビットＲＡ０および／ＲＡ０の
位置交換により等価的にロウアドレスビットＲＡ０の論
理レベルが反転される操作が行われる。すなわち、個の
ロウアドレスビットＲＡ０および／ＲＡ０の位置交換に
より、偶数アドレスと奇数アドレスとの交換が行われ
る。

【０１１７】スペアサブワード線デコーダ１５のプリデ
コード回路部１５Ａは、ノード５５のビットとアドレス
ビット／ＲＡ１を受けるＮＡＮＤ回路６０と、ＮＡＮＤ
回路６０の出力信号を反転してプリデコード信号Ｘ０を
生成するインバータ６１と、ノード５７のビットとアド
レスビット／ＲＡ１を受けるＮＡＮＤ回路６２と、ＮＡ
ＮＤ回路６２の出力信号を受けてプリデコード信号Ｘ１
を生成するインバータ６３と、ロウアドレスビット／Ｒ
Ａ０およびＲＡ１を受けるＮＡＮＤ回路６４と、ＮＡＮ
Ｄ回路６４の出力信号を反転してプリデコード信号Ｘ２
を生成するインバータ６５と、ロウアドレスビット／Ｒ
Ａ０およびＲＡ１を受けるＮＡＮＤ回路６６と、ＮＡＮ
Ｄ回路６６の出力信号を反転してプリデコード信号Ｘ３
を生成するインバータ６７を含む。これらのプリデコー
ド信号Ｘ０−Ｘ３により、スペアサブワード線ＳＳＷＬ
０−ＳＳＷＬ３がそれぞれ指定される。

【０１１８】この図８に示すプリデコード回路部１５Ａ
は、ＡＮＤ型プリデコード回路であり、ＮＡＮＤ回路６
０、６２、６４および６６は、それぞれ、与えられたロ
ウアドレスビットがともにＨレベルのときにＬレベルの
信号を出力する。

【０１１９】図９は、スペアサブワード線デコーダ１５
のデコード部の構成を概略的に示す図である。図９にお
いて、スペアワード線デコーダ１５のデコード部１５Ｂ
は、プリデコード信号Ｘ０とアクティブサイクル指示信
号ＲＸＴＤに従って相補サブデコード信号ＳＤ０および
ＺＳＤ０を生成するスペアサブデコーダ７０ａと、プリ
デコード信号Ｘ１とアクティブサイクル指示信号ＲＸＴ
Ｄに従ってスペアサブデコード信号ＳＳＤ１およびＺＳ
ＳＤ１を生成するスペアサブデコーダ７０ｂと、プリデ
コード信号Ｘ２とアクティブサイクル指示信号ＲＸＴＤ
に従ってスペアサブデコード信号ＳＳＤ２およびＺＳＳ
Ｄ２を生成するスペアサブデコーダ７０ｃと、プリデコ
ード信号Ｘ３とアクティブサイクル指示信号ＲＸＴＤに
従ってスペアサブデコード信号ＳＳＤ３およびＺＳＳＤ
３を生成するスペアサブデコーダ７０ｄを含む。

【０１２０】スペアサブデコード信号ＳＳＤ０−ＳＳＤ
３は、振幅が高電圧ＶＰＰレベルであり、一方、補のス
ペアサブデコード信号ＺＳＳＤ０−ＺＳＳＤ３は、振幅
が電源電圧Ｖｃｃレベルである。スペアサブデコード信
号ＳＳＤ０−ＳＳＤ３は選択時、高電圧ＶＰＰレベルで
あり、非選択時接地電圧レベルである。一方、補のサブ
デコード信号ＺＳＳＤ０−ＺＳＳＤ３は、対応のサブワ
ード線の選択時、接地電圧レベルであり、対応のサブワ
ード線が非選択状態のときには、電源電圧Ｖｃｃレベル
である。

【０１２１】ノーマルサブワード線デコーダ１１は、図
８および図９に示すプリデコード回路１５Ａおよびデコ
ード回路１５Ｂと同様の構成を有し、アドレスバッファ
から与えられたアドレスビットＲＡ０およびＲＡ１に従
ってノーマルサブワード線デコード信号を生成する。こ
のノーマルサブワード線デコーダ１１に対してはアドレ
ス変換操作は行われない。

【０１２２】図１０は、サブワードドライバＳＷＤの構
成の一例を示す図である。ノーマルサブワードドライバ
ＮＳＷＤおよびスペアサブワードドライバＳＳＷＤは同
一構成を有するため、図１０においては、１つのサブワ
ードドライバＳＷＤの構成を代表的に示す。

【０１２３】図１０において、サブワードドライバＳＷ
Ｄは、メインワード線選択信号ＺＭＷＬに従ってサブデ
コード信号ＳＤをサブワード線ＳＷＬに伝達するＰチャ
ネルＭＯＳトランジスタ７２と、メインワード線選択信
号ＺＭＷＬに従ってサブワード線ＳＷＬを接地電圧レベ
ルに放電するＮチャネルＭＯＳトランジスタ７３と、補
のサブデコード信号ＺＳＤに従ってサブワード線ＳＷＬ
を接地電圧レベルに駆動するＮチャネルＭＯＳトランジ
スタ７４を含む。

【０１２４】メインワード線選択信号ＺＭＷＬが高電圧
ＶＰＰレベルのときには、ＭＯＳトランジスタ７２がオ
フ状態、ＭＯＳトランジスタ７３がオン状態であり、サ
ブデコード信号ＳＤおよびＺＳＤの論理レベルにかかわ
らず、サブワード線ＳＷＬは、接地電圧レベルに保持さ
れる。

【０１２５】一方、メインワード線選択信号ＺＭＷＬ
が、Ｌレベルのときには、ＭＯＳトランジスタ７３がオ
フ状態となる。この状態において、サブデコード信号Ｓ
Ｄが高電圧ＶＰＰレベルのときには、ＭＯＳトランジス
タ７２を介して、高電圧ＶＰＰレベルのサブデコード信
号ＳＤがサブワード線ＳＷＬに伝達される。補のサブデ
コード信号ＺＳＤは接地電圧レベルであり、ＭＯＳトラ
ンジスタ７４はオフ状態を維持し、サブワード線ＳＷＬ
は、高電圧ＶＰＰレベルに駆動される。

【０１２６】一方、サブデコード信号ＳＤが接地電圧レ
ベルのときには、ＭＯＳトランジスタ７２は、そのゲー
トおよびソースの電圧レベルが同じとなるため、オフ状
態を維持する。このときには補のサブデコード信号ＺＳ
ＤがＨレベルであり、サブワード線ＳＷＬはＭＯＳトラ
ンジスタ７４を介して接地電圧レベルに駆動される。

【０１２７】したがって、サブワード線ＳＷＬは、メイ
ンワード線選択信号ＺＭＷＬとサブデコードＳＤおよび
ＺＳＤに従って高電圧ＶＰＰレベルまたは接地電圧レベ
ルに駆動される。

【０１２８】図１１は、テストモード指示信号ＴＥがＬ
レベルのときのロウアドレスビットＲＡ１およびＲＡ０
とスペアサブワード線の対応関係を示す図である。図１
１において、テストモード指示信号ＴＥ１がＬレベルの
ときには、図８に示すＣＭＯＳトランスミッションゲー
ト５１および５３がオン状態となり、ノード５５および
５７には、ロウアドレスビット／ＲＡ０およびＲＡ０が
それぞれ伝達される。したがって、ロウアドレスビット
（ＲＡ１，ＲＡ０）が、（０，０）、（０，１）、
（１，０）および（１，１）のときに、それぞれプリデ
コード信号Ｘ０、Ｘ１、Ｘ２およびＸ３が選択状態へ駆
動される。これらのプリデコード信号Ｘ０−Ｘ３は、そ
れぞれスペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３に対
応しており、ロウアドレスビットＲＡ１およびＲＡ０に
より示されるアドレスを、順次増分することにより、ス
ペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３が順次選択さ
れる。

【０１２９】図１２は、このテストモード指示信号ＴＥ
がＨレベルのときのロウアドレスビットＲＡ１およびＲ
Ａ０とスペアサブワード線の対応関係を概略的に示す図
である。テストモード指示信号ＴＥがＨレベルのときに
は、図８に示すＣＭＯＳトランスミッションゲート５２
および５４がオン状態となり、ノード５５および５７へ
は、それぞれロウアドレスビットＲＡ０および／ＲＡ０
が伝達される。したがって、ロウアドレスビット（ＲＡ
１，ＲＡ０）を（０，０）から順次１ずつ増分して
（１，１）まで指定した場合、プリデコード信号は、Ｘ
１，Ｘ０，Ｘ３およびＸ２の順で選択状態へ駆動され
る。すなわち、偶数アドレスが奇数アドレスに変換さ
れ、一方、奇数アドレスが偶数アドレスに変換される。
したがって、サブワード線についても、スペアサブワー
ド線ＳＳＷＬ１、ＳＳＷＬ０、ＳＳＷＬ３およびＳＳＷ
Ｌ２が、この順に、順次選択される。

【０１３０】図１３は、このスペアサブワード線ＳＳＷ
Ｌ０−ＳＳＷＬ３と対応のノーマルサブワード線ＮＳＷ
Ｌ０−ＮＳＷＬ３のロウアドレスビットの対応関係を概
略的に示す図である。図１３において、テストモード指
示信号ＴＥがＬレベルのときには、ノーマルサブワード
線ＮＳＷＬ０−ＮＳＷＬ３が、それぞれ、スペアサブワ
ード線ＳＳＷＬ０−ＳＳＷＬ３に対応する。

【０１３１】一方、テストモード指示信号ＴＥをＨレベ
ルに設定した場合、スペアサブワード線ＳＳＷＬ０は、
ノーマルサブワード線ＮＳＷＬ１に対応し、スペアサブ
ワード線ＳＳＷＬ１が、ノーマルサブワード線ＮＳＷＬ
０に対応する。またスペアサブワード線ＳＳＷＬ２およ
びＳＳＷＬ３は、それぞれ、ノーマルサブワード線ＮＳ
ＷＬ３およびＮＳＷＬ２に対応する。

【０１３２】したがって、偶数行アドレスと奇数行アド
レスとで、列方向におけるデータの論理レベルが異なる
チェッカボードパターンのデータを書込むことにより、
マルチセレクションが生じた場合、異なるデータパター
ンが同一ビット線上に読出されるため、センスアンプ
が、期待値に対応するデータの読出を行なうことができ
ない。センスアンプにより増幅されラッチされたデータ
を外部へ読み出して期待値データパターンと比較するこ
とにより、不良を検出することができる。

【０１３３】図４に示すように、スペアワード線ＳＳＷ
Ｌ０およびＳＳＷＬ１とノーマルサブワード線ＮＳＷＬ
０およびＮＳＷＬ１は、その接続されるメモリセルの配
置パターンが同じであり、また、ノーマルサブワード線
ＮＳＷＬ０およびＮＳＷＬ３とスペアサブワード線ＳＳ
ＷＬ２およびＳＳＷＬ３は、その接続されるメモリセル
の配置パターンが同じである。したがって、図１４に示
すように、偶数行アドレスと奇数行アドレスに、論理レ
ベルの異なるデータを書込んだ場合、同一ビット線上
に、マルチセレクションが生じた場合、論理レベルの異
なるデータが読出されることになる。

【０１３４】今、図１４に示すように、ノーマルサブワ
ード線ＮＳＷＬ０およびＮＳＷＬ１が、それぞれビット
線ＢＬとの交差部に対応してノーマルメモリセルＮＭＣ
が配置され、またスペアサブワード線ＳＳＷＬ０および
ＳＳＷＬ１においても、ビット線ＢＬとの交差部に対応
してスペアメモリセルＳＭＣが配置される状態を考え
る。

【０１３５】ノーマルサブワード線ＮＳＷＬ０のノーマ
ルメモリセルＮＭＣに対しＨレベルデータが書込まれ、
ノーマルサブワード線ＮＳＷＬ１の接続するノーマルメ
モリセルＮＭＣに、Ｌレベルのデータが格納される。同
様、スペアサブワード線ＳＳＷＬ０の接続するメモリセ
ルＳＭＣに、Ｈレベルデータが格納され、スペアサブワ
ード線ＳＳＷＬ１の接続するメモリセルＳＭＣに、Ｌレ
ベルデータが格納される。

【０１３６】マルチセレクションが生じる場合、アドレ
ス変換を行わない場合には、スペアサブワード線ＳＳＷ
Ｌ０とノーマルサブワード線ＮＳＷＬ０が同時に選択さ
れ、この場合、ビット線ＢＬにＨレベルデータが読出さ
れる。ノーマルメモリセルＭＳＣが非不良メモリセルの
場合、書込データと同じデータがビット線に読出されて
センスアンプにより検知増幅されるため、センスアンプ
が増幅してラッチするデータは期待値データと同じであ
り、外部で、このマルチセレクションを検出することが
できない。

【０１３７】一方、テストモード指示信号ＴＥをＨレベ
ルに設定した場合には、スペアサブワード線ＳＳＷＬ１
とノーマルサブワード線ＮＳＷＬ０が、マルチセレクシ
ョン発生時、同時に選択される。したがって、この場合
においては、ビット線ＢＬに、ノーマルサブワード線Ｎ
ＳＷＬ０に接続するメモリセルからＨレベルデータが読
出され、スペアサブワード線ＳＳＷＬ１に接続されるス
ペアメモリセルＳＭＣからＬレベルデータが読出され
る。したがって、ビット線ＢＬ上においてＨレベルデー
タとＬレベルデータの衝突が生じ、読出データが相殺さ
れ、対応のセンスアンプは、メモリセルデータを正確に
読出すことができず、読出不良が生じる。これにより、
センスアンプが増幅してラッチするデータを外部へ読出
して期待値データと比較することにより、マルチセレク
ションの発生を検出することができる。

【０１３８】図１５は、この発明の実施の形態２に従う
半導体記憶装置の試験方法を示すフロー図である。以
下、図１５を参照して、このマルチセレクションの検出
方法について説明する。

【０１３９】ウェハレベルでメモリセルの不良検出を行
ない、不良アドレスのヒューズプログラムが終了した
後、このウェハレベルのテスト工程において、まずテス
トモード指示信号ＴＥをＬレベルに設定して、すべての
行アドレスに対し、偶数行アドレスと奇数行アドレスに
対し、少なくとも列方向においてデータの論理レベルが
異なるチェッカボードパターンがメモリアレイにおいて
格納されるようにデータパターンを順次書込む（ステッ
プＳ１）。

【０１４０】このデータの書込み時において、既にヒュ
ーズプログラムが行なわれており、不良行アドレスに対
応するノーマルメインワード線が、スペアメインワード
線で置換されている。この場合、外部アドレスに従って
アクセスしてデータを書き込む場合、不良アドレス指定
時において、マルチセレクションが常に発生するとは限
らない。このような間欠的にマルチセレクションが発生
する場合、さまざまなチェッカボードパターンを繰返し
てテストすることにより、マルチセレクションの発生を
検出することができる。

【０１４１】しかしながら、確実に、マルチセレクショ
ンを検出するために、後に説明するように、強制的に、
不良行アドレスに対応するメインワード線を選択状態へ
駆動して（冗長置換を停止して）、不良行アドレスに対
するメモリセルに対しデータの書込が行なわれてもよ
い。このときには、スペアサブワード線に対してデータ
を書き込むときには、ノーマルサブワード線を強制的
に、全て非選択状態に保持する。

【０１４２】このステップＳ１において、すべての行ア
ドレスに対し少なくとも列方向においてチェッカボード
パターンとなるデータパターンを書込んだ後、次いで、
テストモード指示信号ＴＥをＨレベルに設定する。この
状態で、すべての行アドレスから、データを読出す（ス
テップＳ２）。このステップＳ２においては、マルチセ
レクションの検出を行なうため、単に、行アドレスを順
次変更するだけであり、不良行アドレスに対応するノー
マルメインワード線が、スペアメインワード線で置換さ
れている。

【０１４３】次いで、読出されたデータパターンを期待
値データパターンと比較し、その比較結果に基づいて、
マルチセレクションの判定を行なう（ステップＳ３）。

【０１４４】したがって、ステップＳ２においてテスト
モード指示信号ＴＥをＨレベルに設定してアドレス変換
を行ってデータを読出すことにより、不良行アドレスへ
のアクセス時にマルチセレクションが生じた場合、デー
タの衝突が生じ、期待値データパターンと異なるデータ
パターンが読出される。したがって、たとえ、不良行ア
ドレスの不良メモリセルのデータが、対応のスペアメモ
リセルの記憶データと一致している場合においても、残
りのメモリセルにおいてデータの不一致が生じるため、
確実にマルチセレクションを検出することができる。

【０１４５】図１５に示す試験方法においては、すべて
の行アドレス（不良アドレスに対するノーマルサブワー
ド線を含む全てのサブワード線）に対し、チェッカボー
ドパターンデータを書込んで、マルチセレクションを検
出している。これは、このマルチセレクション検出と同
時に、他のメモリセルリークテストなどを行なうためで
ある。しかしながら、マルチセレクション検出のための
専用のテストを行なうことが許容される場合には、この
不良行アドレスに対応するノーマルおよびスペアメモリ
セルに対してのみ、図１６に示すように、チェッカボー
ドのデータパターンを書込み、データの読出を行なっ
て、マルチセレクションの検出が行なわれてもよい。

【０１４６】具体的に、先ず、図１６に示すように、テ
ストモード指示信号ＴＥをＬレベルに設定し、救済対象
の行アドレスに対しチェッカボードパターンを順次書込
む（ステップＳ１０）。メインワード線単位で不良の救
済が行なわれるため、この不良メインワード線に対応し
て配置されるスペアサブワード線を順次指定して、チェ
ッカボードのデータパターンを書込む。同様にして、ス
ペアメインワード線に対しても、対応のスペアサブワー
ド線に対してデータを書き込む。この場合、単に、冗長
置換を行って、不良アドレスを指定してデータの書きこ
みを行っても良い。スペアサブワード線に対してデータ
を書きこむときに、マルチセレクションが発生している
場合には対応の不良ノーマルサブワード線に対しても、
同一のデータが格納される。

【０１４７】データの書込み時にマルチセレクションが
生じず、データの読出時においてマルチセレクションが
生じるような場合においても、データ読出時において
は、選択状態へ駆動されたノーマルサブワード線に対し
てはデータの書込みが行われていない。したがって、こ
の場合においても、同時に選択されるノーマルおよびス
ペアサブワード線に接続されるノーマルおよびスペアメ
モリセルには、異なるパターンのデータが格納されるた
め、期待値データと異なるデータパターンが読み出さ
れ、このマルチセレクションを検出することができる。

【０１４８】次いで、テストモード指示信号ＴＥをＨレ
ベルに設定し、この救済対象のアドレスからデータを順
次読出す（ステップＳ１１）。個のデータ読出時におい
ては冗長置換が行われている。次いで期待値パターンと
比較し（ステップＳ１２）、その比較結果に基づいて、
マルチセレクションが生じているかを判定する（ステッ
プＳ１３）。

【０１４９】マルチセレクションが発生していると判定
された場合には、再びヒューズプログラムを実行し（ス
テップＳ１４）、また、ステップＳ１４の完了後、再び
ステップＳ１０へ戻る。一方、ステップＳ１３において
マルチセレクションが生じていないと判定された場合に
は、正確にヒューズプログラムが行なわれたと判定さ
れ、この試験工程が完了する。

【０１５０】この救済対象の行アドレスに対してのみマ
ルチセレクションの発生の有無を検出することにより、
マルチセレクション検出のためのテストの時間を短縮す
ることができ、また、アクセス対象のアドレスの数が少
ないため、限られた時間内に様々なデータパターンを用
いて、確実にマルチセレクションの検出を行なうことが
できる。

【０１５１】なお、上述の試験方法において、テストモ
ード指示信号ＴＥをＨレベルに設定し、チェッカボード
パターンのデータ書込を行ない、次いでテストモード指
示信号ＴＥをＬレベルに設定してデータを読出すことが
行なわれてもよい。この場合においても、マルチセレク
ション発生時においては、スペアサブワード線につい
て、偶数アドレスと奇数アドレスとが、データ書込時と
データ読出時とで交換されているため、正確に、マルチ
セレクションの発生を検出することができる。

【０１５２】また、上述の説明においては、１つのメイ
ンワード線に対し４本のサブワード線が配置される４ウ
ェイ階層ワード線構造が用いられている。しかしなが
ら、１つのメインワード線に対し８本のサブワード線が
配置される８ウェイ階層ワード線構成であっても同様の
効果を得ることができる。

【０１５３】以上のように、この発明の実施の形態２に
従えば、スペアサブワード線アドレスを、データ書込時
とデータ読出時とでテストモード指示信号に従って変更
して、偶数アドレスと奇数アドレスとに対しチェッカボ
ードパターンとなるデータパターンを書込んでおり、正
確に、マルチセレクションを検出することができ、不良
アドレスプログラム不良を検出することができる。

【０１５４】［実施の形態３］図１７は、この発明の実
施の形態３に従う半導体記憶装置の要部の構成を概略的
に示す図である。図１７においては、サブワード線デコ
ーダ８２からのサブデコード信号ＳＤ０−ＳＤ３および
ＺＳＤ０−ＺＳＤ３が、ノーマルメモリアレイＮＭＡお
よび冗長メモリアレイＲＭＡに共通に与えられる。ただ
し、図１７においては、補のサブデコード信号ＺＳＤ０
−ＺＳＤ３は示していない。

【０１５５】このサブワード線デコーダ８２へは、ロウ
アドレスビットＲＡ０およびＲＡ１（ＲＡ０、１）を受
けるアドレス変換回路８０の出力信号が与えられる。こ
のアドレス変換回路８０は、スペアロウ強制信号ＳＴＥ
に従って、アドレス変換動作を行なう。このスペアロウ
強制信号ＳＴＥの活性化時（Ｈレベルのとき）において
は、スペアメインワード線が強制的に選択される。

【０１５６】ノーマルメモリアレイにおいては、補のス
ペアロウ強制信号ＺＳＴＥを受けるノーマルメインワー
ド線デコーダ８４が与えられる。このノーマルメインワ
ード線デコーダは、補のスペアロウ強制信号ＺＳＴＥが
Ｌレベルのときには、そのデコード動作が禁止される。
一方、補のスペアロウ強制信号ＺＳＴＥがＨレベルのと
きには、ノーマルロウイネーブル信号ＮＲＥが常時活性
状態に設定され、ノーマルメインワード線ＮＭＷＬが、
不良アドレスのプログラムにかかわらず、選択状態へ駆
動される。すなわち、不良アドレスに対応するノーマル
メインワード線が選択状態へ駆動される。

【０１５７】この図１７に示す構成においては、アドレ
ス変換回路８０は、スペアロウ強制信号ＳＴＥが活性化
され、スペアサブワード線が選択されるときのみアドレ
ス変換を行なう。補のスペアロウ強制信号ＺＳＴＥがＨ
レベルとなる場合には、アドレス変換回路８０は、スペ
アロウ強制信号ＳＴＥがＬレベルであり、変換動作を行
なわない。この図１７に従う構成に従えば、サブワード
線デコーダ８２を、ノーマルメモリアレイＮＭＡおよび
冗長メモリアレイＲＭＡに共通に配置することができ、
回路占有面積が増大するのを防止することができる。

【０１５８】図１８は、このスペアロウ強制信号ＺＳＴ
ＥおよびＳＴＥを発生する部分の構成の一例を示す図で
ある。図１８において、スペアロウ強制信号発生部は、
テストモード指示信号ＴＭＯＤと強制指示信号ＳＲＦＲ
Ｃとを受けるＡＮＤ回路９２と、強制信号ＳＲＦＲＣを
反転するインバータ９０と、インバータ９０の出力信号
とテストモード指示信号ＴＭＯＤを受けるＡＮＤ回路９
４を含む。ＡＮＤ回路９２からスペアロウ強制信号ＳＴ
Ｅが出力され、ＡＮＤ回路９４から、補のスペアロウ強
制信号ＺＳＴＥが出力される。

【０１５９】スペアロウ強制信号発生部は、さらに、不
良アドレスプログラム回路１２からのスペアロウイネー
ブルファースト信号ＺＳＲＥＦＦとＡＮＤ回路９４の出
力する補のスペアロウ強制信号とを受けるゲート回路９
５と、ゲート回路９５の出力信号とＡＮＤ回路９２から
のスペアロウ強制信号ＳＴＥとを受けて、スペアロウイ
ネーブルファースト信号ＳＲＥＦを生成するＯＲ回路９
６と、ノーマルロウイネーブルファースト信号ＮＲＥＦ
とＡＮＤ回路９２の出力信号ＳＴＥとを受けるゲート回
路９７と、ゲート回路９７の出力信号とＡＮＤ回路９４
の出力信号ＺＳＴＥとを受けてノーマルロウイネーブル
信号ＮＲＥを生成するＯＲ回路９８を含む。

【０１６０】ゲート回路９５は、補のスペア強制信号Ｚ
ＳＴＥがＬレベルのときバッファ回路として動作し、ス
ペアロウイネーブルファースト信号ＳＲＥＦＦに従って
出力信号を生成する。一方、ゲート回路９５は、補のス
ペア強制信号ＺＳＴＥがＨレベルのときには、ディスエ
ーブル状態とされ、Ｌレベルの信号を出力する。

【０１６１】ゲート回路９７は、スペア強制信号ＳＴＥ
がＬレベルのときにバッファ回路として動作し、ノーマ
ルロウイネーブルファースト信号ＮＲＥＦに従って出力
信号を生成する。ゲート回路９７は、また、スペア強制
信号ＳＴＥがＨレベルのときにはディスエーブル状態と
され、出力信号をＬレベルに固定する。

【０１６２】このＯＲ回路９６からのスペアロウイネー
ブルファースト信号ＳＲＥＦが、スペアメインワード線
デコーダ８６内において生成されて、スペアメインワー
ド線ＳＭＷＬの選択／非選択が決定される。スペアメイ
ンワード線が複数本配置される場合には、このＯＲ回路
９６の出力するスペアロウイネーブルファースト信号Ｓ
ＲＥＦが、これら複数のスペアメインワード線デコーダ
に共通に与えられる。

【０１６３】ＯＲ回路９８は、ノーマルメインワード線
それぞれに対応して設けられてもよく、また、このＯＲ
回路９８からのノーマルロウイネーブル信号ＮＲＥが、
ノーマルメモリアレイＮＭＡに配置されるノーマルメイ
ンワード線に対応して配置されるノーマルメインワード
線デコーダ８０に共通に与えられてもよい。

【０１６４】なお、不良アドレスプログラム回路１２の
構成は、図５に示す構成と同じであり、それぞれの出力
信号が、符号を変えて用いられるだけである。

【０１６５】また、アドレス変換回路８０の構成は、図
８に示す構成と同じであり、テストモード指示信号ＴＥ
に代えて、スペアロウ強制信号ＳＴＥが与えられる。

【０１６６】図１９は、この発明の実施の形態３に従う
半導体記憶装置の試験方法を示すフロー図である。以下
図１９を参照して、この図１７に示す半導体記憶装置の
動作について説明する。

【０１６７】まず、テストモード指示信号ＴＭＯＤおよ
び強制設定信号ＳＲＦＲＣをＬレベルに設定して、少な
くとも救済対象の行アドレスへ、チェッカボードパター
ンを書込む（ステップＳ２０）。ここで、単に、不良ア
ドレスのメインワード線に対するサブワード線に対し、
偶数アドレスと奇数アドレスに対しチェッカボードパタ
ーンを書込んでもよい。またこれに代えて、不良行アド
レスのサブワード線を含む全行アドレスについて、チェ
ッカボードパターンの書込が行なわれてもよい。

【０１６８】テストモード指示信号ＴＭＯＤをＨレベ
ル、強制設定信号ＳＲＦＲＣをＬレベルに設定すること
により、ＡＮＤ回路９４の出力信号ＺＳＴＥがＨレベル
となり、ＯＲ回路９８の出力するノーマルロウイネーブ
ル信号ＮＲＥがＨレベルとなり、不良アドレスのプログ
ラムにかかわらず、ノーマルメインワード線をアドレス
信号に従って選択することが可能となる。

【０１６９】次に、テストモード指示信号ＴＭＯＤおよ
び強制設定信号ＳＲＦＲＣをともにＨレベルに設定す
る。この状態においては、ＡＮＤ回路９２の出力するス
ペアロウ強制信号ＳＴＥがＨレベルとなり、ＯＲ回路９
６のスペアロウイネーブル信号ＳＲＥＦがＨレベルとな
る。したがって、スペアメインワード線デコーダ８０
が、スペアメインワード線ＳＭＷＬを選択状態へ駆動す
る。このときには、アドレス変換回路８０がアドレス変
換操作を行っており、スペアサブワード線に対しては、
偶数アドレスと奇数アドレスとが交換されてデータの書
込みが行われる。

【０１７０】このスペアサブワード線選択時において、
ＡＮＤ回路９４は、インバータ９０の出力信号がＬレベ
ルであり、その出力信号ＺＳＴＥがＬレベルとなる。こ
のとき、ゲート回路９７の出力信号は、不良アドレスプ
ログラム回路の出力信号ＮＲＥＦの論理レベルにかかわ
らず、Ｌレベルであり、ノーマルロウイネーブル信号Ｎ
ＲＥはＬレベルに設定される。したがって、不良アドレ
スアクセス時においても、マルチセレクションは確実に
防止される。

【０１７１】ゲート回路９５は、このスペアロウ強制信
号ＺＳＴＥがＬレベルであり、不良アドレスプログラム
回路の出力信号ＳＲＥＦＦに従ってその出力信号ＳＲＥ
Ｆを変化させる。

【０１７２】したがって、確実に、スペアサブワード線
に対し、マルチセレクションを防止しつつ、かつ偶数ア
ドレスと奇数アドレスとを交換して、チェッカボードパ
ターンデータを書込むことができる。

【０１７３】次いで、テストモード指示信号ＴＭＯＤを
Ｌレベルに設定する。この場合、ＡＮＤ回路９２および
９４の出力信号ＳＴＥおよびＺＳＴＥはともにＬレベル
となる。したがって、ゲート回路９５および９７がバッ
ファ回路として動作し、またＯＲ回路９６および９８も
バッファ回路として動作し、スペアロウイネーブル信号
ＳＲＥＦおよびノーマルロウイネーブル信号ＮＲＥが、
それぞれ、不良アドレスプログラム回路の出力する信号
ＳＲＥＦＦおよびＮＲＥＦに従って変化する。このと
き、強制設定信号ＳＲＦＲＣの状態は任意である。

【０１７４】この状態で、少なくとも救済対象の行アド
レスのデータを順次読出し（冗長置換は行われてい
る）、読み出したデータと期待値データとの比較を行な
う（ステップＳ２２）。この後、読出したデータパター
ンと期待値データパターンとの比較結果に従ってマルチ
セレクションが生じているか否かの判定を行ない、その
判定結果に従って、ヒューズ素子の再プログラムなどの
必要な処置が取られる（ステップＳ２３）。

【０１７５】この図１９に示す動作シーケンスの場合、
データの書込時において、アドレスの変換を行なってい
る。したがって、少なくともスペアワード線ＳＳＷＬ０
−ＳＳＷＬ３に対しては、ノーマルメモリアレイＭＡに
おける偶数アドレスに書込まれたデータパターンが、奇
数アドレスに書込まれ、奇数アドレスに書込まれたデー
タが、偶数アドレスに書込まれる。したがって、マルチ
セレクションが生じた場合、たとえば、スペアサブワー
ド線ＳＳＷＬ０とノーマルサブワード線ＮＳＷＬ０が同
時に選択されても、このノーマルサブワード線ＮＳＷＬ
０には、偶数アドレスのデータパターンが格納され、ス
ペアサブワード線ＳＳＷＬ０には、奇数アドレスのデー
タパターンが格納されており、正確に、マルチセレクシ
ョンの発生の検出を行なうことができる。

【０１７６】また、この図１９に示す動作フローにおい
ても、この動作フローがマルチセレクション専用のテス
トシーケンスとして行なわれてもよく、また、他のメモ
リセルリークテストなどのテストと同時に、全行アドレ
ス空間についてテストが行なわれてもよい。ただし、ス
テップＳ２２においては不良行アドレスの置換が行なわ
れたサブワード線空間についてのみアクセスが行なわれ
る。

【０１７７】この図１７から図１９に示す構成において
は、サブワード線デコーダを、スペアサブ冗長メモリア
レイに対し専用に設ける必要はなく、回路占有面積が低
減される。また、確実に、不良ノーマルサブワード線に
対しても、選択状態へ駆動してデータ書込を行なってお
り、確実に常に、不良ノーマルサブワード線と対応のス
ペアサブワード線に、逆データパターンを書込むことが
でき、マルチセレクションが間欠的に発生する場合にお
いても、確実に、マルチセレクションを検出することが
できる。

【０１７８】なお、マルチセレクションが常時生じる場
合においては、特に強制的に不良ノーマルサブワード線
に対してデータを書込むことは要求されない。したがっ
て、この場合においては、不良行アドレスへのデータ書
込時においてのみ、スペアロウ選択信号ＳＴＥをＨレベ
ルに設定するだけでよく、図１８に示す構成は特に用い
る必要はない。

【０１７９】以上のように、この発明の実施の形態３に
従えば、少なくともスペアワード線に対しデータを書込
むときに、アドレス変換を行なうように構成しており、
サブワード線デコーダをノーマルメモリアレイおよびサ
ブ冗長メモリアレイで共有することができ回路占有面積
を低減することができる。

【０１８０】［実施の形態４］図２０は、この発明の実
施の形態４に従うアドレス変換回路の構成を示す図であ
る。この図２０に示すアドレス変換回路９９は、先の図
３に示すスペアアドレス変換回路１４または図１７に示
すアドレス変換回路８０に対応する。

【０１８１】図２０において、アドレス変換回路９９
は、テストモード指示信号ＴＥを受けて補のテストモー
ド指示信号ＺＴＥを生成するインバータ１００と、相補
テストモード指示信号ＴＥおよびＺＴＥに従って選択的
に導通し、導通時、ロウアドレスビット／ＲＡ１をノー
ド１０５に伝達するＣＭＯＳトランスミッションゲート
１０１と、相補テストモード指示信号ＴＥおよびＺＴＥ
に従ってＣＭＯＳトランスミッション１０１と相補的に
導通し、導通時、ロウアドレスビットＲＡ１をノード１
０５へ伝達するＣＭＯＳトランスミッションゲート１０
２と、相補テストモード指示信号ＴＥおよびＺＴＥに従
って選択的に導通し、導通時、ロウアドレスビットＲＡ
１をノード１０６に伝達するＣＭＯＳトランスミッショ
ンゲート１０３と、相補テストモード指示信号ＴＥおよ
びＺＴＥに従ってＣＭＯＳトランスミッション１０３と
相補的に導通し、導通時ロウアドレスビット／ＲＡ１を
ノード１０６へ伝達するＣＭＯＳトランスミッションゲ
ート１０４を含む。

【０１８２】テストモード指示信号ＴＥがＬレベルのと
きには、ＣＭＯＳトランスミッションゲート１０１およ
び１０３が導通し、ノード１０５および１０６へ、それ
ぞれ、ロウアドレスビット／ＲＡ１およびＲＡ１が伝達
される。テストモード指示信号ＴＥがＨレベルとなる
と、ＣＭＯＳトランスミッションゲート１０２および１
０４が導通し、ノード１０５および１０６に、ロウアド
レスビットＲＡ１および／ＲＡ１がそれぞれ伝達され
る。すなわち、この図２０に示すアドレス変換回路９９
においては、テストモード指示信号ＴＥがＨレベルとな
ると、ロウアドレスビットＲＡ１および／ＲＡ１の位置
が交換されて伝達される。このロウアドレスビットＲＡ
１および／ＲＡ１のビット位置の交換により等価的にア
ドレスビットＲＡ１の論理レベルが反転される。

【０１８３】アドレス変換回路９９の出力信号は、サブ
デコード回路１５０へ伝達される。このサブデコード回
路１５０は、図３に示すスペアサブワード線デコーダ１
５または図１７に示すサブワード線デコーダ８２に対応
する。図２０においては、与えられたロウアドレスビッ
トをプリデコードするプリデコード回路１５０Ａの構成
を示す。

【０１８４】プリデコード回路１５０Ａは、ノード１０
５上のアドレスビットとロウアドレスビット／ＲＡ０を
受けてプリデコード信号Ｘ０を生成するＡＮＤ回路１０
７と、ノード１０５上のアドレスビットとロウアドレス
ビットＲＡ０とを受けてプリデコード信号Ｘ１を生成す
るプリデコード回路１０８と、ノード１０６上のアドレ
スビットとロウアドレスビット／ＲＡ０を受け、プリデ
コード信号Ｘ２を生成するＡＮＤ回路１０９と、ノード
１０６上のアドレスビットとロウアドレスビットＲＡ０
を受けてプリデコード信号Ｘ３を生成するＡＮＤ回路１
１０を含む。

【０１８５】これらのプリデコード信号Ｘ０−Ｘ３は、
それぞれ、選択時、サブワード線ＳＷＬ０−ＳＷＬ３を
それぞれ指定する。

【０１８６】サブワード線デコード回路１５０内のこれ
らのプリデコード信号Ｘ０−Ｘ３に従ってサブデコード
信号を生成する回路部分は、図９に示す構成と同じであ
る。

【０１８７】図２１は、図２０に示すアドレス変換回路
９９を利用する場合のサブワード線ＮＳＷＬ０−ＮＳＷ
Ｌ３およびＳＳＷＬ０−ＳＳＷＬ３とアドレスビット
（ＲＡ１，ＲＡ０）の対応関係を模式的に示す図であ
る。ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３に対
しては、アドレス変換は行なわれないため、テストモー
ド指示信号ＴＥのＬレベルおよびＨレベルにかかわら
ず、ロウアドレスビット（ＲＡ１，ＲＡ０）が（０，
０）、（０，１）、（１，０）および（１，１）のとき
に、それぞれ、ノーマルサブワード線ＮＳＷＬ０、ＮＳ
ＷＬ１、ＮＳＷＬ２およびＮＳＷＬ３が指定される。

【０１８８】テストモード指示信号ＴＥはＬレベルのと
きには、ノード１０５および１０６へは、それぞれ、ロ
ウアドレスビット／ＲＡ１およびＲＡ１が伝達される。
したがって、この場合には、プリデコード信号Ｘ０−Ｘ
３は、それぞれ１０進数アドレス０−３が指定されたと
きに選択される。すなわち、テストモード指示信号ＴＥ
がＬレベルのときには、スペアサブワード線ＳＳＷＬ０
−ＳＳＷＬ３とノーマルサブワード線ＮＳＷＬ０−ＮＳ
ＷＬ３がそれぞれ対応する。

【０１８９】テストモード指示信号ＴＥがＨレベルに設
定されると、ノード１０５に対し、アドレスビットＲＡ
１が伝達され、ノード１０６にアドレスビット／ＲＡ１
が伝達される。したがって、この場合、アドレス変換が
行なわれるため、ロウアドレスビット（ＲＡ１，ＲＡ
０）が（１，０）、（１，１）、（０，０）、および
（０，１）のときに、それぞれ、スペアサブワード線Ｓ
ＳＷＬ０、ＳＳＷＬ１、ＳＳＷＬ２およびＳＳＷＬ３が
選択される。

【０１９０】テストモード指示信号ＴＥがＬレベルのと
きには、スペアサブワード線ＳＳＷＬ０とノーマルサブ
ワード線ＮＳＷＬ０のマルチセレクションが生じる。テ
ストモード指示信号ＴＥをＨレベルに設定すると、スペ
アサブワード線ＳＳＷＬ０とノーマルサブワード線ＮＳ
ＷＬ２との間でマルチセレクションが生じる。

【０１９１】ノーマルサブワード線ＮＳＷＬ２とスペア
サブワード線ＳＳＷＬ０は、その接続されるメモリセル
の配置が、図４に示すように異なる。したがって、この
場合、アドレス（ＲＡ１，ＲＡ０）＝（０，０）および
（１，０）に対しチェッカボードパターンが形成される
ようにデータの書込を行なう。同様、アドレス（ＲＡ
１，ＲＡ０）＝（０，１）および（１，１）に対して
も、チェッカボードパターンが形成されるようにデータ
パターンを書込む。

【０１９２】図２２は、このノーマルサブワード線ＮＳ
ＷＬ０−ＮＳＷＬ３およびスペアサブワード線ＳＳＷＬ
０−ＳＳＷＬ３と１列のメモリセルの接続を概略的に示
す図である。図２２において、ノーマルサブワード線Ｎ
ＳＷＬ０およびＮＳＷＬ１は、それぞれビット線ＢＬと
の交差部にノーマルメモリセルＮＭＣ０およびＮＭＣ１
がそれぞれ配置される。一方ノーマルサブワード線ＮＳ
ＷＬ２およびＮＳＷＬ３については、補のビット線／Ｂ
Ｌとの交差部に対応してノーマルメモリセルＮＭＣ２お
よびＮＭＣ３がそれぞれ配置される。

【０１９３】スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ
３は、これらのノーマルサブワード線ＮＳＷＬ０−ＮＳ
ＷＬ３と同じメモリセルの配置でスペアメモリセルが接
続される。したがって、スペアサブワード線ＳＳＷＬ０
およびＳＳＷＬ１は、ビット線ＢＬとの交差部に対応し
てスペアメモリセルＳＭＣ０およびＳＭＣ１がそれぞれ
配置され、スペアサブワード線ＳＳＷＬ２およびＳＳＷ
Ｌ３については、ビット線／ＢＬとの交差部に対応して
スペアメモリセルＳＭＣ２およびＳＭＣ３が配置され
る。

【０１９４】ノーマルメモリセルＮＭＣ０に対しＨレベ
ルデータを書込み、一方、ノーマルメモリセルＮＭＣ２
に対し、Ｌレベルデータを外部から書込む。補のビット
線／ＢＬには、外部データと論理レベルの反対のデータ
が現われるため、ノーマルメモリセルＮＭＣ２に対して
は、実際には、Ｈレベルのデータが格納される。

【０１９５】同様に、スペアメモリセルＳＭＣ０に対し
外部からＨレベルデータを書込み、スペアメモリセルＳ
ＭＣ２に対し、外部からＬレベルデータを書込む。した
がって、この場合にも、スペアメモリセルＳＭＣ２に
は、実際には、Ｈレベルデータが格納される。

【０１９６】テストモード指示信号ＴＥがＬレベルのと
きには、スペアサブワード線ＳＳＷＬ０およびＮＳＷＬ
０に、同じデータパターンが書込まれ、ノーマルサブワ
ード線ＮＳＷＬ２およびスペアサブワード線ＳＳＷＬ２
に対しては、これらのサブワード線ＮＳＷＬ０およびＳ
ＳＷＬ０のデータパターンとチェッカボードパターンを
形成するデータパターンが格納される。

【０１９７】テストモード指示信号ＴＥをＨレベルとし
て、不良アドレスを指定した場合、ノーマルサブワード
線ＮＳＷＬ０が指定された場合には、その場合、スペア
サブワード線ＳＳＷＬ２が選択状態へ駆動される。ま
た、ノーマルサブワード線ＮＳＷＬ２が指定された場合
には、スペアサブワード線ＳＳＷＬ０が選択される。

【０１９８】いま、テストモード指示信号ＴＥをＨレベ
ルとしてデータを読出した場合に、スペアサブワード線
ＳＳＷＬ０が選択された状態を考える。この場合には、
マルチセレクションが生じている場合には、ノーマルサ
ブワード線ＮＳＷＬ２が選択される。したがって、ビッ
ト線ＢＬには、スペアメモリセルＳＭＣ０の格納するＨ
レベルデータが読出され、図２３に示すように、そのビ
ット線ＢＬの電圧レベルが中間電圧レベルのプリチャー
ジ電圧から上昇する。同様、補のビット線／ＢＬにおい
ては、ノーマルメモリセルＮＭＣ２から、Ｈレベルデー
タが伝達され、補のビット線／ＢＬの電圧レベルも上昇
する。

【０１９９】したがって、ビット線ＢＬおよび／ＢＬ
が、ともに電圧レベルが上昇するため、センスアンプ
は、このビット線ＢＬおよび／ＢＬに現われた電位差
を、正確に差動増幅することができず、不定データが現
われる。この後、外部で期待値データパターンと読出デ
ータとの比較を行なうことにより、マルチセレクション
が生じたかを判定することができる。

【０２００】他のスペアサブワード線についても同じで
あり、隣接する偶数アドレスにチェッカボードパターン
を形成するようにデータパターンを書込み、かつ隣接す
る奇数アドレスに、チェッカボードパターンを形成する
ようにデータパターンを書込むことにより、常に、ビッ
ト線ＢＬおよび／ＢＬには、同一方向に変化する電圧変
化が生じ、センスアンプが正確なセンス動作を行なうこ
とができず、期待値パターンと異なるデータパターンが
外部へ読出されることになり、マルチセレクションを検
出することができる。

【０２０１】なお、この実施の形態４におけるマルチセ
レクションの検出動作は、先の実施の形態２および３の
いずれが用いられてもよい。したがって、テストデータ
書込時に、テストモード指示信号ＴＥをＨレベルに設定
し、行アドレスに対してデータの書込が行なわれてもよ
い。また、単に不良アドレスに関連する行アドレスに対
してのみ、データの書込／読出が行なわれてもよい。

【０２０２】また、この実施の形態４においても、階層
ワード線構成に限らず、非階層ワード線構成に対して
も、同様マルチセレクションの検出を、不良アドレスプ
ログラム回路の出力信号とスペアワード線との対応関係
を切替えることにより行うことができる。

【０２０３】また、サブワード線の数は、４本に限定さ
れず、たとえば８本設けられてもよい。

【０２０４】以上のように、この発明の実施の形態４に
従えば、テストモード指示信号に従って、スペアサブワ
ード線の上位アドレスビットの位置を交換しており、マ
ルチセレクションを起こすワード線の組を変更すること
ができ、これらのサブワード線の接続するメモリセルデ
ータの配置パターンが異なるため、常にマルチセレクシ
ョン発生時、対を成すビット線に同一方向に変化する電
圧変化を生じさせることができ、正確にマルチセレクシ
ョンを検出することができる。

【０２０５】［他の適用例］上述の説明においては、Ｄ
ＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）
が半導体記憶装置の一例として示されている。しかしな
がら、ヒューズ素子のプログラムにより、不良ノーマル
ワード線がスペアワード線で置換されかつこれらのノー
マルメモリセルとスペアメモリセルが列を共有するよう
に配置されている半導体記憶装置であれば、本発明は適
用可能である。

【０２０６】

【発明の効果】以上のように、この発明に従えば、スペ
アワード線のアドレスを変換するように構成しており、
マルチセレクションを生じさせるスペアロウおよびノー
マルメモリセルに異なるデータパターンを書込むことが
でき、正確に、不良アドレスのプログラム不良を検出す
ることができる。

【０２０７】すなわち、ノーマルメモリセル行に対応し
て配置されるノーマルワード線を含むノーマルメモリセ
ルアレイと、スペアメモリセル行に対応して配置される
スペアワード線を含むスペアメモリセルアレイと、不良
ノーマルワード線のアドレスをプログラムする不良アド
レスプログラム回路からの一致指示信号と外部からのア
ドレス信号とに従って、複数のノーマルワード線および
スペアワード線から対応のワード線を選択するワード線
選択回路とを有する構成において、外部アドレスと複数
のスペアワード線との対応関係を変更するように構成し
ており、通常動作時に対応するノーマルワード線および
スペアワード線に、同じパターンのデータを書込んで
も、このスペアワード線とノーマルワード線との対応関
係を変更することによりマルチセレクション発生時にお
いて、ビット線においてデータの衝突を生じさせること
ができ、不良アドレスのプログラム不良によるワード線
のマルチセレクションを確実に、検出することができ
る。

【０２０８】また、単に、アドレスに応じてデータパタ
ーンを変更するだけであり、不良アドレスに対応する不
良ノーマルワード線と対応のスペアワード線に対して逆
の論理レベルのデータを書込む必要がなく、テストデー
タパターンの制約が低減され、様々なパターンのテスト
データを用いてテストを行うことができ、確実にマルチ
セレクションを検出することができる。

【０２０９】また、このアドレス変更を、テスト動作モ
ード時に通常動作モード時と異なるスペアワード線が選
択されるように外部アドレスとスペアワード線との対応
関係を変更することにより、テストモード時に、通常動
作モード時と異なるノーマルおよびスペアワード線を同
時に選択状態とすることができ、確実に、不良アドレス
プログラム不良に起因するワード線のマルチセレクショ
ンを検出することができる。

【０２１０】また、不良ワード線と同一パターンでスペ
アメモリセルが同一パターンでスペアメモリセルが接続
されるスペアワード線を選択するようにこの対応関係を
変更することにより、この対応関係の変更前および変更
後のアドレスに、異なるデータパターンを書込むことに
より、マルチセレクション発生時、ビット線上でメモリ
セルデータの衝突が生じ、確実に、期待値データパター
ンと異なるデータが生成され、ワード線のマルチセレク
ションを確実に検出することができる。

【０２１１】また、不良ワード線と異なるパターンでス
ペアメモリセルが接続されるスペアワード線が選択され
るように対応関係を変更することにより、同様に、対応
関係の変更前および変更後のアドレスに、異なるデータ
パターンを書込むことにより、相補ビット線に、同一方
向に電圧変化を生じさせることができ、同様、データの
衝突を生じさせることができ、ワード線のマルチセレク
ションを検出することができる。

【０２１２】また、通常動作モード時においては不良ワ
ード線と同一パターンでメモリセルが接続されるスペア
ワード線が選択され、またテスト動作モード時において
は、不良ワード線と同一のパターンでメモリセルが接続
される別のスペアワード線が選択されるようにアドレス
とスペアワード線との対応を変更することにより、これ
らのスペアワード線に対し、チェッカボード状にテスト
データを書込むことにより、マルチセレクション発生時
において確実にデータの衝突をビット線において生じさ
せることができ、データを読出して期待値パターンと比
較することにより、正確に、ワード線のマルチセレクシ
ョンを検出することができる。

【０２１３】また、通常動作モード時においては、不良
ワード線と同一パターンでメモリセルが接続されるスペ
アワード線が選択され、またテスト動作モード時におい
ては、この不良ワード線と異なるパターンでメモリセル
が接続されるスペアワード線が選択されるようにアドレ
スを変更することにより、これらのスペアワード線に対
してチェッカボード状にテストデータを書込むことによ
り、ワード線のマルチセレクション発生時において確実
に、相補ビット線に同一方向に電圧変化を生じさせるこ
とができ、ワード線のマルチセレクションを確実に検出
することができる。

【０２１４】また、アドレスを不良ワード線のアドレス
の偶数／奇数の変換を行なうことにより、これらの偶数
および奇数アドレスに、チェッカボード状のテストデー
タを書込むことにより、不良アドレスを意識することな
くデータの書込みを行うことができ、データパターンの
制約を受けることなく、テストデータの書込みを行うこ
とができる。また、正確に、連続する偶数アドレスと奇
数アドレスとがメモリセルの配置が同じ場合において
は、正確にワード線のマルチセレクションを検出するこ
とができる。

【０２１５】また、ワード線が階層ワード線構成を有す
る場合において、スペアサブワード線に与えられるサブ
ワード線アドレスを変更することにより、これらのスペ
アワード線と対応のノーマルワード線との組に対して異
なるパターンのデータを書込むことができ、ワード線の
マルチセレクション発生時においてデータの競合を生じ
させることができ、ワード線のマルチセレクションを確
実に検出することができる。また、外部からは連続的に
アドレスを変化させてテストデータパターンを書込んだ
後に連続的にアドレスを変化させてデータを読み出すだ
けであり、容易にテストデータを書き込みかつ読み出す
ことができる。

【０２１６】また、スペアサブワード線とノーマルサブ
ワード線とに対して別々にサブワード線選択信号発生回
路を配置することにより、スペアサブワード線に対して
のみアドレス変換を行うことができ、正確にテストを行
うことができる。

【０２１７】また、スペアサブワード線選択回路とノー
マルサブワード線選択回路とを同一回路で構成しスペア
サブワード線選択時においてアドレス変換を行うことに
より、サブワード線選択回路の占有面積を低減すること
ができ、応じてチップ面積を低減することができる。

【０２１８】また、サブワード線アドレスの相補ビット
の位置を変更して、外部アドレスとスペアワード線との
対応関係を変更することにより、簡易な構成で容易にス
ペアワード線と外部アドレスとの対応関係を変更するこ
とができる。

【０２１９】また、サブワード線アドレスの特定の１ビ
ットの相補ビットの位置を交換することにより、容易に
偶数アドレスと奇数アドレスの変換または接続されるメ
モリセルパターンの変換を実現することができる。

【０２２０】また、所定の関係を満たすアドレスに対し
各列において論理レベルが異なるようにデータを書込
み、次いでメモリセルの格納データを読出すとともに、
これらの書込時および読出時においてスペアワード線と
外部アドレスとの対応関係を変更することにより、スペ
アワード線選択時のマルチセレクション発生時、確実
に、これらの同時選択されたワード線に接続されるメモ
リセルから読み出されたデータの衝突を生じさせること
ができ、確実にワード線マルチセレクションを検出する
ことができる。

【０２２１】また、メモリセルが列方向において４行を
単位として同一パターンで繰返し配置される場合、この
スペアメモリセルの行アドレスの変更は、偶数アドレス
と奇数アドレスとの間の変更を行なうことにより、確実
に、ワード線マルチセレクション発生時、メモリセルデ
ータの衝突を生じさせることができる。

【０２２２】また、このスペアメモリのアドレスの変更
は、複数のビットのうちの特定の１ビットのアドレスの
論理レベルを反転することにより、偶数アドレスと奇数
アドレスとの間でのアドレス変換またはメモリセル配置
の異なるアドレス間の変換を容易に行うことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図２】 図１に示す行選択回路のスペアアドレス変換
の態様を概略的に示す図である。

【図３】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。

【図４】 この発明の実施の形態２に従う半導体記憶装
置のアレイ部の構成を概略的に示す図である。

【図５】 図３に示す不良アドレスプログラム回路の構
成の一例を示す図である。

【図６】 図３に示すスペアメインワード線デコーダの
構成の一例を示す図である。

【図７】 図３に示すノーマルメインワード線デコーダ
の構成の一例を示す図である。

【図８】 図３に示すスペアアドレス変換回路およびス
ペアサブワード線デコーダの構成の一例を示す図であ
る。

【図９】 図３に示すスペアワード線デコーダのデコー
ド部の構成を概略的に示す図である。

【図１０】 図３に示すサブワードドライバの構成の一
例を示す図である。

【図１１】 この発明の実施の形態２における通常動作
モード時のスペアワード線とロウアドレスとの対応関係
を示す図である。

【図１２】 この発明の実施の形態２におけるテストモ
ード時のスペアサブワード線とロウアドレスビットの対
応関係を示す図である。

【図１３】 この発明の実施の形態２におけるサブワー
ド線とノーマルワード線との対応関係を概略的に示す図
である。

【図１４】 この発明の実施の形態２におけるノーマル
メモリセルおよびスペアメモリセルの書込データパター
ンの一例を示す図である。

【図１５】 この発明の実施の形態２におけるマルチセ
レクション検出試験時の動作を示すフロー図である。

【図１６】 この発明の実施の形態２の変更例における
マルチセレクション試験時の動作を示すフロー図であ
る。

【図１７】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図１８】 図１７に示すノーマルメインワード線デコ
ーダおよびスペアメインワード線デコーダの信号変換部
の構成の一例を示す図である。

【図１９】 この発明の実施の形態３におけるマルチセ
レクション試験動作を示すフロー図である。

【図２０】 この発明の実施の形態４におけるアドレス
変換回路の構成を示す図である。

【図２１】 この発明の実施の形態４におけるノーマル
ワード線とサブワード線の対応関係を示す図である。

【図２２】 この発明の実施の形態４におけるノーマル
メモリセルおよびスペアメモリセルへの書込データおよ
びワード線の対応選択を示す図である。

【図２３】 図２２に示す構成におけるメモリセルデー
タ読出時の信号波形を示す図である。

【図２４】 従来の半導体記憶装置の要部の構成を概略
的に示す図である。

【図２５】 図２４に示す不良アドレスプログラム回路
の構成の一例を示す図である。

【図２６】 従来の不良アドレスプログラム回路のプロ
グラム不良状態を示す図である。

【図２７】 従来の半導体記憶装置のノーマルメモリセ
ルおよびスペアメモリセルの配置を概略的に示す図であ
る。

【符号の説明】

ＮＭＡ，ＮＭＡ０−ＮＭＡ３ ノーマルメモリアレイ、
ＲＭＡ，ＲＭＡ０−ＲＭＡ３ 冗長メモリアレイ、ＲＳ
Ｋ０−ＲＳＫ３ 行選択回路、１０ ノーマルメインワ
ード線デコーダ、１１ ノーマルサブワード線デコー
ダ、１２ 不良アドレスプログラム回路、１３ スペア
メインワード線デコーダ、１４ スペアアドレス変換回
路、ＳＭＣ，ＳＭＣ０，ＳＭＣ２ スペアメモリセル、
ＮＭＣ，ＮＭＣ０，ＮＭＣ２ ノーマルメモリセル、５
１−５４ ＣＭＯＳトランスミッションゲート、８０
アドレス変換回路、８２ サブワード線デコーダ、８４
ノーマルメインワード線デコーダ、８６ スペアメイ
ンワード線デコーダ、９９アドレス変換回路、１５０
サブワード線デコード回路。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数のノーマルメモ
   リセル、および行列状に配列される複数のスペアメモリ
   セルを備え、前記複数のメモリセルは、少なくとも前記
   複数のノーマルメモリセルと列を共有するように複数行
   に配置され、 各前記ノーマルメモリセル行に対応して配置され、各々
   に対応の行のノーマルメモリセルが接続される複数のノ
   ーマルワード線、 前記複数のスペアメモリセル行に対応して配置され、各
   々に対応の行のスペアメモリセルが接続される複数のス
   ペアワード線、および不良ノーマルワード線のアドレス
   をプログラムする不良アドレスプログラム回路を備え、
   前記不良アドレスプログラム回路は、外部アドレスとプ
   ログラムされた不良アドレスとの一致／不一致判定結果
   を示す一致指示信号を生成する回路を含み、 前記外部アドレスと前記一致指示信号とに従って、前記
   ノーマルワード線およびスペアワード線から対応のワー
   ド線を選択するワード線選択回路、および前記外部アド
   レスと前記複数のスペアワード線との対応関係を変更す
   るためのアドレス変更回路を備える、半導体記憶装置。
2. 【請求項２】 前記アドレス変更回路は、テスト動作モ
   ード指示信号に従って、通常動作モード時と異なるスペ
   アワード線が選択されるように、前記外部アドレスと前
   記スペアワード線との対応関係を変更する、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 各前記ノーマルメモリセル列および前記
   スペアメモリセル列に対応して配置され、各々に対応の
   列のノーマルおよびスペアメモリセルが接続される複数
   のビット線対をさらに備え、 前記アドレス変更回路は、前記不良ワード線と列方向に
   関して同一パターンでスペアメモリセルが接続されるス
   ペアワード線を選択するように前記対応関係を変更す
   る、請求項１記載の半導体記憶装置。
4. 【請求項４】 前記ノーマルおよびスペアメモリセル列
   それぞれに対応して配置され、各々に対応の列のノーマ
   ルおよびスペアメモリセルが接続される複数のビット線
   対をさらに備え、 前記アドレス変更回路は、前記不良ワード線と列方向に
   関して異なるパターンでスペアメモリセルが接続される
   スペアワード線を選択するように前記対応関係を変更す
   る、請求項１記載の半導体記憶装置。
5. 【請求項５】 各前記ノーマルおよびスペアメモリセル
   列に対応して配置され、各々に対応の列のノーマルおよ
   びスペアメモリセルが接続する複数のビット線対をさら
   に備え、 前記アドレス変更回路は、 通常動作モード時においては、前記不良アドレスの不良
   ワード線と列方向において同一パターンでスペアメモリ
   セルが接続されるスペアワード線が選択されかつテスト
   動作モード時においては、前記不良ワード線と列方向に
   おいて同一のパターンでメモリセルが接続される別のス
   ペアワード線が選択されるようにアドレスの変更を行な
   う、請求項１記載の半導体記憶装置。
6. 【請求項６】 各前記ノーマルおよびスペアメモリセル
   列に対応して配置され、各々に対応の列のノーマルおよ
   びスペアメモリセルが接続する複数のビット線対をさら
   に備え、 前記アドレス変更回路は、 通常動作モード時においては、前記不良アドレスの不良
   ノーマルワード線と列方向において同一パターンでスペ
   アメモリセルが接続されるスペアワード線が選択され、
   かつテスト動作モード時においては、前記不良ノーマル
   ワード線と列方向において異なるパターンでスペアメモ
   リセルが接続されるスペアワード線が選択されるように
   アドレスの変更を行なう、請求項１記載の半導体記憶装
   置。
7. 【請求項７】 各アドレス変更回路は、 前記スペアワード線のアドレスの偶数／奇数の変換を行
   なう、請求項１記載の半導体記憶装置。
8. 【請求項８】 前記ノーマルワード線および前記スペア
   ワード線の各々は、所定数のメモリセル行に対応して配
   置されるメインワード線と各々に対応の行のメモリセル
   が接続するサブワード線とからなる階層ワード線構成を
   有し、 前記不良アドレスプログラム回路は、 不良ノーマルメモリセル行に対応して配置されるメイン
   ワード線のアドレスをプログラムして記憶し、 前記ワード線選択回路は、 前記一致指示信号と前記外部アドレスのメインワード線
   を指定するメインワード線アドレスとに従ってノーマル
   メインワード線を選択するノーマルメインワード線選択
   回路と、 前記外部アドレスのサブワード線を指定するサブワード
   線アドレスに従って、前記ノーマルワード線のサブワー
   ド線を選択するサブワード線選択信号を生成するノーマ
   ルサブワード線選択回路と、 前記一致指示信号に従って前記スペアワード線のメイン
   ワード線を選択するスペアメインワード線選択回路と、 前記サブワード線アドレスに従って、前記スペアワード
   線のサブワード線を選択するスペアサブワード線選択信
   号を生成するスペアサブワード線選択回路とを含み、 前記アドレス変更回路は、前記スペアサブワード線選択
   回路に与えられるサブワード線アドレスを変更する、請
   求項１記載の半導体記憶装置。
9. 【請求項９】 前記スペアサブワード線選択回路と前記
   ノーマルサブワード線選択回路は、別々に設けられる、
   請求項８記載の半導体記憶装置。
10. 【請求項１０】 前記スペアサブワード線選択回路と前
    記ノーマルサブワード線選択回路とは、同一の選択回路
    で構成され、前記同一の選択回路が共通に前記ノーマル
    およびスペアサブワード線に対して伝達され、 前記アドレス変更回路は、前記スペアサブワード線を選
    択する動作モード時に前記外部アドレスに含まれるサブ
    ワード線アドレスの変更を行って前記同一の選択回路へ
    伝達する、請求項８記載の半導体記憶装置。
11. 【請求項１１】 前記サブワード線アドレスは複数のビ
    ットを含み、 前記ワード線選択回路は、前記サブワード線アドレスに
    従って複数ビットの相補内部サブワード線アドレスを生
    成する内部アドレス生成回路を含み、 前記アドレス変更回路は、前記サブワード線アドレスの
    相補ビットの位置を変更して出力する、請求項８記載の
    半導体記憶装置。
12. 【請求項１２】 前記アドレス変更回路は、前記サブワ
    ード線アドレスの特定の１ビットに対して生成される相
    補ビットの位置を交換して出力する、請求項８記載の半
    導体記憶装置。
13. 【請求項１３】 行列状に配列される複数のメモリセル
    と、前記複数のメモリセルの不良メモリセルを救済する
    ための複数行に配置されるスペアメモリセルとを有する
    半導体記憶装置の試験方法であって、前記スペアメモリ
    セルと前記ノーマルメモリセルとは、列を共有し、 前記スペアメモリセル行および少なくとも前記スペアメ
    モリセル行に対応して配置されるノーマルメモリセルの
    所定の関係を満たす行アドレスに対し、各列において論
    理レベルが異なるようにデータを書込むステップと、 少なくとも前記スペアメモリセルの格納データを読出し
    て、書込データと読出データとが同一論理レベルである
    かを判定するステップとを備え、前記データの書きこみ
    時と前記データ読出時とにおいて、前記スペアメモリセ
    ル行と外部アドレスとの対応関係が異なる、半導体記憶
    装置の試験方法。
14. 【請求項１４】 前記ノーマルメモリセルおよびスペア
    メモリセルで構成されるメモリアレイにおいては、列方
    向において４行を単位として同一パターンでメモリセル
    が配置され、前記スペアメモリセルの行アドレスは、前
    記書込時と前記読出時とで、偶数アドレスと奇数アドレ
    スとが交換される、請求項１３記載の半導体記憶装置の
    試験方法。
15. 【請求項１５】 前記スペアメモリセル行のアドレスの
    対応関係の変更は、複数ビットの外部アドレスのうちの
    特定の１ビットのアドレスの論理レベルを反転するステ
    ップを含む、請求項１３記載の半導体記憶装置の試験方
    法。