KR100850283B1

KR100850283B1 - 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및그의 워드라인 디코딩 방법

Info

Publication number: KR100850283B1
Application number: KR1020070007697A
Authority: KR
Inventors: 박준민; 강상범; 오형록; 조우영
Original assignee: 삼성전자주식회사
Priority date: 2007-01-25
Filing date: 2007-01-25
Publication date: 2008-08-04
Anticipated expiration: 2027-01-25
Also published as: US20080180981A1; US7907467B2; KR20080070098A; US20100329070A1; US7808811B2

Abstract

본 발명은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법에 관한 것으로, 본 발명에 따른 복수의 워드라인층들과 복수의 비트라인층들을 교대로 수직적으로 배치하고, 상기 워드라인층들과 상기 비트라인층들 사이에 복수의 메모리 셀층들을 배치하는 3차원 적층구조의 저항성 반도체 메모리 장치는, 상기 비트라인층들 각각에 제1방향을 길이방향으로 하여 배치되는 복수의 비트라인들과; 상기 워드라인층들 각각에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 각각 배치되는 복수의 서브 워드라인들과; 상기 메모리셀층들에 각각 배치되는 복수의 메모리 셀들과; 상기 비트라인층들 및 상기 워드라인층들 상부에 별도로 구비되는 메인워드라인층에 상기 제2방향을 길이방향으로 하여 각각 배치되되, 일정개수의 서브워드라인들 마다 하나씩 공유되는 구조로 각각 배치되는 복수의 메인워드라인들을 구비한다. 본 발명에 따르면, 고집적화에 적합하며 효율적인 워드라인 디코딩이 가능하다.

3차원, 워드라인, 디코딩, 섹션, 버티컬, 어드레스

Description

3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법{Resistive semiconductor memory device having three dimension stack structure and method for word line decoding the same}

도 1은 종래의 일반적인 저항성 반도체 메모리 장치의 메모리 셀 회로도이고,

도 2는 본 발명의 일 실시예에 따른 저항성 반도체 메모리 장치에서의 메모리 셀 구조도이고,

도 3은 도 2의 등가회로도이고,

도 4는 도 2 및 도 3의 구조를 가지는 메모리 셀들이 3차원 적층구조를 형성하는 본 발명의 일 실시예에 따른 저항성 반도체메모리 장치의 개략적 구조도이고,

도 5는 도 4의 워드라인 및 워드라인 디코더들의 연결구조의 일예를 나타낸 개념도이고,

도 6은 도 5의 전체 블록도이고,

도 7은 도 4의 워드라인 및 워드라인 디코더들의 연결구조의 다른 예를 나타낸 개념도이고,

도 8은 도 7의 전체 블록도이다.

*도면의 주요 부분에 대한 부호의 설명*

MWL : 메인워드라인 SWL : 서브워드라인

110 : 패스 선택부 120 : 버티컬 디코더

130 : 섹션 디코더 210 : 메인디코더

본 발명은 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법에 관한 것으로, 더욱 구체적으로는,효율적인 워드라인 디코딩을 위한 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법에 관한 것이다.

메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory), 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory), 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory), 및 강유전체 물질을 이용한 FRAM (Ferro-electric Random Access Memory) 등이 있다

MRAM은 터널 접합에서의 자화 방향에 변화를 이용하여 데이타를 저장하는 방 식의 메모리이며, FRAM은 강유전체의 분극 특성을 이용하여 데이타를 저장하는 방식의 메모리이다. 이들은 모두 각각의 장단점을 지니고 있으나, 기본적으로는 집적도가 높으며, 고속의 동작 특성을 지니고, 저전력에서 구동가능하며, 데이타 리텐션(retention) 특성이 좋은 방향으로 연구 개발되고 있다.

PRAM은 상변화 물질의 상변화에 따른 저항 값의 변화를 이용하여 데이타를 저장하는 방식의 메모리이다. 여기서, 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 캘코제나이드(chalcogenide)와 같은 물질을 말하여, 일반적으로 게르마늄(Ge;germanium), 안티모니(Sb;antimony) 및 텔루리움(Te;tellurium)의 합금인 Ge_xSb_yTe_z(이하'GST')와 같은 물질이 이용된다.

상기 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태의 두 가지 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 장치에 유용하게 이용될 수 있다.

RRAM(resistance random access memory)은 주로 전이 금속 산화물의 전압에 따른 저항 값이 달라지는 특성(저항 변환특성)을 이용한 것이다.

이러한 저항변환 물질을 이용한 저항성 반도체 메모리 장치의 메모리 셀 구조로써 트랜지스터구조와 다이오드 구조가 있다. 상기 트랜지스터 구조는 스위칭 소자로서 트랜지스터를 채용하는 구조를 말하고, 상기 다이오드 구조는 스위칭 소자로써 트랜지스터를 채용하는 구조를 말한다.

트랜지스터를 구조의 반도체 메모리 장치에 비해서 다이오드 구조를 채용하 는 반도체 메모리 장치는, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 라이트 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소에 유연성을 가질 수 있는 등의 장점이 있다. 따라서, 고집적화, 고속화 및 저전력화가 요구되는 반도체 메모리 장치에서 메모리 셀을 다이오드 구조로 채용하는 반도체 메모리 장치가 늘어날 것으로 예상되고 있다.

도 1에는 종래의 일반적인 저항성 반도체 메모리 장치의 메모리 셀 구조를 나타내었다.

도 1에 도시된 바와 같이, 종래의 일반적인 저항성 반도체 메모리 장치의 메모리 셀(M)은 하나의 다이오드(D)와 하나의 가변저항소자(R)로 구성된다. 여기서 가변저항소자는 상술한 바와 같은 전이 금속 산화물로 이루어진다.

상기 메모리 셀(M)을 구성하는 상기 다이오드(D)는 워드라인(WL)과 가변저항소자(R) 사이에 연결된다. 예를 들어, 캐소드(cathode) 단자가 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 가변저항소자(R)의 일단에 연결된다. 그리고, 상기 가변저항소자(R)는 상기 다이오드(D)와 비트라인(BL)사이에 연결된다.

상기와 같은 구조를 가지는 다이오드 구조의 메모리 셀이 채용된 저항성 반도체메모리 장치에서는, 상기 가변저항소자(R)를 데이터 저장소자(storage element)로 하고 비트라인(BL)을 통해 메모리 셀에 인가되는 전류 및 전압의 크기에 따른 상기 가변저항소자(R)의 가역적인 특성을 이용한 라이트 동작이 행해진다. 즉 메모리 셀(M)에 라이트 동작을 행할 때 상기 비트라인(BL)을 통하여 전류 또는 전압이 공급되고, 상기 워드라인(WL)이 로우(Low) 레벨 또는 접지레벨로 천이(transition)하게 되면, 다이오드(D)에는 포워드 바이어스(forward bias)가 인가되어 비트라인(BL)에서 워드라인(WL) 방향으로의 전류패스가 형성된다.

이때 상기 비트라인(BL)에 인가되는 전압의 레벨에 따라 라이트 되는 데이터의 논리 상태가 결정된다. 예를 들어 데이터 '0'에 대응되는 레벨의 라이트 전압이 인가되는 경우에는 데이터'0'이 라이트 되고, 데이터 '1'에 대응되는 레벨의 라이트 전압이 인가되는 경우에는 데이터'1'이 라이트 된다.

한편, 리드동작은 메모리 셀의 상태에 따라 메모리 셀을 관통하여 흐르는 전류의 양을 구분하여 데이터를 판단한다. 즉, 일정레벨의 리드전압을 메모리 셀(M)에 인가하여 일정한 레벨의 비트라인(BL)으로부터 상기 워드라인(WL)으로 흐르는 전류에 의해 변화되는 상기 비트라인 레벨을 측정하여 데이터 논리 상태를 판단하게 된다.

반도체 메모리 장치가 점점 고집적화됨에 따라 상술한 바와 같은 다이오드 구조의 메모리 셀을 가지는 저항성 반도체 메모리 장치 또한 고집적화되고 있으며, 이러한 고집적화 중 2차원 구조의 고집적화는 거의 한계에 다다르고 있다. 따라서, 2차원 구조를 넘어서는 3차원 구조를 가지는 반도체 메모리 장치를 구현하고자 하는 노력이 있어왔다. 따라서, 고집적화에 적합한 3차원 구조의 반도체 메모리 장치가 구현되는 경우에, 워드라인을 포함한 배치구조 및 워드라인의 디코딩을 위한 효율적인 방법이 필요한 실정에 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법을 제공하는 데 있다.

본 발명의 다른 목적은, 효율적인 워드라인 배치구조를 가지는 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은, 효율적인 워드라인 디코딩을 위한 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 고집적화에 적합한 3차원 적층구조를 가지는 저항성 반도체 메모리 장치 및 그의 워드라인 디코딩 방법을 제공하는 데 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 복수의 워드라인층들과 복수의 비트라인층들을 교대로 수직적으로 배치하고, 상기 워드라인층들과 상기 비트라인층들 사이에 복수의 메모리 셀층들을 배치하는 3차원 적층구조의 저항성 반도체 메모리 장치는, 상기 비트라인층들 각각에 제1방향을 길이방향으로 하여 배치되는 복수의 비트라인들과; 상기 워드라인층들 각각에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 각각 배치되는 복수의 서브 워드라인들과; 상기 메모리셀층들에 각각 배치되는 복수의 메모리 셀들과; 상기 비트라인층들 및 상기 워드라인층들 상부에 별도로 구비되는 메인워드라인층 에 상기 제2방향을 길이방향으로 하여 각각 배치되되, 일정개수의 서브워드라인들 마다 하나씩 공유되는 구조로 각각 배치되는 복수의 메인워드라인들을 구비한다.

상기 비트라인들 각각의 상하부로 인접하는 두개의 메모리 셀이 공유하는 구조를 가지며, 상기 워드라인들 각각은 상하부로 인접하는 두개의 메모리 셀이 공유하는 구조를 가질 수 있으며, 상기 워드라인층들 각각은, 동일한 워드라인층 내의 일정개수의 서브워드라인들에 각각 연결되는 복수의 서브워드라인 섹션들을 구비할 수 있다.

상기 메인워드라인들은, 워드라인층을 달리하여 워드라인층마다 하나씩 선택되는 복수의 서브 워드라인 섹션들이 하나의 메인워드라인을 공유하는 구조로 배치될 수 있으며, 상기 반도체 메모리 장치는, 버티컬 어드레스에 응답하여 상기 워드라인층들 중 어느 하나의 워드라인층을 선택하기 위한 버티컬 디코딩신호를 발생하는 버티컬 디코더를 구비할 수 있다. 그리고, 상기 반도체 메모리 장치는, 메인어드레스에 응답하여 상기 메인워드라인들 중 하나의 메인워드라인을 선택하기 위한 메인 디코딩신호를 발생시키는 메인디코더를 구비할 수 있으며, 섹션 어드레스에 응답하여, 상기 서브워드라인 섹션 내의 일정개수의 서브 워드라인들 중 하나의 서브워드라인을 선택하기 위한 섹션 디코딩신호를 발생시키는 섹션 디코더를 구비할 수 있다.

상기 버티컬 디코딩 신호에 응답하여, 상기 섹션 디코딩신호가 해당 워드라인 층으로 전송되도록 패스하는 패스 선택부를 구비할 수 있으며, 상기 반도체 메모리 장치는, 상기 서브 워드라인들에 각각 연결되며, 상기 섹션 디코딩신호에 응 답하여 동작하는 서브 워드라인 드라이버들을 구비할 수 있다. 상기 워드라인들, 비트라인들, 메모리 셀들의 3차원 적층구조를 한 블록단위로 복수의 블록들이 구비되는 경우에, 블록어드레스에 응답하여 상기 복수의 블록들 중 어느 하나의 블록을 선택하기 위한 블록 디코더를 더 구비할 수 있다.

상기 워드라인층들의 개수는 상기 서브워드라인 섹션내의 서브워드라인들의 개수보다 적거나 동일할 수 있으며, 상기 메인워드라인들 각각은, 하나의 메인 워드라인이 하나의 서브 워드라인 섹션에만 연결되는 구조로 배치될 수 있다.

그리고, 상기 반도체 메모리 장치는, 메인 어드레스에 응답하여, 워드라인층을 달리하며 워드라인층마다 하나씩 선택되어 구비되는 복수의 서브 워드라인 섹션들에 각각 연결되는 일정개수의 메인 워드라인들을, 상기 메인 워드라인들 중에서 선택하기 위한 메인디코더와; 버티컬 어드레스에 응답하여 상기 워드라인층들 중 어느 하나의 워드라인층을 선택함에 의해, 상기 메인디코더에 의해 선택된 메인워드라인들 중에서 어느 하나의 메인워드라인을 선택하는 버티컬 디코더를 구비할 수 있다. 그리고, 섹션 어드레스에 응답하여, 상기 서브워드라인 섹션 내의 일정개수의 서브 워드라인들 중 하나의 서브워드라인을 선택하기 위한 섹션 디코딩신호를 발생시키는 섹션 디코더를 구비할 수 있으며, 상기 서브 워드라인들에 각각 연결되며, 상기 섹션 디코딩신호에 응답하여 동작하는 서브 워드라인 드라이버들을 구비할 수 있다. 상기 워드라인들, 비트라인들, 메모리 셀들의 3차원 적층구조를 한 블록단위로 복수의 블록들이 구비되는 경우에, 블록어드레스에 응답하여 상기 복수의 블록들 중 어느 하나의 블록을 선택하기 위한 블록 디코더를 더 구비할 수 있다.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 복수의 워드라인층들과 복수의 비트라인층들을 교대로하여 수직적으로 배치하고, 상기 워드라인층들과 상기 비트라인층들 사이에 복수의 메모리 셀층들을 배치하는 3차원 적층구조의 저항성 반도체 메모리 장치에서 상기 워드라인층들에 각각 구비되는 서브 워드라인들 중 하나의 서브워드라인의 선택을 위한 워드라인 디코딩방법은, 메인 어드레스에 응답하여, 워드라인층을 달리하여 워드라인층마다 하나씩 복수의 서브 워드라인 섹션들을 선택하고, 버티컬 어드레스에 응답하여 상기 워드라인층들 중 어느 하나의 워드라인층을 선택함에 의해 하나의 서브 워드라인 섹션들을 선택하는 단계와; 섹션 어드레스에 응답하여, 상기 메인 어드레스 및 상기 버티컬 어드레스에 의해 선택된 서브워드라인 섹션의 일정개수의 서브 워드라인들 중에서 어느 하나의 서브 워드라인을 선택하는 단계를 구비한다.

상기 하나의 서브 워드라인 섹션을 선택하는 단계는, 상기 메인 어드레스에 응답하여 하나의 메인워드라인을 선택함에 의해 워드라인층을 달리하여 워드라인층마다 하나씩 복수의 서브 워드라인 섹션들을 선택하는 단계와; 상기 버티컬 어드레스에 응답하여 상기 메인 어드레스에 의해 선택된 상기 서브 워드라인 센션들 중에서 하나의 서브 워드라인 섹션을 선택하는 단계를 구비한다. 그리고, 상기 버티컬 어드레스의 발생 후에, 상기 버티컬 어드레스를 디코딩한 버티컬 디코딩 신호에 응답하여, 상기 섹션 어드레스를 디코딩한 섹션 디코딩신호가, 상기 버티컬 디코딩신호에 의해 선택되는 상기 서브워드라인 섹션으로 전송되도록 패스하는 단계를 더 구비할 수 있다.

그리고, 상기 메인 어드레스에 응답하여, 일정개수의 메인워드라인들을 선택함에 의해 워드라인층을 달리하여 워드라인층마다 하나씩 선택된 메인워드라인 개수만큼의 서브 워드라인 섹션들을 선택하는 단계와; 상기 버티컬 어드레스에 응답하여 상기 메인 어드레스에 의해 선택된 상기 서브 워드라인 섹션들 중에서 하나의 서브 워드라인 섹션을 선택하는 단계를 구비할 수 있다.

상기한 구성에 따르면, 고집적화에 적합하며 효율적인 워드라인 디코딩이 가능하다.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.

도 2는 본 발명의 일 실시예에 따른 저항성 반도체 메모리 장치의 메모리 셀 구조를 나타낸 것이다. 도 2는 메모리 셀의 배치구조를 확실히 나타내기 위하여 워드라인(WL)을 공유하는 두개의 메모리 셀(M1,M2)을 나타내었다.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 셀(M1,M2) 각각은, 하나의 워드라인(WL)과 하나의 비트라인(BL)에 연결되는 구조를 가진다.

상기 메모리 셀들(M1,M2)은 제1비트라인(BL1)에 연결된 제1메모리셀(M1)과 상기 제1비트라인(BL1) 상부의 제2비트라인(BL2)에 연결된 제2메모리 셀(M2)이 하나의 워드라인(WL)을 공유하는 형태로 구성될 수 있다. 여기서 상기 제1메모리 셀(M1)과 상기 제2메모리 셀(M2)은 수직의 적층구조를 가진다. 상기 제1비트라인(BL1), 상기 제1메모리 셀(M1), 및 상기 워드라인(WL)만 구비되는 구조는 일반적인 평면 메모리 셀 구조와 동일 또는 유사하다. 즉 도 2에 도시된 메모리 셀 구조는 평면 메모리 셀 구조를 워드라인(WL) 또는 비트라인(BL)을 수직으로 인접하는 메모리 셀들(M1,M2)이 공유하는 구조를 가질 수 있다.

도 3은 도 2의 등가회로도를 나타낸 것이다.

도 3에 도시된 바와 같이, 상기 제1메모리셀(M1) 및 제2메모리셀(M2)이 구비된다.

상기 제1메모리셀(M1)을 구성하는 가변저항소자(R1)는 일단이 상기 제1비트라인(BL1)에 연결되고 타단이 상기 제1메모리셀(M1)을 구성하는 다이오드소자(D1)에 연결된다. 그리고, 상기 제1메모리셀(M1)을 구성하는 다이오드소자(D1)는 캐소드(cathode) 단자가 상기 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 제1메모리셀(M1)을 구성하는 가변저항 소자(R1)에 연결되는 구조를 가질 수 있다.

상기 제2메모리셀(M2)을 구성하는 가변저항소자(R2)는 일단이 상기 제2비트라인(BL2)에 연결되고 타단이 상기 제2메모리셀(M2)을 구성하는 다이오드소자(D2)에 연결된다. 그리고, 상기 제2메모리셀(M2)을 구성하는 다이오드소자(D2)는 캐소드(cathode) 단자가 상기 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 제2메모리셀(M2)을 구성하는 가변저항 소자(R2)에 연결되는 구조를 가질 수 있다.

상기 제1메모리셀(M1)과 상기 제2메모리셀(M2)은 상기 워드라인(WL)을 기준으로 상하 대칭구조를 가진다. 이는 상기 다이오드(D)의 전류방향이 비트라인(BL) 에서 워드라인(WL)쪽으로 흐르는 구조를 가지기 때문에 당연한 결과이다.

상기 제1메모리셀(M1)과 상기 제2메모리셀(M2)과 각각 연결된 비트라인(BL1,BL2)에 인가되는 바이어스 전압에 따라 대응되는 데이터가 저장된다.

상기 제1메모리(M2)에 데이터 '1'을 저장하기를 원하는 경우에, 상기 제2메모리셀(M2)이 연결되어 있는 제2비트라인(B2L)에 데이터 '1'의 라이트를 위한 특정레벨의 바이어스 전압을 인가하고, 상기 워드라인(WL)을 접지시킨다. 이에 따라 상기 제2메모리셀(M2)의 가변저항소자(R2) 및 다이오드소자(D2)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP2)가 형성된다. 상기 전류패스에 의해 상기 제2메모리셀(M2)을 구성하는 가변저항소자(R2)의 저항값이 변하게 되어 데이터'1'이 저장되게 된다.

데이터 '0'을 상기 제2메모리 셀(M2)에 저장하기를 원하는 경우에, 상기 데이터 '1'을 저장하는 경우와 반대로 동작한다.

즉, 상기 제2메모리셀(M2)이 연결되어 있는 제1비트라인(BL1)에 데이터 '0'의 라이트를 위한 특정레벨의 바이어스 전압을 인가하고, 상기 워드라인(WL)을 접지시킨다. 이에 따라 상기 제2메모리셀(M2)의 가변저항소자(R2) 및 다이오드소자(D2)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP2)가 형성된다. 상기 전류패스에 의해 상기 제2메모리셀(M2)을 구성하는 가변저항소자(R2)의 저항값이 변하게 되어 데이터'0'이 저장되게 된다.

상기 제1메모리 셀(M1)에 데이터를 저장하는 경우도, 상기 제2메모리셀(M2)에 데이터를 저장하는 경우와 동일하다. 즉 전류패스(CP1)를 통하여 흐르는 전류의 양 또는 전압레벨에 따라 변화되는 상기 가변저항소자(R1)에 대응되어 데이터'1' 또는 데이터'0'이 저장되게 된다.

상기 메모리 셀(M1,M2)에 대한 리드동작은 다음과 같이 수행된다.

상기 제2메모리셀(M2)이 연결된 제2비트라인(BL2)에 데이터 리드를 위한 바이어스 전압을 인가하고 상기 워드라인(WL)을 접지시킨다. 이에 따라, 상기 제2메모리셀(M2)의 가변저항소자(R2) 및 다이오드소자(D2)를 통하여 상기 워드라인(WL)에 이르는 전류패스(CP2)가 형성되게 된다. 상기 전류패스(CP2)를 통하여 흐르는 전류의 양에 따라 상기 제2비트라인(BL2)의 전압레벨이 변화하게 된다.

이때, 상기 제2비트라인(BL2)의 레벨을 기준레벨과 비교하여 데이터를 센싱한다. 예를 들어 상기 제2비트라인(BL2)의 전압레벨이 상기 기준레벨보다 높은 경우에는 데이터 '1'이라고 판단할 수 있으며, 상기 제2비트라인(BL2)의 전압레벨이 상기 기준레벨보다 낮은 경우에는 데이터 '0'이라고 판단할 수 있다.

도 4는 도 2 및 도 3의 구조를 가지는 메모리 셀(M)들이 3차원 적층구조를 형성하는 본 발명의 일 실시예에 따른 저항성 반도체메모리 장치의 구조를 개략적으로 나타낸 것이다.

도 4에 도시된 바와 같이, 상기 3차원 적층구조를 가지는 저항성 반도체 메모리 장치는, 수직적으로 적층되는 복수의 비트라인층들(B1,B2,B3,B4,B5), 복수의 메모리 셀층들(MC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8), 복수의 워드라인층들(W1,W2,W3,W4), 및 한개의 메인워드라인층(W5)을 구비하는 구조를 가진다.

상기 워드라인층들(W1,W2,W3,W4)및 상기 비트라인층들(B1,B2,B3,B4,B5)은 수 직적으로 한 개의 층씩 교대로 배치되는 구조를 가질 수 있다. 그리고, 상기 메모리셀층들(MC1,MC2,MC3,MC4,MC5,MC6,MC7,MC8)은 상기 워드라인층들(W1,W2,W3,W4) 및 상기 비트라인층들(B1,B2,B3,B4,B5)의 사이에 하나씩 배치되는 구조를 가질 수 있다. 그리고 상기 메인 워드라인층(W5)은 상기 워드라인층들(W1,W2,W3,W4) 및 상기 비트라인층들(B1,B2,B3,B4,B5) 중에서 최상부에 위치하는 워드라인층 또는 비트라인층(도4에서는 B5)의 상부에 구비될 수 있다.

상기 비트라인층들(B1,B2,B3,B4,B5) 각각에는 복수개의 비트라인들(BL)이 배치된다. 가장 하부층인 제1비트라인층(B1)에는 제1비트라인들(BL1)이 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제1비트라인층(B1)에 배치되는 제1비트라인들(BL1)은 일반적인 평면구조의 반도체 메모리 장치에 구비되는 비트라인들의 배치구조와 동일하게 배치될 수 있다.

상기 제1비트라인층(B1)의 상부층인 제2비트라인층(B2)에는 제2비트라인들(BL2)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제2비트라인층(B2)에 배치되는 제2비트라인들(BL2)은 상기 제1비트라인들(BL1)과 수직방향인 제3방향으로 중첩되도록 배치될 수 있다. 여기서 상기 제3방향은 상기 제1방향 및 제2방향과 수직인 방향을 말한다. 여기서, 일반적으로 일컬어지는 X방향은 상기 제2방향이며, Y방향은 상기 제1방향, Z방향은 상기 제3방향과 대응될 수 있다.

상기 제2비트라인층(B2)의 상부층인 제3비트라인층(B3)에는 제3비트라인들(BL3)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제3비 트라인층(B3)에 배치되는 제3비트라인들(BL3)은 상기 제1비트라인들(BL1) 및 상기 제2비트라인들(BL2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.

상기 제3비트라인층(B3)의 상부층인 제4비트라인층(B4)에는 제4비트라인들(BL4)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제4비트라인층(B4)에 배치되는 제4비트라인들(BL4)은 상기 제14비트라인들(BL1), 상기 제2비트라인들(BL2), 및 상기 제3비트라인들(BL3)과 상기 제3방향으로 중첩되도록 배치될 수 있다.

상기 제4비트라인층(B4)의 상부층인 제5비트라인층(B5)에는 제5비트라인들(BL5)이 상기 제1방향을 길이방향으로 하여 복수로 배치될 수 있다. 상기 제5비트라인층(B5)에 배치되는 제5비트라인들(BL5)은 상기 제1비트라인들(BL1), 상기 제2비트라인들(BL2), 상기 제3정비트라인들(BL3), 및 상기 제4비트라인들(BL4)과 상기 제3방향으로 중첩되도록 배치될 수 있다.

상기 제1비트라인층(B1)과 상기 제2비트라인층(B2) 사이에는 제1메모리셀층(MC1), 제1워드라인층(W1) 및 제2메모리 셀층(MC2)이 배치된다. 상기 제1메모리 셀층(MC1)은 상기 제1비트라인층(B1)에 가장 인접된 상부에 배치되고, 상기 제1메모리셀층(MC1)의 상부에 상기 제1워드라인층(W1)이 배치된다. 그리고, 상기 제1워드라인층(W1)의 상부에 상기 제2메모리 셀층(MC2)이 배치된다. 상기 제1메모리 셀층(MC1)에는 복수의 제1메모리 셀들(M1)이 배치된다. 그리고, 상기 제2메모리 셀층(MC2)에는 복수의 제2메모리 셀들(M2)이 배치된다.

상기 제1워드라인층(W1)에는 상기 제1방향과 교차되는 제2방향을 길이방향으 로 하여 제1워드라인들(WL1)이 배치된다. 상기 제1워드라인들(WL1)은 일반적인 평면구조의 반도체 메모리 장치에 구비되는 워드라인들의 배치구조와 동일하게 배치될 수 있다.

상기 제1비트라인들(BL1), 제2비트라인들(BL2), 상기 제1워드라인들(WL1), 상기 제1메모리셀층(MC1)의 제1메모리셀들(M1), 및 상기 제2메모리셀층(MC2)의 제2메모리셀들(M2)은 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.

상기 제2비트라인층(B2)과 상기 제3비트라인층(B3) 사이에는 제3메모리셀층(MC3), 제2워드라인층(W2) 및 제4메모리 셀층(MC4)이 배치된다. 상기 제3메모리 셀층(MC3)은 상기 제2비트라인층(B2)에 가장 인접된 상부에 배치되고, 상기 제3메모리셀층(MC3)의 상부에 상기 제2워드라인층(W2)이 배치된다. 그리고, 상기 제2워드라인층(W2)의 상부에 상기 제4메모리 셀층(MC4)이 배치된다. 상기 제3메모리 셀층(MC3)에는 복수의 제3메모리 셀들(M3)이 배치된다. 그리고, 상기 제4메모리 셀층(MC4)에는 복수의 제4메모리 셀들(M4)이 배치된다.

상기 제2워드라인층(W2)에는 상기 제2방향을 길이방향으로 하여 제2워드라인들(WL2)이 배치된다. 상기 제2워드라인들(WL2)은 상기 제1워드라인들(WL1)과 상기 제3방향으로 중첩되도록 배치될 수 있다.

상기 제2비트라인들(BL2), 제3비트라인들(BL3), 상기 제2워드라인들(WL2), 상기 제3메모리셀층(MC3)의 제3메모리셀들(M3), 및 상기 제4메모리셀층(MC4)의 제4메모리셀들(M4)은 부호만 달리할 뿐 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.

상기 제3비트라인층(B3)과 상기 제4비트라인층(B4) 사이에는 제3메모리셀층(MC5), 제3워드라인층(W3) 및 제6메모리 셀층(MC6)이 배치된다. 상기 제5메모리 셀층(MC5)은 상기 제3비트라인층(B3)에 가장 인접된 상부에 배치되고, 상기 제5메모리셀층(MC5)의 상부에 상기 제3워드라인층(W3)이 배치된다. 그리고, 상기 제3워드라인층(W3)의 상부에 상기 제6메모리 셀층(MC6)이 배치된다. 상기 제5메모리 셀층(MC5)에는 복수의 제5메모리 셀들(M5)이 배치된다. 그리고, 상기 제6메모리 셀층(MC6)에는 복수의 제6메모리 셀들(M6)이 배치된다.

상기 제3워드라인층(W3)에는 상기 제2방향을 길이방향으로 하여 제3워드라인들(WL3)이 배치된다. 상기 제3워드라인들(WL3)은 상기 제1워드라인들(WL1) 및 상기 제2워드라인들(WL2)과 상기 제3방향으로 중첩되도록 배치될 수 있다.

상기 제3비트라인들(BL3), 제4비트라인들(BL4), 상기 제3워드라인들(WL3), 상기 제5메모리셀층(MC5)의 제5메모리셀들(M5), 및 상기 제6메모리셀층(MC6)의 제6메모리셀들(M6)은 부호만 달리할 뿐 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.

상기 제4비트라인층(B4)과 상기 제5비트라인층(B5) 사이에는 제7메모리셀층(MC7), 제4워드라인층(W4) 및 제8메모리 셀층(MC8)이 배치된다. 상기 제7메모리 셀층(MC7)은 상기 제4비트라인층(B4)에 가장 인접된 상부에 배치되고, 상기 제7메모리셀층(MC7)의 상부에 상기 제4워드라인층(W4)이 배치된다. 그리고, 상기 제4워드라인층(W4)의 상부에 상기 제8메모리 셀층(MC8)이 배치된다. 상기 제7메모리 셀 층(MC7)에는 복수의 제7메모리 셀들(M7)이 배치된다. 그리고, 상기 제8메모리 셀층(MC8)에는 복수의 제8메모리 셀들(M8)이 배치된다.

상기 제4워드라인층(W4)에는 상기 제2방향을 길이방향으로 하여 제4워드라인들(WL4)이 배치된다. 상기 제4워드라인들(WL4)은 상기 제1워드라인들(WL1), 상기 제2워드라인들(WL2), 및 상기 제3워드라인들(WL3)과 상기 제3방향으로 중첩되도록 배치될 수 있다.

상기 제4비트라인들(BL4), 상기 제5비트라인들(BL5), 상기 제4워드라인들(WL4), 상기 제7메모리셀층(MC7)의 제7메모리셀들(M7), 및 상기 제8메모리셀층(MC8)의 제8메모리셀들(M8)은 부호만 달리할 뿐 도 2 및 도 3에서 설명한 바와 같은 배치 및 연결구조를 가지게 된다.

상술한 바와 같은 구조를 갖는 3차원 적층구조의 반도체 메모리 장치는 필요에 따라 수직방향인 상기 제3방향으로 상술한 바와 같은 구조로 더 확장 가능함은 명백하다. 예를 들어, 추가적인 비트라인층들(B), 워드라인층들(W), 메모리 셀층들(MC)을 구비하여 복수의 비트라인들, 워드라인들(WL), 메모리 셀들(M)을 배치할 수 있다.

상기 메모리 셀들(M) 중 상기 제3방향으로 인접하는 두개의 메모리셀들(예를 들면, M2 와 M3)은 하나의 비트라인(BL)을 공유하여 연결되는 구조를 가진다. 다른 한편으로 상기 제3방향으로 인접하는 두개의 메모리셀들(예를 들면, M1 과 M2)은 하나의 워드라인(WL)을 공유하여 연결되는 구조를 가진다.

상기 메인 워드라인층(W5)에는 복수의 메인 워드라인들(MWL)이 상기 워드라 인들(WL)과 동일한 길이방향으로 배치된다. 상기 메인워드라인들(MWL)의 개수 및 상기 워드라인들(WL)과의 연결구조는 도 5 내지 도 8을 통하여 설명한다. 이하에서는 이해의 편의 및 메인워드라인(MWL)과의 구별을 위하여 상기 워드라인(WL)을 서브 워드라인(SWL)으로 칭하기로 한다. 상기 워드라인층들(W1,W2,W3,W4)은 4개의 층으로 구비되는 것으로 가정하고 설명한다.

도 5는 도 4의 워드라인 및 워드라인 디코더들의 연결구조의 일예를 나타낸 개념도이다.

도 5에 도시된 바와 같이, 상기 워드라인층들(W,W2,W3,W4) 각각에는 일정개수의 서브워드라인들(SWL)을 한단위로 하는 복수의 서브 워드라인 섹션들(SWS)이 구비된다. 예를들어, 제1워드라인층(W1)에는 제1 내지 제 n 의 서브워드라인 섹션들(SWS1_W1~SWSn_W1)이 구비되며, 제4워드라인층(W4)에는 제1 내지 제 n 의 서브워드라인 섹션들(SWS1_W4~SWSn_W4)이 구비될 수 있다. 하나의 워드라인층에 구비되는 서브 워드라인들(SWL)이 1024개로 하고, 4개의 서브워드라인들(SWL)을 한 단위로 할 경우, 상기 서브 워드라인 섹션들(SWS)은 하나의 워드라인층에 256개가 구비된다. 즉 하나의 워드라인층에 256개씩 구비되어 4개의 워드라인층들(W1,W2,W3,W4) 모두에 1024개의 서브 워드라인 섹션(SWS)들이 구비되게 된다.

그리고, 상기 메인워드라인층(W5)에 구비되는 메인워드라인들(MWL) 각각은, 워드라인층을 달리하여 워드라인층마다 하나씩 선택되는 복수의 서브 워드라인 섹션들(SWS)이 하나의 메인워드라인(MWL)을 공유하는 구조로 배치될 수 있다.

예들들어, 제1워드라인층(W1)의 하나의 서브워드라인 섹션(SWS1_W1), 제2워 드라인층(W2)의 하나의 서브워드라인 섹션(미도시), 제3워드라인층(W3)의 하나의 서브워드라인섹션(미도시), 및 제4워드라인층(W4)의 하나의 서브 워드라인 섹션(SWS1_W4)이 하나의 제1메인워드라인(MWL1)을 공유하는 구조로 배치될 수 있다. 이런식으로, 모든 메인워드라인(MWL)이 워드라인층을 달리하고, 각 워드라인층마다 하나씩 선택되는 4개의 서브워드라인섹션들(SWS)과 동시에 연결되는 구조를 가질 수 있다.

이때, 상기 서브 워드라인 섹션들(SWS)은 하나의 워드라인층에 256개가 구비되므로, 상기 메인워드라인들(MWL)의 개수 또한 256개가 될 것이다. 상기 메인워드라인들(MWL)의 개수는 워드라인층수와는 관계없이, 서브워드라인 섹션들(SWS) 내에 몇 개의 서브워드라인들(SWL)이 구비되는 가에 달려있다. 상기 서브 워드라인 섹션들(SWS) 내에 8개의 서브워드라인들(SWL)이 구비되는 경우에는 상기 메인워드라인들(MWL)의 개수는 128개가 될 것이다. 상기 메인워드라인(MWL)의 개수가 상기 하나의 워드라인층 내에 구비되는 서브 워드라인들(SWL)의 개수보다 작게 되면, 상기 메인워드라인(MWL)을 굵게 형성하여 저항을 줄일 수 있으며, 메인워드라인들(MWL) 간 피치를 크게 할 수 있어 기생커패시턴스를 줄일 수 있게 되며, 공정상의 불량을 줄일 수 있는 효과가 있다.

상술한 바와 같은 워드라인 연결 및 배치구조를 구조를 가지는 반도체 메모리 장치에서의 워드라인 디코딩 과정을 이하에서 설명한다.

우선적으로 워드라인 디코딩을 위해, 버티컬 디코더(120), 메인디코더(도 6의 210), 섹션디코더(130)를 구비한다. 추가적으로, 패스선택부(110)가 구비될 수 있다.

상기 버티컬 디코더(120)는 버티컬 어드레스(ADD_VL)에 응답하여 상기 워드라인층들(W1,W2,W3,W4) 중 어느 하나의 워드라인층을 선택하기 위한 버티컬 디코딩신호를 발생한다.

상기 메인 디코더(210)는 메인어드레스(ADD_M)에 응답하여 상기 메인워드라인들(MWL) 중 하나의 메인워드라인을 선택하기 위한 메인 디코딩신호를 발생시킨다.

상기 섹션 디코더(130)는 섹션 어드레스(ADD_LL)에 응답하여, 상기 서브워드라인 섹션(SWS) 내의 일정개수의 서브 워드라인들(SWL) 중 하나의 서브워드라인을 선택하기 위한 섹션 디코딩신호(SIEI)를 발생시킨다. 여기서 상기 서브 워드라인들 각각에는, 상기 섹션 디코딩신호(SIEI)에 응답하여 동작하는 서브 워드라인 드라이버(SWD)가 하나씩 연결될 수 있다.

추가적으로 구비되는 상기 패스 선택부(110)는 상기 버티컬 디코딩 신호에 응답하여, 상기 섹션 디코딩신호(SIEI)가 해당 워드라인 층으로 전송되도록 패스하는 역할을 수행한다. 즉 특정 워드라인층의 서브워드라인섹션(SWS)만이 상기 섹션 디코딩 신호(SIEI)를 인가받도록 패스한다.

상술한 상기 메인디코딩 신호, 상기 버티컬 디코딩신호, 및 상기 섹션 디코딩신호는 순서에 관계없이 어드레스 인가에 의해 발생될 수 있다. 여기서는 상기 메인 디코딩 신호가 먼저 발생되고, 이후에 상기 버티컬 디코딩 신호 및 상기 섹션 디코딩 신호가 발생되는 경우만을 가정하여, 특정 서브워드라인을 선택하기 위한 디코딩 동작을 이하에서 설명한다. 선택되는 서브워드라인(SWL)이 제1워드라인층(W1)의 제1서브워드라인 섹션(SWS1_W1) 내의 제2서브워드라인(SWL12)이라고 가정한다.

우선 복수의 메인워드라인들(MWL1~MWLn) 중 어느 하나의 메인 워드라인인 제1메인 워드라인(MWL1)이 상기 메인디코더(210)에 의해 선택된다. 이에 따라 상기 제1메인워드라인(MWL1)을 공유하는 상기 제1워드라인층(W1)의 제1서브워드라인 섹션(SWS1_W1), 제2워드라인층(W2)의 제1서브워드라인 섹션(SWS1_W2), 제3워드라인층(W3)의 제1서브워드라인섹션(SWS1_W3), 및 제4워드라인층(W4)의 제1서브 워드라인 섹션(SWS1_W4)이 선택되게 된다.

이후 상기 버티컬 어드레스(ADD_VL)에 응답하여 발생되는 버티컬 디코딩신호에 의해 상기 제1워드라인층(W1)이 선택된다. 그리고, 섹션 어드레스(ADD)_LL)에 응답하여 발생되는 섹션 디코딩 신호가 상기 버티컬 디코딩신호에 의해 선택된 상기 제1워드라인층(W1)의 상기 제1서브워드라인 섹션(SWS1_W1)으로 전송된다.

상기 제1서브워드라인 섹션(SWS1_W1)의 서브워드라인들(SWL11,SWL12,SWL13,SWL14) 각각에 연결되는 서브 워드라인 드라이버들(SWD)중 두 번째 서브워드라인(SWL12)에 연결된 서브 워드라인드라이버(SWD)가 상기 섹션 디코딩신호에 응답하여 동작함에 의해 상기 서브 워드라인(SWL12)이 선택되게 된다. 다른 서브워드라인들(SWL)의 경우에도 상술한 디코딩 방법에 선택 가능함은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 용이하다 할 것이다.

도 6은 도 5의 배치구조를 하나의 블록(BLK1)으로 하여 복수개의 블록이 구 비되는 경우의 전체 블록도를 나타낸 것이다.

도 6에 도시된 바와 같이, 전체 구조에서는 도 5의 버티컬 디코더(120) 및 메인 디코더(210)를 모든 블록들(BLK1~BLKl)이 공유하는 구조를 가질 수 있다. 그리고, 상기 메인워드라인들(MWL) 또한 모든 블록들(BLK1~BLKl)이 도 5에서 설명한 바와 같은 구조로 공유하는 구조를 가질 수 있다. 예를 들어, 상기 메인워드라인들(MWL) 각각은 모든 블록들(BLK1~BLKl) 내의 모든 워드라인층들(W1,W2,W3,W4) 별로 하나씩의 서브 워드라인섹션(SWS)을 공유하는 구조를 가질 수 있다.

또한, 상기 섹션디코더들(130,132) 및 상기 패스 선택부들(110,112)은 각 블록들(BLK) 마다 별도로 구비되는 구성을 가질 수 있다.

그리고, 블록어드레스에 응답하여 상기 복수의 블록들(BLK) 중 어느 하나의 블록을 선택하기 위한 블록 디코더를 더 구비할 수 있다.

도 6의 전체구조에서의 워드라인 디코딩을 다음과 같이 수행된다. 우선 블록 선택을 위한 블록어드레스에 응답하여 발생되는 블록디코딩 신호(S1,Sl)에 의해 복수의 블록들 중 하나의 블록이 선택된다. 그리고, 복수의 메인워드라인들(MWL1~MWLn) 중 어느 하나의 메인 워드라인(MWL)이, 메인어드레스(ADD_M)에 응답하는 상기 메인디코더(210)에 의해 선택된다. 이후의 동작은 도 5에서 설명한 바와 동일하다.

도 7은 도 4의 워드라인 및 워드라인 디코더들의 연결구조의 다른 예를 나타낸 개념도이다.

도 7에 도시된 바와 같이, 상기 워드라인층들(W,W2,W3,W4) 각각에는 일정개 수의 서브워드라인들(SWL)을 한단위로 하는 복수의 서브 워드라인 섹션들(SWS)이 구비된다. 예를들어, 제1워드라인층(W1)에는 제1 내지 제 n 의 서브워드라인 섹션들(SWS1_W1~SWSn_W1)이 구비되며, 제4워드라인층(W4)에는 제1 내지 제 n 의 서브워드라인 섹션들(SWS1_W4~SWSn_W4)이 구비될 수 있다.

하나의 워드라인층에 구비되는 서브 워드라인들(SWL)을 1024개로 하고, 4개의 서브워드라인들(SWL)을 한 단위로 할 경우, 상기 서브 워드라인 섹션들(SWS)은 하나의 워드라인층에 256개가 구비된다. 즉 하나의 워드라인층에 256개씩 구비되어 4개의 워드라인층들(W1,W2,W3,W4) 모두에 1024개의 서브 워드라인 섹션(SWS)들이 구비되게 된다.

상기 메인워드라인층(W5)에 구비되는 메인워드라인들(MWL) 각각은, 하나의 메인 워드라인(MWL)이 하나의 서브 워드라인 섹션(SWS)에 연결되는 구조로 배치된다. 따라서, 상기 메인워드라인들(MWL)은 모든 워드라인층(W1,W2,W3,W4)의 서브워드라인 섹션(SWS)의 개수만큼 구비되어 배치될 수 있다. 상기 메인워드라인들(MWL) 중에서 워드라인층을 달리하며 워드라인층마다 하나씩 선택되어 구비되는 복수의 서브 워드라인 섹션들(SWS_W1~SWS_W4)에 각각 연결되는 일정개수의 메인 워드라인들(MWL_W1~MWL_W4)을 하나의 메인워드라인그룹으로 칭하기로 한다.

상술한 바와 같은 구조는 상기 워드라인층들(W1,W2,W3,W4)의 개수가 상기 메인 워드라인(MWL)이 공유하는 상기 서브워드라인 섹션(SWS) 내의 서브워드라인들(SWL)의 개수보다 적거나 동일할 경우에 구성가능하다. 상기 워드라인층들(W1,W2,W3,W4)의 개수가 상기 메인 워드라인(MWL)이 공유하는 상기 서브워드라인 섹션(SWS) 내의 서브워드라인들(SWL)의 개수보다 적을 경우에는 상기 메인 워드라인(MWL)들의 피치를 크게 할 수 있으나, 동일한 경우에는 상기 메인 워드라인(MWL)들의 피치를 상기 서브 워드라인들(SWL)과 동일하게 해야 된다.

4개의 워드라인층들(W1,W2,W3,W4) 중 하나의 워드라인층에 구비되는 서브 워드라인들(SWL)을 1024개로 하고, 상기 서브 워드라인 섹션들(SWS)이 하나의 워드라인층에 256개가 구비되는 구조를 가지는 경우에, 상기 메인 워드라인들(MWL)은 하나의 워드라인층 내의 상기 서브 워드라인 섹션들(SWS) 각각에 하나씩 256개가 구비되고, 4개의 워드라인층들(W1,W2,W3,W4)내의 모든 서브 워드라인 섹션들(SWS)을 위해서는 1024개의 메인워드라인들(MWL)이 필요하게 된다.

우선적으로 워드라인 디코딩을 위해, 버티컬 디코더(420), 메인디코더(410), 섹션디코더(430)를 구비한다.

상기 메인 디코더(410)는 메인어드레스(ADD_M)에 응답하여 상기 메인워드라인들(MWL) 중 하나의 메인워드라인을 선택하기 위한 메인 디코딩신호를 발생시킨다. 상기 메인 디코딩신호는, 메인 워드라인그룹들(MWL1~MWLn)중에서 어느 하나의 메인워드라인 그룹(예를 들어, MWL1)을 선택하기 위한 신호이다. 여기서, 워드라인층을 달리하며 워드라인층(W)마다 하나씩 선택되어 구비되는 복수의 서브 워드라인 섹션들(SWS_W1~SWS_W4)에 각각 연결되는 일정개수의 메인 워드라인들(MWL_W1~MWL_W4)을 하나의 메인워드라인 그룹으로 정의한바 있다.

예를들어, 상기 메인디코딩 신호에 의해 제1메인워드라인그룹(MWL1)이 선택되면, 각각의 워드라인층들(W1,W2,W3,W4)에서 첫 번째 서브워드라인 섹션(SWS1_W1~SWS1_W4)에 각각 연결되는 일정개수(예를 들면 4개)의 제1메인워드라인들(MWL1_W1~MWL1_W4)이 선택되는 것이다.

상기 버티컬 디코더(420)는, 버티컬 어드레스(ADD_VL)에 응답하여 상기 워드라인층들(W1,W2,W3,W4) 중 어느 하나의 워드라인층을 선택함에 의해, 상기 메인디코더에 의해 선택된 메인워드라인들(MWL1_W1~MWL1_W4) 중에서 어느 하나의 메인워드라인(예를 들면, MWL1_W1)을 선택한다.

상기 섹션 디코더(430)는 섹션 어드레스(ADD_LL)에 응답하여, 상기 서브워드라인 섹션(SWS) 내의 일정개수의 서브 워드라인들(SWL) 중 하나의 서브워드라인을 선택하기 위한 섹션 디코딩신호(SIEI)를 발생시킨다. 여기서 상기 서브 워드라인들(SWL) 각각에는, 상기 섹션 디코딩신호에 응답하여 동작하는 서브 워드라인 드라이버(SWD)가 하나씩 연결될 수 있다.

상술한 상기 메인디코딩 신호, 상기 버티컬 디코딩신호, 및 상기 섹션 디코딩신호는 순서에 관계없이 어드레스 인가에 의해 발생될 수 있다. 예를들어, 상기 버티컬 디코더(420)에 의해 어느 하나의 워드라인층을 선택하고, 이후에 상기 메인 디코더(410)에서 해당워드라인층의 서브 워드라인 섹션들(SWS) 각각에 연결된 복수의 메인 워드라인들(MWL) 중에서 하나의 메인 워드라인을 선택하는 구성도 가능할 것이다.

여기서는 상기 메인 디코딩 신호가 먼저 발생되고, 이후에 상기 버티컬 디코 딩 신호 및 상기 섹션 디코딩 신호가 발생되는 경우만을 가정하여, 특정 서브워드라인을 선택하기 위한 디코딩 동작을 이하에서 설명한다. 선택되는 서브워드라인(SWL)이 제1워드라인층(W1)의 제1서브워드라인 섹션(SWS1_W1) 내의 제2서브워드라인(SWL12)이라고 가정한다.

우선 복수의 제1 내지 제n 메인워드라인 그룹들(MWL1~MWLn) 중 어느 하나의 메인 워드라인 그룹인 제1메인 워드라인그룹(MWL1)이 상기 메인디코더(210)에 의해 선택된다. 이에 따라 상기 제1메인워드라인그룹(MWL1) 내의 메인 워드라인들(MWL1_W1~MWL1_W4)과 각각 연결되는 상기 제1워드라인층(W1)의 제1서브워드라인 섹션(SWS1_W1), 제2워드라인층(W2)의 제1서브워드라인 섹션(SWS1_W2), 제3워드라인층(W3)의 제1서브워드라인섹션(SWS1_W3), 및 제4워드라인층(W4)의 제1서브 워드라인 섹션(SWS1_W4)이 선택되게 된다.

이후 상기 버티컬 어드레스(ADD_VL)에 응답하여 발생되는 버티컬 디코딩신호에 의해 상기 제1워드라인층(W1)이 선택된다. 이에 따라 상기 제1서브워드라인 섹션(SWS1_W1)이 선택되게 된다. 그리고, 섹션 어드레스(ADD)_LL)에 응답하여 발생되는 섹션 디코딩 신호(SIEI)가 상기 버티컬 디코딩신호에 의해 선택된 상기 제1워드라인층(W1)의 상기 제1서브워드라인 섹션(SWS1_W1)으로 전송된다.

상기 제1서브워드라인 섹션(SWS1_W1)의 서브워드라인들(SWL11,SWL12,SWL13,SWL14) 각각에 연결되는 서브 워드라인 드라이버들(SWD) 중 두 번째 서브워드라인(SWL12)에 연결된 서브 워드라인드라이버(SWD)가 상기 섹션 디코딩신호(SIEI)에 응답하여 동작함에 의해 상기 서브 워드라인(SWL12)이 선택되 게 된다.

다른 서브워드라인들(SWL)의 경우에도 상술한 디코딩 방법에 선택가능함은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 용이하다 할 것이다.

도 8은 도 7의 배치구조를 하나의 블록(BLK1)으로 하여 복수개의 블록이 구비되는 경우의 전체 블록도를 나타낸 것이다.

도 8에 도시된 바와 같이, 전체 구조에서는 도 7의 버티컬 디코더(420) 및 메인 디코더(410)를 모든 블록들(BLK1~BLKl)이 공유하는 구조를 가질 수 있다. 그리고, 상기 메인워드라인들(MWL) 또한 모든 블록들(BLK)이 도 7에서 설명한 바와 같은 구조로 공유하는 구조를 가질 수 있다. 그리고, 상기 메인 디코더(410) 또는 상기 버티컬 디코더(420)의 출력을 드라이빙하기 위한 드라이버(VDRV)(450)가 더 구비될 수 있다.

또한, 상기 섹션디코더들(430)은 각 블록들(BLK) 마다 별도로 구비되는 구성을 가질 수 있다.

그리고, 블록어드레스에 응답하여 상기 복수의 블록들(BLK) 중 어느 하나의 블록을 선택하기 위한 블록 디코더(미도시)를 더 구비할 수 있다.

도 7의 전체구조에서의 워드라인 디코딩은 다음과 같이 수행된다. 우선 블록 선택을 위한 블록어드레스에 응답하여 발생되는 블록디코딩 신호(S1,Sl)에 의해 복수의 블록들 중 하나의 블록(예를 들면, BLK1)이 선택된다. 그리고, 복수의 메인워드라인 그룹들(MWL1~MWLn) 중 어느 하나의 메인 워드라인그룹(MWL1)이 메인어드레스(ADD_M)에 응답하는 상기 메인디코더(210)에 의해 선택된다. 이후의 동작은 도 7 에서 설명한 바와 동일하다.

상술한 바와 같이, 본 발명에 따르면, 3차원으로 워드라인들을 배치하고, 워드라인 디코딩을 수행함에 의하여, 고집적화에 적합하며 효율적인 워드라인 디코딩을 수행할 수 있게 된다.

상기 저항성 반도체 메모리 장치는 RRAM, MRAM 또는 PRAM에 적용될 수 있으며, 기타 저항소자와 다이오드 구조를 가지는 모든 반도체 메모리 장치에 적용 가능할 것이다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

이상 설명한 바와 같이, 본 발명에 따르면, 3차원으로 워드라인들을 배치하고, 워드라인 디코딩을 수행함에 의하여, 고집적화에 적합하며 효율적인 워드라인 디코딩을 수행할 수 있게 된다.

Claims

복수의 워드라인층들과 복수의 비트라인층들을 번갈아 수직적으로 배치하고, 상기 워드라인층들과 상기 비트라인층들 사이에 복수의 메모리 셀층들을 배치하는 3차원 적층구조의 저항성 반도체 메모리 장치에 있어서:

상기 비트라인층들 각각에 제1방향을 길이방향으로 하여 배치되는 복수의 비트라인들과;

상기 워드라인층들 각각에 상기 제1방향과는 교차되는 제2방향을 길이방향으로 각각 배치되는 복수의 서브 워드라인들과;

상기 메모리셀층들에 각각 배치되는 복수의 저항성 메모리 셀들과;

상기 비트라인층들 및 상기 워드라인층들 상부에 별도로 구비되는 메인워드라인층에 상기 제2방향을 길이방향으로 하여 각각 배치되되, 일정개수의 서브워드라인들 마다 하나씩 공유되는 구조로 각각 배치되는 복수의 메인워드라인들을 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제1항에 있어서, 상기 비트라인들 각각의 상하부로 인접하는 두개의 메모리 셀이 공유하는 구조를 가지며, 상기 워드라인들 각각은 상하부로 인접하는 두개의 메모리 셀이 공유하는 구조를 가짐을 특징으로 하는 저항성 메모리 장치.
제1항에 있어서, 상기 워드라인층들 각각은, 동일한 워드라인층 내의 일정개수의 서브워드라인들에 각각 연결되는 복수의 서브워드라인 섹션들을 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제3항에 있어서,

상기 메인워드라인들은, 워드라인층을 달리하여 워드라인층마다 하나씩 선택되는 복수의 서브 워드라인 섹션들이 하나의 메인워드라인을 공유하는 구조로 배치됨을 특징으로 하는 저항성 반도체 메모리 장치
제4항에 있어서, 상기 반도체 메모리 장치는,

버티컬 어드레스에 응답하여 상기 워드라인층들 중 어느 하나의 워드라인층을 선택하기 위한 버티컬 디코딩신호를 발생하는 버티컬 디코더를 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제5항에 있어서, 상기 반도체 메모리 장치는,

메인어드레스에 응답하여 상기 메인워드라인들 중 하나의 메인워드라인을 선 택하기 위한 메인 디코딩신호를 발생시키는 메인디코더를 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제6항에 있어서,

섹션 어드레스에 응답하여, 상기 서브워드라인 섹션 내의 일정개수의 서브 워드라인들 중 하나의 서브워드라인을 선택하기 위한 섹션 디코딩신호를 발생시키는 섹션 디코더를 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제7항에 있어서, 상기 반도체 메모리 장치는,

상기 버티컬 디코딩 신호에 응답하여, 상기 섹션 디코딩신호가 해당 워드라인 층으로 전송되도록 패스하는 패스 선택부를 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제8항에 있어서, 상기 반도체 메모리 장치는,

상기 서브 워드라인들에 각각 연결되며, 상기 섹션 디코딩신호에 응답하여 동작하는 서브 워드라인 드라이버들을 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제9항에 있어서,

상기 워드라인들, 비트라인들, 메모리 셀들의 3차원 적층구조를 한 블록단위로 복수의 블록들이 구비되는 경우에, 블록어드레스에 응답하여 상기 복수의 블록들 중 어느 하나의 블록을 선택하기 위한 블록 디코더를 더 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제3항에 있어서,

상기 워드라인층들의 개수는 상기 서브워드라인 섹션내의 서브워드라인들의 개수보다 적거나 동일함을 특징으로 하는 저항성 반도체 메모리 장치.
제11항에 있어서,

상기 메인워드라인들 각각은, 하나의 메인 워드라인이 하나의 서브 워드라인 섹션에만 연결되는 구조로 배치됨을 특징으로 하는 저항성 반도체 메모리 장치
제12항에 있어서, 상기 반도체 메모리 장치는,

메인 어드레스에 응답하여, 워드라인층을 달리하며 워드라인층마다 하나씩 선택되어 구비되는 복수의 서브 워드라인 섹션들에 각각 연결되는 일정개수의 메인 워드라인들을, 상기 메인 워드라인들 중에서 선택하기 위한 메인디코더와;

버티컬 어드레스에 응답하여 상기 워드라인층들 중 어느 하나의 워드라인층을 선택함에 의해, 상기 메인디코더에 의해 선택된 메인워드라인들 중에서 어느 하나의 메인워드라인을 선택하는 버티컬 디코더를 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제13항에 있어서,

섹션 어드레스에 응답하여, 상기 서브워드라인 섹션 내의 일정개수의 서브 워드라인들 중 하나의 서브워드라인을 선택하기 위한 섹션 디코딩신호를 발생시키는 섹션 디코더를 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제13항에 있어서, 상기 반도체 메모리 장치는,

상기 서브 워드라인들에 각각 연결되며, 상기 섹션 디코딩신호에 응답하여 동작하는 서브 워드라인 드라이버들을 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
제15항에 있어서,

상기 워드라인들, 비트라인들, 메모리 셀들의 3차원 적층구조를 한 블록단위로 복수의 블록들이 구비되는 경우에, 블록어드레스에 응답하여 상기 복수의 블록들 중 어느 하나의 블록을 선택하기 위한 블록 디코더를 더 구비함을 특징으로 하는 저항성 반도체 메모리 장치.
복수의 워드라인층들과 복수의 비트라인층들을 번갈아 수직적으로 배치하고, 상기 워드라인층들과 상기 비트라인층들 사이에 복수의 메모리 셀층들을 배치하는 3차원 적층구조의 저항성 반도체 메모리 장치에서 상기 워드라인층들에 각각 구비되는 서브 워드라인들 중 하나의 서브워드라인의 선택을 위한 워드라인 디코딩방법에 있어서:

메인 어드레스에 응답하여, 워드라인층을 달리하여 워드라인층마다 하나씩 복수의 서브 워드라인 섹션들을 선택하고, 버티컬 어드레스에 응답하여 상기 워드라인층들 중 어느 하나의 워드라인층을 선택함에 의해 하나의 서브 워드라인 섹션들을 선택하는 단계와;

섹션 어드레스에 응답하여, 상기 메인 어드레스 및 상기 버티컬 어드레스에 의해 선택된 서브워드라인 섹션의 일정개수의 서브 워드라인들 중에서 어느 하나의 서브 워드라인을 선택하는 단계를 구비함을 특징으로 하는 디코딩방법.
제17항에 있어서, 상기 하나의 서브 워드라인 섹션을 선택하는 단계는,

상기 메인 어드레스에 응답하여 하나의 메인워드라인을 선택함에 의해 워드라인층을 달리하여 워드라인층마다 하나씩 복수의 서브 워드라인 섹션들을 선택하는 단계와;

상기 버티컬 어드레스에 응답하여 상기 메인 어드레스에 의해 선택된 상기 서브 워드라인 섹션들 중에서 하나의 서브 워드라인 섹션을 선택하는 단계를 구비함을 특징으로 하는 디코딩방법.
제18항에 있어서, 상기 버티컬 어드레스의 발생 후에,

상기 버티컬 어드레스를 디코딩한 버티컬 디코딩 신호에 응답하여, 상기 섹션 어드레스를 디코딩한 섹션 디코딩신호가, 상기 버티컬 디코딩신호에 의해 선택되는 상기 서브워드라인 섹션으로 전송되도록 패스하는 단계를 더 구비함을 특징으로 하는 디코딩방법.
제17항에 있어서, 상기 하나의 서브 워드라인 섹션을 선택하는 단계는,

상기 메인 어드레스에 응답하여, 일정개수의 메인워드라인들을 선택함에 의해 워드라인층을 달리하여 워드라인층마다 하나씩 선택된 메인워드라인 개수만큼의 서브 워드라인 섹션들을 선택하는 단계와;

상기 버티컬 어드레스에 응답하여 상기 메인 어드레스에 의해 선택된 상기 서브 워드라인 센션들 중에서 하나의 서브 워드라인 섹션을 선택하는 단계를 구비함을 특징으로 하는 디코딩방법.