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TW202118068A - 在芯軸上具有包括二維材料的通道區的場效電晶體 - Google Patents

在芯軸上具有包括二維材料的通道區的場效電晶體 Download PDF

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TW202118068A
TW202118068A TW109134158A TW109134158A TW202118068A TW 202118068 A TW202118068 A TW 202118068A TW 109134158 A TW109134158 A TW 109134158A TW 109134158 A TW109134158 A TW 109134158A TW 202118068 A TW202118068 A TW 202118068A
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朱利安 弗羅吉爾
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美商格芯（美國）集成電路科技有限公司
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Abstract

本發明揭示場效電晶體的結構以及形成場效電晶體的結構的方法。閘極電極具有包覆由介電材料組成的芯軸的第一側表面及第二側表面的部分。通道層具有部分位於該芯軸的該第一側表面與該閘極電極的該部分之間的通道區。該通道層由二維材料組成。

Description

在芯軸上具有包括二維材料的通道區的場效電晶體
本發明關於半導體裝置製造及積體電路，尤其關於場效電晶體的結構以及形成場效電晶體的結構的方法。
可使用互補金屬氧化物半導體(complementary-metal-oxide-semiconductor；CMOS)製程來建立p型與n型場效電晶體的組合，該p型與n型場效電晶體用以構建例如邏輯單元。場效電晶體通常包括位於半導體本體中的通道區、源極、汲極、以及位於該本體上方的閘極電極。當向該閘極電極施加超過特徵臨界電壓的控制電壓時，在該源極與汲極之間的該通道區中發生載子流(carrier flow)，從而產生裝置輸出電流。
奈米片場效電晶體代表一種非平面場效電晶體，其可在積體電路中以增加的封裝密度製造。奈米片場效電晶體包括在基板的頂部表面上方的圖案化層堆疊中設置的多個奈米片通道層，以及與該奈米片通道層的橫向端部連接的源/汲區。初始將該奈米片通道層與包含材料(例如，矽-鍺)的犧牲層一起設置於該圖案化層堆疊中，該犧牲層與該奈米片通道層交 替並可相對構成該奈米片通道層的材料(例如，矽)被選擇性蝕刻。可通過自該奈米片通道層的該橫向端部外延生長半導體材料來形成該源/汲區。蝕刻並移除該犧牲層，以釋放該奈米片通道層並為形成閘極電極提供空間。該閘極電極的部分可以環繞閘極(gate-all-around)佈置圍繞各奈米片通道層的所有側面。在向該閘極電極施加控制電壓的操作期間，在該奈米片通道層中的水平載子流產生裝置輸出電流。
奈米片場效電晶體可能遇到微縮困難，因為減小奈米片厚度最終會達到量子約束顯著降低性能的程度。此外，短通道效應可能限制繼續縮小閘極長度的能力。因此，奈米片場效電晶體的靜電控制限制可能限制微縮。
需要改進的場效電晶體的結構以及形成場效電晶體的結構的方法。
在本發明的實施例中，提供一種場效電晶體的結構。該結構包括由介電材料組成的芯軸(mandrel)，以及具有包覆該芯軸的第一側表面及第二側表面的部分(section)的閘極電極。該結構進一步包括具有部分(in part)位於該芯軸的該第一側表面與該閘極電極的該部分之間的通道區的通道層。該通道層由二維材料組成。
在本發明的實施例中，提供一種形成場效電晶體的方法。該方法包括：形成包括通道區的通道層，形成包括第一側表面及第二側表面的介電芯軸，以及形成具有包覆該介電芯軸的該第一側表面及該第二側表 面的部分的閘極電極。該通道層由二維材料組成。該通道層的該通道區部分位於該介電芯軸的該第一側表面與該閘極電極的該部分之間。
10:奈米片通道層
11:基板
12:犧牲層
14:犧牲層
15:層堆疊
16:硬遮罩
18:鰭片
19:側壁
20:淺溝槽隔離區
22:犧牲閘極結構
24:硬遮罩覆蓋層
25:凹槽
26:側間隙壁
28:底部介電隔離層
30:內間隙壁
32:空隙
34:通道層、替代通道層
36:層
37:端部表面
38:芯軸
39:側表面
40:源極/汲極接觸
41:層間介電層
42:閘極結構
43:閘極電極部分
44:自對準接觸覆蓋層
45:複合塞
50:間隙壁
51:空隙
52:層間介電層
54:空隙
56:芯軸
57:端部表面、凹槽
59:側表面
70:通道區
72:延伸區
包含於並構成本說明書的一部分的附圖示例說明本發明的各種實施例，並與上面所作的有關本發明的概括說明以及下面所作的有關所述實施例的詳細說明一起用以解釋本發明的所述實施例。在所述附圖中，類似的附圖標記表示不同視圖中類似的特徵。
圖1顯示依據本發明的實施例處於製程方法的初始製造階段的裝置結構的頂視圖。
圖2顯示大體沿圖1中的線2-2所作的剖視圖。
圖3顯示處於圖1之後的製造階段的該裝置結構的頂視圖。
圖4顯示大體沿圖3中的線4-4所作的剖視圖。
圖4A顯示大體沿圖3中的線4A-4A所作的剖視圖。
圖4B顯示大體沿圖3中的線4B-4B所作的剖視圖。
圖5-10、5A-10A及5B-10B顯示處於圖3A、3B、3C之後的該製程方法的連續製造階段的該裝置結構的相應剖視圖。
圖11-16、11A-16A及11B-16B顯示依據替代實施例處於製程方法的連續製造階段的該裝置結構的剖視圖。
請參照圖1、2並依據本發明的實施例，在位於基板11上的層堆疊15中設置一個或多個奈米片通道層10、一個或多個犧牲層12、以及犧牲層14。犧牲層14沿垂直方向設置於基板11與最下方犧牲層12之間。基板11可由單晶半導體材料例如單晶矽組成。奈米片通道層10、犧牲層12、以及犧牲層14可通過外延生長製程形成於基板11上，在該外延生長製程期間，通過改變提供給沉積工具的反應物來交替層組分。層堆疊15中的奈米片通道層10及犧牲層12的數目可不同於該代表性實施例中的數目。尤其，通過向層堆疊15添加成對的奈米片通道層10及犧牲層12，層堆疊15中的奈米片通道層10及犧牲層12的數目可大於該代表性實施例中的數目。
奈米片通道層10由單晶半導體材料組成，且犧牲層12由組分經選擇以相對奈米片通道層10的該單晶半導體材料被選擇性移除的單晶半導體材料組成。犧牲層14由組分經選擇以相對奈米片通道層10及犧牲層12兩者的該單晶半導體材料被選擇性移除的單晶半導體材料組成。在提到材料移除製程(例如，蝕刻)時本文中所使用的術語“選擇性”表示通過合適的蝕刻劑選擇，目標材料的材料移除速率(也就是，蝕刻速率)大於暴露於該材料移除製程的至少另一種材料的移除速率。
在一個實施例中，構成奈米片通道層10的半導體材料可為單晶矽，構成犧牲層12的半導體材料可為單晶矽鍺，由於其鍺含量，因此以高於矽的速率蝕刻，以及構成犧牲層14的半導體材料可為矽鍺，由於其與犧牲層12相比包含更高的鍺含量，因此以高於犧牲層12的速率蝕刻。在一個實施例中，奈米片通道層10不含鍺，犧牲層12的鍺含量可在從十 五原子百分比(15at.%)至三十五原子百分比(35at.%)的範圍內變化，且犧牲層14的鍺含量可在從五十原子百分比(50at.%)至七十五原子百分比(75at.%)的範圍內變化。
在層堆疊15上方沉積硬遮罩16，並接著通過光刻及蝕刻製程圖案化該硬遮罩。硬遮罩16的部分覆蓋層堆疊15的部分。硬遮罩16可由通過化學氣相沉積(chemical vapor deposition；CVD)沉積的介電材料例如氮化矽組成。
請參照圖3、4A、4B、4C，其中類似的附圖標記表示圖1、2中類似的特徵，且在下一製造階段。利用蝕刻製程(例如非等向性蝕刻製程，如反應離子蝕刻)圖案化奈米片通道層10、犧牲層12、以及犧牲層14，以定義鰭片18。先前圖案化硬遮罩16的該部分建立鰭片18的圖案。
可通過該蝕刻製程蝕刻基板11，尤其，可在鰭片18的相鄰側壁19之間的基板11中定義自對準溝槽。隨後，通過在該溝槽中沉積由介電材料例如二氧化矽組成的層並利用蝕刻製程凹入該沉積的層，在鰭片18的相鄰側壁19之間的該溝槽中形成淺溝槽隔離區20。
形成犧牲閘極結構22，其與疊置並包覆各鰭片18的部分。本文中所使用的術語“犧牲閘極結構”是指後續將形成的閘極結構的占位體(placeholder)結構。犧牲閘極結構22沿鰭片18的長度具有間隔佈置，並垂直於鰭片18的縱軸排列。犧牲閘極結構22可包括塗布鰭片18的外表面的薄氧化物層以及包含犧牲材料例如非晶矽的較厚層。利用硬遮罩，通過反應離子蝕刻(reactive ion etching；RIE)自這些構成層藉由光刻及蝕刻製程可圖案化犧牲閘極結構22。犧牲閘極結構22分別由硬遮罩覆蓋層 (hardmask cap)24覆蓋。硬遮罩覆蓋層24(包含介電材料，例如氮化矽)可為用以圖案化犧牲閘極結構22的該光刻及蝕刻製程的硬遮罩的殘餘物。
可通過選擇性蝕刻製程自各鰭片18移除犧牲層14，以在鰭片18下方形成空隙。在提到材料移除製程(例如，蝕刻)時本文中所使用的術語“選擇性”表示通過合適的蝕刻劑選擇，目標材料的材料移除速率(也就是，蝕刻速率)大於暴露於該材料移除製程的至少另一種材料的移除速率。接著，鄰近犧牲閘極結構22的側壁可形成側間隙壁26。通過沉積由介電材料例如低k介電材料(例如，SiBCN、SiOC、或SiOCN)組成的共形層，並利用非等向性(anisotropic)蝕刻製程例如反應離子蝕刻以蝕刻所沉積的共形層，可形成側間隙壁26。所沉積的共形層的部分填充通過所述移除犧牲層14的該圖案化部分而形成的該空隙，以定義位於鰭片18下方的底部介電隔離層28。
通過蝕刻製程可在鰭片18中形成凹槽25，該蝕刻製程通過側間隙壁26及犧牲閘極結構22自對準。該蝕刻製程可停止於底部介電隔離層28上。各鰭片18包括鄰近該凹槽的側壁19，且鰭片18的相鄰側壁19由尺寸為S的間隙隔開。
請參照圖5、5A、5B，其中，類似的附圖標記表示圖4、4A、4B中類似的特徵，且在下一製造階段，利用蝕刻製程凹入犧牲層12，以相對奈米片通道層10的材料選擇性移除犧牲層12的材料。通過沉積介電材料(例如氮化矽)的共形層形成內間隙壁30，該共形層填充與凹入犧牲層12的相對端部相鄰的凹槽，接著執行非等向性蝕刻製程，以自該凹槽的外部移除該共形層。
請參照圖6、6A、6B，其中，類似的附圖標記表示圖5、5A、5B中類似的特徵，且在下一製造階段，利用蝕刻製程完全移除奈米片通道層10，以形成延伸於犧牲層12及側間隙壁26的整個寬度上的空隙32。例如，該蝕刻製程可為遠端電漿(plasma)輔助乾式蝕刻製程(例如，Frontier蝕刻)，其將奈米片通道層10暴露於由三氟化氮(NF3)與氫氣(H2)的氣體混合物生成的自由基(例如，不帶電或中性種類)。在傳統製程中，奈米片通道層10不是犧牲的，且將在最終裝置結構中找到。
請參照圖7、7A、7B，其中，類似的附圖標記表示圖6、6A、6B中類似的特徵，且在下一製造階段，共形沉積二維(2D)材料，其用替代通道層34部分地填充各空隙32，並形成包覆側間隙壁26及硬遮罩覆蓋層24的層36。該二維材料還沉積於底部介電隔離層28上。替代通道層34僅用該二維材料部分地填充各空隙32。替代通道層34及層36定義由該二維材料組成的連續薄膜。
形成替代通道層34及層36的該二維材料可為薄的共形塗層，其通過例如原子層沉積或化學氣相沉積來沉積。由於該沉積發生於形成替代犧牲閘極結構22的金屬閘極結構之前的流程中，因此減少對沉積溫度的限制。在一個實施例中，該二維材料可具有載子遷移率大於矽的載子遷移率的特徵。在一個實施例中，該二維材料可由包括過渡金屬(例如鉬(Mo)或鎢(W))及硫族原子(硫(S)、硒(Se)、或碲(Te))的過渡金屬二硫族化合物(transition metal dichalcogenide)組成。示例的過渡金屬二硫族化合物包括但不限於二硫化鉬(MoS2)、二硫化鉿(HfS2)、二硫化鋯(ZrS2)、二硫化鎢(WS2)、硫化錫(SnS)、以及二硒化鎢(WSe2)。在一個替代實施例中，該 二維材料可由石墨烯(C)組成。在一個實施例中，該二維材料(尤其被包含於各替代通道層34中的該二維材料)可包括以薄片設置的單個原子單層。在一個替代實施例中，各替代通道層34可包含該二維材料的一個單層或兩個單層。在一個替代實施例中，各替代通道層34可包含該二維材料的兩個或更多單層。
請參照圖8、8A、8B，其中，類似的附圖標記表示圖7、7A、7B中類似的特徵，且在下一製造階段，形成芯軸38，其填充未被替代通道層34佔據的各空隙32的剩餘部分。芯軸38可由介電材料組成，例如低k介電材料(例如，SiBCN、SiOC、或SiOCN)，通過原子層沉積以沉積為層並利用等向性(isotropic)蝕刻製程蝕刻，以移除位於空隙32外部的該層的部分。該沉積的層可夾止於空隙32內，以形成芯軸38。芯軸38在形成替代通道層34及層36以後形成。芯軸38具有由空隙32及替代通道層34建立的堆疊佈置。
各芯軸38包括相對彼此沿橫向隔開的相對端部表面37，以及位於相對端部表面37之間的側表面39。側表面39圍繞各芯軸38的周邊設置。各芯軸38的側表面39的其中之一是離基板11最遠(也就是，遠離)的上側表面，且各芯軸38的側表面39的其中另一個是離基板11最近(也就是，接近)的下側表面。各芯軸38的上下側表面39可被包含於平行或基本平行的平面中。在一個實施例中，各芯軸38可具有平行於其縱軸的矩形剖面。在各替代通道層34中的該二維材料包覆(也就是，圍繞或在其周圍充分延伸)芯軸38的其中之一的所有側表面39，並因此位於上下側表面39以及所有其它側表面39上。在一個實施例中，在各替代通道層34中 的該二維材料與芯軸38的其中之一的側表面39直接接觸。各芯軸38的相對端部表面37未被該二維材料覆蓋。
如圖8中用附圖標記35標記的單向箭頭示意表示，可摻雜層36中的該二維材料，以增加其導電性。在一個實施例中，層36中的該二維材料可在其沉積之後且形成芯軸38以後摻雜。在一個實施例中，層36中的該二維材料可通過非損傷摻雜製程(例如通過電漿摻雜製程)摻雜。在一個實施例中，層36中的該二維材料可用提供p型導電性的p型摻雜物摻雜。在一個替代實施例中，層36中的該二維材料可用提供n型導電性的n型摻雜物摻雜。替代通道層34被掩蔽，且不通過摻雜層36的該製程來摻雜。
請參照圖9、9A、9B，其中，類似的附圖標記表示圖8、8A、8B中類似的特徵，且在下一製造階段，在凹槽25中形成源極/汲極接觸(source/drain contact)40。源極/汲極接觸40通過層36與替代通道層34的該二維材料耦接。源極/汲極接觸40可由經沉積並利用回蝕刻製程凹入的金屬例如鎢或氮化鈦組成。層36中的該二維材料(可經摻雜)包覆各源極/汲極接觸40。此關係最大限度地增加接觸面積，從而可減小接觸電阻。
各鰭片18中的替代通道層34橫向設置於不同的源極/汲極接觸40之間，並與這些不同的源極/汲極接觸40耦接。芯軸38從源極/汲極接觸40的其中一個至源極/汲極接觸40的其中另一個在各鰭片18上沿橫向充分延伸，且各芯軸38的相對端部表面37終止於並直接接觸源極/汲極接觸40的其中之一。各芯軸38的端部表面37不具有該二維材料，以促進該直接接觸以及各鰭片18中的不同替代通道層34的電性隔離。
利用等向性蝕刻製程，在形成源極/汲極接觸40以後可斜切層36，以使不同的源極/汲極接觸40彼此斷開。源極/汲極接觸40的高度可決定層36的斜切的程度。
沉積並平坦化層間介電層41，以填充位於源極/汲極接觸40上方的空隙。層間介電層41可由通過化學氣相沉積所沉積的介電材料例如二氧化矽組成，並可通過化學機械拋光平坦化。該平坦化可移除硬遮罩覆蓋層24，從而開放犧牲閘極結構22，以供後續移除。
請參照圖10、10A、10B，其中，類似的附圖標記表示圖9、9A、9B中類似的特徵，且在下一製造階段，利用一個或多個蝕刻製程移除犧牲閘極結構22。隨後，利用蝕刻製程移除犧牲層12，該蝕刻製程相對替代通道層34及內間隙壁30的材料選擇性移除犧牲層12的材料。
在通過所述移除犧牲閘極結構22及犧牲層12而開放的空隙中形成閘極結構42，以在替代閘極製程中完成場效電晶體的形成。閘極結構42可包括由介電材料(例如高k介電質如氧化鉿)組成的閘極介電層，以及包括一個或多個阻擋金屬層及/或功函數金屬層(例如碳化鋁鈦或氮化鈦)的閘極電極。該閘極介電層設置於該閘極電極與替代通道層34之間。
替代通道層34設置於垂直堆疊中，各替代通道層34包覆芯軸38的其中之一的側表面39。各閘極結構42的閘極電極的部分43位於先前被所移除的犧牲層12佔據的空隙中。各閘極電極部分43可以環繞閘極佈置包覆替代通道層34的其中之一的通道區70以及相關芯軸38。
各替代通道層34進一步包括位於通道區70的相對橫向端部的延伸區72。因此，通道區70橫向位於延伸區72之間。延伸區72將 各替代通道層34的通道區70的相對端部與源極/汲極接觸40的其中之一耦接。各替代通道層34的通道區70及延伸區72包覆(也就是，圍繞或在其周圍充分延伸)芯軸38的其中之一的所有側表面39。延伸區72以及芯軸38的相應橫向部分(延伸區72位於其上)延伸穿過相鄰內間隙壁30之間的間隙。內間隙壁30的其中之一沿垂直方向設置於相鄰通道層34的延伸區72之間。
在側間隙壁26之間的各閘極結構42上方的空隙中形成由介電材料例如氮化矽組成的自對準接觸覆蓋層44。可移除層間介電層41，以開放源極/汲極接觸40上方的空間，並可在這些開放空間中形成延伸接觸源極/汲極接觸40的溝槽矽化物接觸(未顯示)。
隨後使用中間工藝(middle-of-line；MOL)及後端工藝(back-end-of-line；BEOL)製程來形成具有與該場效電晶體耦接的接觸的互連結構。
在替代通道層34中引入該二維材料能夠形成具有改進的有效寬度以及改進的製程靈活性的特徵的堆疊二維場效電晶體。製程靈活性的改進至少部分因為在形成源極/汲極接觸40之前以及在形成閘極結構42之前形成該二維材料。因此，可用更激進的熱預算來沉積該二維材料，因為金屬互擴散的風險降低以及閘極結構42的損傷風險降低。由該二維材料實現的替代通道層34的改進靜電控制可允許該閘極長度向下微縮。
層36及源極/汲極接觸40的設置提供可減小接觸電阻的包覆式接觸(wrap-around-contact；WAC)。由於源極/汲極接觸40不像在傳統場效電晶體中那樣包含外延半導體材料，故包括由二維材料構成的該替 代通道層的該場效電晶體是無結的(junction-less)。通過調節層36中的該二維材料的摻雜以及用以形成源極/汲極接觸40的金屬可形成n型或p型場效電晶體。
請參照圖11、11A、11B，其中，類似的附圖標記表示圖4、4A、4B中類似的特徵，且依據替代實施例，可以減小的厚度在該層堆疊中形成奈米片通道層10。可鄰近鰭片18的側壁形成間隙壁50。間隙壁50可通過沉積由介電材料例如氧化鈦組成的共形層並利用非等向性蝕刻製程例如反應離子蝕刻以蝕刻所沉積的共形層來形成。沉積並平坦化層間介電層52，以填充鰭片18與犧牲閘極結構22之間的空隙。層間介電層52可由通過化學氣相沉積所沉積的介電材料例如二氧化矽組成，並可通過化學機械拋光平坦化。該平坦化可移除硬遮罩覆蓋層24，以開放犧牲閘極結構22。
請參照圖12、12A、12B，其中，類似的附圖標記表示圖11、11A、11B中類似的特徵，且在下一製造階段，利用一個或多個蝕刻製程移除犧牲閘極結構22，以定義空隙54。隨後，利用蝕刻製程移除犧牲層12，該蝕刻製程相對替代通道層34及內間隙壁30的材料選擇性移除犧牲層12的材料。
形成芯軸56，其填充由被移除的犧牲層12騰出的空隙。芯軸56可由低k介電材料例如SiBCN、SiOC或SiOCN組成，通過原子層沉積共形沉積為層並利用等向性蝕刻製程蝕刻，以移除位於該空隙外部的該層的部分。該沉積的層可夾止於該空隙內，以形成芯軸56。層間介電層52阻止在犧牲閘極結構22之間沉積該層。各芯軸56包括相對彼此沿橫向隔開的相對端部表面57，以及位於該相對端部表面之間的側表面59。端部 表面57及側表面59與如前所述的芯軸38的端部表面37及側表面39類似。
請參照圖13、13A、13B，其中，類似的附圖標記表示圖12、12A、12B中類似的特徵，且在下一製造階段，利用蝕刻製程，如前所述完全移除奈米片通道層10，以形成延伸於鰭片18及側間隙壁26的整個寬度上的空隙32。接著，利用等向性蝕刻製程薄化芯軸56，該蝕刻製程還移除間隙壁50，以定義與空隙32連通的空隙51。
請參照圖14、14A、14B，其中，類似的附圖標記表示圖13、13A、13B中類似的特徵，且在下一製造階段，如前所述形成由二維材料組成的替代通道層34及層36。在該替代實施例中，芯軸56在形成替代通道層34及層36之前形成，且替代通道層34形成於芯軸56及內間隙壁30的外表面上。替代通道層34與芯軸56的側表面59之間的關係類似於如前所述的替代通道層34與芯軸38的側表面39之間的關係。不過，替代通道層34的延伸區72沒有圍繞芯軸56。相反，替代通道層34的延伸區72為短段，其完全填充通過移除奈米片通道層10而形成於內間隙壁30之間的空隙32及空隙51。各芯軸56的相對端部表面57終止於並直接接觸內間隙壁30的其中之一。
請參照圖15、15A、15B，其中，類似的附圖標記表示圖14、14A、14B中類似的特徵，且在下一製造階段，複合塞45形成於芯軸56之間的空隙32中並可與替代通道層34直接接觸。複合塞45可包括閘極結構42的共形沉積閘極介電層，由例如氮化鈦組成的覆蓋層，以及由例如p型多晶矽組成的中央核心。在複合塞42存在的情況下，可執行退火，以改 進該閘極介電層的物理屬性及可靠性。
層36的該二維材料的部分暴露於最頂部芯軸56上方的空間中，並利用蝕刻製程移除。所述移除層36的該二維材料的這些暴露部分定義位於各最頂部內間隙壁30上方的凹槽57。複合塞42在形成凹槽57期間保護替代通道層34。
請參照圖16、16A、16B，其中，類似的附圖標記表示圖15、15A、15B中類似的特徵，且在下一製造階段，用介電材料填充位於最頂部內間隙壁30上方的凹槽57，該介電材料可為構成內間隙壁30的相同介電材料(例如，氮化矽)。隨後，利用蝕刻製程移除複合塞45的該覆蓋層及中央核心，保留閘極結構42的該閘極介電層。如前所述形成閘極結構42的閘極電極。各閘極結構42的閘極電極部分43位於芯軸56之間的空隙中並包覆替代通道層34的通道區70及相關芯軸56。接著，形成閘極結構42的閘極電極以及自對準接觸覆蓋層44。
移除層間介電層52，以暴露層36。然後，可摻雜層36中的該二維材料，如前所述，以增加其導電性。接著，在凹槽25中形成通過層36與替代通道層34的延伸區耦接的源極/汲極接觸40。
上述方法用於積體電路晶片的製造。製造者可以原始晶圓形式(例如，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片、或者以封裝形式分配所得的積體電路晶片。可將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置整合，作為中間產品或最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，例如具有中央處理器的電腦產品或智慧手機。
本文中引用的由近似語言例如“大約”、“大致”及“基本上”所修飾的術語不限於所指定的精確值。該近似語言可對應於用以測量該值的儀器的精度，且除非另外依賴於該儀器的精度，否則可表示所述值的+/- 10%。
本文中引用術語例如“垂直”、“水平”等作為示例來建立參考框架，並非限制。本文中所使用的術語“水平”被定義為與半導體基板的傳統平面平行的平面，而不論其實際的三維空間取向。術語“垂直”及“正交”是指垂直於如剛剛所定義的水平面的方向。術語“橫向”是指在該水平平面內的方向。
與另一個特徵“連接”或“耦接”的特徵可與該另一個特徵直接連接或耦接，或者可存在一個或多個中間特徵。如果不存在中間特徵，則特徵可與另一個特徵“直接連接”或“直接耦接”。如存在至少一個中間特徵，則特徵可與另一個特徵“非直接連接”或“非直接耦接”。在另一個特徵“上”或與其“接觸”的特徵可直接在該另一個特徵上或與其直接接觸，或者可存在一個或多個中間特徵。如果不存在中間特徵，則特徵可直接在另一個特徵“上”或與其“直接接觸”。如存在至少一個中間特徵，則特徵可“不直接”在另一個特徵“上”或與其“不直接接觸”。
對本發明的各種實施例所作的說明是出於示例說明的目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或在市場已知技術 上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。
11:基板
26:側間隙壁
28:底部介電隔離層
30:內間隙壁
32:空隙
42:閘極結構
43:閘極電極部分
44:自對準接觸覆蓋層
56:芯軸
70:通道區
72:延伸區

Claims (20)

  1. 一種場效電晶體的結構，該結構包括：
    第一芯軸，由介電材料組成，該第一芯軸包括第一側表面及第二側表面；
    閘極電極，具有包覆該第一芯軸的該第一側表面及該第二側表面的部分；以及
    第一通道層，包括通道區，該第一通道層的該通道區部分位於該第一芯軸的該第一側表面與該閘極電極的該部分之間，
    其中，該第一通道層由二維材料組成。
  2. 如請求項1所述的結構，其中，該第一通道層的該通道區部分位於該第一芯軸的該第二側表面與該閘極電極的該部分之間。
  3. 如請求項2所述的結構，其中，該第一芯軸的該第一側表面與該第二側表面被包含於基本平行的相應平面中。
  4. 如請求項1所述的結構，其中，該第一側表面與該第二側表面被包括於該第一通道層的多個側表面中，且該第一通道層的該通道區圍繞該第一芯軸的所有該側表面延伸。
  5. 如請求項1所述的結構，進一步包括：
    第二芯軸，由該介電材料組成，該第二芯軸包括側表面，且該第二芯軸設置於該第一芯軸上方；以及
    第二通道層，包括部分位於該第二芯軸的該側表面與該閘極電極的該部分之間的通道區，
    其中，該第二通道層由該二維材料組成。
  6. 如請求項5所述的結構，其中，該第一通道層包括延伸區，該第二通道層包括延伸區，且進一步包括：
    源極/汲極接觸，通過該第一通道層的該延伸區與該第一通道層的該通道區連接並通過該第二通道層的該延伸區與該第二通道層的該通道區連接。
  7. 如請求項6所述的結構，其中，該第一芯軸及該第二芯軸分別終止於該源極/汲極接觸，與該源極/汲極接觸直接接觸，該第一通道層的該延伸區圍繞該第一芯軸充分延伸，且該第二通道層的該延伸區圍繞該第二芯軸充分延伸。
  8. 如請求項7所述的結構，進一步包括：
    內間隙壁，沿第一方向位於該閘極電極的該部分與該源極/汲極接觸之間，
    其中，該內間隙壁沿第二方向位於該第一通道層的該延伸區與該第二通道層的該延伸區之間。
  9. 如請求項1所述的結構，其中，該第一通道層包括第一延伸區，且進一步包括：
    第一源極/汲極接觸，通過該第一通道層的該第一延伸區與該第一通道層的該通道區連接。
  10. 如請求項9所述的結構，其中，該第一通道層包括第二延伸區，該第一通道層的該通道區位於該第一通道層的該第一延伸區與該第二延伸區之間，且進一步包括：
    第二源極/汲極接觸，通過該第一通道層的該第二延伸區與該第一通道 層的該通道區連接。
  11. 如請求項10所述的結構，其中，該第一側表面及該第二側表面被包括於多個側表面中，且該第一通道層的該通道區、該第一延伸區、以及該第二延伸區圍繞該第一芯軸的所有該側表面延伸。
  12. 如請求項9所述的結構，進一步包括：
    該二維材料的層，將該第一通道層的該第一延伸區與該第一源極/汲極接觸耦接。
  13. 如請求項12所述的結構，其中，該二維材料的該層包含摻雜物，係有效增加該二維材料的導電性。
  14. 如請求項9所述的結構，進一步包括：
    第一內間隙壁及第二內間隙壁，沿第一方向位於該閘極電極的該部分與該第一源極/汲極接觸之間，
    其中，該第一延伸區沿第二方向位於該第一內間隙壁與該第二內間隙壁之間，且該第一芯軸終止於該第一內間隙壁及該第二內間隙壁。
  15. 如請求項1所述的結構，其中，該二維材料為過渡金屬二硫族化合物。
  16. 如請求項1所述的結構，其中，該二維材料為二硫化鉬、二硫化鉿、二硫化鋯、二硫化鎢、硫化錫、或二硒化鎢。
  17. 一種形成場效電晶體的方法，該方法包括：
    形成包括通道區的通道層；
    形成介電芯軸，包括第一側表面及第二側表面；以及
    形成閘極電極，具有包覆該介電芯軸的該第一側表面及該第二側表面 的部分，
    其中，該通道層的該通道區部分位於該介電芯軸的該第一側表面與該閘極電極的該部分之間，且該通道層由二維材料組成。
  18. 如請求項17所述的方法，其中，在形成該介電芯軸之前，形成該通道層。
  19. 如請求項17所述的方法，其中，在形成該介電芯軸以後，形成該通道層。
  20. 如請求項17所述的方法，其中，該第一側表面與該第二側表面被包括於該通道層的多個側表面中，且該通道層的該通道區圍繞該介電芯軸的所有該側表面延伸。
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